JP3156773B2 - 命令処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、分岐予測回路を備
える命令処理装置（プロセッサ）に関し、特に、パイプ
ライン方式で命令を実行する命令処理装置における分岐
命令による分岐の発生とその方向を予測する分岐予測回
路に関する。

【０００２】

【従来の技術】現在、マイクロプロセッサにおいて広く
実施されている分岐予測では、分岐ターゲットバッファ
に登録された分岐命令をフェッチしたときに次のフェッ
チアドレスを予測するものが一般的である。

【０００３】このような分岐予測においては、予測が失
敗した場合、正常実行を始めるまでのペナルティ時間が
大きく、性能に大きく影響を及ぼしている。特に、今後
マイクロプロセッサがそのクロックサイクルを上げるた
めに、パイプライン段数を増やす方向で設計された場
合、分岐予測失敗のペナルティ時間もそれに応じて大き
くなり、プロセッサの性能低下につながることが予測さ
れる。

【０００４】これに対して、特開平６−１６１７５０号
公報においては、上記問題の解決のため、各命令のＤＣ
ステージで条件コードの変更の可能性の有無を検出し、
結果を以降のステージに伝播するタグ、演算命令のＥＸ
ステージでの結果フラグを保持するバッファを用意し、
分岐命令に対するターゲット命令フェッチタイミングで
タグの状態を参照、早期分岐判定を行なう方法を提供し
ている。

【０００５】しかし、一般的に、分岐命令とその分岐条
件を生成する命令はプログラム中で大きく離れているわ
けではないことを鑑みると、現在のパイプライン長の長
い、かつ１クロックに複数の命令を実行するプロセッサ
では、実際に演算結果のフラグを参照して分岐予測をす
ることは極めて困難であり、プロセッサの性能向上に寄
与するとは考え難い。また、条件コードＣＣの変更可能
性をハードウェアで検出する機構を備えるため、ハード
ウェア量が大きく、かつ機構が複雑となる。また、条件
コードＣＣを用いる方法では、一般的に命令レベルの並
列化の阻害要因となるため、現在では余り行われていな
い。

【０００６】さらに、特開平８−１１０８５７号公報に
おいては、上記ペナルティの削減のために、分岐確率フ
ラグを参照して分岐ターゲットバッファＢＴＢへの登録
・更新を決定し、分岐確率の低いものについて分岐ター
ゲットバッファＢＴＢへの登録を抑止するための手段を
提供している。ただし、この公報においては予測精度の
向上によってペナルティ時間の発生そのものを抑えよう
としているため、ペナルティ時間そのものの短縮は望め
ない。

【０００７】

【発明が解決しようとする課題】上述したように従来の
分岐予測においては、以下に述べるような問題点があっ
た。

【０００８】第１に、分岐予測が失敗するとプログラム
実行とは関係ない無駄な時間が発生し、プロセッサの性
能に大きな影響を与えるという問題がある。その理由
は、予測が外れた場合に、その外れた分岐命令以降にフ
ェッチした命令が全て無効なものであるため、この命令
の実行時間がペナルティとして見えてしまうためであ
る。特に、今後プロセッサのパイプライン段数が増える
に従って、ペナルティ時間そのものも大きくなる。

【０００９】第２に、従来の技術では、分岐予測の精度
向上には限度があり、かつペナルティ発生の回数そのも
のの減少にも限度があると考えられる。その理由は、一
般的にループ等を構成する分岐命令に対する予測はヒッ
トする確率が極めて高いけれども、メモリ内容の参照結
果による分岐のように、予測が極めて困難な分岐命令が
プログラム中に存在するためである。

【００１０】本発明の目的は、従来よりも早く分岐予測
失敗の処理が行なえ、これにより、分岐予測失敗時のペ
ナルティを減少させることができる命令処理装置を提供
することにある。

【００１１】

【課題を解決するための手段】上記目的を達成する本発
明は、パイプライン処理を行なう命令処理装置におい
て、分岐予測を第１の分岐命令のフェッチ時でなく、第
１の分岐命令の分岐判定条件を生成する第２の命令のフ
ェッチ時に行なう分岐予測手段と、前記第１の分岐命令
の分岐判定条件を生成する前記第２の命令の実行結果に
基づいて、前記第１の分岐命令に対応する分岐予測の成
功又は失敗を判定する判定手段とを備えることを特徴と
する。

【００１２】請求項２の本発明の命令処理装置は、前記
分岐予測手段が、前記第２の命令に含まれる付加情報に
基づいて、前記第２の命令に関する情報を格納する情報
格納手段を備えることを特徴とする。

【００１３】請求項３の本発明の命令処理装置は、前記
第２の命令に含まれる付加情報が、前記第１の分岐命令
の分岐判定条件を生成する命令であること、前記第２の
命令と前記第１の分岐命令とアドレス差、前記第２の命
令の結果を分岐判定条件として参照する前記第１の分岐
命令の判定基準からなることを特徴とする。

【００１４】請求項４の本発明の命令処理装置は、前記
分岐予測手段が、前記第２の命令のフェッチ時に、前記
情報格納手段から前記第２の命令に関する情報を読み出
し、前記第１の分岐命令に対応する分岐予測先の情報を
予測情報として生成する生成手段を備えることを特徴と
する。

【００１５】請求項５の本発明の命令処理装置は、前記
分岐予測手段が、前記判定手段によって前記第１の分岐
命令に対応する分岐予測の失敗が判定された時に、前記
第１の分岐命令のフェッチが終了しているかどうかを調
べるフェッチ判定手段と、フェッチが終了していない場
合に、前記第１の分岐命令の実行が終了するまで前記予
測情報を待避する待避手段とを備えることを特徴とす
る。

【００１６】請求項６の本発明の命令処理装置は、前記
分岐予測手段は、前記判定手段から前記第１の分岐命令
に対応する分岐予測の失敗が報告された時に、前記第１
の分岐命令が既にフェッチされていれば、分岐予測を中
止して真のアドレスからのフェッチを開始し、前記第１
の分岐命令がフェッチされていない時は、前記第１の分
岐命令がフェッチされるまで待機し、フェッチされた後
に真のアドレスからのフェッチを開始することを特徴と
する。

【００１７】請求項７の本発明の命令処理装置は、前記
分岐予測手段は、前記第１の分岐命令に対応する分岐予
測の失敗判定から前記第１の分岐命令実行までの間であ
ることを示すフラグと、前記フラグが分岐予測の失敗判
定から前記第１の分岐命令実行までの間にフェッチされ
た命令に対するパイプラインフラッシュ処理を抑止する
手段とを備えることを特徴とする。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の実
施の形態による分岐予測回路を適用したパイプライン処
理を行なうスーパースカラプロセッサの構成を示す図で
ある。

【００１９】図１において、本実施の形態によるプロセ
ッサＰ０は、命令をフェッチする命令フェッチ回路１
０、フェッチした命令をデコードし、発行する命令を選
択する命令デコード・発行制御回路２０、発行した命令
を実際に実行する命令実行回路３０、実行した命令に対
して後処理を行なう命令実行後処理回路４０、命令をフ
ェッチするアドレスを格納する命令フェッチアドレス格
納レジスタ５０及び分岐予測回路６０を備える。

【００２０】分岐予測回路６０には、予測する分岐命令
が参照する分岐条件を生成する命令の情報を格納する分
岐情報格納メモリ６１、分岐予測アドレスを生成し、登
録された命令の結果を参照する分岐命令が実行されるま
で分岐予測アドレスを待避する予測アドレスバッファ６
２１を有する予測アドレス生成手段６２が備えられてい
る。

【００２１】本実施の形態によるプロセッサＰ０は、一
般的なプロセッサにて行われている分岐予測動作のよう
に、分岐命令のフェッチ時に予測動作を行なうのと異な
り、分岐命令が参照する分岐条件を生成する命令のフェ
ッチ時に予測を行なうことを特徴としている。

【００２２】次いで、上記のように構成される本実施の
形態による動作について図１及び図２を参照して説明す
る。

【００２３】上記のように本実施の形態では、分岐予測
を予測対象分岐命令のフェッチ時でなくその分岐命令が
参照する分岐条件を生成する命令のフェッチ時に行な
う。例として、図２のようなプログラムを示す。図２の
プログラムにおいて、分岐命令Ｂ３は、比較命令Ｉ１の
結果を参照し、その内容によって分岐するかどうかを決
定する命令である。

【００２４】まず、分岐予測情報を分岐予測回路６０に
登録するために、プログラム中における、「分岐命令の
分岐判定条件を生成する命令であること」をコンパイラ
によって抽出し、静的にプログラム中の「分岐命令の分
岐判定条件を生成する命令であること」を命令語中にヒ
ントＯＰ１として埋め込んでおく。また、その命令と、
実際にその命令の結果を分岐判定条件として参照する分
岐命令とのアドレス差ＯＰ３をコンパイラにより計算
し、命令語中に埋め込んでおく。加えて、実際にその命
令の結果を分岐判定条件として参照する分岐命令の判定
条件ＯＰ２についても、命令語中に埋め込んでおく。す
なわち、命令語の構成は、図３に示すような内容とな
る。

【００２５】上記分岐予測情報の登録について説明す
る。図２において、分岐命令Ｂ３は、Ｔａｋｅｎ分岐す
るものとする。まず、図２における命令Ｉ１が、命令実
行回路３０において実行される。命令には、前述のヒン
トＯＰ１と判定条件ＯＰ２、そして「分岐予測回路６０
にデータが登録されていたかどうか」を示すタグデータ
ＢＰ０が付加している。これらのヒントＯＰ１と判定条
件ＯＰ２及びタグデータＢＰ０を参照した結果、実行す
る命令Ｉ１が「分岐命令の判定条件を生成する命令であ
り」、「分岐予測回路６０にこの命令に関する情報が登
録されていない」ならば、命令実行回路３０は、分岐予
測回路６０に対してこの命令Ｉ１に関する登録要求を行
なう。

【００２６】図２において、命令Ｉ１は、「分岐命令の
分岐条件を生成する比較命令」であるが、初回の実行で
は分岐予測回路６０にその情報が登録されていないの
で、分岐予測回路６０に対して登録要求信号と比較命令
Ｉ１のアドレス（１００）、分岐命令Ｂ３の判定条件Ｏ
Ｐ２（ＮＥ）、比較命令Ｉ１と分岐命令Ｂ３のアドレス
差ＯＰ３（１６）を送出する。なお、この例では、分岐
命令Ｂ３自身のサイズを８とする。

【００２７】分岐予測回路６０は、その登録要求を受け
取ると命令Ｉ１に対して登録動作を行なう。分岐予測回
路６０内の予測情報格納メモリ６１は、アドレスをキー
として働く連想記憶として構成され、その内容はＴａｋ
ｅｎ先アドレス、分岐履歴、分岐命令のアドレス、及び
有効ビットから構成される。

【００２８】登録時は、命令Ｉ１のアドレス（１００）
をキーとして、Ｔａｋｅｎ先アドレス（２００）、アド
レス差（１６）と命令Ｉ１のアドレス（１００）から計
算した分岐命令Ｂ３のアドレス（１１６）を登録し、対
応する有効ビットを「１」とする。また、命令実行回路
３０において、分岐命令Ｂ３の分岐方向を、命令Ｉ１の
実行結果と命令Ｉ１に含まれた判定条件から生成し、分
岐予測回路６０へ命令Ｉ１のアドレスをキーとして登録
する。加えて、分岐履歴Ｈに今回の分岐方向（Ｔａｋｅ
ｎ）を登録する。Ｔａｋｅｎ先アドレスは、分岐命令Ｂ
３が命令実行回路３０によって実行されたときに、命令
実行回路３０分岐予測回路６０に送られ、予測情報格納
メモリ６１の対応するエントリに登録される。

【００２９】次に、分岐予測動作について説明する。プ
ログラムの実行が進み、命令フェッチ回路１０が再び命
令Ｉ１をフェッチした時、分岐予測回路６０は、自身に
登録された命令Ｉ１に関する情報、すなわち有効ビット
と分岐命令Ｂ３のアドレス、Ｔａｋｅｎ側分岐アドレ
ス、そして分岐履歴Ｈ（Ｔａｋｅｎ）を読み出す。

【００３０】予測時には、分岐履歴及び有効ビットから
予測方向を決定し、予測アドレスをＴａｋｅｎ側アドレ
スとＮｏｔＴａｋｅｎ側アドレスから選択する。なお、
ＮｏｔＴａｋｅｎ側アドレスは、分岐命令Ｂ３の次の命
令のアドレスであり、分岐命令Ｂ３のアドレス（１１
６）＋分岐命令Ｂ３自身のサイズ（８）＝１２４という
計算で求められる。

【００３１】ただし、予測アドレスは、実際に分岐命令
Ｂ３をフェッチした次のサイクルまでは必要ないため、
フェッチアドレスが分岐命令Ｂ３のアドレスとなるまで
予測アドレスバッファ６２１に待避しておき、フェッチ
アドレスが分岐命令Ｂ３のアドレスとなったときに始め
て予測アドレスバッファから取り出して、次のサイクル
のフェッチアドレスとして用いる。今回の予測において
は、命令Ｂ３がＮｏｔＴａｋｅｎ側に予測したとする。
すなわち、分岐命令Ｂ３がフェッチされると、それ以前
に割り込み発生や分岐予測失敗が発生しない限り、次サ
イクルのフェッチはアドレス（１２４）から続行され
る。

【００３２】分岐予測失敗時の動作について説明する。
さらにプログラムの実行が進み、命令Ｉ１が実際に命令
実行回路３０にて実行されるとき、その命令Ｉ１に付加
された予測方向と、実行結果と判定条件から生成される
実際の分岐方向が異なっていれば、分岐予測が失敗した
ことが分かる。このとき、命令実行回路３０はパイプラ
インのフラッシュの準備を行なう。実際に分岐命令Ｂ３
が命令実行回路３０で実行され、命令実行後処理回路４
０にて処理されたときに始めてパイプラインフラッシュ
処理を行なう。

【００３３】一方、分岐予測回路６０は分岐予測失敗の
報告を命令実行回路３０から受け取ると、現在行なって
いる分岐予測動作を中止し、真の分岐予測アドレス（こ
の場合、分岐命令Ｂ３のＴａｋｅｎ側アドレスに存在す
る命令Ｉ５のアドレス１４０）からの再フェッチを開始
する。

【００３４】加えて、分岐予測回路６０内に「分岐予測
失敗検出」から「パイプラインフラッシュ」までの間で
あることを示すフラグＦ０を用意する。このフラグＦ０
が「分岐予測失敗検出」から「パイプラインフラッシ
ュ」までの間であることを示している間に、命令フェッ
チ回路１０によってフェッチされた命令群ＡＮは、「パ
イプラインフラッシュによってクリアされない命令」と
して扱われる。パイプラインフラッシュが発生すると、
命令群ＡＮから「パイプラインフラッシュによってクリ
アされない命令」という属性だけが消去され、命令群Ａ
Ｎそのものが消えることはない。

【００３５】命令Ｉ１をフェッチした時に予測したアド
レスは、その命令Ｉ１が生成した値を参照する分岐命令
Ｂ３がフェッチされるまでの間、分岐アドレスバッファ
６２１に登録され、分岐命令Ｂ３を実際にフェッチする
時に分岐アドレスバッファ６２１を参照し、次のフェッ
チアドレスを得る。

【００３６】また、分岐予測回路６０は、分岐命令に関
してではなく、分岐命令の分岐条件を生成する命令に関
する情報を登録し、分岐予測は分岐命令ではなく、その
分岐条件を生成する命令のフェッチ時に行なう。この情
報には、例えば分岐命令の分岐条件を生成する命令の実
行結果のデータが正、負、零の何れかであるか等の情報
があり、分岐命令の引数を生成する命令のフェッチ時
に、フェッチしている分岐命令の引数を生成する命令に
関して登録されている前述の情報を分岐予測回路６０か
ら読み出すことができる。また、「分岐予測回路６０に
この命令に関する情報が登録されていたか」を示すタグ
ＢＰ０も命令と上記情報と同時に命令デコード・発行制
御回路２０に送る。

【００３７】分岐予測回路６０から読み出された上記情
報は、命令データに付加された形で命令デコード・発行
制御回路２０に送られる。また、命令実行時にも、その
命令がフェッチされたときに分岐予測回路６０から読み
出された情報を付加して命令実行回路３０に送る。

【００３８】命令実行回路３０では、命令の実行結果
が、付加された情報ＯＰ１、ＯＰ２、ＢＰ０と合致して
いるかどうかを確認する。合致していなければ、この命
令の結果を参照する分岐命令の予測は正しくないため、
分岐予測失敗の判定を行なう。すなわち、分岐予測対象
の分岐命令を実行する前に、分岐予測の失敗判定が可能
となるため、分岐予測ペナルティを減少させることがで
きる。

【００３９】この命令が命令フェッチ回路１０において
フェッチされ、命令デコード・発行制御回路２０におい
てデコードされて発行されたとき、命令と共にこのヒン
トＯＰ１、ＯＰ２、ＢＰを付加して命令実行回路３０に
送り実行する。

【００４０】命令実行回路３０では、上記ヒントＯＰ１
とタグＯＰ２、ＢＰを参照し、この命令が「分岐命令の
判定条件を生成する命令である」か「分岐予測回路６０
にこの命令に関する情報が登録されていたか」を調べ
る。この両方の条件が成り立っていたならば、分岐予測
回路６０から読み出した前記の情報が付加されているの
で、その情報と命令の実行結果に関して照合を行ない、
その結果を参照する分岐命令に関する予測の成功・失敗
の判定を行なう。

【００４１】ここで、本発明と対応する従来の構成のプ
ロセッサを図４に示す。図４中、分岐予測回路分岐予測
回路１００は、予測対象が分岐命令そのものであるとい
うことの他は、本発明と同様の分岐予測回路である。そ
の他の構成要素は通常のプロセッサと同様のものであ
る。

【００４２】図２に示す示すプログラムを、本実施の形
態による構成と図４の従来の構成のプロセッサで実行し
た場合の実行クロックの違いを図５に示す。図５は、そ
れぞれの実行状況のタイムチャートである。図５に示す
ように、分岐予測失敗が既に命令Ｉ１を実行した時点で
判明するため、このプログラムでは真の分岐アドレスフ
ェッチを行なう時間が２サイクル早くなっている。これ
は比較命令Ｉ１とその結果を参照する分岐命令Ｂ３との
距離が遠ければ遠いほど、そのペナルティ隠蔽には望ま
しい。

【００４３】

【実施例】次に、本発明の実施例について図画を参照し
て説明する。

【００４４】図６は本発明の一実施例による分岐予測回
路６０の構成を示す図である。この実施例において、プ
ロセッサＰ０は、３２ビットのアドレス空間を持つ。

【００４５】本実施例において、分岐予測回路６０は、
２ウエイセットアソシアティブ構成の連想記憶として構
成する。ここでは、分岐予測回路６０は分岐予測情報５
１ビットを１２８エントリ格納するメモリＭＭ０、ＭＭ
１を有する。また、タグアドレス２５ビットを１２８エ
ントリ分格納するメモリＡＡ０、ＡＡ１を有する。

【００４６】メモリＭＭ０，ＭＭ１は、２ウエイセット
アソシアティブメモリのウエイ０、ウエイ１にそれぞれ
対応する。また、メモリＡＡ０、ＡＡ１についても、２
ウエイセットアソシアティブメモリのウエイ０、ウエイ
１にそれぞれ対応する。加えて、ＬＲＵ情報１ビットを
１２８エントリ分格納するメモリＬ０を備える。

【００４７】また、分岐アドレス生成手段６２を備え
る。分岐アドレス生成手段６２には、４つの分岐アドレ
スバッファ６２１、分岐アドレスバッファ６２１への登
録ポインタを生成するカウンタ６２２、分岐予測失敗時
の真の分岐アドレスを登録するレジスタ６２３、そし
て、分岐予測失敗判定から分岐命令実行までの間である
ことを示すフラグＦ０を備える。

【００４８】メモリＭＭ０の具体的な内容を表に示す。
メモリＭＭ１に関してもメモリＭＭ０と同じ内容であ
る。図７にその具体的内容を示す。図７において、Ｖは
登録された情報の有効性を示すＶビットである。Ａは登
録した命令の種別を示すものである。Ｄは登録した命令
から実際の分岐命令までのアドレス差であり、０から２
５５バイトの間を表現可能である。これは命令語中の要
素ＯＰ３に対応する。Ｔは分岐Ｔａｋｅｎ側のアドレス
であり３２ビットである。Ｈは分岐の履歴を格納するヒ
ストリテーブルである。Ｈはこの実施例においては１ビ
ットであり、過去１回の分岐方向を格納できる。

【００４９】本実施例においては、分岐予測回路６０に
登録された命令Ｚに対応する分岐命令Ｚ２がもっとも最
近実行されたときの分岐方向がＴａｋｅｎ側だった場
合、要素Ｈに「１」が書き込まれる。逆に、分岐命令Ｚ
２がもっとも最近実行されたときの分岐方回がＮｏｔＴ
ａｋｅｎ側だった場合には、要素Ｈに「０」が書き込ま
れる。

【００５０】メモリＬ０は、２ウエイセットアソシアテ
ィブ構成である分岐予測機構に関して、最後にアクセス
したウエイをエントリ毎に格納するメモリである。本実
施例においては、メモリＬ０の大きさは１ビット×１２
８エントリである。

【００５１】メモリＡＡ０、ＡＡ１は登録する命令のア
ドレス３２ビットのうち上位２５ビットをタグアドレス
として格納する。メモリＡＡ０、ＡＡ１はそれぞれ２５
ビット×１２８エントリの大きさを持つ。

【００５２】命令フェッチアドレス格納レジスタ５０か
ら得られたアドレスＸをフェッチするとき、同時に分岐
予測回路６０はフェッチアドレスＸを参照し、メモリＭ
Ｍ０、ＭＭ１からアドレスＸの下位７ビットで示される
アドレスのデータをそれぞれ読み出す。このメモリＭＭ
０、ＭＭ１から読み出されたデータのうちそれぞれのＶ
を参照することによって読み出したデータの有効性を調
べる。また、メモリＡＡ０、ＡＡ１からアドレスＸの下
位７ビットで示されるアドレスに格納されたタグアドレ
ス２５ビットをそれぞれ読み出し、アドレスＸの上位２
５ビットと比較する。

【００５３】例えば、メモリＭＭ０に格納されたデータ
のうち要素Ｖが「１」であり、かつメモリＡＡ０から読
み出されたデータとアドレスＸの上位２５ビットが一致
したならば、メモリＭＭ０に格納されたデータは、アド
レスＸに存在する命令に対応するものである（ウエイ０
にヒットした）ことが分かる。また、メモリＭＭ１に格
納されたデータのうち要素Ｖが「１」であり、かつメモ
リＡＡ１から読み出されたデータとアドレスＸの上位２
５ビットが一致したならば、メモリＭＭ１に格納された
データは、アドレスＸに存在する命令に対応するもので
あること（ウエイ１にヒットした）が分かる。なお、ウ
エイ０、ウエイ１に同時にヒットした状態を故障として
検出する。

【００５４】次に、分岐アドレス生成手段６２は、分岐
予測先アドレスＸ２を生成する。以下の説明では、ウエ
イ０にヒットしたケースについて述べる。

【００５５】まず、分岐命令が制御を移すであろうＴａ
ｋｅｎアドレスとＮｏｔＴａｋｅｎアドレスの両方を生
成する。Ｔａｋｅｎアドレスは、メモリＭＭ０から読み
出したデータの要素Ｔから得られる。また、ＮｏｔＴａ
ｋｅｎアドレスは現フェッチアドレスＸに分岐命令その
もののサイズを加えることで得られる。

【００５６】分岐アドレス生成手段６２は、メモリＭＭ
０から読み出したデータの要素Ｈを取り出し、もっとも
最近実行された時の分岐方向を調べる。分岐アドレス生
成手段６２は、「前回の分岐と同じ方向に分岐する」と
予測し、メモリＭＭ０から読み出したデータの要素Ｈが
示す分岐方向のアドレスを選択し、予測アドレスＸ２と
する。

【００５７】今回生成した予測アドレスは、直接次のサ
イクルでは使用可能ではない。そのため、予測アドレス
を、実際に分岐命令が実行されるまで待避する分岐アド
レスバッファ６２１を用意する。本実施例では、４つの
バッファを用意する。

【００５８】例えば、図２におけるプログラムの命令Ｉ
１に対して予測が行なわれ、分岐アドレスバッファ６２
１に登録されたとする。この分岐アドレスバッファ６２
１の具体的なエントリ内容を図８に示す。

【００５９】ここで、図８中、ＢＶは有効ビット
（１）、ＢＮＴは予測対象となった命令Ｉ１の結果を参
照する分岐命令Ｂ３のアドレス（１０８）、ＢＴは分岐
命令Ｂ３のＴａｋｅｎ側分岐アドレス（２００）、ＢＳ
は分岐方向（Ｔａｋｅｎ）、ＢＦは該当する分岐命令が
既にフェッチされたかどうかを示す。分岐アドレスバッ
ファ６２１は、予測アドレスが登録されていた分岐命令
Ｂ３が実際に命令実行回路３０において実行された時に
解放される。なお、ＢＮＴの値とメモリＭＭ０から読み
出したデータの要素Ｄの和をとることで、分岐命令Ｂ３
のＮｏｔＴａｋｅｎアドレスを求めることができる。

【００６０】また、分岐アドレスバッファ６２１に登録
された比較命令Ｉ１の結果を参照する、分岐命令Ｂ１が
フェッチされると、分岐アドレスバッファ６２１のフェ
ッチ済みビットＢＦを「１」とする。

【００６１】分岐アドレスバッファ６２１の８つのデー
タそれぞれに含まれる要素であるアドレスＢＮＴの何れ
かと、そのサイクルのフェッチアドレスＸが一致したな
らば、そのサイクルにフェッチ中の命令に対して予測が
行なわれたことになり、アドレスの一致した分岐アドレ
スバッファ６２１の予測アドレスを次のサイクルのフェ
ッチアドレスとして用いる。なお、分岐アドレスバッフ
ァ６２１の４つのバッファのうち何れとマッチしたかを
デコーダ６２４で生成し、命令Ｂ３と一緒にパイプライ
ン中を持ちまわる。

【００６２】命令デコード・発行制御回路２０では、一
般的なプロセッサと同様の発行制御を行なうが、発行し
た命令に、分岐予測回路６０で読み出されたデータを付
加して命令実行回路３０に送る。

【００６３】命令実行回路３０において比較命令Ｉ１が
実行されると、比較命令Ｉ１に付加された比較命令Ｉ１
の結果を参照する分岐命令Ｂ３の分岐判定条件を参照す
る。命令実行回路３０は、この比較命令Ｉ１の実行結果
と分岐命令Ｂ３の分岐判定条件から、分岐命令Ｂ３の分
岐方向を知ることができる。また、比較命令Ｉ１に付加
された分岐予測情報によって、分岐予測の失敗及び成功
を検出することができる。

【００６４】分岐予測が失敗すると、命令実行回路３０
は分岐予測回路６０に「分岐予測が失敗したこと」と、
真の分岐方向を報告する。また、分岐予測失敗の判定信
号Ｓ１４を分岐予測回路６０に送る。分岐予測回路６０
は判定信号Ｓ１４を受け取って、フラグＦ０に「１」を
セットする。

【００６５】分岐予測が失敗したことが報告されると、
まず分岐予測回路６０はフラグＦ０を０クリアする。同
時に、分岐予測回路６０は、分岐アドレスバッファ６２
１を参照し、分岐命令Ｂ３がどの予測アドレスバッファ
６２１に登録されているかを示す情報Ｓ１０と、分岐命
令Ｂ３の分岐方向Ｓ１３によって真の分岐アドレスを選
択し、レジスタ６２３に格納する。

【００６６】なお、情報Ｓ１０は、分岐命令Ｂ３がフェ
ッチされたときに付加された情報Ｓ１０と同じものであ
る。また、予測アドレスバッファ６２１のフェッチ済み
ビットＢＦを参照し、該当する分岐命令が既にフェッチ
されたかどうかを調べる。

【００６７】もし、分岐命令Ｂ３が既にフェッチされて
いれば、真の分岐アドレスＳ１２からのフェッチを始め
る。加えて、これ以降でかつ分岐命令が実行されるまで
の間、フェッチした命令には、キャンセル抑止のビット
が付加される。

【００６８】分岐命令Ｂ３がまだフェッチされていない
状態であれば、Ｂ３がフェッチされるまで待機し、分岐
命令Ｂ３がフェッチされた後、真の分岐アドレスＳ１２
からのフェッチを開始する。加えて、これ以降でかつ分
岐命令が実行されるまでの間、フェッチした命令には、
キャンセル抑止のビットが付加される。

【００６９】分岐命令Ｂ３実行時に、既に分岐予測失敗
であることが分かっているので、それ以降のフェッチし
た命令群ＡＮに対してキャンセルが行なわれる。ただ
し、キャンセル抑止ビットが付加された命令群ＡＮに関
してはキャンセルを行なわない。その場合、命令群ＡＮ
に付加したキャンセル抑止ビットを消去する。これによ
り、真の分岐方向の命令が残ることになり、正常動作が
保証される。

【００７０】なお、本発明は上述した実施の形態に限定
されるものではなく、その技術思想の範囲内において様
々に変形して実施することができる。

【００７１】

【発明の効果】以上説明したように本発明の命令処理装
置によれば、分岐予測を分岐命令のフェッチ時でなく、
分岐命令が参照する引数を生成する命令のフェッチ時に
行ない、さらに、その分岐命令が参照する引数を生成す
る命令の実行時に、該当する分岐命令に対する予測の成
功、失敗を判定できるため、従来よりも早く分岐予測失
敗の処理が行なえる。これにより、分岐予測失敗時のペ
ナルティを減少させることができるという効果が得られ
る。

【図面の簡単な説明】

【図１】 本発明の実施の形態による分岐予測回路を備
えるパイプライン処理を行なう命令処理装置の構成を示
す図である。

【図２】 本発明の命令処理装置に適用するプログラム
の例を示す説明図である。

【図３】 本発明の命令処理装置に適用するプログラム
中の比較命令のフォーマット構成を示す図である。

【図４】 従来における命令処理装置の構成を示す図で
ある。

【図５】 図１に示す本発明の実施の形態による命令処
理装置と図４に示す従来の命令処理装置において実行し
た図２にプログラムの実行タイミングチャートである。

【図６】 本発明の命令処理装置における分岐予測回路
の実施例を示すブロック図である。

【図７】 本発明の命令処理装置における分岐予測回路
のメモリの具体的内容を示す図である。

【図８】 本発明の命令処理装置における分岐予測回路
の予測アドレスバッファの具体的内容を示す図である。

【符号の説明】

１０ 命令フェッチ回路 ２０ 命令デコード・発行制御回路 ３０ 命令実行回路 ４０ 命令実行後処理回路 ５０ 命令フェッチアドレス格納レジスタ ６０ 分岐予測回路 ６１ 予測情報格納メモリ ６２ 分岐アドレス生成手段 ６２１ 予測アドレスバッファ ＭＭ０，ＭＭ１，ＡＡ０，ＡＡ１ メモリ ６２２ カウンタ ６２３ レジスタ ６２４ デコーダ Ｆ０ フラグ Ｉ１ 比較命令 Ｂ３ 分岐命令

フロントページの続き (56)参考文献 特開 昭61−82238（ＪＰ，Ａ) 特開 平２−173825（ＪＰ，Ａ) 特開 昭64−8445（ＪＰ，Ａ) 特開 昭63−124135（ＪＰ，Ａ) 特開 平６−110683（ＪＰ，Ａ) 特開 平８−83356（ＪＰ，Ａ) 特開 平８−76999（ＪＰ，Ａ) 特開 平６−301538（ＪＰ，Ａ) 特開 平８−110857（ＪＰ，Ａ) 特開 平６−161750（ＪＰ，Ａ) 特開 平10−133874（ＪＰ，Ａ) 特開 平10−333906（ＪＰ，Ａ) 特開 平10−333908（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/38

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 パイプライン処理を行なう命令処理装置
   において、 分岐予測を第１の分岐命令のフェッチ時でなく、第１の
   分岐命令の分岐判定条件を生成する第２の命令のフェッ
   チ時に行なう分岐予測手段と、 前記第１の分岐命令の分岐判定条件を生成する前記第２
   の命令の実行結果に基づいて、前記第１の分岐命令に対
   応する分岐予測の成功又は失敗を判定する判定手段とを
   備えることを特徴とする命令処理装置。
2. 【請求項２】 前記分岐予測手段が、 前記第２の命令に含まれる付加情報に基づいて、前記第
   ２の命令に関する情報を格納する情報格納手段を備える
   ことを特徴とする請求項１に記載の命令処理装置。
3. 【請求項３】 前記第２の命令に含まれる付加情報が、
   前記第１の分岐命令の分岐判定条件を生成する命令であ
   ること、前記第２の命令と前記第１の分岐命令とアドレ
   ス差、前記第２の命令の結果を分岐判定条件として参照
   する前記第１の分岐命令の判定基準からなることを特徴
   とする請求項２に記載の命令処理装置。
4. 【請求項４】 前記分岐予測手段が、 前記第２の命令のフェッチ時に、前記情報格納手段から
   前記第２の命令に関する情報を読み出し、前記第１の分
   岐命令に対応する分岐予測先の情報を予測情報として生
   成する生成手段を備えることを特徴とする請求項２に記
   載の命令処理装置。
5. 【請求項５】 前記分岐予測手段が、 前記判定手段によって前記第１の分岐命令に対応する分
   岐予測の失敗が判定された時に、前記第１の分岐命令の
   フェッチが終了しているかどうかを調べるフェッチ判定
   手段と、 フェッチが終了していない場合に、前記第１の分岐命令
   の実行が終了するまで前記予測情報を待避する待避手段
   とを備えることを特徴とする請求項４に記載の命令処理
   装置。
6. 【請求項６】 前記分岐予測手段は、前記判定手段から
   前記第１の分岐命令に対応する分岐予測の失敗が報告さ
   れた時に、前記第１の分岐命令が既にフェッチされてい
   れば、分岐予測を中止して真のアドレスからのフェッチ
   を開始し、前記第１の分岐命令がフェッチされていない
   時は、前記第１の分岐命令がフェッチされるまで待機
   し、フェッチされた後に真のアドレスからのフェッチを
   開始することを特徴とする請求項１に記載の命令処理装
   置。
7. 【請求項７】 前記分岐予測手段は、 前記第１の分岐命令に対応する分岐予測の失敗判定から
   前記第１の分岐命令実行までの間であることを示すフラ
   グと、 前記フラグが分岐予測の失敗判定から前記第１の分岐命
   令実行までの間にフェッチされた命令に対するパイプラ
   インフラッシュ処理を抑止する手段とを備えることを特
   徴とする請求項１に記載の命令処理装置。