JP2667849B2

JP2667849B2 - 情報処理装置

Info

Publication number: JP2667849B2
Application number: JP63000351A
Authority: JP
Inventors: 和則栗山; 洋一新谷; 享庄内; 栄樹釜田; 潔井上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-01-06
Filing date: 1988-01-06
Publication date: 1997-10-27
Anticipated expiration: 2012-10-27
Also published as: US5075849A; DE3900246C2; DE3900246A1; JPH01177127A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は命令をパイプライン制御方式によって次々と
処理することを特徴とする情報処理装置において、パイ
プラインの乱れを少なくすることにより、さらに高速な
処理を実現する情報処理装置に関する。

［従来技術］パイプライン制御方式においては、命令の処理を複数
のステージに分け、各ステージをオーバラップさせなが
ら実行していく。第２図（１）は従来のパイプライン制
御方式の処理を示したものである。ここで、Ｄは命令語
の解読を行うステージ、Ａはオペランドの実効アドレス
を計算するステージ、Ｂはオペランドを記憶装置から読
出すステージ、Ｌは記憶装置から読出したオペランドを
オペランドバッファレジスタに転送するステージ、Ｅは
命令個有の演算を実行するステージである。Ａステージ
で行う実行アドレスの計算は、命令のインデクスパート
およびベースパートで指定した汎用レジスタの内容と命
令の一部であるディスプレイメントの値とを加算するこ
とによって行う。

パイプライン制御方式においては、１つの命令のＤス
テージが終了すると該命令のＡステージが開始され、そ
れと同時に後続命令のＤステージが開始され、次々と複
数の命令がオーバラップしながら処理されていく。

第２図（１）に示したのは、命令I₁が演算結果を格納
することによって変更する汎用レジスタの内容を直後の
命令I₂がインデクスあるいはベースレジスタとして実効
アドレス生成に使用する場合において、高速化手段を用
いない場合の命令処理の流れである。この時、命令I₁の
演算ステージ（Ｅステージ）が終了し、演算結果が汎用
レジスタに格納された後、命令I₂の実効アドレス生成ス
テージ（Ａステージ）が開始されるため、図のように３
サイクルのオーバヘッドを生じてしまう。このように、
オペランドの実効アドレスを生成する時に使用する汎用
レジスタの内容を先行する命令が変更した場合をアドレ
スコンフリクトと呼び、従来よりいくつかの高速化方式
が考案されている。

特公昭56-46170号に記載されている方法では、汎用レ
ジスタを変更する命令のうち、オペランドとして指定さ
れた記憶装置上のデータをその時汎用レジスタに格納す
る命令（以下、Ｌ系命令を略す）においてのみ高速化を
図っている。すなわち記憶装置から読出したオペランド
バッファに転送する際、同一オペランドをアドレス生成
分レジスタにも転送することにより汎用レジスタを経由
しないので、第２図（２）に示した通りオーバヘッドを
２サイクルに低減している。

一方特願昭61-191841「先行制御方式」に示されてい
る方法は、アドレスコンフリクトを生じている後続命令
に条件を付すことによって高速化を図っている。すなわ
ち、先行する命令で変更されている汎用レジスタが後続
命令のインデクスレジスタとして指定されている場合に
は、残りのベースレジスタおよびディスプレースメント
値が共にゼロである場合に限り、また、先行命令で変更
されている汎用レジスタが後続命令のベースレジスタと
して指定されている場合には、インデクスレジスタおよ
びディスプレースメント値が共にゼロの場合に限り、記
憶装置から読出したオペランドを直接記憶装置参照用ア
ドレスレジスタに転送することにより、第２図（３）に
示した通りオーバヘッドを１サイクルに低減している。

［発明が解決しようとする課題］上記２つの従来技術においては、高速化を図るために
条件を付している。

すなわち、第一に示した例ではＬ系命令に対してのみ
高速化を図っており、加算命令や減算命令がアドレスコ
ンフリフトを生じている場合には高速化されない。

また、第二に示した例では、インデクスレジスタとデ
ィスプレースメントあるいは、ベースレジスタとディス
プレースメントが共にゼロである場合にのみ高速化され
る。つまり，インデクスレジスタとベースレジスタを両
方共アドレス生成に使用する場合にはその効果を発揮す
ることができない。また、汎用レジスタの内容を変更す
る命令が加減算命令の場合、演算器を経由することが必
要なのでオーバヘッドが１サイクル増えてしまう。

本発明は、Ｌ系命令のみならず加減算命令も高速化の
対象とし、かつインデクスレジスタやベースレジスタに
何ら条件を付すことなく高速化を実現する方法を提供す
るものである。

［課題を解決するための手段］上記目的を達成するために、本発明による情報処理装
置では、命令で指定されたインデクスレジスタの内容と
ベースレジスタの内容とディスプレースメントの値とか
ら実効アドレスを生成する従来の３入力アドレス加算器
の加算結果を保持するレジスタと、該レジスタの値と記
憶装置から読出したデータとを入力とする演算手段を新
たに備え、そして先行する命令が変更するレジスタの内
容を後続命令がアドレス生成に使用するというコンフリ
クトが存在することを検出する手段と、上記コンフリク
トを検出した時、上記３入力アドレス加算器においては
変更の終了していないレジスタの内容をゼロとみなして
アドレス加算を行わせしむる手段と、先行命令が記憶装
置から読出したデータが上記新設した演算手段に入力さ
れたことを認識して、記憶装置に対する参照アドレスと
して、送出する手段を有するところに特徴がある。

［作用］先行命令が変更するレジスタの内容を後続命令がアド
レス生成に使用することを検出する回路は、検出結果に
よって該変更されているレジスタの読出しデータをゼロ
とすることにより、３入力アドレス加算器においてアド
レス加算の中間結果を出力せしめる。３入力アドレス加
算器の出力を保持するレジスタは、上記中間結果を先行
命令による記憶装置からのオペランド読出しまで保持
し、新設した演算手段において両者の演算を行わせる。

［実施例］以下、本発明の一実施例を第１図〜第５図を用いて説
明する。

第１図は本発明による情報処理装置の全体構成を示し
たものであり、第３図は本発明で高速化することが可能
な命令列の一例を示したものである。まず、第３図
（１）で示した命令列の処理について、第１図を用いて
全体の流れを説明する。第３図（１）で示した命令列に
おいては、先行する命令I₁がＬ命令であり、汎用レジス
タの３番を変更する。一方後続命令I₂は加算命令（Ad
d）であり、その記憶装置上のオペランドの実効アドレ
スを計算する際に汎用レジスタ３番をベースレジスタと
して必要としている。このため、命令I₁とI₂は汎用レジ
スタ３番に関してアドレスコンフリクトを生じており、
命令I₂のアドレスの計算は命令I₁のオペランド読出しの
終了を待つことが必要である。

第１図において、第３図（１）の命令列が入力される
と、まず命令レジスタ１にＬ命令がセットされる。制御
回路CTL3は命令レジスタ１にセットされた命令がＬ命令
であることを認識し、該命令が命令のR1パートで指定し
た汎用レジスタすなわち３番の内容を変更することを記
憶すると共に、該命令の記憶装置上のオペランドのアド
レス生成にインデクスレジスタおよびベースレジスタと
して汎用レジスタ４番,8番をそれぞれ指定したことを解
釈し、かつ汎用レジスタ４番,8番が、先行するいかなる
命令ともアドレスコンフリクトを生じていない（すなわ
ち、汎用レジスタ４番,8番の内容を使用したアドレス加
算が実行可能である）ことを判断すると、アドレス加算
器７におけるアドレス加算を実行する。この場合信号線
22にはインデクスレジスタ番号４が送出され、信号線23
にはベースレジスタ番号８が送出される。この結果汎用
レジスタ群２からそれぞれの読出しアドレスに対応した
汎用レジスタの内容すなわち、４番と８番の内容が信号
線24,25にそれぞれ送出され、３入力アドレス加算器７
のインデクス入力レジスタ４とベース入力レジスタ５に
それぞれセットされる。この時信号線26,27は、インデ
クス入力レジスタ4,ベース入力レジスタ５への入力デー
タとして汎用レジスタから読出しデータである、信号線
24,25上のデータを選択するよう制御されているものと
する。（信号線35を選択する場合の制御については前述
の特願昭61-191841号に記載されており、本発明の特徴
ではないので説明を省略する。）一方、ディスプレース
メント入力レジスタ６には、命令の一部であるディスプ
レースメント部が、命令レジスタ１から直接入力され
る。この結果３入力アドレス加算器７において加算を行
い、Ｌ命令のアドレスを算出することができる。算出さ
れたアドレスは、記憶装置内のアドレスレジスタ11にセ
ットされる。この時、該Ｌ命令は先行命令とのコンフリ
クトを生じていないため、セレクト信号32は３入力アド
レス加算器７の出力データを選択するものとする。アド
レスレジスタ11にセットされたアドレスを利用して記憶
装置12を参照し、Ｌ命令のオペランドを読出し、読出し
たデータをデータレジスタ13にセットする。位置合わせ
回路14は、読出したデータから必要な部分を切出し、演
算に好適なように位置合わせを行う回路であり信号線42
によって制御される。データレジスタ13にセットしたデ
ータは、位置合わせ回路14を経てオペランドバッファレ
ジスタ15にセットされ、演算器16に入力される。演算器
16は命令の種類に応じて信号線43の制御を受けるがＬ命
令は演算を必要としないため、読出しデータをそのまま
演算器16を素通りし、信号線36を経て汎用レジスタ群２
に送られ、命令のR1パートで指定した番号の汎用レジス
タ３番に格納される。

一方、後続命令である加算命令は、先行命令であるＬ
命令に対するアドレス生成の準備が整った時点、すなわ
ち、インデクス入力レジスタ４、ベース入力レジスタ
５、ディスプレースメント入力レジスタ６にそれぞれの
データがセットされた時点で命令レジスタ１に切出され
る。この時、制御回路３において、該命令が記憶装置上
のオペランドのアドレス生成において汎用レジスタ３番
と１番の読出しを必要としていることを解読し、かつ、
汎用レジスタ３番を先行命令であるＬ命令が変更してい
ることを認識する。前述の特願昭61-191841号にて示さ
れた方法では、このようなケースを高速処理することが
できない。なぜならば、後続命令である加算命令の、先
行命令とコンフリクトを生じていないベースレジスタの
番号が０でないからである。しかるに本発明によれば、
次のような手法によって高速化を実現することができ
る。

制御回路３によって命令レジスタ１に切出した命令
（加算命令）が、先行するＬ命令とアドレスコンフリク
トを生じていることを認識すると、コンフリクトを生じ
ている汎用レジスタ番号、すなわちこの場合インデクス
レジスタとして指定されている汎用レジスタ３番の内容
を０とみなしてアドレス加算を終了する。この結果信号
線33にはベースレジスタとして指定された汎用レジスタ
番号１の内容とディスプレースメントの値だけを加えた
結果が出力される。すなわち、従来技術で示した特公昭
56-46170号で示されたように３入力アドレス加算器７で
先行命令をオペランドの到着を待つのではなく、その前
に不完全なアドレス値を算出し、出力してしまう訳であ
る。信号線33に出力された不完全アドレスは、先行命令
のオペランド読出し終了を待ち合わせるために本発明に
より設けたレジスタ８にセットされる。一方、先行する
Ｌ命令によって記憶装置から読出されたオペランドは、
演算処理を必要としないためオペランドバッファレジス
タ15に転送それると同時に信号線35によって本発明によ
る演算手段10に入力することができる。この時、制御信
号29は信号線35を選択することを指示する。この結果、
演算手段10において、レジスタ８に格納されていたデー
タと記憶装置から読出した先行命令のオペランドデータ
を加算することができ、加算命令のオペランドアドレス
を不完全なものから完全なものとして信号線34に出力す
ることができる。また、制御回路３では、記憶装置から
オペランド読出し終了を信号線37によって認識すると、
制御信号線32により、アドレスレジスタ11の入力として
演算手段10の出力である信号線14とセレクトするよう指
示する。このようにして後続命令である加算命令のアド
レスを算出してアドレスレジスタ11にセットすることが
でき、以下Ｌ命令の場合と同様にしてオペランドを読出
す。但し、加算命令の場合にはＬ命令と異なり、演算器
16にて命令のR1パートで指定した汎用レジスタの内容
を、記憶装置から読出したオペランドとの加算を行い、
その結果を汎用レジスタ群２内のR1で指定された番号５
のレジスタに格納する。

第３図（１）で示した命令列を処理するためには、従
来技術による高速化によっても第２図（２）あるいは第
３図（４）に示す如く２サイクルのオーバヘッドを生じ
ていたが、これを本発明では第２図（３）に示す如く１
サイクルのオーバヘッドに抑えることができる。

次に第４図に参照して制御回路３の詳細を述べる。第
４図において、レジスタ101は命令の命令コードを、レ
ジスタ102は命令のR1パートをそれぞれ保持するもので
ある。また、デコーダ103は現在命令レジスタ１にセッ
トされている命令の命令コードを解読するものであり、
一方デコーダ104は１つ前の命令の命令コードを解読す
るものである。比較回路105,106はそれぞれ４ビットの
比較を行う回路で、１つ前の命令のR1パートすなわち、
１つ前の命令が変更する汎用レジスタ番号と、現在命令
レジスタ１に切出されている命令のインデクスパートで
指定されている汎用レジスタ番号および、ベースパート
で指定されている汎用レジスタ番号とを比較し、一致し
ているか否かを判定するものである。

Ｌ命令が命令レジスタに切出されると、その命令コー
ドがレジスタ101に、そしてR1パートで指定した汎用レ
ジスタ番号がレジスタ102にそれぞれセットされる。続
いてＡ命令が命令レジスタ１に切出されると、まずデコ
ーダ103によって解読し、該命令が記憶装置上のオペラ
ンドのアドレスを計算する際に、インデクスパートで指
定した汎用レジスタの値と、ベースパートで指定した汎
用レジスタの値とを必要とすることを認識する。その結
果信号線135,136をそれぞれセットする。一方、先行命
令はＬ命令であるため、命令コードを保持したレジスタ
101の内容をデコーダ104によって解読することにより、
Ｌ命令であることを示す信号線137がセットされる。そ
して、比較回路105,106によって、Ａ命令がアドレス計
算のために読出そうとする汎用レジスタ番号と、先行命
令であるＬ命令が変更する汎用レジスタ番号とを比較
し、両者の間にコンフリクトが存在するか否かをチェッ
クする。この時、Ａ命令のインデクスレジスタ番号は信
号線132によって比較回路105に入力され、ベースレジス
タ番号は信号線133によって比較回路106に入力される。
一方Ｌ命令が変更する汎用レジスタ番号は命令のR1パー
トで指定されるのでレジスタ102に保持されており、こ
こから２つの比較回路105,106に入力される。比較の結
果、汎用レジスタ番号が一致すれば、Ｌ命令とＡ命令の
間にアドレスコンフリクトが生じているということを信
号線142および143をセットすることによって示す。以上
のデコード結果および比較結果を利用して、次のような
制御によってコンフリクト時の高速化を実現する。

ANDゲート108は、先行命令がＬ命令であり、かつ後続
命令がオペランドのアドレス計算にインデクスパートで
指定した汎用レジスタの内容を必要とし、さらにＬ命令
が変更する汎用レジスタの番号とインデクスレジスタの
番号が一致した時に出力信号26をセットするものであ
る。この時コンフリクトを生じているインデクスレジス
タの内容すなわちＬ命令が変更しようとしている値を除
いてＡ命令のアドレス計算を行うために、信号線26によ
り第１図のインデクス入力レジスタ４への入力データが
ゼロとなるようセレクタを制御する。この結果、３入力
アドレス加算器７では、ベースレジスタの内容とディス
プレースメントとが加算される。同様にANDゲート109
は、先行命令がＬ命令であり、かつ後続命令がベースパ
ートで指定した汎用レジスタの内容をアドレス計算に必
要とし、さらにＬ命令が変更する汎用レジスタの番号と
ベースレジスタの番号が一致した時に出力信号27をセッ
トする。この時、３入力アドレス加算器７においてイン
デクスレジスタの内容をディスプレースメントの値のみ
を加算するように、ベース入力レジスタ５にゼロをセッ
トするべく信号線27で制御する。第３図（１）の命令列
においてはANDゲート108の出力信号26がセットされる。

ANDゲート108,109少なくともどちらかが出力信号とセ
ットすると、ORゲート116を駆動し、その出力がラッチ1
17にセットされる。ラッチ117はタイミングを合わせる
ためのものであり、その出力信号31により、第１図にお
いて、３入力アドレス加算器７の出力データがレジスタ
８にセットされる。レジスタ８は、上述の通り、３入力
アドレス加算器から出力された、インデクスレジスタの
内容あるいはベースレジスタの内容を除いた不完全なア
ドレス値を保持し、先行命令であるＬ命令のオペランド
読出し終了を持って、読出したオペランドデータとの加
算を可能せしむるものである。

このように、先行命令とのアドレスコンフリクトを検
出した時に、コンフリクトを生じているレジスタの３入
力加算器への入力データをゼロにするべく論理ゲート10
8,109を設けたことが本発明の大きな特徴の１つであ
る。

さて、先行命令であるＬ命令のオペランド読出しの終
了が記憶装置12から信号線37により通知されると、第３
図のゲート118が駆動され、信号線29が動作して演算手
段10の入力データとして信号線35を選択する。その結
果、演算手段10によって完全アドレスが算出され、その
加算結果をやはり信号線32の制御により選択してアドレ
スレジスタ11にセットする。

次に第２の例として、第３図（２）で示した命令列を
実行した場合の、本発明の高速化手法について述べる。
今回の命令列は先行命令がＡ命令であり、該Ａ命令が変
更する汎用レジスタを後続のＬ命令がインデクスレジス
タとして使用するものである。

先行命令であるＡ命令のデコード終了後、後続命令で
あるＬ命令が命令レジスタ１にセットされた時、第４図
の制御回路は次の動作を行う。

まず命令レジスタ１にセットされた命令の命令コード
をデコーダ103で解読し、該命令がアドレス計算を行う
ためにインデクスレジスタとベースレジスタを必要とす
ることを認識して信号線135と136をセットする。一方、
レジスタ101に保持されている先行命令の命令コードを
デコーダ104にて解読し、該命令がＡ命令であることを
認識すると信号線138をセットする。さらに、比較回路1
05,106によってＬ命令の指定するインデクスレジスタ番
号およびベースレジスタ番号と、レジスタ102に保持さ
れている先行命令であるＡ命令のR1パート、すなわち、
Ａ命令が変更する汎用レジスタ番号とを比較する。その
結果番号が一致すれば、それぞれ信号線142,143をセッ
トする。第３図（２）の命令列の場合、Ａ命令のR1パー
トとＬ命令のインデクスレジスタが共に汎用レジスタ３
番を指定しているため、比較回路105の出力信号142がセ
ットされる。先行する汎用レジスタ変更命令がＡ命令の
場合には、後続のＬ命令のオペランドアドレス計算を行
うために、まず汎用レジスタ番号３の内容をＡ命令が指
定する記憶装置上の第２オペランドの値を加算し、さら
にＬ命令がベースレジスタとして指定している汎用レジ
スタ番号１の内容およびディスプレースメント値を加え
ることが必要である。これを式で表わすとＣ（GPR3）＋
Ｃ（OP2）＋Ｃ（GPR1）＋Ｄとなる。ここでＣ（）は
カッコ内で示された汎用レジスタの内容あるいは記憶装
置上のオペランドデータの値をここで、Ａ命令の第２オ
ペランドデータはまだ記憶装置から読出されていない訳
であるから、残りのデータを用いてアドレスの中間加算
結果を求めることを考える。すなわち、まずＡ命令によ
って変更される前の汎用レジスタ番号３の内容を利用し
てＣ（GPR3）＋Ｃ（CPR1）＋Ｄという３つのデータの加
算を行い、Ａ命令の第２オペランドが記憶装置から読出
された時に再度加算を行う訳である。これを実現するた
めには、まず３入力アドレス加算器７においてはＬ命令
のオペランドアドレスの計算を通常通り行えば良い。す
なわち、インデクスパートで指定された３番の汎用レジ
スタおよびベースパートで指定された１番の汎用レジス
タの内容をそれぞれ読出し、ディスプレースメントの値
と加算すれば良い訳である。先行命令がＬ命令の場合
（第３図（１））には、コンフリクトを生じたインデク
スレジスタあるいはベースレジスタの値をゼロにする必
要があったが、Ａ命令ではその動作は不要である。それ
ゆえ、先行するＡ命令とコンフリクトを生じていること
を認識する制御論理としてANDゲート110,111を設けてい
る。ANDゲート110は、命令レジスタ１に切出された命令
が先行するＡ命令とインデクスレジスタに関してコンフ
リクトを生じている時に駆動され、ANDゲート111はベー
スレジスタに関してコンフリクトを生じている時に駆動
される。両ANDゲートの出力は、３入力アドレス加算器
の入力データ制御には利用される訳ではなく、ORゲート
116を経てラッチ117にセットされ、信号線31によって３
入力アドレス加算器７の出力結果をレジスタ８にセット
するために利用される。すなわちアドレス加算器７にお
ける加算は、コンフリクトが生じていない場合と全く同
様に行う。これ以後の動作は第３図（１）の命令列の場
合と同じで、先行するＡ命令のオペランド読出しが終了
した時点で、読出しデータを信号線35を経由して演算手
段10に入力し、レジスタ８に保持している不完全アドレ
スとの加算を行う。一方Ａ命令のオペランド読出しの終
了が信号線37によって制御回路３に伝えられるとANDゲ
ート118を経て信号線29をセットし、アドレスレジスタ1
1にＬ命令のオペランドアドレスをセットする。こうし
てＬ命令の記憶装置上のオペランドの読出しが可能とな
る。

この結果、先行するＡ命令との間にアドレスコンフリ
クトがある場合でも第２図（３）に示した如く後続命令
の処理の高速化を図ることができる。この時制御構造上
大きな役割を果しているのが第４図110,111のANDゲート
である。この２つのゲートをＬ命令用のANDゲート108,1
09とは別に設けることによって、先行命令がＡ命令の場
合もＬ命令の場合と同様に高速処理することが可能とな
った。

次に、第３図の例として第３図（３）に示したよう
に、半語オペランドを扱う汎用レジスタ変更命令が先行
命令となった場合を第５図を用いて説明する。

第５図の特徴は記憶装置からの読出しデータを演算手
段10に入力する際、論理回路309を経由するところにあ
る。それ以外の部分は第１図と同じである。これまで説
明に利用してきたＬ命令およびＡ命令は、共にオペラン
ドとして４バイト長のデータを扱う命令であり、記憶装
置から読出すデータや加算も全て４バイトであった。し
かるに第３図（３）に示したLH命令は、記憶装置上の２
バイト長のデータを読出し、R1パードで指定された４バ
イト幅の汎用レジスタに格納する命令で、この時記憶装
置から読出した２バイトデータの先頭ビットを符号ビッ
トとみなし、符号ビットの値を上位の２バイトに拡張す
ることにより、４バイトのデータとする。すなわち、第
６図（２）に示した如く２バイトデータの先頭ビットが
０ならば上位２バイトには０を埋め込み、‘1'ならば
‘1'を埋め込む訳である。

さて第３図（３）の命令列において、LH命令のデコー
ドおよびオペランドアドレスの計算をオペランドの読出
しは第３図（１）で示したＬ命令と全く同様に処理され
る。そして後続命令であるＡ命令が命令レジスタ１に設
定されると、Ｌ命令の場合と同様、第４図のANDゲート1
08によってインデクスレジスタに対するコンフリクトを
認識し、LH命令のオペランドアドレス計算におけるイン
デクスレジスタの入力データをゼロとする。そして不完
全なアドレス加算結果を第５図レジスタ８に保守して、
LH命令のオペランドの読出し終了を持つ訳である。LH命
令のオペランドが読出された時、演算手段10でＡ命令の
オペランドアドレスを求めるが、この時２バイトのオペ
ランドデータを４バイトに符号拡張することが必要であ
る。この機能を果たすのが第５図の論理回路309で、そ
の構造を第７図に示す。LH命令では読出した２バイト長
のオペランドは、アライナ14によって４バイトのデータ
パスの右端に整列させるものとすると、Ｌ命令のような
４バイトオペランドの命令では、データ線38上のデータ
がそのままデータ線200に出力されるが、LH命令の場合
には、制御線149が働くことによって上位２バイトのデ
ータとしてビット16すなわち２バイトオペランドの符号
ビットを選択し、荷号拡張を行う。符号を拡張されたデ
ータはそのままデータ線200,201を経てデータ線39に出
力され、演算手段10への入力となる。このようにして、
先行命令がLH命令の場合にも後続命令であるＡ命令のア
ドレスを正しく求めることができる。この時制御線149
は、第４図において、先行する命令がLH命令であること
をデコードした信号線140と、先行する命令のR1のレジ
スタ番号と後続命令（いまの場合Ａ命令）のインデクス
レジスタ番あるいはベースレジスタ番号が一致したこと
を示すORゲート112の出力信号146とをANDすることによ
って生成される。

このように第７図に示した符号拡張回路210および第
４図に示した半語命令認識ゲート112,114を設けること
により、先行する汎用レジスタ変更命令が半語オペラン
ドを扱う場合にもＬ命令の場合と同様に処理の高速化を
図ることができる。また、半語オペランドを扱う命令の
うち、加算命令（AU）および減算命令（SH）も同様に高
速処理が可能となる。（減算命令については次の例で説
明する。）次に第３図（４）の命令列の処理について説明する。
ここでは先行する汎用レジスタ変更命令が減算（Ｓ）で
ある。Ｓ命令が変更する汎用レジスタ番号３と後続命令
であるＬ命令のインデクスレジスタ番号が一致しており
コンフリクトが生じている。この時Ｌ命令が行うべきア
ドレス計算を式で表わすと、Ｃ（GPR3）−Ｃ（OP2）＋
Ｃ（GPR1）＋Ｄとなる。そこでＡ命令の場合と同様に、
まず最初にＳ命令の第２オペランドとの演算を除いた３
つのデータの加算すなわちＣ（GPR3）＋Ｃ（GPR1）＋Ｄ
を行い、Ｓ命令の第２オペランドを読出した時点で両者
の演算（減算）を行うことにより、Ｌ命令のペランドア
ドレスが計算できることに着目する。すなわち、先行命
令がＡ命令であった場合と同様に、Ｓ命令によって変更
される前のインデクスレジスタ（汎用レジスタ３番）の
内容とベースレジスタ（汎用レジスタ１番）の内容をデ
ィスプレースメント値を加算することによってＬ命令に
対する不完全なアドレスを求め、これをアドレスレジス
タ８に保持して、Ｓ命令のオペランドの読出しを持つ。
先行命令がＡ命令の場合と異なる点は、Ａ命令の場合に
は、記憶装置から読出したオペランドデータを演算手段
10において単純に加算すれば良かったが、Ｓ命令の場合
には減算を行わねばならないところである。一般に、減
算は、２つの補数を利用することにより加算によって行
うことができる。第５図においては、レジスタ８に保持
されている値から、信号線35上に読出されてくるＳ命令
の第２オペランドを減じる代わりに、信号線35上のデー
タに関して２の補数をとり、レジスタ８に保持されてい
る値と加算することにより同じ結果が得られるのであ
る。そこで、論理回路309には第７図で示した通り、半
語オペランド用符号拡張回路210の他に、ビット値の反
転回路211を備えており、これを信号線30の中の信号線1
50によって制御する。単純なビットの反転では該データ
の１の補数が得られるだけであるので、信号線150を演
算手段10に入力し、イニシャルキャリー（最下位ビット
に対する桁上げ）をセットすることによりＳ命令の第２
オペランドの２の補数生成を実現している。信号線150
は、第４図で示した通り、先行命令が減算命令（S,SH,S
L etc.）であることを示すデコード信号141と、先行命
令のR1パートとインデクスレジスタ番号あるいは、ドー
スレジスタ番号が一致したことを示す信号線146とをゲ
ート115によってANDすることによって生成される。ラッ
チ121はタイミング調整用である。このような制御方法
により、先行命令がＳ命令である場合にも、第２図
（３）に示すように、先行命令がＬ命令あるいはＡ命令
である場合と同じくオーバヘッド１サイクルまで高速化
することができる。尚、半語オペランドを扱う減算命令
（SH）では、第７図において、符号拡張回路210とビッ
ト反転回路211とが同時に動作するよう、信号線149,150
を共にセットすることにより、制御することができる。

続いて、第３図（５）で示した命令列の高速処理につ
いて説明する。命令の組合せ自体は第３図（１）で示し
たが、ここではＬ命令で変更した汎用レジスタを、後続
のＡ命令がインデクスレジスタ、ベースレジスタの両方
として指定した場合である。従来装置ではこうしたケー
スの処理高速化について何の記述もないが、本発明によ
れば簡単な論理回路を付加することによって第３図
（１）〜（４）の命令列と同様の高速化を図ることがで
きる。

後続命令であるＡ命令のオペランドアドレスは先行命
令であるＬ命令の第２オペランドデータを利用してＣ
（OP2）＋Ｃ（OP2）＋Ｄという式によって求めることが
できる。すなわち、記憶装置から読出したＬ命令の第２
オペランドを２倍して、ディスプレースメントと加算す
れば良い。そこで、まず３入力アドレス加算器７におい
て、コンフリクトを生じているレジスタを除いた残りの
加算（この場合はディスプレースメントだけが残る）を
行い、レジスタ８に保持する。この時第４図のANDゲー
ト108,109によって、３入力アドレス加算器７のインデ
クスレジスタ入力、およびベースレジスタ入力がゼロと
なるのは第３図（１）の命令列で説明した通りの論理動
作による。その後、Ｌ命令の第２オペランドを読出して
くると、論理回路309によって該データを２倍し、演算
手段10にてレジスタ８の内容と加算することによって、
Ａ命令のオペランドアドレスを正しく求めることができ
る。第７図に示した２倍化回路212は単純な１ビット左
シフト回路として構成することができる。また信号線15
1は先行命令のR1パートと後続命令のインデクスおよび
ベースレジスタ番号が共に一致した場合にセットされ
る。このように先行するＬ命令が変更するレジスタを、
接続命令のインデクスおよびベースレジスタとして同時
に使用する場合にも、第２図（３）で示した通り、オー
バヘッドを１サイクルとすることができる。この考えは
先行命令がＬ命令である場合に限らず、Ａ命令、Ｓ命令
である場合にも同様に高速化を図ることができる。

第４図におけるラッチ107は、アドレスモードを指定
するものである。アドレスモードとは、アドレス加算器
７から出力される記憶装置参照用オペランドアドレスの
ビット幅を決めるもので、ラッチ107の出力信号28が０
の時にはアドレスを24ビットとし、出力信号28が１の時
にはアドレスが31ビットとなるよう制御する。この結
果、24ビットあるいは31ビットのアドレスのいずれかを
利用して記憶装置12を参照することができる。ラッチ10
7のセット，リセットは、デコーダ103によってアドレス
モードを変更する命令をデコードした時に行う。第８図
にアドレスモードを変更する命令の例を示す。ここで、
‘OB'‘OC'は命令コードである。ここで示した命令はい
ずれも２バイト長の命令でR2で示したレジスタ番号がゼ
ロの場合にはNO-OPERATIONとして処理するが、R2がゼロ
でない場合にはR2で指定した汎用レジスタのビット０を
アドレスモードとする。すなわち、デコーダ103によっ
て第８図の命令をデコードすると信号線24上にセットさ
れるR2で指定された汎用レジスタのビット０の値をラッ
チ107にセットする。その出力信号28は３入力アドレス
加算器７の出力データを抑制する。アドレスモードに関
する本発明の特徴は、アドレスモード制御ラッチ107の
出力信号28を用いて３入力アドレス加算器７を制御する
だけでなく、演算手段10の出力をも制御することであ
る。ラッチ107の出力信号28によって演算手段10の出力
データにアドレスモードを反映させることにより、アド
レスモードが変わった直後でもアドレスコンフリクトの
高速化を図ることができる。

もし信号線28によるアドレスモードの制御を演算手段
10の出力に対して施されない場合には、先行命令の記憶
装置から読出したオペランドデータを演算手段10に入力
することができないため、３入力加算器７あるいは汎用
レジスタ２を経由せざるを得ず、１サイクルあるいは２
サイクルオーバヘッドが増えてしまう。

第９図は、本発明の拡張の例を示したものである。情
報処理装置において、３入力アドレス加算器７から出力
されるオペランドアドレスデータは非常に重要な信号で
あり、記憶装置に送られて参照アドレスとなるばかりで
なく、記憶装置に格納する命令においては格納アドレス
にもなるし、記憶装置がヒジー状態で３入力アドレス加
算器の出力データを受取れない場合には一時的に退避バ
ッファに保結することが必要であり、また、３入力アド
レス加算器の出力を汎用レジスタに格納する命令では、
該命令のパイプライン処理ステージ対応に該アドレスデ
ータを保持しておくことが必要であるなど、アドレスデ
ータの負荷は非常に大きい。これまでの第１図〜第８図
を用いた説明では、記憶装置の参照アドレスのみに着目
し、レジスタ８、論理回路309そして加算器10を新たに
追加することにより、コンフリクトの高速化を図る手段
について述べてきた。勿論、アドレスデータの負荷数が
どんなに多くとも、アドレスレジスタ11の入力である信
号線550を必要なところ全てに直接接続することによっ
て解決することができる訳であるが、実際問題として
は、論理的，物理的な分割や、信号伝搬遅延時間などの
制限から、アドレスデータを必要とする全ての論理に、
演算手段10と同様の論理が必要になると予想される。そ
こで、第８図では、アドレスコンフリクトの高速処理用
演算手段を２つ備えた情報処理装置の全体像を示した。
レジスタ508は３入力アドレス加算器７の出力を保持
し、記憶装置からの先行命令のオペランド読出しを持つ
ためのレジスタでレジスタ８に相当するものである。論
理回路509はやはり論理回路９に相当するもので、記憶
装置から読出したオペランドデータに対し、符号拡張，
反転,2倍の各種処理を施すことが可能な回路である。そ
して演算手段510は演算手段10に相当するもので、３入
力アドレス加算器７の出力データである不完全アドレス
を完全なアドレスとする加算器である。そしてアドレス
レジスタ511は、３入力アドレス加算器７と演算手段510
の出力のうちいずれかを選択してセットするレジスタで
ある。

これらの各回路に対して、記憶装置からの読出しデー
タ線35や演算器16の出力データ36あるいは制御回路３か
らの各種制御信号を全て入力することにより、アドレス
レジスタ511にはアドレスレジスタ11と全く同じアドレ
ス値がセットされる。そしてその値を記憶装置内のデー
タ参照以外の目的に利用できる訳である。

このように、アドレスコンフリクト解消用加算器およ
びその周辺論理を、アドレスデータを必要とする全ての
論理に追加することによって、アドレスコンフリクト時
の高速化を、アドレスデータを必要とする全ての論理に
対して実現することができる。この時、物量は少々増加
するものの、信号伝搬遅延時間を大きくすることがない
ため、コンフリクト時の高速処理がそのまま性能向上に
つながるといえる。

［発明の効果］本発明によれば、先行するＬ命令、加減算命令とアド
レスコンフリクトを生じている場合でも後続命令のデコ
ード処理の高速化を図ることが可能であり、かつこの時
後続命令に対して何ら条件を付す必要がない。また、先
行する命令が半語オペランドを扱う命令の場合、あるい
は先行命令によって後続命令のインデクスレジスタ，ベ
ースレジスタを同時に変更した場合にも高速処理可能で
ある。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構造図、第２図は命令
処理の流れを示した図、第３図は本発明の高速処理の対
象となる命令列の一例を示した図、第４図は第１図にお
ける制御回路の詳細図、第５図は本発明の他の実施例を
示す図、第６図は半語オペランドと符号拡張方法を示し
た図、第７図は第６図における論理回路の内部構造を示
した図、第８図はアドレスモードを変更する命令の命令
形式を示した図、第９図は本発明の拡張の一例を示した
図である。１……命令レジスタ、２……汎用レジスタ、３……制御
回路、７……３入力アドレス加算器、8,508……３入力
アドレス加算器の出力データを保持するレジスタ、9,50
9……記憶装置から読出したデータに対して、符号拡
張，反映,2倍の各種処理を行う論理回路、11……アドレ
スレジスタ、12……記憶装置、13……データレジスタ、
14……アライナ、15……オペランドバッファレジスタ、
16……演算器、103,104……デコーダ、105,106……４ビ
ット比較器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者釜田栄樹東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者井上潔東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭61−109145（ＪＰ，Ａ) 特開昭61−133440（ＪＰ，Ａ) 特開昭61−267135（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】命令によってインデックスレジスタとして
指定された汎用レジスタの内容と、ベースレジスタとし
て指定された汎用レジスタの内容と、命令で指定された
ディスプレースメント値とを加算してオペランドアドレ
スを計算する３入力アドレス加算器を有する情報処理装
置であって、先行する命令が記憶装置から読出したオペ
ランドデータを汎用レジスタに格納する命令であること
を認識して該先行命令が変更する汎用レジスタ番号と後
続命令がオペランドアドレスの生成に使用するインデッ
クスレジスタ番号あるいはベースレジスタ番号とが一致
しているか否かを検出する手段を有し、該検出手段が番
号の一致を検出しない場合は、後続命令によって指定さ
れた汎用レジスタの前記３入力アドレス加算器への読出
しデータをそのまま設定して前記３入力アドレス加算器
にて加算を行わしめて後続命令のオペランドアドレスを
求め、前記検出手段が番号の一致を検出した場合は、番
号が一致している汎用レジスタの前記３入力アドレス加
算器への読出しデータをゼロに設定して該３入力アドレ
ス加算器にて先行命令によって変更される汎用レジスタ
以外のデータの加算を行わしめ、該３入力アドレス加算
器の出力データを保持する待合わせレジスタの出力と前
記記憶装置から読出した先行命令のオペランドデータを
入力として２入力加算器にて加算を行わしめて後続命令
のオペランドアドレスを求めることを特徴とする情報処
理装置。
【請求項２】命令によってインデックスレジスタとして
指定された汎用レジスタの内容と、ベースレジスタとし
て指定された汎用レジスタの内容と、命令で指定された
ディスプレースメント値とを加算してオペランドアドレ
スを計算する３入力アドレス加算器を有する情報処理装
置であって、先行する命令が記憶装置から読出したオペ
ランドデータに演算を施して結果を汎用レジスタに格納
する命令であることを認識して該先行命令が変更する汎
用レジスタ番号と後続命令がオペランドアドレスの生成
に使用するインデックスレジスタ番号あるいはベースレ
ジスタ番号とが一致しているか否かを検出する手段を有
し、該検出手段が番号の一致を検出しない場合は、後続
命令によって指定された汎用レジスタの前記３入力アド
レス加算器への読出しデータをそのまま設定して前記３
入力アドレス加算器にて加算を行わしめて後続命令のオ
ペランドアドレスを求め、前記検出手段が番号の一致を
検出した場合は、先行命令による汎用レジスタの変更が
終了する前に変更前のデータを利用して前記３入力アド
レス加算器にてそのまま実行させ、該３入力アドレス加
算器の出力を保持する待合わせレジスタの出力と記憶装
置から読出した先行命令のオペランドデータを入力とし
て２入力演算器にて演算を行わしめて後続命令のオペラ
ンドアドレスを求めることを特徴とする情報処理装置。