JPS61109145A - メモリアドレス算出方式 - Google Patents
メモリアドレス算出方式Info
- Publication number
- JPS61109145A JPS61109145A JP23094384A JP23094384A JPS61109145A JP S61109145 A JPS61109145 A JP S61109145A JP 23094384 A JP23094384 A JP 23094384A JP 23094384 A JP23094384 A JP 23094384A JP S61109145 A JPS61109145 A JP S61109145A
- Authority
- JP
- Japan
- Prior art keywords
- register
- memory address
- circuit
- instruction
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は主記憶装置と中央処理装置とから構成されるシ
ステムに於ける先行メモリアドレス算出方式に関するも
のである。
ステムに於ける先行メモリアドレス算出方式に関するも
のである。
主記憶装置と中央処理装置とから構成されるシステムに
於いてメモリアドレス算出時間が非常に大きい場合には
、中央処理袋−１の処理能力を向上させるために先行し
てメモリアドレス算出を行う場合が多い。
於いてメモリアドレス算出時間が非常に大きい場合には
、中央処理袋−１の処理能力を向上させるために先行し
てメモリアドレス算出を行う場合が多い。
此の場合先行して行うメモリアドレス計算に際して、前
命令によりメモリアドレス計算に用いられるインデック
スレジスタの内容を破壊する恐れがあるので、此の対策
が従来から強く望まれていた。
命令によりメモリアドレス計算に用いられるインデック
スレジスタの内容を破壊する恐れがあるので、此の対策
が従来から強く望まれていた。
本来メモリアドレス算出を行う為の指定レジスタ（イン
デックスレジスタ）の内容が確立しなければメモリアド
レスの算出は行われないが、先行方式ではメモリアドレ
ス算出用として指定されたレジスタ（インデックスレジ
スタ）の内容が確立されていない場合でもメモリアドレ
スの算出を行う。
デックスレジスタ）の内容が確立しなければメモリアド
レスの算出は行われないが、先行方式ではメモリアドレ
ス算出用として指定されたレジスタ（インデックスレジ
スタ）の内容が確立されていない場合でもメモリアドレ
スの算出を行う。
然し該インデックスレジスタがメモリアドレス算出中に
書換え等により其の内容が変化した場合には、メモリア
ドレス算出を中断し、書換え完了後再度算出を行ってい
た。
書換え等により其の内容が変化した場合には、メモリア
ドレス算出を中断し、書換え完了後再度算出を行ってい
た。
然しこれは算出用に指定されたインデックスレジスタへ
のメモリアドレス算出中の書換えが多発すると書換え完
了の待ち時間が増大し、処理能力の低下を来す原因とな
っていた。
のメモリアドレス算出中の書換えが多発すると書換え完
了の待ち時間が増大し、処理能力の低下を来す原因とな
っていた。
本発明の目的は従来方式の上記欠点を除去し、中央処理
装置の処理能力が低下しないメモリアドレス算出方式を
提供することである。
装置の処理能力が低下しないメモリアドレス算出方式を
提供することである。
問題点を解決するための手段は、主記憶装置と中央処理
装置とから構成されるシステムに於いて、レジスタ衝突
チェック回路を設け、命令をプレインストラクションレ
ジスタに格納した段階で該レジスタ衝突チェック回路に
よりメモリアドレス算出に際しインデックスレジスタと
書換え指定レジスタの一致が起こるか否かをチェックし
、若し衝突が起こる場合には該インデックスレジスタの
書換えルートを判定し、書込みデータをレジスタに書込
むのと平行してメモリアドレス算出回路に入力してメモ
リアドレスの算出を行わせることにより達成される。
・ 〔作用〕 本発明に依るとレジスタの衝突（インデックスレジスタ
と書換え指定レジスタの一致）をメモリアドレス算出前
に判定しておき、レジスタの衝突が起きない場合は指定
されたインデックスレジスタの内容を其の個使用してメ
モリアドレスの算出を行い、若しレジスタの衝突が起き
た場合には其のインデックスレジスタの書換えルートを
判定し、書込みデータをレジスタに書込むのと平行して
メモリアドレス算出回路に入力してメモリアドレスの算
出を行わせることにより、レジスタの衝突が発生する場
合でも書換え待ちによる処理能力低下を防ぐことが出来
ると云う効果が生まれる。
装置とから構成されるシステムに於いて、レジスタ衝突
チェック回路を設け、命令をプレインストラクションレ
ジスタに格納した段階で該レジスタ衝突チェック回路に
よりメモリアドレス算出に際しインデックスレジスタと
書換え指定レジスタの一致が起こるか否かをチェックし
、若し衝突が起こる場合には該インデックスレジスタの
書換えルートを判定し、書込みデータをレジスタに書込
むのと平行してメモリアドレス算出回路に入力してメモ
リアドレスの算出を行わせることにより達成される。
・ 〔作用〕 本発明に依るとレジスタの衝突（インデックスレジスタ
と書換え指定レジスタの一致）をメモリアドレス算出前
に判定しておき、レジスタの衝突が起きない場合は指定
されたインデックスレジスタの内容を其の個使用してメ
モリアドレスの算出を行い、若しレジスタの衝突が起き
た場合には其のインデックスレジスタの書換えルートを
判定し、書込みデータをレジスタに書込むのと平行して
メモリアドレス算出回路に入力してメモリアドレスの算
出を行わせることにより、レジスタの衝突が発生する場
合でも書換え待ちによる処理能力低下を防ぐことが出来
ると云う効果が生まれる。
図は本発明に依るメモリアドレス算出方式の一実施例を
示す図である。
示す図である。
図中、１は先行続出命令レジスタＰＲＩＲ，２は命令レ
ジスタｌＲ１３はレジスタ群、４．５．６．１０．１４
．１６は夫々セレクタ、７．８．１７は夫々バッファ、
９．１２．１３は夫々加算器、１１はレジスタ衝突チェ
ック回路、１５は演算回路、１８はメモリアドレスレジ
スタ、１９はロケイションレジスタＬＲである。
ジスタｌＲ１３はレジスタ群、４．５．６．１０．１４
．１６は夫々セレクタ、７．８．１７は夫々バッファ、
９．１２．１３は夫々加算器、１１はレジスタ衝突チェ
ック回路、１５は演算回路、１８はメモリアドレスレジ
スタ、１９はロケイションレジスタＬＲである。
以下図に従って本発明の詳細な説明する。
メモリデータバスＭＤＢから送られて来た命令は先行続
出命令レジスタＰＲＩＲＩに格納される。
出命令レジスタＰＲＩＲＩに格納される。
先行続出命令レジスタＰＲＩＲＩ及び命令レジスタＩＲ
２に於いて、ｆは命令の機械語の操作部、ｒｌは命令の
機械語の演算レジスタ指定部、ｘ２は命令の機械語のイ
ンデックスレジスタ指定部、ｂ２は命令の機械語のヘー
スレジスタ指定部、ｄ２は命令の機械語の番地指定部で
ある。又メモリアドレスａ２は下式により算出される。
２に於いて、ｆは命令の機械語の操作部、ｒｌは命令の
機械語の演算レジスタ指定部、ｘ２は命令の機械語のイ
ンデックスレジスタ指定部、ｂ２は命令の機械語のヘー
スレジスタ指定部、ｄ２は命令の機械語の番地指定部で
ある。又メモリアドレスａ２は下式により算出される。
ａ２＝ｂ２＋ｘ２＋ｄ２
メモリアドレスａ２の計算を行う必要がある命令が先行
続出命令レジスタＰＲＩＲＩに格納されると、ｘ２とｂ
２はレジスタ衝突チェック回路１１に送られる。
続出命令レジスタＰＲＩＲＩに格納されると、ｘ２とｂ
２はレジスタ衝突チェック回路１１に送られる。
イ）若しレジスタ衝突チェック回路１１により衝突が起
きないと判定した場合には、メモリアドレスａ２の計算
を開始する。即ち、セレクタ５．６が選択されてｘ２と
ｂ２を夫々バッファ７と８へ移し、加算器９で（ｘ２＋
ｂ２）を算出し、セレクタ１０．１６を経由して演算回
路１５に入力する。
きないと判定した場合には、メモリアドレスａ２の計算
を開始する。即ち、セレクタ５．６が選択されてｘ２と
ｂ２を夫々バッファ７と８へ移し、加算器９で（ｘ２＋
ｂ２）を算出し、セレクタ１０．１６を経由して演算回
路１５に入力する。
一方命令レジスタＩＲ２からのｄ２もセレクタ１４を経
由して演算回路１５に入力され、演算回路１５に於いて
（ｂ２＋ｘ２＋ｄ２＝ａ２）を算出し、メモリアドレス
レジスタ１８に格納する。此のメモリアドレスレジスタ
１８により該命令を実行する。
由して演算回路１５に入力され、演算回路１５に於いて
（ｂ２＋ｘ２＋ｄ２＝ａ２）を算出し、メモリアドレス
レジスタ１８に格納する。此のメモリアドレスレジスタ
１８により該命令を実行する。
口）若しレジスタ衝突チェック回路１１により、Ｘ２に
衝突が起きると判定した場合には、セレクタ５が選択さ
れてｂ２をバッファ８へ移し、セレクタ１０を経由加算
器１３に入る。一方命令レジスタＩＲ２からのｄ２は加
算器１３に入り、加算器１３に於いて（ｂ２＋ｄ２）が
求められた後、セレクタ１４を経由演算回路１５に入る
。
衝突が起きると判定した場合には、セレクタ５が選択さ
れてｂ２をバッファ８へ移し、セレクタ１０を経由加算
器１３に入る。一方命令レジスタＩＲ２からのｄ２は加
算器１３に入り、加算器１３に於いて（ｂ２＋ｄ２）が
求められた後、セレクタ１４を経由演算回路１５に入る
。
一方セレクタ４が選択されてｘ２の指定によるレジスタ
の書変えデータはバッファ１７に格納され、セレクタ１
６を経由するバイパスルートにより演算回路１５に入力
され、此処で（ｂ２＋ｘ２＋ｄ２”ａ２）が算出される
。又聞−のデータがレジスタも書変える。
の書変えデータはバッファ１７に格納され、セレクタ１
６を経由するバイパスルートにより演算回路１５に入力
され、此処で（ｂ２＋ｘ２＋ｄ２”ａ２）が算出される
。又聞−のデータがレジスタも書変える。
ハ）若しレジスタ衝突チェック回路１１により、ｂ２に
衝突が起きると判定した場合には、セレクタ６が選択さ
れてｘ２をバッファ７へ移す事以外は全く （ロ）の場
合と同じ動作でａ２が算出される。
衝突が起きると判定した場合には、セレクタ６が選択さ
れてｘ２をバッファ７へ移す事以外は全く （ロ）の場
合と同じ動作でａ２が算出される。
二）若しレジスタ衝突チェック回路１１により、ｂ２と
ｘ２の両方に衝突が起きると判定した場合には、セレク
タ４が選択されてｘ２又はｂ２の何れか一つがバッファ
１７に格納され、左へ１ビツトシフトされ（２倍してｂ
２＋Ｘ２を求める）、セレクタ１６を経由して演算回路
１５に入力される。
ｘ２の両方に衝突が起きると判定した場合には、セレク
タ４が選択されてｘ２又はｂ２の何れか一つがバッファ
１７に格納され、左へ１ビツトシフトされ（２倍してｂ
２＋Ｘ２を求める）、セレクタ１６を経由して演算回路
１５に入力される。
一方命令レジスタＩＲ２からのｄ２もセレクタ１４を経
由して演算回路１５に入力され、演算回路１５に於いて
（ａ２）が算出される。
由して演算回路１５に入力され、演算回路１５に於いて
（ａ２）が算出される。
以上詳細に説明した様に本発明によれば、メモリアドレ
ス算出前にレジスタの衝突が発生するか否かを判定し、
書換え待ちによる処理能力低下を防ぐことが出来ると云
う大きい効果がある。
ス算出前にレジスタの衝突が発生するか否かを判定し、
書換え待ちによる処理能力低下を防ぐことが出来ると云
う大きい効果がある。
図は本発明に依るメモリアドレス算出方式の一実施例を
示す図である。 図中、１は先行続出命令レジスタＰＲＩＲ１２は命令レ
ジスタｌＲ１３はレジスタ群、４．５．６．１０．１４
．１６は夫々セレクタ、７．８．１７は夫々バッファ、
９．１２．１３は夫々加算器、１１はレジスタ衝突チェ
ック回路、１５は演算回路、１８はメモリアドレスレジ
スタ、１９はロケイションレジスタＬＲである。
示す図である。 図中、１は先行続出命令レジスタＰＲＩＲ１２は命令レ
ジスタｌＲ１３はレジスタ群、４．５．６．１０．１４
．１６は夫々セレクタ、７．８．１７は夫々バッファ、
９．１２．１３は夫々加算器、１１はレジスタ衝突チェ
ック回路、１５は演算回路、１８はメモリアドレスレジ
スタ、１９はロケイションレジスタＬＲである。
Claims (1)
- 主記憶装置と中央処理装置とから構成されるシステムに
於いて、レジスタ衝突チェック回路を設け、命令をプレ
インストラクションレジスタに格納した段階で、該レジ
スタ衝突チェック回路によりメモリアドレス算出に際し
インデックスレジスタと書換え指定レジスタの一致が起
こるか否かをチェックし、若し衝突が起こる場合には該
インデックスレジスタの書換えルートを判定し、書込み
データをレジスタに書込むのと平行してメモリアドレス
算出回路に入力してメモリアドレスの算出を行わせるこ
とを特徴とするメモリアドレス算出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23094384A JPS61109145A (ja) | 1984-11-01 | 1984-11-01 | メモリアドレス算出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23094384A JPS61109145A (ja) | 1984-11-01 | 1984-11-01 | メモリアドレス算出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61109145A true JPS61109145A (ja) | 1986-05-27 |
Family
ID=16915735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23094384A Pending JPS61109145A (ja) | 1984-11-01 | 1984-11-01 | メモリアドレス算出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61109145A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01177127A (ja) * | 1988-01-06 | 1989-07-13 | Hitachi Ltd | 情報処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114338A (ja) * | 1973-02-28 | 1974-10-31 | ||
| JPS5038433A (ja) * | 1973-08-08 | 1975-04-09 | ||
| JPS57114948A (en) * | 1980-12-31 | 1982-07-17 | Fujitsu Ltd | Register advanced control system |
-
1984
- 1984-11-01 JP JP23094384A patent/JPS61109145A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114338A (ja) * | 1973-02-28 | 1974-10-31 | ||
| JPS5038433A (ja) * | 1973-08-08 | 1975-04-09 | ||
| JPS57114948A (en) * | 1980-12-31 | 1982-07-17 | Fujitsu Ltd | Register advanced control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01177127A (ja) * | 1988-01-06 | 1989-07-13 | Hitachi Ltd | 情報処理装置 |
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