JP2769097B2 - アドレス変換方法及びデータ処理装置 - Google Patents
アドレス変換方法及びデータ処理装置Info
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
- G06F9/3863—Recovery, e.g. branch miss-prediction, exception handling using multiple copies of the architectural state, e.g. shadow registers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/68—Details of translation look-aside buffer [TLB]
- G06F2212/682—Multiprocessor TLB consistency
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Description
【０００１】
【産業上の利用分野】本発明は、マルチスカラ・データ
処理システム、より詳細に言えば、マルチスカラ・デー
タ処理システムにおいて、命令アドレスを変換する方法
及び装置に関する。更に本発明を具体的に言えば、本発
明は、マルチスカラ・データ処理システムにおいて、分
散された命令アドレス変換を行うための方法及び装置に
関する。
処理システム、より詳細に言えば、マルチスカラ・デー
タ処理システムにおいて、命令アドレスを変換する方法
及び装置に関する。更に本発明を具体的に言えば、本発
明は、マルチスカラ・データ処理システムにおいて、分
散された命令アドレス変換を行うための方法及び装置に
関する。
【０００２】
【従来の技術】最新式のデータ処理システムの設計者
は、データ処理システムの性能面を強化するための努力
を続けている。データ処理システムの効率を強化するた
めの１つの技術は、サイクル時間を短縮することと、１
命令あたりのサイクル数（Cycle's-per-Instruction-CP
I）を少なくすることを達成する技術である。データ処
理システムの性能を向上するために、これらの技術を適
用した代表的な例としては、ＩＢＭ社のＲＩＳＣシステ
ム／６０００（ＲＳ／６０００）コンピユータがある。
ＲＳ／６０００コンピユータ・システムは、数値計算を
主とした技術用及び科学用のアプリケーシヨンと、商業
的な利用分野で複数のユーザ用のアプリケーシヨンを遂
行するのに設計されている。ＲＳ６０００のプロセツサ
は、複数の命令が同時に発生され、実行されることを意
味するマルチスカラ動作を採用している。
は、データ処理システムの性能面を強化するための努力
を続けている。データ処理システムの効率を強化するた
めの１つの技術は、サイクル時間を短縮することと、１
命令あたりのサイクル数（Cycle's-per-Instruction-CP
I）を少なくすることを達成する技術である。データ処
理システムの性能を向上するために、これらの技術を適
用した代表的な例としては、ＩＢＭ社のＲＩＳＣシステ
ム／６０００（ＲＳ／６０００）コンピユータがある。
ＲＳ／６０００コンピユータ・システムは、数値計算を
主とした技術用及び科学用のアプリケーシヨンと、商業
的な利用分野で複数のユーザ用のアプリケーシヨンを遂
行するのに設計されている。ＲＳ６０００のプロセツサ
は、複数の命令が同時に発生され、実行されることを意
味するマルチスカラ動作を採用している。
【０００３】複数の命令の発生及び実行を同時に行なう
ことは、高い帯域幅で命令を同時に実行することのでき
る独立した機能ユニツトを必要とする。ＲＳ／６０００
コンピユータ・システムは、処理がパイプライン化され
たブランチ用、固定小数点用及び浮動小数点用の独立し
た処理ユニツトを用いることによつて上述のことを達成
している。このようなシステムにおいては、条件付きブ
ランチ命令の実行が原因となつて、パイプライン処理に
よる著しい遅延が生じる。条件付きブランチ命令とは、
選択された１つ、またはそれ以上の命令の処理結果に応
答して、アプリケーシヨン中の特定の条件付きブランチ
を実行する命令である。従つて、動作時間の遅延を避け
るためには、条件付きブランチ命令がパイプラインの待
ち行列を通つてパイプラインの待ち行列中の実行位置に
進む時間までに、条件付きブランチ命令の背後の待ち行
列中の命令を、条件付きブランチの決定に先立ちロード
することが必要である。
ことは、高い帯域幅で命令を同時に実行することのでき
る独立した機能ユニツトを必要とする。ＲＳ／６０００
コンピユータ・システムは、処理がパイプライン化され
たブランチ用、固定小数点用及び浮動小数点用の独立し
た処理ユニツトを用いることによつて上述のことを達成
している。このようなシステムにおいては、条件付きブ
ランチ命令の実行が原因となつて、パイプライン処理に
よる著しい遅延が生じる。条件付きブランチ命令とは、
選択された１つ、またはそれ以上の命令の処理結果に応
答して、アプリケーシヨン中の特定の条件付きブランチ
を実行する命令である。従つて、動作時間の遅延を避け
るためには、条件付きブランチ命令がパイプラインの待
ち行列を通つてパイプラインの待ち行列中の実行位置に
進む時間までに、条件付きブランチ命令の背後の待ち行
列中の命令を、条件付きブランチの決定に先立ちロード
することが必要である。
【０００４】マルチスカラ・データ処理システムにおい
て生じる遅延の他の原因は、マルチスカラ・データ処理
システムが、同時に複数のタスクを実行することにあ
る。通常、これらの複数のタスクの各々は、そのタスク
を実行するために用いられる仮想アドレス空間、即ち、
有効アドレス空間を持つている。そのような仮想アドレ
ス空間、即ち有効アドレス空間内の位置は、システム・
メモリ中の実アドレスに「マツプ」するアドレスを含ん
でいる。実メモリ中の１つの空間に対して、有効メモリ
の複数のアドレス、即ち仮想メモリの複数のアドレスを
マツプすることは通常行なわれていない。複数のタスク
の各々による有効アドレス、即ち仮想アドレスの使用
は、これらのアドレスをシステム・メモリ中の実アドレ
スに変換する必要があることが原因となつて、マルチス
カラ・データ処理システム内に付加的な遅延を生じるの
で、マルチスカラ・データ処理システムを構成する複数
の独立した機能ユニツトの１つに送るために、適当な命
令、またはデータがメモリから検索され、そして命令待
ち行列の中に置かれる。
て生じる遅延の他の原因は、マルチスカラ・データ処理
システムが、同時に複数のタスクを実行することにあ
る。通常、これらの複数のタスクの各々は、そのタスク
を実行するために用いられる仮想アドレス空間、即ち、
有効アドレス空間を持つている。そのような仮想アドレ
ス空間、即ち有効アドレス空間内の位置は、システム・
メモリ中の実アドレスに「マツプ」するアドレスを含ん
でいる。実メモリ中の１つの空間に対して、有効メモリ
の複数のアドレス、即ち仮想メモリの複数のアドレスを
マツプすることは通常行なわれていない。複数のタスク
の各々による有効アドレス、即ち仮想アドレスの使用
は、これらのアドレスをシステム・メモリ中の実アドレ
スに変換する必要があることが原因となつて、マルチス
カラ・データ処理システム内に付加的な遅延を生じるの
で、マルチスカラ・データ処理システムを構成する複数
の独立した機能ユニツトの１つに送るために、適当な命
令、またはデータがメモリから検索され、そして命令待
ち行列の中に置かれる。
【０００５】この問題は複数のトランザクシヨン機構が
使用されるということによつて更に悪くなる。例えば、
ページ・テーブル変換（ＰＴＥ）は、メモリの有効ペー
ジ、即ち仮想ページをページ・システムのメモリ中のメ
モリの実際のぺージにマツプするが、均一のサイズの変
換オブジエクトが用いられる。然しながら、アドレス・
ブロツク変換（ＢＡＴ）は、１２８キロバイトのアドレ
ス・ブロツクから８メガバイトのアドレス・ブロツクま
でのサイズにわたる変換オブジエクトをマツプするため
に用いられる。従つて、変換アルゴリズム中の多様性
と、アプリケーシヨンの実行中に各有効命令アドレスを
実命令アドレスに変換する必要性とが、マルチスカラ・
データ処理システムにおいて著しい遅延を生じることに
なる。
使用されるということによつて更に悪くなる。例えば、
ページ・テーブル変換（ＰＴＥ）は、メモリの有効ペー
ジ、即ち仮想ページをページ・システムのメモリ中のメ
モリの実際のぺージにマツプするが、均一のサイズの変
換オブジエクトが用いられる。然しながら、アドレス・
ブロツク変換（ＢＡＴ）は、１２８キロバイトのアドレ
ス・ブロツクから８メガバイトのアドレス・ブロツクま
でのサイズにわたる変換オブジエクトをマツプするため
に用いられる。従つて、変換アルゴリズム中の多様性
と、アプリケーシヨンの実行中に各有効命令アドレスを
実命令アドレスに変換する必要性とが、マルチスカラ・
データ処理システムにおいて著しい遅延を生じることに
なる。
【０００６】この変換の問題は命令の実行時に特に厄介
な問題であり、そして、従来の多くのマルチスカラ・デ
ータ処理システムにおいて、命令の検索は、命令を検索
した後に、独立したプロセツサの１つにこれらの命令を
デイスパツチする所謂「フエツチヤ（取り出し装置）」
を使用して達成される。従来のマルチスカラ・データ処
理システムは、「ページ内（in-page）」フエツチング
ができる命令フエツチヤを含んでいる。つまり、この命
令フエツチヤはアドレスを変換する能力を持たず、メモ
リ中の単一の特定のページから命令をプリフエツチする
能力しかない。その代わり、「ページ外（out-of-pag
e）」フエツチヤは、命令アドレスの変換索引バツフア
（translation lookaside buffer-TLB）、セグメント・
レジスタのアクセス及び別々の変換ユニツトの全関連オ
ーバヘツドを要求される。このような能力は、アドレス
の変換及びメモリの管理のために与えられていたメモリ
管理ユニツトの能力に加えて新たに要求される。
な問題であり、そして、従来の多くのマルチスカラ・デ
ータ処理システムにおいて、命令の検索は、命令を検索
した後に、独立したプロセツサの１つにこれらの命令を
デイスパツチする所謂「フエツチヤ（取り出し装置）」
を使用して達成される。従来のマルチスカラ・データ処
理システムは、「ページ内（in-page）」フエツチング
ができる命令フエツチヤを含んでいる。つまり、この命
令フエツチヤはアドレスを変換する能力を持たず、メモ
リ中の単一の特定のページから命令をプリフエツチする
能力しかない。その代わり、「ページ外（out-of-pag
e）」フエツチヤは、命令アドレスの変換索引バツフア
（translation lookaside buffer-TLB）、セグメント・
レジスタのアクセス及び別々の変換ユニツトの全関連オ
ーバヘツドを要求される。このような能力は、アドレス
の変換及びメモリの管理のために与えられていたメモリ
管理ユニツトの能力に加えて新たに要求される。
【０００７】多数のハードウエア原資を必要とせず、ア
クセスに必要な固有の遅延を最小限にとどめ、かつシス
テム・メモリの管理ユニツトを頻繁に使用しないで、有
効命令アドレスを実命令アドレスに迅速かつ効率的に変
換することのできる命令フエツチヤを得ることについて
利益があることは、当業者であれば上述の説明から容易
に理解できるであろう。
クセスに必要な固有の遅延を最小限にとどめ、かつシス
テム・メモリの管理ユニツトを頻繁に使用しないで、有
効命令アドレスを実命令アドレスに迅速かつ効率的に変
換することのできる命令フエツチヤを得ることについて
利益があることは、当業者であれば上述の説明から容易
に理解できるであろう。
【０００８】
【発明が解決しようとする課題】本発明の目的は新規な
マルチスカラ・データ処理システムを提供することにあ
る。
マルチスカラ・データ処理システムを提供することにあ
る。
【０００９】本発明の他の目的は、マルチスカラ・デー
タ処理システムにおいて、命令アドレスを変換するため
の新規な方法及び装置を提供することにある。
タ処理システムにおいて、命令アドレスを変換するため
の新規な方法及び装置を提供することにある。
【００１０】本発明の他の目的は、マルチスカラ・デー
タ処理システムにおいて、命令アドレスの分散された変
換処理を行なう新規な方法及び装置を提供することにあ
る。
タ処理システムにおいて、命令アドレスの分散された変
換処理を行なう新規な方法及び装置を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明は、実アドレスで
メモリ中に記憶された複数のタスク、命令及びデータを
実行するための複数個のプロセツサ・ユニツトと、その
プロセツサ・ユニツトへ命令を取り出してデイスパツチ
するフエツチヤ・ユニツトとを有するマルチスカラ・デ
ータ処理システムにおいて、分散された命令アドレスの
変換方法及び装置を与える。本発明の実施例のシステム
は、データ処理システムの中のすべての有効アドレスを
メモリの中の実アドレスに変換するページ・テーブル型
及びアドレス・ブロツク型の変換装置を実施するための
変換バツフア及び変換アルゴリズム実行部を含むメモリ
管理ユニツト（ＭＭＵ）が設けられている。有効アドレ
スを実アドレスに変換するための少数の変換オブジエク
トを含む変換アレイがフエツチヤ・ユニツトの中に設け
られている。変換オブジエクトは、フエツチヤ・ユニツ
ト中で有効アドレスを実アドレスに変換し損なうことに
応答して、メモリ管理ユニツト（ＭＭＵ）の変換能力を
用いて、周期的にかつ選択的に変更される。このように
して、フエツチヤ・ユニツトは、メモリ管理ユニツト
（ＭＭＵ）へ連続してアクセスすることなく、かつ、そ
のようなアクセスに伴つて付随した効率の低下を生じる
ことなく、有効アドレスを実アドレスに効率的に変換す
ることができる。変換アレイ中の変換オブジエクトは、
フエツチヤが有効アドレスを実アドレスに変換し損なう
たびに、最長時間未使用（the least recently utiliza
tion-ＬＲＵ）の変換オブジエクトを新しく決定された
変換オブジエクトで置換するのが望ましい。予測された
条件付きブランチ命令の場合、使用状態（ＬＲＵ）は、
一時的に記憶され、その後、若し予測された条件付きブ
ランチが誤りであると決定された場合に、変換アレイ
を、直前の使用状態（ＬＲＵ）に復元するのに使用され
る。このようにして、変換アレイの直前の使用状態（Ｌ
ＲＵ）は、正しくない経路予測によつて改ざんされるこ
とはない。
メモリ中に記憶された複数のタスク、命令及びデータを
実行するための複数個のプロセツサ・ユニツトと、その
プロセツサ・ユニツトへ命令を取り出してデイスパツチ
するフエツチヤ・ユニツトとを有するマルチスカラ・デ
ータ処理システムにおいて、分散された命令アドレスの
変換方法及び装置を与える。本発明の実施例のシステム
は、データ処理システムの中のすべての有効アドレスを
メモリの中の実アドレスに変換するページ・テーブル型
及びアドレス・ブロツク型の変換装置を実施するための
変換バツフア及び変換アルゴリズム実行部を含むメモリ
管理ユニツト（ＭＭＵ）が設けられている。有効アドレ
スを実アドレスに変換するための少数の変換オブジエク
トを含む変換アレイがフエツチヤ・ユニツトの中に設け
られている。変換オブジエクトは、フエツチヤ・ユニツ
ト中で有効アドレスを実アドレスに変換し損なうことに
応答して、メモリ管理ユニツト（ＭＭＵ）の変換能力を
用いて、周期的にかつ選択的に変更される。このように
して、フエツチヤ・ユニツトは、メモリ管理ユニツト
（ＭＭＵ）へ連続してアクセスすることなく、かつ、そ
のようなアクセスに伴つて付随した効率の低下を生じる
ことなく、有効アドレスを実アドレスに効率的に変換す
ることができる。変換アレイ中の変換オブジエクトは、
フエツチヤが有効アドレスを実アドレスに変換し損なう
たびに、最長時間未使用（the least recently utiliza
tion-ＬＲＵ）の変換オブジエクトを新しく決定された
変換オブジエクトで置換するのが望ましい。予測された
条件付きブランチ命令の場合、使用状態（ＬＲＵ）は、
一時的に記憶され、その後、若し予測された条件付きブ
ランチが誤りであると決定された場合に、変換アレイ
を、直前の使用状態（ＬＲＵ）に復元するのに使用され
る。このようにして、変換アレイの直前の使用状態（Ｌ
ＲＵ）は、正しくない経路予測によつて改ざんされるこ
とはない。
【００１２】
【実施例】図１を参照すると、本発明を適用するのに用
いられるマルチスカラ・コンピユータ・システム１０の
高レベルのブロツク図が示されている。図示されている
ように、マルチスカラ・コンピユータ・システム１０
は、データ、命令等を記憶するのに用いられるメモリ１
８を含むのが望ましい。メモリ１８の中に記憶されたデ
ータまたは命令は、この分野で公知の方法で、キヤツシ
ユ／メモリ・インターフエース２０を用いてアクセスさ
れるのが望ましい。キヤツシユ・メモリ・システムの大
きさ及び利用方法は、公知なのでこれ以上の説明はしな
い。然しながら、最近の連想キヤツシユ・メモリ技術を
用いることによつて、メモリ・アクセスの大部分は、キ
ヤツシユ／メモリ・インターフエース２０の中に一時的
に記憶されたデータを用いて行なわれることは当業者に
は容易に理解できるであろう。
いられるマルチスカラ・コンピユータ・システム１０の
高レベルのブロツク図が示されている。図示されている
ように、マルチスカラ・コンピユータ・システム１０
は、データ、命令等を記憶するのに用いられるメモリ１
８を含むのが望ましい。メモリ１８の中に記憶されたデ
ータまたは命令は、この分野で公知の方法で、キヤツシ
ユ／メモリ・インターフエース２０を用いてアクセスさ
れるのが望ましい。キヤツシユ・メモリ・システムの大
きさ及び利用方法は、公知なのでこれ以上の説明はしな
い。然しながら、最近の連想キヤツシユ・メモリ技術を
用いることによつて、メモリ・アクセスの大部分は、キ
ヤツシユ／メモリ・インターフエース２０の中に一時的
に記憶されたデータを用いて行なわれることは当業者に
は容易に理解できるであろう。
【００１３】キヤツシユ／メモリ・インターフエース２
０からの命令は、通常、複数個の待ち行列の位置を持つ
のが好ましい命令待ち行列２２の中にロードされる。マ
ルチスカラ・コンピユータ・システムの代表的な例にお
いて、命令待ち行列は８個の待ち行列位置を含んでいる
ので、キヤツシユ／メモリ・インターフエース２０によ
つていくつの有効な命令が通され、どの位の大きさの空
間が命令待ち行列２２で利用可能かに従つて、与えられ
たサイクルで、０から８個の間の命令が命令待ち行列に
ロードされる。
０からの命令は、通常、複数個の待ち行列の位置を持つ
のが好ましい命令待ち行列２２の中にロードされる。マ
ルチスカラ・コンピユータ・システムの代表的な例にお
いて、命令待ち行列は８個の待ち行列位置を含んでいる
ので、キヤツシユ／メモリ・インターフエース２０によ
つていくつの有効な命令が通され、どの位の大きさの空
間が命令待ち行列２２で利用可能かに従つて、与えられ
たサイクルで、０から８個の間の命令が命令待ち行列に
ロードされる。
【００１４】代表的なマルチスカラ・コンピユータ・シ
ステムと同じように、命令待ち行列２２は、命令を複数
の実行ユニツトにデイスパツチするのに用いられる。図
１に示したように、コンピユータ・システム１０は浮動
小数点プロセツサ・ユニツト２４、固定小数点プロセツ
サ・ユニツト２６及びブランチ・ユニツト２８を含んで
いる。従つて、命令待ち行列２２は、各実行ユニツト毎
に、１サイクルの間で０から３個の命令をデイスパツチ
することができる。
ステムと同じように、命令待ち行列２２は、命令を複数
の実行ユニツトにデイスパツチするのに用いられる。図
１に示したように、コンピユータ・システム１０は浮動
小数点プロセツサ・ユニツト２４、固定小数点プロセツ
サ・ユニツト２６及びブランチ・ユニツト２８を含んで
いる。従つて、命令待ち行列２２は、各実行ユニツト毎
に、１サイクルの間で０から３個の命令をデイスパツチ
することができる。
【００１５】命令待ち行列２２からデイスパツチされた
一連の命令に加えて、ブランチ・プロセツサによつて実
行される所謂「条件付きブランチ命令」が命令待ち行列
２２の中にロードされる。条件付きブランチ命令は、１
つまたはそれ以上の順序付けられた命令を処理した結果
のうち、選択された結果に応答して、アプリケーシヨン
中で実行される関連条件付きブランチを特定するための
命令である。マルチスカラ・コンピユータ・システム１
０のようなパイプライン化されたプロセツサ・システム
において動作時間の遅延を小さくする努力において、命
令待ち行列の中の条件付き命令の存在が検出され、条件
付きブランチ命令の結果が予測される。当業者には明ら
かなように、条件付きブランチが「ブランチしない（no
t-taken）」と予測された時、命令待ち行列中の順番付
けられた命令は現在の経路に沿つて単純に続けられ、変
更される命令はない。然しながら、若し、ブランチの発
生に関する予測が正しくなければ、命令待ち行列は、プ
ログラム順で条件付きブランチ命令に続く命令が除去
（puge）されなければならず、目標命令が取り出されな
ければならない。そうではなく、若し、条件付きブラン
チ命令が「ブランチする（taken）」と予測されたなら
ば、目標命令は取り出され、若し予測が正しいと決定さ
れたならば、条件付きブランチ命令を続行するのに用い
られる。勿論、若し「ブランチする」の予測が正しくな
ければ、目標命令は除去されなければならず、そして、
プログラム順で条件付きブランチ命令に続く命令が検索
されなければならない。
一連の命令に加えて、ブランチ・プロセツサによつて実
行される所謂「条件付きブランチ命令」が命令待ち行列
２２の中にロードされる。条件付きブランチ命令は、１
つまたはそれ以上の順序付けられた命令を処理した結果
のうち、選択された結果に応答して、アプリケーシヨン
中で実行される関連条件付きブランチを特定するための
命令である。マルチスカラ・コンピユータ・システム１
０のようなパイプライン化されたプロセツサ・システム
において動作時間の遅延を小さくする努力において、命
令待ち行列の中の条件付き命令の存在が検出され、条件
付きブランチ命令の結果が予測される。当業者には明ら
かなように、条件付きブランチが「ブランチしない（no
t-taken）」と予測された時、命令待ち行列中の順番付
けられた命令は現在の経路に沿つて単純に続けられ、変
更される命令はない。然しながら、若し、ブランチの発
生に関する予測が正しくなければ、命令待ち行列は、プ
ログラム順で条件付きブランチ命令に続く命令が除去
（puge）されなければならず、目標命令が取り出されな
ければならない。そうではなく、若し、条件付きブラン
チ命令が「ブランチする（taken）」と予測されたなら
ば、目標命令は取り出され、若し予測が正しいと決定さ
れたならば、条件付きブランチ命令を続行するのに用い
られる。勿論、若し「ブランチする」の予測が正しくな
ければ、目標命令は除去されなければならず、そして、
プログラム順で条件付きブランチ命令に続く命令が検索
されなければならない。
【００１６】図１に示されたように、マルチスカラ・コ
ンピユータ・システム１０は、条件レジスタ３２を含む
のが望ましい。条件レジスタ３２は、コンピユータ・シ
ステム１０の中で処理された一連の命令の結果を用いて
発生する種々の比較結果を一時的に記憶するために使用
される。従つて、浮動小数点プロセツサ・ユニツト２
４、固定小数点プロセツサ・ユニツト２６及びブランチ
・プロセツサ・ユニツト２８はすべて条件レジスタ３２
に接続される。条件レジスタ３２の中の特定の状態は、
ブランチのターゲツトとなる目標アドレスを発生するた
めに検出され、ブランチ・プロセツサ・ユニツト２８に
接続され、ブランチ命令を開始する条件の発生に応答し
て、目標命令を取り出すために用いられる。
ンピユータ・システム１０は、条件レジスタ３２を含む
のが望ましい。条件レジスタ３２は、コンピユータ・シ
ステム１０の中で処理された一連の命令の結果を用いて
発生する種々の比較結果を一時的に記憶するために使用
される。従つて、浮動小数点プロセツサ・ユニツト２
４、固定小数点プロセツサ・ユニツト２６及びブランチ
・プロセツサ・ユニツト２８はすべて条件レジスタ３２
に接続される。条件レジスタ３２の中の特定の状態は、
ブランチのターゲツトとなる目標アドレスを発生するた
めに検出され、ブランチ・プロセツサ・ユニツト２８に
接続され、ブランチ命令を開始する条件の発生に応答し
て、目標命令を取り出すために用いられる。
【００１７】その後、ブランチ・プロセツサ・ユニツト
２８は目標命令のアドレスをフエツチヤ３０に供給す
る。フエツチヤ３０は条件付きブランチを追従するのに
必要な目標命令のためにフエツチ・アドレスを計算し、
そして、これらのフエツチ・アドレスをキヤツシユ／メ
モリ・インターフエース２０に供給する。当業者に容易
に理解できるように、若しこれらのフエツチ・アドレス
と関連する目標命令がキヤツシユ／メモリ・インターフ
エース２０の中にあれば、これらの目標命令は命令待ち
行列２２の中にロードされる。そうでない場合には、目
標命令はメモリ１８から取り出され、その後、これらの
目標命令を取り出すのに必要な遅延の後にキヤツシユ／
メモリ・インターフエース２０から命令待ち行列２２の
中にロードされる。
２８は目標命令のアドレスをフエツチヤ３０に供給す
る。フエツチヤ３０は条件付きブランチを追従するのに
必要な目標命令のためにフエツチ・アドレスを計算し、
そして、これらのフエツチ・アドレスをキヤツシユ／メ
モリ・インターフエース２０に供給する。当業者に容易
に理解できるように、若しこれらのフエツチ・アドレス
と関連する目標命令がキヤツシユ／メモリ・インターフ
エース２０の中にあれば、これらの目標命令は命令待ち
行列２２の中にロードされる。そうでない場合には、目
標命令はメモリ１８から取り出され、その後、これらの
目標命令を取り出すのに必要な遅延の後にキヤツシユ／
メモリ・インターフエース２０から命令待ち行列２２の
中にロードされる。
【００１８】当業者には明らかなように、マルチスカラ
・コンピユータ・システム１０の中の各タスクは有効メ
モリ空間、即ち仮想メモリ空間と関連しており、各タス
クを実行するのに必要な命令は、有効アドレス、即ち仮
想アドレスを用いた空間の中に説明されている。従つ
て、フエツチヤ３０は、各タスクによつて用いられる有
効アドレスから、命令の実アドレスを決定することがで
きるものでなければならない。既に述べたように、従来
のフエツチヤ３０の動作は、複雑な変換索引バツフア
（ＴＬＢ）、シーケンス・レジスタ及び複数の変換アル
ゴリズムを組み入れたものか、あるいは有効アドレス即
ち仮想命令アドレスから実命令アドレスを決定するため
の能力を持つ複雑な変換機能を有するメモリ管理ユニツ
ト（ＭＭＵ）にアクセスすることを必要とするものであ
つた。
・コンピユータ・システム１０の中の各タスクは有効メ
モリ空間、即ち仮想メモリ空間と関連しており、各タス
クを実行するのに必要な命令は、有効アドレス、即ち仮
想アドレスを用いた空間の中に説明されている。従つ
て、フエツチヤ３０は、各タスクによつて用いられる有
効アドレスから、命令の実アドレスを決定することがで
きるものでなければならない。既に述べたように、従来
のフエツチヤ３０の動作は、複雑な変換索引バツフア
（ＴＬＢ）、シーケンス・レジスタ及び複数の変換アル
ゴリズムを組み入れたものか、あるいは有効アドレス即
ち仮想命令アドレスから実命令アドレスを決定するため
の能力を持つ複雑な変換機能を有するメモリ管理ユニツ
ト（ＭＭＵ）にアクセスすることを必要とするものであ
つた。
【００１９】また、図１に示されたように、マルチスカ
ラ・コンピユータ・システム１０の中にメモリ管理ユニ
ツト（ＭＭＵ）３４がある。以下に細部を説明するよう
に、メモリ管理ユニツト３４は、マルチスカラ・コンピ
ユータ・システム１０の中の各有効アドレスをメモリ中
の実アドレスに変換するために用いられる変換索引バツ
フア（ＴＬＢ）４０、必要なすべてのレジスタ及び変換
アルゴリズムを実行するための手段を含んでいる。フエ
ツチヤ・ユニツトはメモリ管理ユニツト（ＭＭＵ）をア
クセスする優先度が非常に低いので、メモリ管理ユニツ
ト（ＭＭＵ）を利用する実命令アドレスを獲得すること
は、マルチスカラ・コンピユータ・システムにおいて著
しく性能を低下することになる。
ラ・コンピユータ・システム１０の中にメモリ管理ユニ
ツト（ＭＭＵ）３４がある。以下に細部を説明するよう
に、メモリ管理ユニツト３４は、マルチスカラ・コンピ
ユータ・システム１０の中の各有効アドレスをメモリ中
の実アドレスに変換するために用いられる変換索引バツ
フア（ＴＬＢ）４０、必要なすべてのレジスタ及び変換
アルゴリズムを実行するための手段を含んでいる。フエ
ツチヤ・ユニツトはメモリ管理ユニツト（ＭＭＵ）をア
クセスする優先度が非常に低いので、メモリ管理ユニツ
ト（ＭＭＵ）を利用する実命令アドレスを獲得すること
は、マルチスカラ・コンピユータ・システムにおいて著
しく性能を低下することになる。
【００２０】図２を参照すると、図１に示したマルチス
カラー・コンピユータ・システム１０の中の分散された
命令アドレス変換機能を説明するための高レベルのブロ
ツク図が示されている。図２に示されているように、キ
ヤツシユ／メモリ・インターフエース２０、フエツチヤ
３０及びメモリ管理ユニツト（ＭＭＵ）３４の間の関係
が示されている。代表的な公知のメモリ管理ユニツトと
同じように、メモリ管理ユニツト（ＭＭＵ）３４は、変
換索引バツフア（ＴＬＢ）を含んでいる。当業者には明
らかなように、変換索引バツフア（ＴＬＢ）４０は有効
アドレス、即ち仮想アドレスから実アドレスに変換する
ための非常に高速度に動作する技術を用いている。ま
た、メモリ管理ユニツト（ＭＭＵ）３４の中にはＰＴＥ
変換部４２と、ＢＡＴ変換部４４とが与えられている。
上述したように、ＰＴＥ変換部４２はページ・テーブル
型の変換を実行するのに用いられ、ＢＡＴ変換部４４は
アドレス・ブロツク型の変換を実行するのに用いられ
る。ページ・テーブル型の変換は均一の大きさのメモリ
・ページを有するシステム中で発生するのに反して、ア
ドレス・ブロツク型の変換は、メモリの１２８キロバイ
トから８メガバイトまでにわたる可換サイズを有するも
のとして定義されたアドレス・ブロツクの中に生じるの
で、当業者には明らかなように、これら２つの変換アル
ゴリズムは相互に全く異なつている。
カラー・コンピユータ・システム１０の中の分散された
命令アドレス変換機能を説明するための高レベルのブロ
ツク図が示されている。図２に示されているように、キ
ヤツシユ／メモリ・インターフエース２０、フエツチヤ
３０及びメモリ管理ユニツト（ＭＭＵ）３４の間の関係
が示されている。代表的な公知のメモリ管理ユニツトと
同じように、メモリ管理ユニツト（ＭＭＵ）３４は、変
換索引バツフア（ＴＬＢ）を含んでいる。当業者には明
らかなように、変換索引バツフア（ＴＬＢ）４０は有効
アドレス、即ち仮想アドレスから実アドレスに変換する
ための非常に高速度に動作する技術を用いている。ま
た、メモリ管理ユニツト（ＭＭＵ）３４の中にはＰＴＥ
変換部４２と、ＢＡＴ変換部４４とが与えられている。
上述したように、ＰＴＥ変換部４２はページ・テーブル
型の変換を実行するのに用いられ、ＢＡＴ変換部４４は
アドレス・ブロツク型の変換を実行するのに用いられ
る。ページ・テーブル型の変換は均一の大きさのメモリ
・ページを有するシステム中で発生するのに反して、ア
ドレス・ブロツク型の変換は、メモリの１２８キロバイ
トから８メガバイトまでにわたる可換サイズを有するも
のとして定義されたアドレス・ブロツクの中に生じるの
で、当業者には明らかなように、これら２つの変換アル
ゴリズムは相互に全く異なつている。
【００２１】従つて、図２に示されたＰＴＥ変換部４２
と関連して変換索引バツフア（ＴＬＢ）４０を使用する
ことによつて、ページ・テーブル型の変換を使用するマ
ルチスカラ・コンピユータ・システム中のすべての有効
アドレスは、システム・メモリ中の実アドレスに変換で
きることは当業者には自明である。また、セグメント・
レジスタがこのような変換にも勿論使用できることは、
当業者には明らかである。このような変換とは別に、Ｂ
ＡＴ変換部４４を使用してアドレス・ブロツク型の変換
を行なうことができることも、当業者には明らかであ
る。上述したような態様で複数の変換アルゴリズムを与
えることによつて、マルチスカラ・コンピユータ・シス
テム１０の中の有効アドレス、即ち仮想アドレスのすべ
てを、メモリ管理ユニツト（ＭＭＵ）３４を用いること
によりシステム・メモリ中の実アドレスに変換すること
ができる。
と関連して変換索引バツフア（ＴＬＢ）４０を使用する
ことによつて、ページ・テーブル型の変換を使用するマ
ルチスカラ・コンピユータ・システム中のすべての有効
アドレスは、システム・メモリ中の実アドレスに変換で
きることは当業者には自明である。また、セグメント・
レジスタがこのような変換にも勿論使用できることは、
当業者には明らかである。このような変換とは別に、Ｂ
ＡＴ変換部４４を使用してアドレス・ブロツク型の変換
を行なうことができることも、当業者には明らかであ
る。上述したような態様で複数の変換アルゴリズムを与
えることによつて、マルチスカラ・コンピユータ・シス
テム１０の中の有効アドレス、即ち仮想アドレスのすべ
てを、メモリ管理ユニツト（ＭＭＵ）３４を用いること
によりシステム・メモリ中の実アドレスに変換すること
ができる。
【００２２】フエツチヤ３０を参照すると本発明の重要
な特徴が示されている。フエツチヤ３０の中に示されて
いるように、変換アレイ３８が与えられている。変換ア
レイ３８は少数の変換オブジエクトを含むのが望まし
い。図示した本発明の実施例において、変換アレイ３８
は４個の変換オブジエクトを含んでいる。変換アレイ３
８中の各変換オブジエクトは、２０ビツトの有効ページ
・インデツクス（ＥＰＩ）と、２０ビツトの実ページ・
インデツクス（ＲＰＩ）と、１１ビツトのマスク値とを
含んでいる。以下に細部を説明するが、有効ページ・イ
ンデツクス（ＥＰＩ）、実ページ・インデツクス（ＲＰ
Ｉ）及びマスクは、マルチスカラ・コンピユータ・シス
テム１０で選択された数の有効アドレスについてページ
・テーブル型変換及びアドレス・ブロツク型変換の両方
を高速度で、かつ効率的に実行するのに使用することが
できる。上述の説明から明らかなように、マルチスカラ
・コンピユータ・システムは、文字どおり数百ページの
命令を含むことができるが、しかし所与のアプリケーシ
ヨンにおいて、命令に対して用いられるメモリのページ
数は、それよりも遥かに小さい。本発明は、変換アレイ
３８の中に記憶された変換オブジエクトを選択的に選
び、以下に詳細に説明するような態様で変換アレイ３８
の内容を変更することによつて、メモリ管理ユニツト
（ＭＭＵ）３４への連続したアクセスを要求せず、か
つ、そのようなアクセスに伴つて付随するシステム効率
の劣下を生じることなく、非常に高い割合の命令変換要
求が変換アレイ３８を用いることによつてフエツチヤ３
０の中で達成されるのを決定する。
な特徴が示されている。フエツチヤ３０の中に示されて
いるように、変換アレイ３８が与えられている。変換ア
レイ３８は少数の変換オブジエクトを含むのが望まし
い。図示した本発明の実施例において、変換アレイ３８
は４個の変換オブジエクトを含んでいる。変換アレイ３
８中の各変換オブジエクトは、２０ビツトの有効ページ
・インデツクス（ＥＰＩ）と、２０ビツトの実ページ・
インデツクス（ＲＰＩ）と、１１ビツトのマスク値とを
含んでいる。以下に細部を説明するが、有効ページ・イ
ンデツクス（ＥＰＩ）、実ページ・インデツクス（ＲＰ
Ｉ）及びマスクは、マルチスカラ・コンピユータ・シス
テム１０で選択された数の有効アドレスについてページ
・テーブル型変換及びアドレス・ブロツク型変換の両方
を高速度で、かつ効率的に実行するのに使用することが
できる。上述の説明から明らかなように、マルチスカラ
・コンピユータ・システムは、文字どおり数百ページの
命令を含むことができるが、しかし所与のアプリケーシ
ヨンにおいて、命令に対して用いられるメモリのページ
数は、それよりも遥かに小さい。本発明は、変換アレイ
３８の中に記憶された変換オブジエクトを選択的に選
び、以下に詳細に説明するような態様で変換アレイ３８
の内容を変更することによつて、メモリ管理ユニツト
（ＭＭＵ）３４への連続したアクセスを要求せず、か
つ、そのようなアクセスに伴つて付随するシステム効率
の劣下を生じることなく、非常に高い割合の命令変換要
求が変換アレイ３８を用いることによつてフエツチヤ３
０の中で達成されるのを決定する。
【００２３】図３を参照すると、マルチスカラ・コンピ
ユータ・システム１０の命令フエツチヤ３０の中の変換
アレイ３８を用いた命令アドレスの変換を説明するため
の高レベルの論理的流れ図が示されている。図示されて
いるように、処理はブロツク６０で開始する。その後、
処理は命令アドレスの変換が要求されたか否かを決定す
る処理ブロツク６２に進む。若し、命令アドレスの変換
が要求されなければ、変換が要求されるまで、この決定
処理が単に繰り返される。
ユータ・システム１０の命令フエツチヤ３０の中の変換
アレイ３８を用いた命令アドレスの変換を説明するため
の高レベルの論理的流れ図が示されている。図示されて
いるように、処理はブロツク６０で開始する。その後、
処理は命令アドレスの変換が要求されたか否かを決定す
る処理ブロツク６２に進む。若し、命令アドレスの変換
が要求されなければ、変換が要求されるまで、この決定
処理が単に繰り返される。
【００２４】命令アドレスの変換が要求された時に、処
理はブロツク６４に進む。処理ブロツク６４において、
有効アドレスの最初の２０個のアドレス・ビツトと、変
換アレイ３８中の有効ページ・インデツクス（ＥＰＩ）
のエントリの各々とが比較される。変換アレイ３８の中
にある変換オブジエクトがマルチスカラ・コンピユータ
・システム１０中の実アドレスへの有効命令アドレスの
変換を許容するのに充分であるか否かを決定すること
が、この比較には必要である。その後、処理は、有効ア
ドレスの最初の２０個のアドレス・ビツトが変換アレイ
３８中にある４個の有効ページ・インデツクス（ＥＰ
Ｉ）のエントリのいずれかのエントリと一致するか否か
を決定する処理ブロツク６６に進む。若し、有効ページ
・インデツクス（ＥＰＩ）のいずれのエントリとも一致
しなければ、処理は、変換アレイ中の変換オブジエクト
を変更するために、変換アレイの再ロードを行なう処理
ブロツク７０に進む。以下に詳細に説明するように、本
発明の技術は、選択されたアプリケーシヨンの実行中に
命令アドレスを変換する時に最も効率的な変換オブジエ
クトを、変換アレイ３８が連続して含むことを保証する
ように用いられる。
理はブロツク６４に進む。処理ブロツク６４において、
有効アドレスの最初の２０個のアドレス・ビツトと、変
換アレイ３８中の有効ページ・インデツクス（ＥＰＩ）
のエントリの各々とが比較される。変換アレイ３８の中
にある変換オブジエクトがマルチスカラ・コンピユータ
・システム１０中の実アドレスへの有効命令アドレスの
変換を許容するのに充分であるか否かを決定すること
が、この比較には必要である。その後、処理は、有効ア
ドレスの最初の２０個のアドレス・ビツトが変換アレイ
３８中にある４個の有効ページ・インデツクス（ＥＰ
Ｉ）のエントリのいずれかのエントリと一致するか否か
を決定する処理ブロツク６６に進む。若し、有効ページ
・インデツクス（ＥＰＩ）のいずれのエントリとも一致
しなければ、処理は、変換アレイ中の変換オブジエクト
を変更するために、変換アレイの再ロードを行なう処理
ブロツク７０に進む。以下に詳細に説明するように、本
発明の技術は、選択されたアプリケーシヨンの実行中に
命令アドレスを変換する時に最も効率的な変換オブジエ
クトを、変換アレイ３８が連続して含むことを保証する
ように用いられる。
【００２５】再度、処理ブロツク６６を参照して、有効
アドレスの最初の２０個のビツトと変換アレイ３８中の
有効ページ・インデツクスのエントリの任意の１つとの
間に一致が生じた場合、処理はブロツク６８に進む。処
理ブロツク６８において、変換アレイから、実アドレス
が発生される。本発明の説明を簡略化するために、マル
チスカラ・コンピユータ・システム中の各命令のビツト
数は、有効アドレスが３２ビツトであり、実アドレス
（ＲＡ）も３２ビツトであるものとする。従つて、有効
ページ番号は有効アドレスの最初の２０ビツトで構成さ
れ、そして、ページ・オフセツトは有効アドレスの残り
の１２ビツトで構成される。上述した変換アレイ中の各
エントリは、２０ビツトの有効ページ・インデツクス
（ＥＰＩn0,19）と、２０ビツトの実ページ・インデツ
クス（ＲＰＩn0,19）と、１１ビツトのマスク（ＭＡＳ
Ｋ0,10）とを含んでいる。従つて、変換される各命令の
有効ページ番号は、変換アレイ中の各変換オブジエクト
の中で比較される。若し、有効ページ番号が変換アレイ
３８の中の有効ページのエントリの１つと一致するなら
ば、その命令の実アドレス（ＲＡ）は、下記に示した有
効ページ・インデツクス（ＥＰＩn9,19）、実ページ・
インデツクス（ＲＰＩn0,19）及びマスク（ＭＡＳＫ
0,10）とを用いて構成される。
アドレスの最初の２０個のビツトと変換アレイ３８中の
有効ページ・インデツクスのエントリの任意の１つとの
間に一致が生じた場合、処理はブロツク６８に進む。処
理ブロツク６８において、変換アレイから、実アドレス
が発生される。本発明の説明を簡略化するために、マル
チスカラ・コンピユータ・システム中の各命令のビツト
数は、有効アドレスが３２ビツトであり、実アドレス
（ＲＡ）も３２ビツトであるものとする。従つて、有効
ページ番号は有効アドレスの最初の２０ビツトで構成さ
れ、そして、ページ・オフセツトは有効アドレスの残り
の１２ビツトで構成される。上述した変換アレイ中の各
エントリは、２０ビツトの有効ページ・インデツクス
（ＥＰＩn0,19）と、２０ビツトの実ページ・インデツ
クス（ＲＰＩn0,19）と、１１ビツトのマスク（ＭＡＳ
Ｋ0,10）とを含んでいる。従つて、変換される各命令の
有効ページ番号は、変換アレイ中の各変換オブジエクト
の中で比較される。若し、有効ページ番号が変換アレイ
３８の中の有効ページのエントリの１つと一致するなら
ば、その命令の実アドレス（ＲＡ）は、下記に示した有
効ページ・インデツクス（ＥＰＩn9,19）、実ページ・
インデツクス（ＲＰＩn0,19）及びマスク（ＭＡＳＫ
0,10）とを用いて構成される。
【００２６】（１） ＲＡ＝ＲＰＩn0,8｜｜［（ＭＡＳ
Ｋ0,10 ＆ ＲＰＩn9,19）｜（ＭＡＳＫ0,10 ＆ ＥＰＩ
n9,19）］｜｜ＰＯ0,11
Ｋ0,10 ＆ ＲＰＩn9,19）｜（ＭＡＳＫ0,10 ＆ ＥＰＩ
n9,19）］｜｜ＰＯ0,11
【００２７】上述の式を参照すると、実アドレス（Ｒ
Ａ）は、実ページ・インデツクス（ＲＰＩn0,19）の最
初の９ビツト（ＲＰＩn0,8）と、これに連結された１１
ビツトのマスク値（ＭＡＳＫ0,10）と９乃至１９ビット
から成る１１ビットの実ページ・インデツクス（ＲＰＩ
n9,19）と９乃至１９ビットから成る１１ビットの有効
ページ・インデツクス（ＥＰＩn9,19）との組合せから
成る１１ビットと、ページ・オフセツト（ＰＯn0,11）
の１２ビツトから構成されていることが理解できる。上
記の式（１）で示された態様で組み合わされた時、結果
の実アドレス（ＲＡ）は、１２個のビツト乃至２３個の
ビツトの範囲で変化することのできるオフセツト値と、
９ビツトから２０ビツトの範囲で変化する実ページ番号
とから構成される。従つて、変換アレイ３８中の各変換
オブジエクトの中で与えられたマスクの内容を変更する
ことによつて、各変換アルゴリズムは、上述した態様で
有効及び実ページ・インデツクスの部分とマスク値
（（１）の右辺の「ＲＰＩn0,8」及び「ＰＯn0,11」以
外の部分）とを選択的に組合せることにより効率的に遂
行することができる。その後、変換アレイ３８中に含ま
れた変換オブジエクトを用いて実アドレスを発生した後
に、図３の処理は処理ブロツク７２に進み戻る。
Ａ）は、実ページ・インデツクス（ＲＰＩn0,19）の最
初の９ビツト（ＲＰＩn0,8）と、これに連結された１１
ビツトのマスク値（ＭＡＳＫ0,10）と９乃至１９ビット
から成る１１ビットの実ページ・インデツクス（ＲＰＩ
n9,19）と９乃至１９ビットから成る１１ビットの有効
ページ・インデツクス（ＥＰＩn9,19）との組合せから
成る１１ビットと、ページ・オフセツト（ＰＯn0,11）
の１２ビツトから構成されていることが理解できる。上
記の式（１）で示された態様で組み合わされた時、結果
の実アドレス（ＲＡ）は、１２個のビツト乃至２３個の
ビツトの範囲で変化することのできるオフセツト値と、
９ビツトから２０ビツトの範囲で変化する実ページ番号
とから構成される。従つて、変換アレイ３８中の各変換
オブジエクトの中で与えられたマスクの内容を変更する
ことによつて、各変換アルゴリズムは、上述した態様で
有効及び実ページ・インデツクスの部分とマスク値
（（１）の右辺の「ＲＰＩn0,8」及び「ＰＯn0,11」以
外の部分）とを選択的に組合せることにより効率的に遂
行することができる。その後、変換アレイ３８中に含ま
れた変換オブジエクトを用いて実アドレスを発生した後
に、図３の処理は処理ブロツク７２に進み戻る。
【００２８】図４を参照すると、マルチスカラ・コンピ
ユータ・システム１０の命令フエツチヤ３０の中の変換
アレイ３８の実施例を説明する高レベルの論理的流れ図
が示されている。図示されているように、この処理はブ
ロツク８０で開始され、変換アレイの再ロードが図３の
処理ブロツク７０で要求される。その後処理は、命令フ
エツチヤ３０からメモリ管理ユニツト（ＭＭＵ）３４へ
変換要求を送る処理を示した処理ブロツク８２に進む。
既に述べたように、これは、有効アドレスの最初の２０
ビツトと、変換アレイ３８の中の４つの有効ページ・イ
ンデツクスのアレイの任意の１つとの間の一致がない場
合に生じる。その後、処理はブロツク８４に進む。処理
ブロツク８４において、変換アレイ３８のその有効アド
レスの変換及び関連するマスクがメモリ管理ユニツト
（ＭＭＵ）３４から受け取られたか否かが決定される。
若し、それらが受け取られなければ、処理は処理ブロツ
ク８２に戻り、再度、変換要求をメモリ管理ユニツト
（ＭＭＵ）３４に送る。
ユータ・システム１０の命令フエツチヤ３０の中の変換
アレイ３８の実施例を説明する高レベルの論理的流れ図
が示されている。図示されているように、この処理はブ
ロツク８０で開始され、変換アレイの再ロードが図３の
処理ブロツク７０で要求される。その後処理は、命令フ
エツチヤ３０からメモリ管理ユニツト（ＭＭＵ）３４へ
変換要求を送る処理を示した処理ブロツク８２に進む。
既に述べたように、これは、有効アドレスの最初の２０
ビツトと、変換アレイ３８の中の４つの有効ページ・イ
ンデツクスのアレイの任意の１つとの間の一致がない場
合に生じる。その後、処理はブロツク８４に進む。処理
ブロツク８４において、変換アレイ３８のその有効アド
レスの変換及び関連するマスクがメモリ管理ユニツト
（ＭＭＵ）３４から受け取られたか否かが決定される。
若し、それらが受け取られなければ、処理は処理ブロツ
ク８２に戻り、再度、変換要求をメモリ管理ユニツト
（ＭＭＵ）３４に送る。
【００２９】再度、処理ブロツク８４を参照して、有効
アドレスに対して、アドレスの変換及び関連したマスク
値がメモリ管理ユニツト（ＭＭＵ）３４から受け取られ
た場合、処理はブロツク８８に進む。処理ブロツク８８
において、有効命令アドレスから、特定のアプリケーシ
ヨンのための実命令アドレスへの最も効率的な変換を与
えるために、変換アレイ３８中のＬＲＵオブジェクトを
置き換える。
アドレスに対して、アドレスの変換及び関連したマスク
値がメモリ管理ユニツト（ＭＭＵ）３４から受け取られ
た場合、処理はブロツク８８に進む。処理ブロツク８８
において、有効命令アドレスから、特定のアプリケーシ
ヨンのための実命令アドレスへの最も効率的な変換を与
えるために、変換アレイ３８中のＬＲＵオブジェクトを
置き換える。
【００３０】最後に、図５を参照すると、条件付きブラ
ンチの正しくない予測結果に続いて、マルチスカラ・コ
ンピユータ・システム１０の命令フエツチヤ３０中の変
換アレイ３８の状態の復元動作を説明するための高レベ
ルの論理的流れ図が示されている。図示されているよう
に、この処理は、ブロツク１００で開始し、その後、処
理ブロツク１０２に進む。処理ブロツク１０２におい
て、条件付きブランチ命令が命令待ち行列２２（図１参
照）の中で検出されたか否かと、その条件付きブランチ
の結果が予測されたか否かとが決定される。既に説明し
たように、若し、その結果が条件付きブランチ命令に対
して予測されていれば、予測されたブランチについて目
標命令が取り出され、命令待ち行列の中に置かれる。若
し、この予測が正しくなければ、条件付きブランチ及び
これに関連する目標命令の取り出しは、変換アレイ３８
の動作効率を低下させうることは、上述の説明によつ
て、当業者には容易に理解できるであろう。
ンチの正しくない予測結果に続いて、マルチスカラ・コ
ンピユータ・システム１０の命令フエツチヤ３０中の変
換アレイ３８の状態の復元動作を説明するための高レベ
ルの論理的流れ図が示されている。図示されているよう
に、この処理は、ブロツク１００で開始し、その後、処
理ブロツク１０２に進む。処理ブロツク１０２におい
て、条件付きブランチ命令が命令待ち行列２２（図１参
照）の中で検出されたか否かと、その条件付きブランチ
の結果が予測されたか否かとが決定される。既に説明し
たように、若し、その結果が条件付きブランチ命令に対
して予測されていれば、予測されたブランチについて目
標命令が取り出され、命令待ち行列の中に置かれる。若
し、この予測が正しくなければ、条件付きブランチ及び
これに関連する目標命令の取り出しは、変換アレイ３８
の動作効率を低下させうることは、上述の説明によつ
て、当業者には容易に理解できるであろう。
【００３１】再度、処理ブロツク１０２を参照すると、
条件付きブランチ命令は検出されたが、条件付きブラン
チの結果が予測されたものではなかつた場合、処理は、
その条件が発生するまで反復される。そうではなく、条
件付きブランチの結果が、遭遇した条件付きブランチ命
令について予測されたものである場合、処理はブロツク
１０４に進む。処理ブロツク１０４において、変換アレ
イ３８中の変換オブジエクトの現在の状態が記憶され
る。
条件付きブランチ命令は検出されたが、条件付きブラン
チの結果が予測されたものではなかつた場合、処理は、
その条件が発生するまで反復される。そうではなく、条
件付きブランチの結果が、遭遇した条件付きブランチ命
令について予測されたものである場合、処理はブロツク
１０４に進む。処理ブロツク１０４において、変換アレ
イ３８中の変換オブジエクトの現在の状態が記憶され
る。
【００３２】その後、処理はブロツク１０８に進む。処
理ブロツク１０８において、条件付きブランチの予測が
正しかつたか否かの決定が行なわれ、若し、正しけれ
ば、処理はブロツク１１０に進んで戻る。この場合、変
換アレイ３８中の変換オブジエクトは、目標命令の新し
いセツトに適合するために修正される事実と、その成功
裡になされた条件付きブランチの予測がこれらの変換オ
ブジエクトの連続した使用を必要とするという事実に起
因する、さらなる動作は必要としない。然しながら、処
理ブロツク１０８において、条件付きブランチの予測が
正しくなかつた場合には、処理はブロツク１１２に進
む。処理ブロツク１１２において、変換アレイ３８中の
変換オブジエクトの状態を、条件付きブランチの予測結
果の前に存在した状態に復元する。
理ブロツク１０８において、条件付きブランチの予測が
正しかつたか否かの決定が行なわれ、若し、正しけれ
ば、処理はブロツク１１０に進んで戻る。この場合、変
換アレイ３８中の変換オブジエクトは、目標命令の新し
いセツトに適合するために修正される事実と、その成功
裡になされた条件付きブランチの予測がこれらの変換オ
ブジエクトの連続した使用を必要とするという事実に起
因する、さらなる動作は必要としない。然しながら、処
理ブロツク１０８において、条件付きブランチの予測が
正しくなかつた場合には、処理はブロツク１１２に進
む。処理ブロツク１１２において、変換アレイ３８中の
変換オブジエクトの状態を、条件付きブランチの予測結
果の前に存在した状態に復元する。
【００３３】このようにして、ＬＲＵ状態の変換アレイ
３８は、正しくない経路予測によつて改ざんされない。
このことは、誤つて予測された経路から目標命令が取り
出されている一方で、変換アレイ中の変換オブジエクト
が置換されたような場合には、特に当て嵌る。更に、コ
ード位置は、予測可能性の結果として、変換アレイ中の
ＬＲＵアルゴリズム実行部により最適化される。このよ
うなソフトウエアは、条件付きブランチが予測されるか
否かを予測することができないので、誤つて予測された
ブランチ命令がＬＲＵ状態を改ざんする場合、この状態
を決定することができない。
３８は、正しくない経路予測によつて改ざんされない。
このことは、誤つて予測された経路から目標命令が取り
出されている一方で、変換アレイ中の変換オブジエクト
が置換されたような場合には、特に当て嵌る。更に、コ
ード位置は、予測可能性の結果として、変換アレイ中の
ＬＲＵアルゴリズム実行部により最適化される。このよ
うなソフトウエアは、条件付きブランチが予測されるか
否かを予測することができないので、誤つて予測された
ブランチ命令がＬＲＵ状態を改ざんする場合、この状態
を決定することができない。
【００３４】
【発明の効果】上述の説明から、本発明は、これらのア
ドレス変換がページ・テーブル型の変換（ＰＰＥ）を必
要とするのか、あるいは、アドレス・ブロツク型の変換
（ＢＡＴ）を必要とするのかに関らず、命令の実アドレ
スを発生するために有効ページ番号及び有効ページ・オ
フセツトとを選択的に組み合わせることができるマスク
を選択するという単純な方法によつて、命令フエツチヤ
中の比較的小さな変換アレイを用いた非常に効率のよい
有効命令アドレスから実命令アドレスへの変換を可能に
する、マルチスカラ・データ処理システムでの分散命令
アドレス変換方法及び装置を提供するものであることは
当業者であれば容易に理解できるであろう。
ドレス変換がページ・テーブル型の変換（ＰＰＥ）を必
要とするのか、あるいは、アドレス・ブロツク型の変換
（ＢＡＴ）を必要とするのかに関らず、命令の実アドレ
スを発生するために有効ページ番号及び有効ページ・オ
フセツトとを選択的に組み合わせることができるマスク
を選択するという単純な方法によつて、命令フエツチヤ
中の比較的小さな変換アレイを用いた非常に効率のよい
有効命令アドレスから実命令アドレスへの変換を可能に
する、マルチスカラ・データ処理システムでの分散命令
アドレス変換方法及び装置を提供するものであることは
当業者であれば容易に理解できるであろう。
【００３５】本発明は、所与の処理についての命令を指
定するのに必要なページが、ページ・メモリ・システム
において比較的少数であることに着想し、上述の構造を
有する関連変換アレイを、キヤツシユ・メモリの構造と
同じ態様で動作することができる。従つて、本発明のシ
ステムは、命令が取り出される度に変換機能にアクセス
することを必要とするといつた犠牲を払うことなく、大
型の変換索引バツフア（ＴＬＢ）の利益を享受すること
ができる。更に、有効アドレスと選択的に組み合わすこ
とのできるマスクのエントリを与えることによつて、上
述の変換アレイは、命令フエツチヤにおいて、通常、複
数のタイプの変換アルゴリズムに対して用いられる論理
を必要とすることなく、これらの変換アルゴリズムを使
用することができる。
定するのに必要なページが、ページ・メモリ・システム
において比較的少数であることに着想し、上述の構造を
有する関連変換アレイを、キヤツシユ・メモリの構造と
同じ態様で動作することができる。従つて、本発明のシ
ステムは、命令が取り出される度に変換機能にアクセス
することを必要とするといつた犠牲を払うことなく、大
型の変換索引バツフア（ＴＬＢ）の利益を享受すること
ができる。更に、有効アドレスと選択的に組み合わすこ
とのできるマスクのエントリを与えることによつて、上
述の変換アレイは、命令フエツチヤにおいて、通常、複
数のタイプの変換アルゴリズムに対して用いられる論理
を必要とすることなく、これらの変換アルゴリズムを使
用することができる。
【００３６】多数のハードウエアを用いず、アクセスに
付随する遅延を最小限に止め、かつ、システム・メモリ
の管理ユニツトを頻繁に使用しないで、仮想メモリ中の
命令アドレスを実アドレスに迅速かつ効率的に変換する
ことができる。
付随する遅延を最小限に止め、かつ、システム・メモリ
の管理ユニツトを頻繁に使用しないで、仮想メモリ中の
命令アドレスを実アドレスに迅速かつ効率的に変換する
ことができる。
【図１】本発明の方法及び装置を適用することのできる
マルチスカラ・コンピユータ・システムの高レベルのブ
ロツク図である。
マルチスカラ・コンピユータ・システムの高レベルのブ
ロツク図である。
【図２】図１のマルチスカラ・コンピユータ・システム
の中の分散された命令アドレスの変換機能を説明するた
めの高レベルのブロツク図である。
の中の分散された命令アドレスの変換機能を説明するた
めの高レベルのブロツク図である。
【図３】図１のマルチスカラ・コンピユータ・システム
の中の変換アレイを使用した命令アドレスの変換を説明
するための高レベルの論理的流れ図である。
の中の変換アレイを使用した命令アドレスの変換を説明
するための高レベルの論理的流れ図である。
【図４】図１のマルチスカラ・コンピユータ・システム
の命令フエツチヤ中の変換アレイの変更を説明するため
の高レベルの論理的流れ図である。
の命令フエツチヤ中の変換アレイの変更を説明するため
の高レベルの論理的流れ図である。
【図５】図１のマルチスカラ・コンピユータ・システム
の命令フエツチヤ中の変換アレイの状態を復元する動作
を説明するための高レベルの論理的流れ図である。
の命令フエツチヤ中の変換アレイの状態を復元する動作
を説明するための高レベルの論理的流れ図である。
１０ マルチスカラ・コンピユータ・システム １８ メモリ ２０ キヤツシユ／メモリ・インターフエース ２２ 命令待ち行列 ２４ 浮動小数点ユニツト ２６ 固定小数点ユニツト ２８ ブランチ・ユニツト ３０ フエツチヤ ３２ 状態レジスタ ３４ メモリ管理ユニツト（ＭＭＵ） ３８ 変換アレイ ４０ 変換索引バツフア ４２ ページ・テーブル型（ＰＴＥ）の変換部 ４４ アドレス・ブロツク型（ＢＡＴ）の変換部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・ステファン・ムューニック アメリカ合衆国 テキサス州 オースチ ン アルバートストーン・ウエイ 8606 (72)発明者 テレンス・マシュー・ポッター アメリカ合衆国 テキサス州 オースチ ン ツイン・レッジ・コウブ 6107 (56)参考文献 特開 平２−85943（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38
Claims (8)
- 【請求項１】複数のタスクを実行する複数のプロセツサ
・ユニツトと、複数の命令及びデータを複数の実アドレ
スで記憶するメモリと、前記複数のタスク中で使用され
る複数の有効アドレスを前記メモリ中の実アドレスに変
換するために、前記複数のプロセツサ・ユニツトへ命令
を取り出してデイスパツチするフエツチヤ・ユニツトと
を有するデータ処理システムにおいて、有効アドレスを
実アドレスに変換する方法であつて、 前記データ処理システムが、有効アドレスを前記メモリ
中の実アドレスに変換するための変換バツフア及び変換
アルゴリズム実行部を有するメモリ管理ユニツトを有
し、 前記フエツチヤ・ユニツトが、変換アレイを有し、 前記複数の有効アドレスの中で選択された有効アドレス
を実アドレスに変換する際に、複数の変換技術を実施す
るために前記複数の変換オブジエクトを前記変換アレイ
中に記憶するステツプと、 前記メモリ管理ユニツトに連続してアクセスすることな
く有効アドレスを実アドレスに変換するために、前記フ
エツチヤ・ユニツトにおける特定の有効アドレスの実ア
ドレスへの変換の誤りに応答して、前記メモリ管理ユニ
ツトを使用して前記変換アレイ中に記憶された複数の変
換オブジエクトを変更するステツプと、を具備する、ア
ドレス変換方法。 - 【請求項２】前記複数のプロセツサ・ユニツトへの条件
付きブランチ命令のデイスパツチと、前記条件付きブラ
ンチ命令の結果の予測とに応答して、前記変換アレイの
中に記憶された前記複数の変換オブジエクトのために使
用されるデータを一時的に記憶するステツプを含む、請
求項１に記載のアドレス変換方法。 - 【請求項３】前記条件付きブランチ命令の結果の前記予
測の誤りの検出に続いて、前記複数の変換オブジエクト
のために使用される一時的に記憶されたデータを復元す
るステツプを含む、請求項２に記載のアドレス変換方
法。 - 【請求項４】前記複数の変換オブジエクトを記憶する前
記ステツプは、前記複数の変換技術を各々実施するため
の各複数の変換オブジエクト中に変換マスク情報を記憶
するステツプを含む、請求項１に記載のアドレス変換方
法。 - 【請求項５】複数のタスクを実行する複数のプロセツサ
・ユニツトと、複数の命令及びデータを複数の実アドレ
スで記憶するメモリと、前記複数のタスク中で使用され
る複数の有効アドレスを前記メモリ中の実アドレスに変
換するために、前記複数のプロセツサ・ユニツトへ命令
を取り出してデイスパツチするフエツチヤ・ユニツトと
を有し、有効アドレスを実アドレスに変換するデータ処
理システムであつて、 有効アドレスを前記メモリ中の実アドレスに変換するた
めの変換バツフア及び変換アルゴリズム実行部を有する
メモリ管理ユニツトを有し、 前記フエツチヤ・ユニツトが、変換アレイを有し、 前記複数の有効アドレスの中で選択された有効アドレス
を実アドレスに変換する際に、複数の変換技術を実施す
るために前記複数の変換オブジエクトを前記変換アレイ
中に記憶する手段と、 前記メモリ管理ユニツトに連続してアクセスすることな
く有効アドレスを実アドレスに変換するために、前記フ
エツチヤ・ユニツトにおける特定の有効アドレスの実ア
ドレスへの変換の誤りに応答して、前記メモリ管理ユニ
ツトを使用して前記変換アレイ中に記憶された複数の変
換オブジエクトを変更する手段と、を具備する、データ
処理システム。 - 【請求項６】前記複数のプロセツサ・ユニツトへの条件
付きブランチ命令のデイスパツチと、前記条件付きブラ
ンチ命令の結果の予測とに応答して、前記変換アレイの
中に記憶された前記複数の変換オブジエクトのために使
用されるデータを一時的に記憶する手段を含む、請求項
５に記載のデータ処理システム。 - 【請求項７】前記条件付きブランチ命令の結果の前記予
測の誤りの検出に続いて、前記複数の変換オブジエクト
のために使用される一時的に記憶されたデータを復元す
る手段を含む、請求項６に記載のデータ処理システム。 - 【請求項８】前記複数の変換オブジエクトを記憶する前
記手段は、前記複数の変換技術を各々実施するための各
複数の変換オブジエクト中に変換マスク情報を記憶する
手段を含む、請求項５に記載のデータ処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/959,194 US5442766A (en) | 1992-10-09 | 1992-10-09 | Method and system for distributed instruction address translation in a multiscalar data processing system |
| US959194 | 1992-10-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06187152A JPH06187152A (ja) | 1994-07-08 |
| JP2769097B2 true JP2769097B2 (ja) | 1998-06-25 |
Family
ID=25501763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5221758A Expired - Lifetime JP2769097B2 (ja) | 1992-10-09 | 1993-09-07 | アドレス変換方法及びデータ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5442766A (ja) |
| JP (1) | JP2769097B2 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712998A (en) * | 1993-07-13 | 1998-01-27 | Intel Corporation | Fast fully associative translation lookaside buffer with the ability to store and manage information pertaining to at least two different page sizes |
| US5680565A (en) * | 1993-12-30 | 1997-10-21 | Intel Corporation | Method and apparatus for performing page table walks in a microprocessor capable of processing speculative instructions |
| US5956753A (en) * | 1993-12-30 | 1999-09-21 | Intel Corporation | Method and apparatus for handling speculative memory access operations |
| US5752275A (en) * | 1995-03-31 | 1998-05-12 | Intel Corporation | Translation look-aside buffer including a single page size translation unit |
| US5918250A (en) * | 1995-05-05 | 1999-06-29 | Intel Corporation | Method and apparatus for preloading default address translation attributes |
| US5721858A (en) * | 1995-12-12 | 1998-02-24 | International Business Machines Corporation | Virtual memory mapping method and system for memory management of pools of logical partitions for bat and TLB entries in a data processing system |
| US5708790A (en) * | 1995-12-12 | 1998-01-13 | International Business Machines Corporation | Virtual memory mapping method and system for address translation mapping of logical memory partitions for BAT and TLB entries in a data processing system |
| US5819080A (en) * | 1996-01-02 | 1998-10-06 | Advanced Micro Devices, Inc. | Microprocessor using an instruction field to specify condition flags for use with branch instructions and a computer system employing the microprocessor |
| US6330691B1 (en) * | 1996-02-23 | 2001-12-11 | Institute For The Development Of Emerging Architectures Llc | Use of dynamic translation to provide breakpoints in non-writeable object code |
| US6026476A (en) * | 1996-03-19 | 2000-02-15 | Intel Corporation | Fast fully associative translation lookaside buffer |
| US5832205A (en) * | 1996-08-20 | 1998-11-03 | Transmeta Corporation | Memory controller for a microprocessor for detecting a failure of speculation on the physical nature of a component being addressed |
| US6199152B1 (en) | 1996-08-22 | 2001-03-06 | Transmeta Corporation | Translated memory protection apparatus for an advanced microprocessor |
| US5918251A (en) * | 1996-12-23 | 1999-06-29 | Intel Corporation | Method and apparatus for preloading different default address translation attributes |
| US5890011A (en) * | 1997-01-27 | 1999-03-30 | International Business Machines Corporation | Method and system for dynamically translating bus addresses within a computer system |
| US5926645A (en) * | 1997-07-22 | 1999-07-20 | International Business Machines Corporation | Method and system for enabling multiple store instruction completions in a processing system |
| JP3279253B2 (ja) * | 1998-05-27 | 2002-04-30 | 日本電気株式会社 | キャッシュページの管理方法およびキャッシュページの管理プログラムを記憶した媒体 |
| US6470436B1 (en) | 1998-12-01 | 2002-10-22 | Fast-Chip, Inc. | Eliminating memory fragmentation and garbage collection from the process of managing dynamically allocated memory |
| US6272597B1 (en) * | 1998-12-31 | 2001-08-07 | Intel Corporation | Dual-ported, pipelined, two level cache system |
| WO2001018653A1 (en) * | 1999-09-07 | 2001-03-15 | Fast-Chip Incorporated | Dynamic memory caching |
| EP1667027A1 (en) | 1999-09-07 | 2006-06-07 | Intel Corporation | Dynamic memory caching |
| US7509391B1 (en) * | 1999-11-23 | 2009-03-24 | Texas Instruments Incorporated | Unified memory management system for multi processor heterogeneous architecture |
| US6968469B1 (en) | 2000-06-16 | 2005-11-22 | Transmeta Corporation | System and method for preserving internal processor context when the processor is powered down and restoring the internal processor context when processor is restored |
| GB2378277B (en) * | 2001-07-31 | 2003-06-25 | Sun Microsystems Inc | Multiple address translations |
| US7305669B2 (en) * | 2002-09-27 | 2007-12-04 | Sun Microsystems, Inc. | Software upgrades with multiple version support |
| US7506105B2 (en) | 2005-05-02 | 2009-03-17 | Freescale Semiconductor, Inc. | Prefetching using hashed program counter |
| US20060248279A1 (en) * | 2005-05-02 | 2006-11-02 | Al-Sukhni Hassan F | Prefetching across a page boundary |
| US20070101100A1 (en) * | 2005-10-28 | 2007-05-03 | Freescale Semiconductor, Inc. | System and method for decoupled precomputation prefetching |
| CN101216778B (zh) * | 2008-01-21 | 2011-04-13 | 中国科学院计算技术研究所 | 一种risc处理器装置及其指令地址转换查找方法 |
| US10579384B2 (en) | 2017-12-08 | 2020-03-03 | International Business Machines Corporation | Effective address based instruction fetch unit for out of order processors |
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| US4899275A (en) * | 1985-02-22 | 1990-02-06 | Intergraph Corporation | Cache-MMU system |
| US5142634A (en) * | 1989-02-03 | 1992-08-25 | Digital Equipment Corporation | Branch prediction |
| US5155828A (en) * | 1989-07-05 | 1992-10-13 | Hewlett-Packard Company | Computing system with a cache memory and an additional look-aside cache memory |
| JPH0285943A (ja) * | 1989-07-14 | 1990-03-27 | Nec Corp | データ処理装置 |
| US5214765A (en) * | 1989-08-31 | 1993-05-25 | Sun Microsystems, Inc. | Method and apparatus for executing floating point instructions utilizing complimentary floating point pipeline and multi-level caches |
| US5148538A (en) * | 1989-10-20 | 1992-09-15 | International Business Machines Corporation | Translation look ahead based cache access |
| US5155825A (en) * | 1989-12-27 | 1992-10-13 | Motorola, Inc. | Page address translation cache replacement algorithm with improved testability |
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| US5168538A (en) * | 1991-01-16 | 1992-12-01 | Gillespie Donald E | Optical probe employing an impedance matched sub-lambda transmission line |
| US5263140A (en) * | 1991-01-23 | 1993-11-16 | Silicon Graphics, Inc. | Variable page size per entry translation look-aside buffer |
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-
1992
- 1992-10-09 US US07/959,194 patent/US5442766A/en not_active Expired - Fee Related
-
1993
- 1993-09-07 JP JP5221758A patent/JP2769097B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06187152A (ja) | 1994-07-08 |
| US5442766A (en) | 1995-08-15 |
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