JPH0285943A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関する。

〔従来の技術〕

高処理能力を実現する大型中央処理装置においては、論
理アドレスを主記憶装置の実アドレスに変換するアドレ
ス変換ユニットと主記憶装置内の一部情報を格納してい
るバッファユニットとを備えている。

〔発明が解決しようとする課題〕

しかし従来、中央処理装置の制御のパイプライン化が進
むにつれ、命令とオペランドデータとの読出し要求がア
ドレス変換ユニットとバッファユニットとにおいて競合
をおこし中央処理装置の性能向上の障害となっている。

達成できるデータ′処理装置を提供することにるる。

Ｃ１１１題を解決するための手段〕 本発明の装置は、命令およびｒ−夕を記憶する記憶手段
と、 この記憶手段の記憶内容を読み出す複数の読出し手段と
、 前記記憶手段に記憶された命令の一部の写しを格納する
命令格納手段と、 この命令格納手段の格納容量と同一の格納容量を有し前
記記憶手段に記憶されたデータの一部の写しを格納する
データ格納手段と、 前記複数の読出し手段のうち１つの読出し手段から命令
の論理アドレスが与えられたとき該論理アドレスを前記
記憶手段の実アドレスに変換し変換結果を前記命令格納
手段に与える命令アドレス変換手段と、 前記複数の胱出し手段のうち１つの読出し手段からデー
タの論理アドレスが与えられたと１！該論理アドレスを
前記記憶手段の実アドレスに変換し変換結果を前記デー
タ格納手段に与えるデータアドレス変換手段とを含むこ
とを特徴とする。

〔実施例〕

記憶上の格納アドレスを論理アドレス（以下命令論理ア
ドレス）の形で信号線１４を介してアドレス変換ユニッ
ト４に送出する。該ユニット４は命令論理アドレスを主
記憶ユニット６上の実際のアドレス（以下命令アドレス
）に変換したあとで、このアドレスをバッファユニット
５に信号線４５を介して送出する。もし、アドレス変換
のために必要な情報が前記ユニット４に存在しなければ
信号線４６を介して前記ユニット６から前記必要な情報
の読出しが要求され、該要求に応答して信号線６４を介
して前記ユニット４に前記必要な情報が与えられ、この
結果、アドレス変換が行なわれる。これとともにアドレ
ス変換に必要な情報はアドレス変換ユニット４に格納さ
れる。

バッファユニット５には、主記憶ユニット６内にある情
報の一部の写しが該情報の格納されている主記憶上の実
アドレスがわかる形で格納されている。該ユニット５は
信号線４５を介して送られてきた命令実アドレスに対応
する情報が前記ユニット５にあれば（ヒツト）これを読
出し、信号線ヒツト）前記ユニット５は、信号線５６を
介して主記憶ユニット６に命令実アドレスを送り、主記
憶ユニット６は当該アドレスの情報を含む一連の情報を
読出して信号線６５を介してバッファユニット５に送出
すると同時に信号線６２を介して前記ユニット２に当該
アドレスの情報を転送する。

前記ユニット５には前記ユニット６から転送された一連
の情報をそれらの主記憶上のアドレスがわかる形で格納
される。前記ユニット５の情報格納容量は前記ユニット
６のそれより小さく、前記ユニット５に格納されている
情報は前記ユニット６の一部分の写しとなる。前記ユニ
ット５に格納されている情報は、前記ユニット６がら新
しく情報が転送されてきたが、既に前記ユニ、ト５に情
報が満杯になっているとき、または、既に格納されされ
た法則で前記ユニット５の情報の一部または全部が前記
ユニット５から消される。前記命令解読オペランドアド
レス生成ユニット２は、信号線５２または６２を介して
与えられた命令を解読し、命令で指定されたオペランド
アドレス（以下テタ論理アドレス）ｆ：生成し、生成さ
れたアドレスを信号線２４を介して前記ユニット４に送
る。命令の場合と同様に前記ユニット４はデータ論理ア
ドレスを主記憶上の実アドレス（以下データ実アドレス
）に変換し信号線４５金介して前記ユニット５に送シ、
前記ユニット５は該当情報が前記ユ信号線ｓ６２介して
、データ実アドレスを送シ、前記ユニット６は該当情報
を含む一連の情報を読み出し信号線６５を介して前記ユ
ニット５に送ると同時に信号線６３を介して当該情報を
演算制御ユニット３に送る。該ユニット３は、信号線２
３を介して前記ユニット２から送られてきた命令情報と
信号線５３または６３から送られてきた情報をもとに演
算を行う。前記ユニット３でさらに主記憶内の情報が必
要になったとき、信号線３４を介してデータ論理アドレ
スを前記ユニット４に送シ、前記と同一の過程をへて、
信号線５３または６３を介して前記ユニット５または６
からの情報を入手する。

第２図は、従来技術の一例を示す第１図の構成をさらに
詳細にした一例を示す図である。二重線でかこまれた箱
はレジスタを意味しこれらはクロックパルスに同期して
動作する。点線の箱は第１図ノ各ユニット１，２，３．
４．５および６に相当する。

命令読出制御ユニット１は、命令論理アドレスを収容す
る命令アドレスレジスタ１０１’ｅ有Ｌ、命令解読オペ
ランドアドレス生成ユニットは命令を収容する命令レジ
スタ２０１と、該命令を解読する命令解読手段２０２と
、命令で指定されたインデックスを格納しているインデ
ックスメモリ２０３と、ペースアドレス修飾のための修
飾情報を格納しているペースアドレスメモリ２０４と、
キャリセイプアダー等を中心とした第１のオペランド生
成手段２０５と、その結果を一時蓄積するレジスタ２０
６と、データ論理アドレスを最終的に生成するアダーを
中心とした第２のオペランド生成手段２０７とを有する
。また、アドレス変換ユニット４は命令とデータの論理
アドレスとを一時蓄積する論理アドレスレジスタ４０１
と、実効的にアンシアティブメモリの機能を実現したア
ドレス変換手段４０２とを有し、バッファユニット５は
命令とデータの実アドレスとを一時蓄積する実アドレス
レジスタ５０１と、実効的にアンシアティプメモリの機
能を実現したバッファメモＩＪ　５０２と、その出力レ
ジスタであるローカルレジスタ５０３とを有する。情報
の流れは命令アドレスレジスタ１０１→論理アドレスレ
ジスタ４０１→実アドレスレジスタ５０１→ローカルレ
ジスタ５０３→命令レジスタ２０１→レジスタ２０６→
論理アドレスレゾスタ４０１→・・・・・・となシ、こ
の情報の流れが１クロツク・ぐルス毎に進むと論理アド
レスレ・ゾスタ４０１に対する信号線１４と２４とを介
して与え゛られる信号の競合が生ずるため、この情報の
流れを１クロツクパルス毎に進ませるパイプライン制御
ができない。そこで本発明の第１の特徴は、第３図に示
スヨうに、第２図におけるアドレス変換ユニ、ト４とバ
ッファユニット５とを命令用とデータ用とに分割するこ
とにより、信号線１４および２４を介して与えられる情
報の競合を排除し、パイプライン制御による情報の流れ
が１クロツクＡ’ルス毎に進むことを可能にしたことに
ある。更に本発明の第２の特徴は命令用とデータ用のパ
ックアユニラトラ等容量にすることにある。すなわち、
第１の実施例に用いた第３図の命令アドレス変換手段４
０２１、データアドレス変換手段４０２２は、それぞれ
、命令とオペランドの論理アドレスとを実アドレスに変
換する回路（図示せず）と変換情報がないときは、信号
線４６２および４６１のそれぞれを介して主記憶ユニッ
ト６にアクセスし、信号線６４２および６４１゛を介し
て変換に必要な情報をうる回路（図示せず）とを有する
。第３図で４０１１゜４０１２．５０１１．５０１２は
それぞれ命令用論理アドレスレ・ゾスタ、データ用論理
アドレスレジスタ命令用実アドレスレジスタ、データ用
実アドレスレジスタである。

命令バッファ５０２１は命令を格納しているため、信号
線１４ｅ介して命令論理アドレスが与えられると、命令
／Ｊッファ５ｏ２１に当該情報があれば、命令ローカル
レジスタ５０３１にその情報を格納することができる。

また、データバッファ５ｏ２２は命令バッファ５０２１
と等容量で、かつオペランド情報を格納しているため信
号線２４を介してオペランドの論理アドレスが与えられ
ると、データバッファ５０２２に当該情報があればデー
タローカルレジスタ５０３２にその情報を格納すること
ができる。命令バッファ５ｑ２１またはデータバッファ
５０２２に当該情報かなければ、信号線５６２−ｊたは
５６１を介して主記憶ユニット６に各実アドレスを送り
、該当情報またはそれを含む一連の情報を信号線６５２
または６５１から得る。このとき、第２図に示すように
、主記憶ユニ、トロから信号線６５２または６５１以外
の情報転送路を介して前記ユニット２および３に該当情
報が送られてもよい。さらに、信号線５６１および５６
２、信号線６５１および６５２は同一情報転送路であっ
てもよい。一般に信号線１４から与えられる論理アドレ
スは命令語を示すが、信号線２４から与えちれる論理ア
ドレスはデータ語のみならず命令語を指す場合がある。

例えば、ブランチ命令でのオペランドアドレスがその例
である。このように、オペランドアドレスであってもそ
れが命令語を示していることがわかっているときには、
第４図に例示するように判別手段４０３により信号線２
４からの情報を論理命令アドレスレジスタ４０１１に送
ることもできる。但し、この場合、信号線１４からの情
報と競合を生ずるが毎タロ、クパルスの度ではなく頻度
は少ない。ここで、信号線５６１゜５６２．６５１．６
５２，４６１，４６２，６４１および６４２に接続され
ている記憶手段は主記憶である必要はない。例え″ば、
第５図に示すようにバッファユニット５と主記憶ユニッ
ト６との間におかれた２次バッファユニット７であって
もよい。

一般に、アドレス変換ユニット４は、第３図の命令用で
例示すると第６図のように、セグメントまたはページの
先頭論理アドレスフィールド４０１１Ａｔ４０２によｐ
主記憶上の実アドレスに変換し、レジスタ５０１１の５
０１１Ａフイールドに移されそのセグメントまたはペー
ジ内の一つの特定アドレスは、その先頭アドレスからの
偏差（以下ディスプレースメント）ヲ示すフィールド４
０１１Ｂで指定されこのフィールドは無変換でレジスタ
５０１１のフィールド５０１１Ｂに移送される。命令群
およびデータ群はセグメント化またはページ化されてい
る。従って、セグメントまたはページが切換ったとき論
理アドレスから実アドレスへの変換を行い、この実アド
レスを記憶しておけば、次にセグメントまたはページが
切換るまでディスプレ−スメント４０１２ｅ与えるだけ
で実アドレスを知ることができる。従って、第７図に示
す本発明の第２の実施例のように、論理アドレスレジス
タ４０１およびアドレス変換手段４０２は一組であるが
、実アドレスレジスタ、５０１１および５ｏ１２、バッ
ファ５０２１および５０２２およびローカルレジスタ５
０３１および５０３２は、命令用とデータ用とのそれぞ
れを有する。命令とデータとのそれぞれの論理アドレス
がセグメントまたはページの切換えが行われたか否かを
知るセグメント／ページ切換え検出手段４０７と４０６
とに応答して信号線１４および２４の情報をセレクタ４
０５および４０４で切換える。セグメントまたはページ
切換えがないときは、信号線１４２と２４２のそれぞれ
を介して命令実アドレスレジスタ５０１１とデータ実ア
ドレスレジスタ５０１２とにディスプレースメントを送
υ、セグメントまたはページが切換えられたときは信号
線１４１および２４１のそれぞれを介して命令又はデー
タの論理セグメント／ページアドレスが論理アドレスレ
ジスタ４０１に送られたあとで変換手段４０２を介して
実セグメント／ページアドレスに変換された命令又はデ
ータの実アドレスが実アドレスレジスタ５０１１又は５
０１２に収容される。これと同時に信号線１４２又は２
４２のそれぞれからディスグレースメントが送られる。

この場合信号線１４および２４から同時に情報が転送さ
れてくると競合が生ずるが、その頻度はごく少ない。

第７図の場合、信号線２４からの情報であっても命令語
の読出しとして扱うときは、第８図のように、第１図お
よび第２図の分配手段５０４１および５０４２で、アド
レス変換手段４０２から信号線４５を介して与えられる
出力を信号線４５２を介して、信号線２４２を介して与
えられる信号を信号線２４３を介して、それぞれ命令実
アドレスレジスタに与えることができる。この場合と第
４図の手段をもった第３図の動作ではオペランドアドレ
スが命令を指していたので命令バッファ５０２１にアク
セスしたが１、読み出された情報を演算制御ユニット３
でデータとして扱ったときには命令口−カルレジスタ５
０３１の出力５３を第９図のように、第３の分配手段５
０４２で前記ユニ、ト３に送ることができる。

前記ユニット３からアドレス変換ユニット４、バッファ
ユニット５へのアクセスにおいても前記命令読出制御ユ
ニット１と命令解読オペランドアドレス生成ユニット２
とでの競合と同じように、前記ユニット１および２から
のアクセスと競合するが、前記ユニット３からの主記憶
読出しは、１０進系命令が主で頻度からみて前記ユニッ
ト１および２のアクセスによる競合程深刻ではない。

前記ユニット３からのアクセスは、本発明によるユニッ
ト２からのアクセスと同じ扱いでよい。

〔発明の効果〕 命令バッファ５０２１およびデータバッファ５０２２の
有効性は、それの容量、制御方法に依存する他、！ログ
ラムの特性（動的アドレスの変化等）にも左右される。

バッファユニット５０２１に１９６８年ＩＢＭ社から発
行された刊行物１’−ＩＢＭ“システム・ジャーナル（
Ｉ　Ｂ　Ｍ　　ＳｙｓｔｅｍｓＪｏｕｒｎａｌ　）　Ｖ
ｏｌ、７ＮＯ，ＩＪの第１５頁から第２１頁のＪ、Ｓ、
Ｌｉｐｔａｙによる論文「ストラクチュアル・アス被り
１・・オブ・ザ・システム３６０・モデル８５−ＩＩ−
デ・キ’ｒｙシュ（５ｔｒｕｃｔｕａｌ　ａｓｐｅｃｔ
ｓｏｆ　ｔｈｅ　Ｓｙｓｔｅｍ　／　３６０　Ｍｏｄｅ
ｌ　８５　　ｆＪ　Ｔｈｅ　ｃａｃｈｅ）Ｊ記載のＩＢ
Ｍシステム３６０のキャッシュの使用を想定して但し完
全アンシアティブ方式で命令とデータとを同一キャッシ
ュに収容する場合（以下共用型キャッシュ）および命令
用とデータ用とを分けたキャッシュ（以下分割型キャッ
シュ）のミスヒツト率を解析すると、共用型キャキャッ
シュのミスヒツト率の増加が中央処理装置の平均命令実
行時間の増大に寄与する割合は（キャッジ、のミスヒツ
ト率の増加率）×（平均命令実行時間に占める実効メモ
リアクセス時間の比率）令実行時間にすると数７９−セ
ントの増加に縮少される。一方、キャッシュは１６キロ
バイトの容量程度でも一般に中央処理装置のクロック・
卆ルス間隔を決めるクロックパルス間論理遅延時間３の
最も長いところであり、キャッシュの容量が増加すると
益々その傾向が強くなる。これは、キャッシュのメモリ
アレーの物理的拡がシによる信号伝播体での信号遅延と
、メモリアレーを駆動するドライバの数の増大による駆
動ダートの増大による信号遅延と、メモリアレーの出力
を集め選択するダート回路の増大による信号遅延が主た
るものである。

従って、一つのキャッシュを２等分割すると、キャッシ
ュでのクロックパルス間論理遅延時間は短縮されるが等
容量に分割しないとその効果が最大にならない。このこ
とから、分割型キャッシュでのミスヒツト率増加により
平均命令実行時間が数・ぐ−セント増加してもキャッジ
、を等分割することによるクロックノクルス時間の短縮
で充分補いうる。

すなわち、本発明の特徴は、高度Ｋ　／？イブライン制
御化された中央処理装置で命令とデータとの読出しがア
ドレス変換ユニット４またはバッファユニット５で競合
を生ずるためアドレス変換ユニット４またはバッファユ
ニット５を命令用とデータ用とに等容量に分割すること
にある。したがって、この本発明の特徴に関係しない本
実施例の構成要素の採用は本発明の範囲をとくに限定す
るものではない。

展に伴い主記憶容量の増大にともない益々増大する傾向
にある。

一方アドレス変換ユニットは１００〜５００ワード程度
の容量でバッファユニットの容量に較べ２桁小さい。従
って、命令とデータとのアドレス変換ユニットを分割し
たとき、分割しない場合の２倍の容量をもってもバッフ
ァユニットを２倍もつ場合と較べてコスト的に比較にな
らない。

本発明を用いると、中央処理装置の／４’イブライン制
御を深くでき、プログラムの広汎な特性圧対してよいパ
ンツアメモリミスヒツト率を与え、クロック間隔の短縮
が出来、結果として中央処理装置の性能の向上を達成で
きる。

【図面の簡単な説明】

第１図は、従来方式によるデータ処理装置を示す図、第
２図は第１図の詳細な構成を示す図、第３図は本発明の
第１の実施例を示す図、第４図は第３図の装置の部分的
な変形例を示す図、第５図は、本発明を適用した一例を
示す図、第６図は論理アドレスから実アドレスに変換す
る論理プロセスを示す図、第７図は本発明の第２の実施
例を示す図、第８図は第７図の装置の部分的な変形例を
示す図および第９図は第３図および第７図の部分的な変
形例を示す図である。 第１図から第９図において、１・・・命令読出・制御ユ
ニット、２・・・命令解読・オペランドアドレス生成ユ
ニット、３・・・演算制御ユニット、４・・・アドレス
変換ユニント、５・・・バッファユニット、６・・・主
記憶ユニット、７・・・２次バッファユニット、１４．
２３，２４，３４．４５，４６，５２゜５３．５６，６
２，６３，６４．６５・・・信号線、１０１・・・命令
アト“レスレジスタ、２０１・・・命令レジスタ、２０
２・・・命令解読手段、２０３・・・インデックスメモ
リ、２０４・・・ベースアドレスメモリ、２０５．２０
７・・・第４ランドアドレス生成手段、２０６・・・レ
ジスタ、４０１・・・論理アドレスレジスタ、４０２・
・・アドレス変換手段、４０３・・・判別手段、４０６
．４０５・・・セレクタ、４０６，４０７・・・セグメ
ント／に一ノ切換え検出手段、５０１・・・実アドレス
レジスタ、５０２・・・バッファメモリ、５０３・・・
ローカルレジスタ。 第１図 第２図 第 図 第 図 第 図 第 図 第 図 第 図

Claims (1)

【特許請求の範囲】
1. （１）命令およびデータを記憶する記憶手段と、この記
   憶手段の記憶内容を読み出す複数の読出し手段と、 前記記憶手段に記憶された命令の一部の写しを格納する
   命令格納手段と、 この命令格納手段の格納容量と同一の格納容量を有し前
   記記憶手段に記憶されたデータの一部の写しを格納する
   データ格納手段と、 前記複数の読出し手段のうち１つの読出し手段から命令
   の論理アドレスが与えられたとき該論理アドレスを前記
   記憶手段の実アドレスに変換し変換結果を前記命令格納
   手段に与える命令アドレス変換手段と、 前記複数の読出し手段のうち１つの読出し手段からデー
   タの論理アドレスが与えられたとき該論理アドレスを前
   記記憶手段の実アドレスに変換し変換結果を前記データ
   格納手段に与えるデータアドレス変換手段とを含むこと
   を特徴とするデータ処理装置。