JPH0285943A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH0285943A JPH0285943A JP1182068A JP18206889A JPH0285943A JP H0285943 A JPH0285943 A JP H0285943A JP 1182068 A JP1182068 A JP 1182068A JP 18206889 A JP18206889 A JP 18206889A JP H0285943 A JPH0285943 A JP H0285943A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 24
- 238000012545 processing Methods 0.000 claims description 13
- 238000013500 data storage Methods 0.000 claims description 4
- 239000000872 buffer Substances 0.000 abstract description 32
- 238000013519 translation Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 238000006073 displacement reaction Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 244000205754 Colocasia esculenta Species 0.000 description 1
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- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置に関する。
高処理能力を実現する大型中央処理装置においては、論
理アドレスを主記憶装置の実アドレスに変換するアドレ
ス変換ユニットと主記憶装置内の一部情報を格納してい
るバッファユニットとを備えている。
理アドレスを主記憶装置の実アドレスに変換するアドレ
ス変換ユニットと主記憶装置内の一部情報を格納してい
るバッファユニットとを備えている。
しかし従来、中央処理装置の制御のパイプライン化が進
むにつれ、命令とオペランドデータとの読出し要求がア
ドレス変換ユニットとバッファユニットとにおいて競合
をおこし中央処理装置の性能向上の障害となっている。
むにつれ、命令とオペランドデータとの読出し要求がア
ドレス変換ユニットとバッファユニットとにおいて競合
をおこし中央処理装置の性能向上の障害となっている。
達成できるデータ′処理装置を提供することにるる。
C111題を解決するための手段〕
本発明の装置は、命令およびr−夕を記憶する記憶手段
と、 この記憶手段の記憶内容を読み出す複数の読出し手段と
、 前記記憶手段に記憶された命令の一部の写しを格納する
命令格納手段と、 この命令格納手段の格納容量と同一の格納容量を有し前
記記憶手段に記憶されたデータの一部の写しを格納する
データ格納手段と、 前記複数の読出し手段のうち1つの読出し手段から命令
の論理アドレスが与えられたとき該論理アドレスを前記
記憶手段の実アドレスに変換し変換結果を前記命令格納
手段に与える命令アドレス変換手段と、 前記複数の胱出し手段のうち1つの読出し手段からデー
タの論理アドレスが与えられたと1!該論理アドレスを
前記記憶手段の実アドレスに変換し変換結果を前記デー
タ格納手段に与えるデータアドレス変換手段とを含むこ
とを特徴とする。
と、 この記憶手段の記憶内容を読み出す複数の読出し手段と
、 前記記憶手段に記憶された命令の一部の写しを格納する
命令格納手段と、 この命令格納手段の格納容量と同一の格納容量を有し前
記記憶手段に記憶されたデータの一部の写しを格納する
データ格納手段と、 前記複数の読出し手段のうち1つの読出し手段から命令
の論理アドレスが与えられたとき該論理アドレスを前記
記憶手段の実アドレスに変換し変換結果を前記命令格納
手段に与える命令アドレス変換手段と、 前記複数の胱出し手段のうち1つの読出し手段からデー
タの論理アドレスが与えられたと1!該論理アドレスを
前記記憶手段の実アドレスに変換し変換結果を前記デー
タ格納手段に与えるデータアドレス変換手段とを含むこ
とを特徴とする。
記憶上の格納アドレスを論理アドレス(以下命令論理ア
ドレス)の形で信号線14を介してアドレス変換ユニッ
ト4に送出する。該ユニット4は命令論理アドレスを主
記憶ユニット6上の実際のアドレス(以下命令アドレス
)に変換したあとで、このアドレスをバッファユニット
5に信号線45を介して送出する。もし、アドレス変換
のために必要な情報が前記ユニット4に存在しなければ
信号線46を介して前記ユニット6から前記必要な情報
の読出しが要求され、該要求に応答して信号線64を介
して前記ユニット4に前記必要な情報が与えられ、この
結果、アドレス変換が行なわれる。これとともにアドレ
ス変換に必要な情報はアドレス変換ユニット4に格納さ
れる。
ドレス)の形で信号線14を介してアドレス変換ユニッ
ト4に送出する。該ユニット4は命令論理アドレスを主
記憶ユニット6上の実際のアドレス(以下命令アドレス
)に変換したあとで、このアドレスをバッファユニット
5に信号線45を介して送出する。もし、アドレス変換
のために必要な情報が前記ユニット4に存在しなければ
信号線46を介して前記ユニット6から前記必要な情報
の読出しが要求され、該要求に応答して信号線64を介
して前記ユニット4に前記必要な情報が与えられ、この
結果、アドレス変換が行なわれる。これとともにアドレ
ス変換に必要な情報はアドレス変換ユニット4に格納さ
れる。
バッファユニット5には、主記憶ユニット6内にある情
報の一部の写しが該情報の格納されている主記憶上の実
アドレスがわかる形で格納されている。該ユニット5は
信号線45を介して送られてきた命令実アドレスに対応
する情報が前記ユニット5にあれば(ヒツト)これを読
出し、信号線ヒツト)前記ユニット5は、信号線56を
介して主記憶ユニット6に命令実アドレスを送り、主記
憶ユニット6は当該アドレスの情報を含む一連の情報を
読出して信号線65を介してバッファユニット5に送出
すると同時に信号線62を介して前記ユニット2に当該
アドレスの情報を転送する。
報の一部の写しが該情報の格納されている主記憶上の実
アドレスがわかる形で格納されている。該ユニット5は
信号線45を介して送られてきた命令実アドレスに対応
する情報が前記ユニット5にあれば(ヒツト)これを読
出し、信号線ヒツト)前記ユニット5は、信号線56を
介して主記憶ユニット6に命令実アドレスを送り、主記
憶ユニット6は当該アドレスの情報を含む一連の情報を
読出して信号線65を介してバッファユニット5に送出
すると同時に信号線62を介して前記ユニット2に当該
アドレスの情報を転送する。
前記ユニット5には前記ユニット6から転送された一連
の情報をそれらの主記憶上のアドレスがわかる形で格納
される。前記ユニット5の情報格納容量は前記ユニット
6のそれより小さく、前記ユニット5に格納されている
情報は前記ユニット6の一部分の写しとなる。前記ユニ
ット5に格納されている情報は、前記ユニット6がら新
しく情報が転送されてきたが、既に前記ユニ、ト5に情
報が満杯になっているとき、または、既に格納されされ
た法則で前記ユニット5の情報の一部または全部が前記
ユニット5から消される。前記命令解読オペランドアド
レス生成ユニット2は、信号線52または62を介して
与えられた命令を解読し、命令で指定されたオペランド
アドレス(以下テタ論理アドレス)f:生成し、生成さ
れたアドレスを信号線24を介して前記ユニット4に送
る。命令の場合と同様に前記ユニット4はデータ論理ア
ドレスを主記憶上の実アドレス(以下データ実アドレス
)に変換し信号線45金介して前記ユニット5に送シ、
前記ユニット5は該当情報が前記ユ信号線s62介して
、データ実アドレスを送シ、前記ユニット6は該当情報
を含む一連の情報を読み出し信号線65を介して前記ユ
ニット5に送ると同時に信号線63を介して当該情報を
演算制御ユニット3に送る。該ユニット3は、信号線2
3を介して前記ユニット2から送られてきた命令情報と
信号線53または63から送られてきた情報をもとに演
算を行う。前記ユニット3でさらに主記憶内の情報が必
要になったとき、信号線34を介してデータ論理アドレ
スを前記ユニット4に送シ、前記と同一の過程をへて、
信号線53または63を介して前記ユニット5または6
からの情報を入手する。
の情報をそれらの主記憶上のアドレスがわかる形で格納
される。前記ユニット5の情報格納容量は前記ユニット
6のそれより小さく、前記ユニット5に格納されている
情報は前記ユニット6の一部分の写しとなる。前記ユニ
ット5に格納されている情報は、前記ユニット6がら新
しく情報が転送されてきたが、既に前記ユニ、ト5に情
報が満杯になっているとき、または、既に格納されされ
た法則で前記ユニット5の情報の一部または全部が前記
ユニット5から消される。前記命令解読オペランドアド
レス生成ユニット2は、信号線52または62を介して
与えられた命令を解読し、命令で指定されたオペランド
アドレス(以下テタ論理アドレス)f:生成し、生成さ
れたアドレスを信号線24を介して前記ユニット4に送
る。命令の場合と同様に前記ユニット4はデータ論理ア
ドレスを主記憶上の実アドレス(以下データ実アドレス
)に変換し信号線45金介して前記ユニット5に送シ、
前記ユニット5は該当情報が前記ユ信号線s62介して
、データ実アドレスを送シ、前記ユニット6は該当情報
を含む一連の情報を読み出し信号線65を介して前記ユ
ニット5に送ると同時に信号線63を介して当該情報を
演算制御ユニット3に送る。該ユニット3は、信号線2
3を介して前記ユニット2から送られてきた命令情報と
信号線53または63から送られてきた情報をもとに演
算を行う。前記ユニット3でさらに主記憶内の情報が必
要になったとき、信号線34を介してデータ論理アドレ
スを前記ユニット4に送シ、前記と同一の過程をへて、
信号線53または63を介して前記ユニット5または6
からの情報を入手する。
第2図は、従来技術の一例を示す第1図の構成をさらに
詳細にした一例を示す図である。二重線でかこまれた箱
はレジスタを意味しこれらはクロックパルスに同期して
動作する。点線の箱は第1図ノ各ユニット1,2,3.
4.5および6に相当する。
詳細にした一例を示す図である。二重線でかこまれた箱
はレジスタを意味しこれらはクロックパルスに同期して
動作する。点線の箱は第1図ノ各ユニット1,2,3.
4.5および6に相当する。
命令読出制御ユニット1は、命令論理アドレスを収容す
る命令アドレスレジスタ101’e有L、命令解読オペ
ランドアドレス生成ユニットは命令を収容する命令レジ
スタ201と、該命令を解読する命令解読手段202と
、命令で指定されたインデックスを格納しているインデ
ックスメモリ203と、ペースアドレス修飾のための修
飾情報を格納しているペースアドレスメモリ204と、
キャリセイプアダー等を中心とした第1のオペランド生
成手段205と、その結果を一時蓄積するレジスタ20
6と、データ論理アドレスを最終的に生成するアダーを
中心とした第2のオペランド生成手段207とを有する
。また、アドレス変換ユニット4は命令とデータの論理
アドレスとを一時蓄積する論理アドレスレジスタ401
と、実効的にアンシアティブメモリの機能を実現したア
ドレス変換手段402とを有し、バッファユニット5は
命令とデータの実アドレスとを一時蓄積する実アドレス
レジスタ501と、実効的にアンシアティプメモリの機
能を実現したバッファメモIJ 502と、その出力レ
ジスタであるローカルレジスタ503とを有する。情報
の流れは命令アドレスレジスタ101→論理アドレスレ
ジスタ401→実アドレスレジスタ501→ローカルレ
ジスタ503→命令レジスタ201→レジスタ206→
論理アドレスレゾスタ401→・・・・・・となシ、こ
の情報の流れが1クロツク・ぐルス毎に進むと論理アド
レスレ・ゾスタ401に対する信号線14と24とを介
して与え゛られる信号の競合が生ずるため、この情報の
流れを1クロツクパルス毎に進ませるパイプライン制御
ができない。そこで本発明の第1の特徴は、第3図に示
スヨうに、第2図におけるアドレス変換ユニ、ト4とバ
ッファユニット5とを命令用とデータ用とに分割するこ
とにより、信号線14および24を介して与えられる情
報の競合を排除し、パイプライン制御による情報の流れ
が1クロツクA’ルス毎に進むことを可能にしたことに
ある。更に本発明の第2の特徴は命令用とデータ用のパ
ックアユニラトラ等容量にすることにある。すなわち、
第1の実施例に用いた第3図の命令アドレス変換手段4
021、データアドレス変換手段4022は、それぞれ
、命令とオペランドの論理アドレスとを実アドレスに変
換する回路(図示せず)と変換情報がないときは、信号
線462および461のそれぞれを介して主記憶ユニッ
ト6にアクセスし、信号線642および641゛を介し
て変換に必要な情報をうる回路(図示せず)とを有する
。第3図で4011゜4012.5011.5012は
それぞれ命令用論理アドレスレ・ゾスタ、データ用論理
アドレスレジスタ命令用実アドレスレジスタ、データ用
実アドレスレジスタである。
る命令アドレスレジスタ101’e有L、命令解読オペ
ランドアドレス生成ユニットは命令を収容する命令レジ
スタ201と、該命令を解読する命令解読手段202と
、命令で指定されたインデックスを格納しているインデ
ックスメモリ203と、ペースアドレス修飾のための修
飾情報を格納しているペースアドレスメモリ204と、
キャリセイプアダー等を中心とした第1のオペランド生
成手段205と、その結果を一時蓄積するレジスタ20
6と、データ論理アドレスを最終的に生成するアダーを
中心とした第2のオペランド生成手段207とを有する
。また、アドレス変換ユニット4は命令とデータの論理
アドレスとを一時蓄積する論理アドレスレジスタ401
と、実効的にアンシアティブメモリの機能を実現したア
ドレス変換手段402とを有し、バッファユニット5は
命令とデータの実アドレスとを一時蓄積する実アドレス
レジスタ501と、実効的にアンシアティプメモリの機
能を実現したバッファメモIJ 502と、その出力レ
ジスタであるローカルレジスタ503とを有する。情報
の流れは命令アドレスレジスタ101→論理アドレスレ
ジスタ401→実アドレスレジスタ501→ローカルレ
ジスタ503→命令レジスタ201→レジスタ206→
論理アドレスレゾスタ401→・・・・・・となシ、こ
の情報の流れが1クロツク・ぐルス毎に進むと論理アド
レスレ・ゾスタ401に対する信号線14と24とを介
して与え゛られる信号の競合が生ずるため、この情報の
流れを1クロツクパルス毎に進ませるパイプライン制御
ができない。そこで本発明の第1の特徴は、第3図に示
スヨうに、第2図におけるアドレス変換ユニ、ト4とバ
ッファユニット5とを命令用とデータ用とに分割するこ
とにより、信号線14および24を介して与えられる情
報の競合を排除し、パイプライン制御による情報の流れ
が1クロツクA’ルス毎に進むことを可能にしたことに
ある。更に本発明の第2の特徴は命令用とデータ用のパ
ックアユニラトラ等容量にすることにある。すなわち、
第1の実施例に用いた第3図の命令アドレス変換手段4
021、データアドレス変換手段4022は、それぞれ
、命令とオペランドの論理アドレスとを実アドレスに変
換する回路(図示せず)と変換情報がないときは、信号
線462および461のそれぞれを介して主記憶ユニッ
ト6にアクセスし、信号線642および641゛を介し
て変換に必要な情報をうる回路(図示せず)とを有する
。第3図で4011゜4012.5011.5012は
それぞれ命令用論理アドレスレ・ゾスタ、データ用論理
アドレスレジスタ命令用実アドレスレジスタ、データ用
実アドレスレジスタである。
命令バッファ5021は命令を格納しているため、信号
線14e介して命令論理アドレスが与えられると、命令
/Jッファ5o21に当該情報があれば、命令ローカル
レジスタ5031にその情報を格納することができる。
線14e介して命令論理アドレスが与えられると、命令
/Jッファ5o21に当該情報があれば、命令ローカル
レジスタ5031にその情報を格納することができる。
また、データバッファ5o22は命令バッファ5021
と等容量で、かつオペランド情報を格納しているため信
号線24を介してオペランドの論理アドレスが与えられ
ると、データバッファ5022に当該情報があればデー
タローカルレジスタ5032にその情報を格納すること
ができる。命令バッファ5q21またはデータバッファ
5022に当該情報かなければ、信号線562−jたは
561を介して主記憶ユニット6に各実アドレスを送り
、該当情報またはそれを含む一連の情報を信号線652
または651から得る。このとき、第2図に示すように
、主記憶ユニ、トロから信号線652または651以外
の情報転送路を介して前記ユニット2および3に該当情
報が送られてもよい。さらに、信号線561および56
2、信号線651および652は同一情報転送路であっ
てもよい。一般に信号線14から与えられる論理アドレ
スは命令語を示すが、信号線24から与えちれる論理ア
ドレスはデータ語のみならず命令語を指す場合がある。
と等容量で、かつオペランド情報を格納しているため信
号線24を介してオペランドの論理アドレスが与えられ
ると、データバッファ5022に当該情報があればデー
タローカルレジスタ5032にその情報を格納すること
ができる。命令バッファ5q21またはデータバッファ
5022に当該情報かなければ、信号線562−jたは
561を介して主記憶ユニット6に各実アドレスを送り
、該当情報またはそれを含む一連の情報を信号線652
または651から得る。このとき、第2図に示すように
、主記憶ユニ、トロから信号線652または651以外
の情報転送路を介して前記ユニット2および3に該当情
報が送られてもよい。さらに、信号線561および56
2、信号線651および652は同一情報転送路であっ
てもよい。一般に信号線14から与えられる論理アドレ
スは命令語を示すが、信号線24から与えちれる論理ア
ドレスはデータ語のみならず命令語を指す場合がある。
例えば、ブランチ命令でのオペランドアドレスがその例
である。このように、オペランドアドレスであってもそ
れが命令語を示していることがわかっているときには、
第4図に例示するように判別手段403により信号線2
4からの情報を論理命令アドレスレジスタ4011に送
ることもできる。但し、この場合、信号線14からの情
報と競合を生ずるが毎タロ、クパルスの度ではなく頻度
は少ない。ここで、信号線561゜562.651.6
52,461,462,641および642に接続され
ている記憶手段は主記憶である必要はない。例え″ば、
第5図に示すようにバッファユニット5と主記憶ユニッ
ト6との間におかれた2次バッファユニット7であって
もよい。
である。このように、オペランドアドレスであってもそ
れが命令語を示していることがわかっているときには、
第4図に例示するように判別手段403により信号線2
4からの情報を論理命令アドレスレジスタ4011に送
ることもできる。但し、この場合、信号線14からの情
報と競合を生ずるが毎タロ、クパルスの度ではなく頻度
は少ない。ここで、信号線561゜562.651.6
52,461,462,641および642に接続され
ている記憶手段は主記憶である必要はない。例え″ば、
第5図に示すようにバッファユニット5と主記憶ユニッ
ト6との間におかれた2次バッファユニット7であって
もよい。
一般に、アドレス変換ユニット4は、第3図の命令用で
例示すると第6図のように、セグメントまたはページの
先頭論理アドレスフィールド4011At402によp
主記憶上の実アドレスに変換し、レジスタ5011の5
011Aフイールドに移されそのセグメントまたはペー
ジ内の一つの特定アドレスは、その先頭アドレスからの
偏差(以下ディスプレースメント)ヲ示すフィールド4
011Bで指定されこのフィールドは無変換でレジスタ
5011のフィールド5011Bに移送される。命令群
およびデータ群はセグメント化またはページ化されてい
る。従って、セグメントまたはページが切換ったとき論
理アドレスから実アドレスへの変換を行い、この実アド
レスを記憶しておけば、次にセグメントまたはページが
切換るまでディスプレ−スメント4012e与えるだけ
で実アドレスを知ることができる。従って、第7図に示
す本発明の第2の実施例のように、論理アドレスレジス
タ401およびアドレス変換手段402は一組であるが
、実アドレスレジスタ、5011および5o12、バッ
ファ5021および5022およびローカルレジスタ5
031および5032は、命令用とデータ用とのそれぞ
れを有する。命令とデータとのそれぞれの論理アドレス
がセグメントまたはページの切換えが行われたか否かを
知るセグメント/ページ切換え検出手段407と406
とに応答して信号線14および24の情報をセレクタ4
05および404で切換える。セグメントまたはページ
切換えがないときは、信号線142と242のそれぞれ
を介して命令実アドレスレジスタ5011とデータ実ア
ドレスレジスタ5012とにディスプレースメントを送
υ、セグメントまたはページが切換えられたときは信号
線141および241のそれぞれを介して命令又はデー
タの論理セグメント/ページアドレスが論理アドレスレ
ジスタ401に送られたあとで変換手段402を介して
実セグメント/ページアドレスに変換された命令又はデ
ータの実アドレスが実アドレスレジスタ5011又は5
012に収容される。これと同時に信号線142又は2
42のそれぞれからディスグレースメントが送られる。
例示すると第6図のように、セグメントまたはページの
先頭論理アドレスフィールド4011At402によp
主記憶上の実アドレスに変換し、レジスタ5011の5
011Aフイールドに移されそのセグメントまたはペー
ジ内の一つの特定アドレスは、その先頭アドレスからの
偏差(以下ディスプレースメント)ヲ示すフィールド4
011Bで指定されこのフィールドは無変換でレジスタ
5011のフィールド5011Bに移送される。命令群
およびデータ群はセグメント化またはページ化されてい
る。従って、セグメントまたはページが切換ったとき論
理アドレスから実アドレスへの変換を行い、この実アド
レスを記憶しておけば、次にセグメントまたはページが
切換るまでディスプレ−スメント4012e与えるだけ
で実アドレスを知ることができる。従って、第7図に示
す本発明の第2の実施例のように、論理アドレスレジス
タ401およびアドレス変換手段402は一組であるが
、実アドレスレジスタ、5011および5o12、バッ
ファ5021および5022およびローカルレジスタ5
031および5032は、命令用とデータ用とのそれぞ
れを有する。命令とデータとのそれぞれの論理アドレス
がセグメントまたはページの切換えが行われたか否かを
知るセグメント/ページ切換え検出手段407と406
とに応答して信号線14および24の情報をセレクタ4
05および404で切換える。セグメントまたはページ
切換えがないときは、信号線142と242のそれぞれ
を介して命令実アドレスレジスタ5011とデータ実ア
ドレスレジスタ5012とにディスプレースメントを送
υ、セグメントまたはページが切換えられたときは信号
線141および241のそれぞれを介して命令又はデー
タの論理セグメント/ページアドレスが論理アドレスレ
ジスタ401に送られたあとで変換手段402を介して
実セグメント/ページアドレスに変換された命令又はデ
ータの実アドレスが実アドレスレジスタ5011又は5
012に収容される。これと同時に信号線142又は2
42のそれぞれからディスグレースメントが送られる。
この場合信号線14および24から同時に情報が転送さ
れてくると競合が生ずるが、その頻度はごく少ない。
れてくると競合が生ずるが、その頻度はごく少ない。
第7図の場合、信号線24からの情報であっても命令語
の読出しとして扱うときは、第8図のように、第1図お
よび第2図の分配手段5041および5042で、アド
レス変換手段402から信号線45を介して与えられる
出力を信号線452を介して、信号線242を介して与
えられる信号を信号線243を介して、それぞれ命令実
アドレスレジスタに与えることができる。この場合と第
4図の手段をもった第3図の動作ではオペランドアドレ
スが命令を指していたので命令バッファ5021にアク
セスしたが1、読み出された情報を演算制御ユニット3
でデータとして扱ったときには命令口−カルレジスタ5
031の出力53を第9図のように、第3の分配手段5
042で前記ユニ、ト3に送ることができる。
の読出しとして扱うときは、第8図のように、第1図お
よび第2図の分配手段5041および5042で、アド
レス変換手段402から信号線45を介して与えられる
出力を信号線452を介して、信号線242を介して与
えられる信号を信号線243を介して、それぞれ命令実
アドレスレジスタに与えることができる。この場合と第
4図の手段をもった第3図の動作ではオペランドアドレ
スが命令を指していたので命令バッファ5021にアク
セスしたが1、読み出された情報を演算制御ユニット3
でデータとして扱ったときには命令口−カルレジスタ5
031の出力53を第9図のように、第3の分配手段5
042で前記ユニ、ト3に送ることができる。
前記ユニット3からアドレス変換ユニット4、バッファ
ユニット5へのアクセスにおいても前記命令読出制御ユ
ニット1と命令解読オペランドアドレス生成ユニット2
とでの競合と同じように、前記ユニット1および2から
のアクセスと競合するが、前記ユニット3からの主記憶
読出しは、10進系命令が主で頻度からみて前記ユニッ
ト1および2のアクセスによる競合程深刻ではない。
ユニット5へのアクセスにおいても前記命令読出制御ユ
ニット1と命令解読オペランドアドレス生成ユニット2
とでの競合と同じように、前記ユニット1および2から
のアクセスと競合するが、前記ユニット3からの主記憶
読出しは、10進系命令が主で頻度からみて前記ユニッ
ト1および2のアクセスによる競合程深刻ではない。
前記ユニット3からのアクセスは、本発明によるユニッ
ト2からのアクセスと同じ扱いでよい。
ト2からのアクセスと同じ扱いでよい。
〔発明の効果〕
命令バッファ5021およびデータバッファ5022の
有効性は、それの容量、制御方法に依存する他、!ログ
ラムの特性(動的アドレスの変化等)にも左右される。
有効性は、それの容量、制御方法に依存する他、!ログ
ラムの特性(動的アドレスの変化等)にも左右される。
バッファユニット5021に1968年IBM社から発
行された刊行物1’−IBM“システム・ジャーナル(
I B M SystemsJournal ) V
ol、7NO,IJの第15頁から第21頁のJ、S、
Liptayによる論文「ストラクチュアル・アス被り
1・・オブ・ザ・システム360・モデル85−II−
デ・キ’ryシュ(5tructual aspect
sof the System / 360 Mode
l 85 fJ The cache)J記載のIB
Mシステム360のキャッシュの使用を想定して但し完
全アンシアティブ方式で命令とデータとを同一キャッシ
ュに収容する場合(以下共用型キャッシュ)および命令
用とデータ用とを分けたキャッシュ(以下分割型キャッ
シュ)のミスヒツト率を解析すると、共用型キャキャッ
シュのミスヒツト率の増加が中央処理装置の平均命令実
行時間の増大に寄与する割合は(キャッジ、のミスヒツ
ト率の増加率)×(平均命令実行時間に占める実効メモ
リアクセス時間の比率)令実行時間にすると数79−セ
ントの増加に縮少される。一方、キャッシュは16キロ
バイトの容量程度でも一般に中央処理装置のクロック・
卆ルス間隔を決めるクロックパルス間論理遅延時間3の
最も長いところであり、キャッシュの容量が増加すると
益々その傾向が強くなる。これは、キャッシュのメモリ
アレーの物理的拡がシによる信号伝播体での信号遅延と
、メモリアレーを駆動するドライバの数の増大による駆
動ダートの増大による信号遅延と、メモリアレーの出力
を集め選択するダート回路の増大による信号遅延が主た
るものである。
行された刊行物1’−IBM“システム・ジャーナル(
I B M SystemsJournal ) V
ol、7NO,IJの第15頁から第21頁のJ、S、
Liptayによる論文「ストラクチュアル・アス被り
1・・オブ・ザ・システム360・モデル85−II−
デ・キ’ryシュ(5tructual aspect
sof the System / 360 Mode
l 85 fJ The cache)J記載のIB
Mシステム360のキャッシュの使用を想定して但し完
全アンシアティブ方式で命令とデータとを同一キャッシ
ュに収容する場合(以下共用型キャッシュ)および命令
用とデータ用とを分けたキャッシュ(以下分割型キャッ
シュ)のミスヒツト率を解析すると、共用型キャキャッ
シュのミスヒツト率の増加が中央処理装置の平均命令実
行時間の増大に寄与する割合は(キャッジ、のミスヒツ
ト率の増加率)×(平均命令実行時間に占める実効メモ
リアクセス時間の比率)令実行時間にすると数79−セ
ントの増加に縮少される。一方、キャッシュは16キロ
バイトの容量程度でも一般に中央処理装置のクロック・
卆ルス間隔を決めるクロックパルス間論理遅延時間3の
最も長いところであり、キャッシュの容量が増加すると
益々その傾向が強くなる。これは、キャッシュのメモリ
アレーの物理的拡がシによる信号伝播体での信号遅延と
、メモリアレーを駆動するドライバの数の増大による駆
動ダートの増大による信号遅延と、メモリアレーの出力
を集め選択するダート回路の増大による信号遅延が主た
るものである。
従って、一つのキャッシュを2等分割すると、キャッシ
ュでのクロックパルス間論理遅延時間は短縮されるが等
容量に分割しないとその効果が最大にならない。このこ
とから、分割型キャッシュでのミスヒツト率増加により
平均命令実行時間が数・ぐ−セント増加してもキャッジ
、を等分割することによるクロックノクルス時間の短縮
で充分補いうる。
ュでのクロックパルス間論理遅延時間は短縮されるが等
容量に分割しないとその効果が最大にならない。このこ
とから、分割型キャッシュでのミスヒツト率増加により
平均命令実行時間が数・ぐ−セント増加してもキャッジ
、を等分割することによるクロックノクルス時間の短縮
で充分補いうる。
すなわち、本発明の特徴は、高度K /?イブライン制
御化された中央処理装置で命令とデータとの読出しがア
ドレス変換ユニット4またはバッファユニット5で競合
を生ずるためアドレス変換ユニット4またはバッファユ
ニット5を命令用とデータ用とに等容量に分割すること
にある。したがって、この本発明の特徴に関係しない本
実施例の構成要素の採用は本発明の範囲をとくに限定す
るものではない。
御化された中央処理装置で命令とデータとの読出しがア
ドレス変換ユニット4またはバッファユニット5で競合
を生ずるためアドレス変換ユニット4またはバッファユ
ニット5を命令用とデータ用とに等容量に分割すること
にある。したがって、この本発明の特徴に関係しない本
実施例の構成要素の採用は本発明の範囲をとくに限定す
るものではない。
展に伴い主記憶容量の増大にともない益々増大する傾向
にある。
にある。
一方アドレス変換ユニットは100〜500ワード程度
の容量でバッファユニットの容量に較べ2桁小さい。従
って、命令とデータとのアドレス変換ユニットを分割し
たとき、分割しない場合の2倍の容量をもってもバッフ
ァユニットを2倍もつ場合と較べてコスト的に比較にな
らない。
の容量でバッファユニットの容量に較べ2桁小さい。従
って、命令とデータとのアドレス変換ユニットを分割し
たとき、分割しない場合の2倍の容量をもってもバッフ
ァユニットを2倍もつ場合と較べてコスト的に比較にな
らない。
本発明を用いると、中央処理装置の/4’イブライン制
御を深くでき、プログラムの広汎な特性圧対してよいパ
ンツアメモリミスヒツト率を与え、クロック間隔の短縮
が出来、結果として中央処理装置の性能の向上を達成で
きる。
御を深くでき、プログラムの広汎な特性圧対してよいパ
ンツアメモリミスヒツト率を与え、クロック間隔の短縮
が出来、結果として中央処理装置の性能の向上を達成で
きる。
第1図は、従来方式によるデータ処理装置を示す図、第
2図は第1図の詳細な構成を示す図、第3図は本発明の
第1の実施例を示す図、第4図は第3図の装置の部分的
な変形例を示す図、第5図は、本発明を適用した一例を
示す図、第6図は論理アドレスから実アドレスに変換す
る論理プロセスを示す図、第7図は本発明の第2の実施
例を示す図、第8図は第7図の装置の部分的な変形例を
示す図および第9図は第3図および第7図の部分的な変
形例を示す図である。 第1図から第9図において、1・・・命令読出・制御ユ
ニット、2・・・命令解読・オペランドアドレス生成ユ
ニット、3・・・演算制御ユニット、4・・・アドレス
変換ユニント、5・・・バッファユニット、6・・・主
記憶ユニット、7・・・2次バッファユニット、14.
23,24,34.45,46,52゜53.56,6
2,63,64.65・・・信号線、101・・・命令
アト“レスレジスタ、201・・・命令レジスタ、20
2・・・命令解読手段、203・・・インデックスメモ
リ、204・・・ベースアドレスメモリ、205.20
7・・・第4ランドアドレス生成手段、206・・・レ
ジスタ、401・・・論理アドレスレジスタ、402・
・・アドレス変換手段、403・・・判別手段、406
.405・・・セレクタ、406,407・・・セグメ
ント/に一ノ切換え検出手段、501・・・実アドレス
レジスタ、502・・・バッファメモリ、503・・・
ローカルレジスタ。 第1図 第2図 第 図 第 図 第 図 第 図 第 図 第 図
2図は第1図の詳細な構成を示す図、第3図は本発明の
第1の実施例を示す図、第4図は第3図の装置の部分的
な変形例を示す図、第5図は、本発明を適用した一例を
示す図、第6図は論理アドレスから実アドレスに変換す
る論理プロセスを示す図、第7図は本発明の第2の実施
例を示す図、第8図は第7図の装置の部分的な変形例を
示す図および第9図は第3図および第7図の部分的な変
形例を示す図である。 第1図から第9図において、1・・・命令読出・制御ユ
ニット、2・・・命令解読・オペランドアドレス生成ユ
ニット、3・・・演算制御ユニット、4・・・アドレス
変換ユニント、5・・・バッファユニット、6・・・主
記憶ユニット、7・・・2次バッファユニット、14.
23,24,34.45,46,52゜53.56,6
2,63,64.65・・・信号線、101・・・命令
アト“レスレジスタ、201・・・命令レジスタ、20
2・・・命令解読手段、203・・・インデックスメモ
リ、204・・・ベースアドレスメモリ、205.20
7・・・第4ランドアドレス生成手段、206・・・レ
ジスタ、401・・・論理アドレスレジスタ、402・
・・アドレス変換手段、403・・・判別手段、406
.405・・・セレクタ、406,407・・・セグメ
ント/に一ノ切換え検出手段、501・・・実アドレス
レジスタ、502・・・バッファメモリ、503・・・
ローカルレジスタ。 第1図 第2図 第 図 第 図 第 図 第 図 第 図 第 図
Claims (1)
- (1)命令およびデータを記憶する記憶手段と、この記
憶手段の記憶内容を読み出す複数の読出し手段と、 前記記憶手段に記憶された命令の一部の写しを格納する
命令格納手段と、 この命令格納手段の格納容量と同一の格納容量を有し前
記記憶手段に記憶されたデータの一部の写しを格納する
データ格納手段と、 前記複数の読出し手段のうち1つの読出し手段から命令
の論理アドレスが与えられたとき該論理アドレスを前記
記憶手段の実アドレスに変換し変換結果を前記命令格納
手段に与える命令アドレス変換手段と、 前記複数の読出し手段のうち1つの読出し手段からデー
タの論理アドレスが与えられたとき該論理アドレスを前
記記憶手段の実アドレスに変換し変換結果を前記データ
格納手段に与えるデータアドレス変換手段とを含むこと
を特徴とするデータ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1182068A JPH0285943A (ja) | 1989-07-14 | 1989-07-14 | データ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1182068A JPH0285943A (ja) | 1989-07-14 | 1989-07-14 | データ処理装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59147772A Division JPS6068442A (ja) | 1984-07-17 | 1984-07-17 | デ−タ処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0285943A true JPH0285943A (ja) | 1990-03-27 |
JPH0447344B2 JPH0447344B2 (ja) | 1992-08-03 |
Family
ID=16111790
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1182068A Granted JPH0285943A (ja) | 1989-07-14 | 1989-07-14 | データ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0285943A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0594370A (ja) * | 1991-04-25 | 1993-04-16 | Internatl Business Mach Corp <Ibm> | コンピユータメモリシステム及び仮想メモリアドレツシング区分方法 |
JPH06187152A (ja) * | 1992-10-09 | 1994-07-08 | Internatl Business Mach Corp <Ibm> | アドレス変換方法及びデータ処理装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54148328A (en) * | 1978-05-12 | 1979-11-20 | Hitachi Ltd | Buffer memory control system |
-
1989
- 1989-07-14 JP JP1182068A patent/JPH0285943A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54148328A (en) * | 1978-05-12 | 1979-11-20 | Hitachi Ltd | Buffer memory control system |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0594370A (ja) * | 1991-04-25 | 1993-04-16 | Internatl Business Mach Corp <Ibm> | コンピユータメモリシステム及び仮想メモリアドレツシング区分方法 |
JPH06187152A (ja) * | 1992-10-09 | 1994-07-08 | Internatl Business Mach Corp <Ibm> | アドレス変換方法及びデータ処理装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0447344B2 (ja) | 1992-08-03 |
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