CN100426260C - 利用路预测技术的多线程处理器的取指方法及系统 - Google Patents

利用路预测技术的多线程处理器的取指方法及系统 Download PDF

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Abstract

本发明公开了一种利用路预测技术的多线程处理器的取指方法，该方法包括：在多路组相联的指令高速缓存中，使用路预测器为取指优先级最高的线程预测该线程的指令处在哪一路中，然后使用该线程的程序计数器访问预测的路进行取指，同时使用取指优先级次高的线程的程序计数器访问指令高速缓存其余的路进行取指。本发明还公开了一种利用路预测技术的多线程处理器的取指系统。本发明使用单端口的高速缓存对多个线程进行取指，既避免了在多线程处理器中使用多端口高速缓存增大了芯片面积，又解决了多线程处理器中使用单端口高速缓存只能对一个线程取指造成取指带宽不高的问题。

Description

利用路预测技术的多线程处理器的取指方法及系统
技术领域
本发明涉及微处理器体系结构技术领域，特别涉及一种利用路预测技术的多线程处理器的取指方法及系统。
背景技术
随着微处理器生产工艺的快速发展，芯片上集成晶体管数目显著增加，越来越多先进的处理器技术被实际应用于商业处理器。转移预测、多发射、寄存器重命名、动态调度、乱序执行、非阻塞的高速缓存、多路组相联的高速缓存、访存猜测执行、多级访存系统等关键技术的应用，有效地解决了指令之间的假相关，促使指令在流水线中尽量流动起来。每个时钟周期可以发射多条指令到多个功能部件并行执行，使得处理器性能获得了巨大的飞跃。尽管超标量处理器技术充分挖掘指令级并行性，促进了处理器性能的提高，然而这些超标量处理器的关键技术只能解决指令间的假相关，单线程程序中指令间的相关性依然存在，超标量技术在进一步提高处理器性能方面遇到了瓶颈。为了发掘更多可以并行执行的指令，多线程处理器成为处理器进一步发展的主流。
由于存储系统的访问速度与处理器的运算速度的差距越来越显著，访存性能已成为处理器的瓶颈。目前的处理器普遍采用高速缓存(Cache)作为提高存储系统性能的有效方法和提高处理器处理能力的重要措施。高速缓存是一个容量小速度快的特殊存储器，其中存放的内容包括标志(Tag)和数据(Data)，根据高速访存用于取指还是存取指令访问的对象，又分别称为指令高速缓存和数据高速缓存。为了提高高速缓存的命中率，高速缓存以多路组相联的结构进行组织，任何一地址所对应的数据可能存放在高速缓存中的任何一路中，对高速缓存的访问是同时访问每一路，然后根据标志的比较，选择标志和访问地址相同的路的数据作为访问结果，如果所有的路都不相同则表示高速缓存不命中，即标志不相等，需要通过访问低层存储系统获得数据。目前高速缓存在处理器芯片中所占面积较大，直接影响着芯片的成本。
多线程处理器技术往往在多个线程之间共享高速缓存，以此来减小芯片面积由于线程数的增加而急剧扩大。对于多个线程共享指令高速缓存的处理器，需要有多个线程的程序计数器(PC)访问指令高速缓存进行取指。如果让多个线程同时访问指令高速缓存，那么指令高速缓存需要有多个读端口，然而芯片中指令高速缓存的面积与它的读端口成正比，增加读端口也就增大指令高速缓存的面积，增大了芯片的成本。为了控制芯片的成本，指令高速缓存仍然设计成一个读端口，每次只允许一个线程访问。这样的不足是每次只有一个线程取指，降低了取指的带宽。
综上所述，现有技术的不足需要提供一种改进的利用路预测技术的多线程处理器访问指令高速缓存的方法。
发明内容
本发明的目的在于避免了在多线程处理器中使用多端口指令高速缓存增大了芯片面积，又解决了多线程处理器中使用单端口指令高速缓存只能对一个线程取指造成取指带宽不高的问题，从而提供一种改进的利用路预测技术的多线程处理器访问指令高速缓存的方法。
为了达到上述目的，本发明提供了一种利用路预测技术的多线程处理器的取指系统，包括程序计数器1、取指优先排序装置2、最优先取指线程的程序计数器3、次优先取指线程的程序计数器4、路预测装置5、指令高速缓存6、指令队列7以及选择器8；所述的程序计数器1连接所述的选择器8的输入端，所述的取指优先排序装置2通过统计各线程的信息对各线程取指的优先顺序进行排序，所述的取指优先排序装置2的输出端连接到选择器8的另一个输入端上，选择器8有两个输出端，分别连接到最优先取指线程的程序计数器3和次优先取指线程的程序计数器4的输入端，最优先取指线程的程序计数器3通过路预测装置5连接到指令高速缓存6上，而次优先取指线程的程序计数器4直接与指令高速缓存6连接，指令高速缓存的输出端连接有指令队列7；
其中，
a、利用取指优先排序装置2对所有线程进行排序，确定最优先取指线程和次优先取指线程；
b、使用最优先取指线程的程序计数器3访问指令高速缓存的路预测装置5，得到该线程的指令处于高速缓存6中哪一路或哪几路的预测值；
c、使用最优先取指线程的程序计数器3对指令高速缓存的步骤b所预测的路进行取指，同时用次优先取指线程的程序计数器4对指令高速缓存其余的路进行取指；
d、对次优先取指线程取来的指令进行标志比较，如果发生高速缓存命中，即标志相等，执行下一步，如果发生高速缓存不命中，即标志不相等，执行步骤f；
e、将次优先取指线程从高速缓存中读取的命中的指令送入次优先取指线程的指令队列等待译码；
f、对最优先取指线程取来的指令进行标志比较，如果发生高速缓存命中，即标志相等，执行下一步，如果发生高速缓存不命中，即标志不相等，执行步骤h；
g、将最优先取指线程从高速缓存中读取的命中的指令送入最优先取指线程的指令队列等待译码，执行步骤1；
h、使用最优先取指线程的程序计数器访问指令高速缓存中不属于步骤b所预测的路的其余的路；
i、对最优先取指线程新取来的指令进行标志比较，如果发生高速缓存命中，即标志相等，执行下一步，如果发生高速缓存不命中，即标志不相等，执行步骤k；
j、将最优先取指线程从高速缓存中新读取的命中的指令送入最优先取指线程的指令队列等待译码，同时修改路预测装置，记录最优先取指线程的程序计数器的路预测装置对应项的值为命中的路，执行步骤1；
k、使用最优先取指线程的程序计数器的值向低层存储系统发出访问请求，取回对应的指令送入最优先取指线程的指令队列，同时填充指令高速缓存，并修改路预测装置，记录最优先取指线程的程序计数器的路预测装置对应项的值为所填充的路；
l、处理完毕。
上述技术方案中，所述的路预测装置5是一个由程序计数器的低位进行索引的表，每一表项表示预测对应的程序计数器的指令存在指令高速缓存6中的哪一路或哪几路中；每次预测错误之后，则根据指令此时所在正确的路修改路预测器对应项的值；多线程处理器中的所有线程可共用一个路预测装置5，或者每个线程各自拥有独立的路预测装置5。
上述技术方案中，所述的指令高速缓存6是至少两路的多路组相联结构，每一路有且只有一个独立的读端口，不同的路可以读取不同地址的数据。
上述技术方案中，所述的程序计数器1和所述的指令队列7的数量与取指系统中的线程的数量相关，每个线程有独立的程序计数器和指令队列。
上述技术方案中，所述的选择器8根据取指优先排序装置2的排序结果，从取指系统所有线程的程序计数器1中选择最优先取指线程的程序计数器3和次优先取指线程的程序计数器4。
在上述技术方案中，步骤a中的对所有线程进行排序的依据可以为以下的一种或多种共同作用：统计处理器中各线程正在执行的指令数，指令数少的线程优先取指；或者统计处理器中各线程正在执行的转移指令数，转移指令数少的线程优先取指；或者统计处理器中各线程失效的访存指令数，失效的访存指令数少的线程优先取指；或者统计处理器中各线程正在等待译码的指令队列中的指令数，等待译码的指令数少的线程优先取指。
在上述技术方案中，步骤b中的路预测装置是根据取指的历史来预测当前的取指可能在高速访存中的哪一路或哪几路中命中，即路预测器对应项的值是表示该地址的指令存在于指令高速缓存的哪一路或哪几路中；每次预测错误之后，则根据指令此时所在正确的路修改路预测器对应项的值。
与现有技术相比，本发明的优点在于：
1)仍然使用单端口指令高速缓存，避免芯片面积的急剧扩大。
2)使用多路组相联的指令高速缓存，允许两个线程同时取指，获得较高的取指带宽。
附图说明
图1是本发明的利用路预测技术的多线程处理器的取指系统的结构示意图；
图2是本发明的利用路预测技术的多线程处理器的取指方法的流程图。
图面说明
1程序计数器     2取指优先排序装置     3最优先取指线程的程序计数器
4次优先取指线程的程序计数器               5路预测装置
6指令高速缓存         7指令队列           8选择器
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明。
如图1所示，为利用路预测技术的多线程处理器的取指系统的结构示意图。该取指系统包括程序计数器1、取指优先排序装置2、最优先取指线程的程序计数器3、次优先取指线程的程序计数器4、路预测装置5、指令高速缓存6、指令队列7以及选择器8。
其中，所述的取指优先排序装置2通过统计各线程的信息对各线程取指的优先顺序进行排序。取指优先排序装置2有多种排序标准，例如，统计处理器中各线程正在执行的指令数，指令数少的线程优先取指；或者统计处理器中各线程正在执行的转移指令数，转移指令数少的线程优先取指；或者统计处理器中各线程失效的访存指令数，失效的访存指令数少的线程优先取指；或者统计处理器中各线程正在等待译码的指令队列中的指令数，等待译码的指令数少的线程优先。
所述的路预测装置5是一个由程序计数器的低位进行索引的表，每一表项表示预测对应的程序计数器的指令可能存在指令高速缓存6中的哪一路或哪几路中；每次预测错误之后，则根据指令此时所在正确的路修改路预测器对应项的值。所有线程可以共用一个路预测器也可以每个线程各自拥有独立的路预测器。在图1中，所有线程共用一个路预测装置。
指令高速缓存6是至少两路的多路组相联结构，每一路有且只有一个独立的读端口，不同的路可以读取不同地址的数据。
程序计数器1和指令队列7的数量与取指系统中的线程的数量相关，如图1所示的实施例中，该取指模块中有四个线程，分别标记为线程0、线程1、线程2和线程3。每个线程有独立的程序计数器，同样的，每个线程还有对应的指令队列。
在取指系统中，选择器8根据取指优先排序装置2的排序结果，从取指系统所有线程的程序计数器1中选择最优先取指线程的程序计数器3和次优先取指线程的程序计数器4。上述的程序计数器和指令队列是现有技术，在本发明中不再作详细描述。
如图2所示，本发明的一种利用路预测技术的多线程处理器的取指方法的具体实施步骤如下：
步骤10：通过取指优先排序装置2对所有线程进行排序，确定最优先取指线程和次优先取指线程。取指优先排序装置2进行排序的依据可以为以下的一种或多种共同作用：统计处理器中各线程正在执行的指令数，指令数少的线程优先取指：或者统计处理器中各线程正在执行的转移指令数，转移指令数少的线程优先取指；或者统计处理器中各线程失效的访存指令数，失效的访存指令数少的线程优先取指；或者统计处理器中各线程正在等待译码的指令队列中的指令数，等待译码的指令数少的线程优先。
步骤20：使用最优先取指线程的程序计数器3的低位，访问指令高速缓存的路预测装置5，得到该线程的指令处于高速缓存哪一路或哪几路的预测值。
步骤30：使用最优先取指线程的程序计数器3访问指令高速缓存6的步骤20所预测的路进行取指，同时用次优先取指线程的程序计数器4访问指令高速缓存其余的路进行取指。
步骤40：对次优先取指线程取来的指令进行标志比较，如果发生高速缓存命中，即标志相等，执行步骤50，如果发生高速缓存不命中，即标志不相等，执行步骤60。
步骤50：将次优先取指线程从高速缓存中读取的命中的指令送入次优先取指线程的指令队列等待译码。
步骤60：对最优先取指线程取来的指令进行标志比较，如果发生高速缓存命中，即标志相等，执行步骤70，如果发生高速缓存不命中，即标志不相等，执行步骤80。
步骤70：将最优先取指线程从高速缓存中读取的命中的指令送入最优先取指线程的指令队列等待译码，执行步骤120。
步骤80：使用最优先取指线程的程序计数器访问指令高速缓存中不属于步骤20所预测的路的其余的路，即步骤30中次优先取指线程所访问的路。
步骤90：对最优先取指线程新取来的指令进行标志比较，如果发生高速缓存命中，即标志相等，执行步骤100，如果发生高速缓存不命中，即标志不相等，执行步骤110。
步骤100：将最优先取指线程从高速缓存中新读取的命中的指令送入最优先取指线程的指令队列，等待译码，同时修改路预测装置，记录最优先取指线程的程序计数器的路预测装置对应项的值为命中的路，执行步骤120。
步骤110：使用最优先取指线程的程序计数器的值向低层存储系统发出访问请求，取回对应的指令送入最优先取指线程的指令队列，同时填充指令高速缓存，并修改路预测装置，记录最优先取指线程的程序计数器的路预测装置对应项的值为所填充的路。
步骤120：处理完毕。
下面列举两个本发明对具体多线程取指处理的例子。通过两个多线程取指处理的例子来具体说明如何通过本发明提到的利用路预测技术的多线程处理器的取指方法处理多线程的取指。
例1.假设指令高速缓存为四路组相联，每路大小为4k字节，程序计数器中的最低位为第1位，用程序计数器的第1位到第12位的值访问指令高速缓存，而程序计数器的第13位以上(包括第13位)的位数的值表示标志。路预测器大小为128项，通过程序计数器(PC)的第5位到第12位的值进行访问，路预测器每一项的值可以是0、1、2、3，分别表示预测的路为第0路、第1路、第2路、第3路，所有线程共用一个路预测器。处理器中有四个线程，取指优先排序装置通过统计处理器中各线程正在执行的指令数多少决定取指的优先顺序。通过统计线程0正在执行的指令数为5，线程1正在执行的指令数为9，线程2正在执行的指令数为11，线程3正在执行的指令数为14，所以最优先取指线程是线程0，次优先取指线程是线程1。假设线程0的PC值为0x8200，线程1的PC值为0x40000。使用线程0的PC的第5位到第12位的值0x10访问公共的路预测器，假设得到的路预测值为2，即表示线程0的PC对应的指令最可能存在指令高速缓存的第2路中。使用线程0的PC的低位0x200访问指令高速缓存的2路，获得对应的标志为0x8和数据0x12345678(即指令的值)，线程0的PC对应的标志也是0x8，与指令高速缓存的标志相等，即指令高速缓存命中，将对应的指令0x12345678送到线程0的指令队列中等待译码。同时使用线程1的PC的低位0x0访问指令高速缓存的第0路、第1路、第3路，分别获得第0路对应的标志0x40和数据0x87654321(即指令的值)，第1路对应的标志0x110和数据0x97655321(即指令的值)，第3路对应的标志0x76和数据0x63659331(即指令的值)，线程1的PC对应的标志也是0x40，与指令高速缓存第0路的标志相等，即指令高速缓存命中，将对应的指令0x87654321送到线程1的指令队列中等待译码。
例2.指令高速缓存为四路组相联，每路大小为4k字节，程序计数器中的最低位为第1位，用程序计数位的第1位到第12位的值访问指令高速缓存，而程序计数器的第13位以上(包括第13位)的位数的值表示标志。路预测器大小为128项，通过程序计数器(PC)的第5位到第12位的值进行访问，路预测器每一项的值可以是0和1，0表示预测的路为第0路和第1路，1表示预测的路为第2路和第3路，每个线程各自拥有一个独立路预测器。处理器中有四个线程，取指优先排序装置通过统计处理器中各线程正在执行的指令数多少和统计处理器中各线程正在执行的转移指令数多少共同决定取指的优先顺序，即正在执行的指令数少的线程优先取指，如果两线程正在执行的指令数相等则正在执行的转移指令数少的线程优先取指。通过统计线程0正在执行的指令数为8，正在执行的转移指令数为1，线程1正在执行的指令数为8，正在执行的转移指令数为3，线程2正在执行的指令数为11，正在执行的转移指令数为2，线程3正在执行的指令数为14，正在执行的转移指令数为0，所以最优先取指线程是线程0，次优先取指线程是线程1。线程0的PC值为0x8200，线程1的PC值为0x40000。使用线程0的PC的第5位到第12位的值0x10访问线程0的独立路预测器，得到路预测值为0，即表示线程0的PC对应的指令最可能存在指令高速缓存的第0路和第1路中。使用线程0的PC的低位0x200访问指令高速缓存的第0路和第1路，分别获得第0路对应的标志为0x1和数据为0x12654378(即指令的值)，第1路对应的标志为0x31和数据为0x92624374(即指令的值)，线程0的PC对应的标志是0x8，与两路指令高速缓存的标志都不相等，即指令高速缓存不命中；同时使用线程1的PC的低位0x0访问指令高速缓存的第2路和第3路，分别获得第2路对应的标志为0x146和数据为0x52614978(即指令的值)，第3路对应的标志为0x82和数据为0x10694354(即指令的值)，线程1的PC对应的标志是0x40，与指令高速缓存的标志不相等，即指令高速缓存不命中。由于最优先取指线程在指令高速缓存中不命中，继续使用线程0的PC的低位0x200访问指令高速缓存的第2路和第3路，分别获得第2路对应的标志为0x66和数据0x21690287(即指令的值)，第3路对应的标志为0x8和数据0x21654387(即指令的值)，线程0的PC对应的标志也是0x8，与指令高速缓存第3路的标志相等，即指令高速缓存命中，将对应的指令0x21654387送到线程0的指令队列中等待译码，由于1表示预测的路为第2路和第3路，因此修改路预测装置5的0x10项的值为1。

Claims (6)

1、 一种利用路预测技术的多线程处理器的取指系统，包括程序计数器(1)、取指优先排序装置(2)、最优先取指线程的程序计数器(3)、次优先取指线程的程序计数器(4)、路预测装置(5)、指令高速缓存(6)、指令队列(7)以及选择器(8)；其特征在于，所述的程序计数器(1)连接所述的选择器(8)的输入端，所述的取指优先排序装置(2)通过统计各线程的信息对各线程取指的优先顺序进行排序，所述的取指优先排序装置(2)的输出端连接到选择器(8)的另一个输入端上，选择器(8)有两个输出端，分别连接到最优先取指线程的程序计数器(3)和次优先取指线程的程序计数器(4)的输入端，最优先取指线程的程序计数器(3)通过路预测装置(5)连接到指令高速缓存(6)上，而次优先取指线程的程序计数器(4)直接与指令高速缓存(6)连接，指令高速缓存的输出端连接有指令队列(7)；
其中，
a、利用取指优先排序装置(2)对所有线程进行排序，确定最优先取指线程和次优先取指线程；
b、使用最优先取指线程的程序计数器(3)访问指令高速缓存的路预测装置(5)，得到该线程的指令处于高速缓存(6)中哪一路或哪几路的预测值；
c、使用最优先取指线程的程序计数器(3)对指令高速缓存的步骤b所预测的路进行取指，同时用次优先取指线程的程序计数器(4)对指令高速缓存其余的路进行取指；
d、对次优先取指线程取来的指令进行标志比较，如果发生高速缓存命中，即标志相等，执行下一步，如果发生高速缓存不命中，即标志不相等，执行步骤f；
e、将次优先取指线程从高速缓存中读取的命中的指令送入次优先取指线程的指令队列等待译码；
f、对最优先取指线程取来的指令进行标志比较，如果发生高速缓存命中，即标志相等，执行下一步，如果发生高速缓存不命中，即标志不相等，执行步骤h；
g、将最优先取指线程从高速缓存中读取的命中的指令送入最优先取指线程的指令队列等待译码，执行步骤1；
h、使用最优先取指线程的程序计数器访问指令高速缓存中不属于步骤b所预测的路的其余的路；
i、对最优先取指线程新取来的指令进行标志比较，如果发生高速缓存命中，即标志相等，执行下一步，如果发生高速缓存不命中，即标志不相等，执行步骤k；
j、将最优先取指线程从高速缓存中新读取的命中的指令送入最优先取指线程的指令队列等待译码，同时修改路预测装置，记录最优先取指线程的程序计数器的路预测装置对应项的值为命中的路，执行步骤1；
k、使用最优先取指线程的程序计数器的值向低层存储系统发出访问请求，取回对应的指令送入最优先取指线程的指令队列，同时填充指令高速缓存，并修改路预测装置，记录最优先取指线程的程序计数器的路预测装置对应项的值为所填充的路；
l.处理完毕。
2、 根据权利要求1所述的利用路预测技术的多线程处理器的取指系统，其特征在于，所述的路预测装置(5)是一个由程序计数器的低位进行索引的表，每一表项表示预测对应的程序计数器的指令存在指令高速缓存(6)中的哪一路或哪几路中；每次预测错误之后，则根据指令此时所在正确的路修改路预测器对应项的值；多线程处理器中的所有线程可共用一个路预测装置(5)，或者每个线程各自拥有独立的路预测装置(5)。
3、 根据权利要求1所述的利用路预测技术的多线程处理器的取指系统，其特征在于，所述的指令高速缓存(6)是至少两路的多路组相联结构，每一路有且只有一个独立的读端口，不同的路可以读取不同地址的数据。
4、 根据权利要求1所述的利用路预测技术的多线程处理器的取指系统，其特征在于，所述的程序计数器(1)和所述的指令队列(7)的数量与取指系统中的线程的数量相关，每个线程有独立的程序计数器和指令队列。
5、 根据权利要求1所述的利用路预测技术的多线程处理器的取指系统，其特征在于，所述的选择器(8)根据取指优先排序装置(2)的排序结果，从取指系统所有线程的程序计数器(1)中选择最优先取指线程的程序计数器(3)和次优先取指线程的程序计数器(4)。
6、 根据权利要求1所述的利用路预测技术的多线程处理器的取指系统，其特征在于，所述步骤a中的对所有线程进行排序的原则为以下的一种或多种共同作用：统计处理器中各线程正在执行的指令数，指令数少的线程优先取指；或者统计处理器中各线程正在执行的转移指令数，转移指令数少的线程优先取指；或者统计处理器中各线程失效的访存指令数，失效的访存指令数少的线程优先取指；或者统计处理器中各线程正在等待译码的指令队列中的指令数，等待译码的指令数少的线程优先取指。
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