JPH04205636A - 高速アドレス変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、プロセッサを用いたシステムにおけるアドレ
ス変換装置に関するものである。

従来の技術 ページング方式による仮想記憶を用いているシステムに
おいて、論理アドレスから物理アドレスへのアドレス変
換は、主記憶中の論理アドレスと物理アドレスの対応表
（ページテーブル）を参照することにより行われるか、
アドレス変換の高速化を図るために、最近では使用され
た対応表の一部をアドレス変換参照バッファ（以降、Ｔ
ＬＢ−Ｔｒａｎｓｒａｔｉｏｎ　Ｌｏｏｋａｓｉｄｅ　
Ｂｕｆｆｅｒと略称する）と称する高速なメモリに格納
しておき、通常はこのＴＬＢを参照することによってア
ドレス変換を行なう方法か用いられている。

第４図はＴＬＢを用いる場合のアドレス変換の概略図を
示す。アドレス変換は次のようにして行われる。まず、
与えられた論理アドレス４０の論理ページ番号部４１を
もとにＴＬＢ　４３の中から対応する物理ページ番号部
４４を検索する。対応する物理ページ番号部４４がＴＬ
Ｂ　４３に存在し、かつステータス部４５か有効である
場合、物理ベーン番号部４４と論理アドレス４０のペー
ジ内オフセット部４２から物理アドレス４６か得られる
。また、対応する物理ページ番号部４４が几Ｂ　４３に
存在しない場合、もしくは存在する場合でかつステータ
ス部４５か無効である場合には主記憶中の論理アドレス
と物理アドレスの対応表（ページテーブル）を参照し、
その対応関係をＴＬＢ　４３に格納した後アト゛レス変
換を行う。このようにＴＬＢ　４３を用いることで高速
なアドレス変換が行われる。さらに、より高速なアドレ
ス変換を行うためにＴＬＢのエントリ数を増やしたり、
より高速なメモリ素子を使用するなど様々な改良か考案
されている。

しかし、マルチプロセスをサポートしているシステムで
は、プロセスか切り替わる毎に論理アドレス４０から物
理アドレス４６の対応関係か変更されるのてＴＬＢ　４
３の内容をすべて無効にする必要があり、利用してきた
アドレス情報を消去していた。

そこで、プロセスに関するアドレス情報を利用するアド
レス変換方法か考案されている。たとえば、特開昭６３
−８１５４８号公報ではＴＬＢの内容にプロセス認識番
号（ＩＤ）の情報を持たせることにより、プロセスか切
り替わっても几Ｂの内容を無効にすることなく、プロセ
ス毎のアドレス変換情報を保存するような構造にしてい
る。しかし、この場合ＴＬＢの各エンＩ・り毎にプロセ
ス認識番号（［Ｄ）を格納する記憶領域が必要であると
ともに、ＴＬＢのエントリを参照する際にプロセス認識
番号（［Ｄ）を比較する必要かあった。

発明か解決しようとする課題 従来の技術で述べたようにマルチプロセスの環境の下で
は、プロセスか切り替わる度にＴＬＢの内容を無効化す
ることはアドレス変換情報を無駄にするとともに変換に
必要な時間か増えてしまう。

また、プロセス毎のアドレス情報を利用する場合におい
ても、情報を保存するための記憶場所か必要以上に大き
くなるし、情報を読み出す時間が増えることになれば、
アドレス変換時のオーバーヘッドか逆に増加する可能性
かある。

本発明は上記問題を解決するものであり、アドレス変換
時のオーバーヘッドの少ない高速アドレス変換装置を提
供することを目的としている。

課題を解決するための手段 上記問題を解決するために、本発明の高速アドレス変換
装置は、一定の大きさのブロック群に分割されたアドレ
ス変換バッファと、各々のブロックに対応するプロセス
認識番号を格納するブロック割り当て表を有することに
より、プロセスか切り替わる毎に参照するアドレス変換
バッファのブロックを切り替えるように構成したもので
ある。

また、本発明は、上記ブロック割り当て表に、プロセス
認識番号と対応するブロックの先頭アドレスと最終アド
レスを格納することにより、各ブロックの大きさが可変
であるように構成したものである。

作用 上記構成により、プロセス毎にＴＬＢブロックを割り当
てるので、プロセスか切り替わってもアドレス情報を無
効にせずに、後にプロセスが再実行された場合にそのプ
ロセス固有のアドレス変換情報を再度利用することが可
能となり、オーバーヘッドの少ない、高速なアドレス変
換を実現できる。

　４　一 実施例 以下、本発明の一実施例を図面に基づいて説明する。

第１図は本発明の第１の実施例を示す高速アドレス変換
装置の構成図、第２図は同高速アドレス変換装置を用い
た場合のＴＬＢブロック割り当ての際のアルゴリズムで
ある。

第１図において、プロセス認識番号レジスタ１０はプロ
セッサか実行しているプロセス認識番号（ＩＤ）を格納
するためのレジスタである。ＴＬＢブロック割り当て表
１１はプロセス認識番号（］Ｄ）を格納するためのプロ
セス認識番号部１２とそのプロセスに対応するＴＬＢブ
ロックを示すＴＬＢブロック番号部１３からなっている
。アドレス変換バッファ（ＴＬＢ）２０はＴＬＢブロッ
ク番号部１３のそれぞれのＴＬＢブロックに対応する一
定の大きさのｎ個のブロック群（ＴＬＢフロック０、Ｔ
ＬＢフロックｌ、ＴＬＢブロック２、・・・、ＴＬＢブ
ロックｎ）に分割されており、各ブロック１６〜１９は
数十個〜数十個のエントリから構成されている。また各
エントりはメモリのページを示す物理ページ番号部１４
とそのエントりの有効／無効性などの状態を示すステー
タス部１５から構成されている。

次にこの高速アドレス変換装置を用いた場合のアドレス
変換方法について説明する。

まず、プロセス認識番号レジスタ１０から現在プロセッ
サか実行中のプロセス認識番号（［Ｄ）を読み出し、７
１８１０７２割り当て表１１に読み出したプロセス認識
番号（［０）が存在するかとうか調へる。

この処理は以下に挙げるように第２図に示したアルゴリ
ズムに従って行われる。

（ア）ステップ１０１てプロセス認識番号（１０）か存
在する場合、ステップ１０２て７１８１０７２割り当て
表１１からプロセス［Ｄに対応するＴＬＢブロック番号
を検索して、その番号のＴＬＢブロックを選択する。

（イ）ステップ１０１てプロセス認識番号（［Ｄ）か存
在しない場合、ステップ１０３てまずプロセスか未だ割
り当てられていない空きブロックを７１８１０７２割り
当て表１１から検索する。もし空きブロックが存在すれ
ば、ステップ１０４てその空きブロックを選択して実行
中のプロセスに割り当てて、アドレス情報を格納する。

存在しないならば最も以前に参照されたものを選択する
ーＬＲＵ　（ＬｅａｓｔＲｅｃｅｎｔｌｙ　Ｕｓｅｄ）
法や最も以前に割り当てられたもの選択するーＦＩＦＯ
（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）法、無作為
に選択する一ランダム法なとの適切なアルゴリズムを用
いることにより、ステップ１０５で既にプロセスか割り
当てられているブロックの中から一つのブロックを選択
してアドレス情報を格納する。

ステップ１０２．１０４．１０５でＴＬＢブロックを選
択した後はステップ１０６で従来から用いられている第
４図に示したような高速アドレス変換装置を用いた方法
でアドレス変換を行なう。

第３図は本発明の第２の実施例を示す高速アドレス変換
装置の構成図であり、第１図と同一番号を符したものは
同一の機能を有し、その詳細な説明は省略する。

第３図において、７１８１０７２割り当て表３０はプロ
セス認識番号（１０）を格納するためのプロセス認識番
号部１２とそのプロセスに対応する几Ｂブロックの先頭
アドレスと最終アドレスを格納して、各ブロックの大き
さを可変可能にするためのブロックアドレス部３１から
なり、この先頭アドレスと最終アドレスの格納により各
ブロックの大きさを可変できる。アドレス変換バッファ
（ＴＬＢ）　３２はブロックアドレス部３１で指定され
た範囲の領域を占めるｎ個のブロック群（ＴＬＢブロッ
ク０．ＴＬＢブロック１ＳＴＬＢブロック２、・・・、
ＴＬＢ　フロックｎ）に分割されており、各ブロック１
６〜１９は数十個〜数十個のエントリから構成され、ま
た各エントりはメモリのページを示す物理ページ番号部
１４とそのエントリの有効／無効性などの状態を示すス
テータス部１５から構成されている。

この高速アドレス変換装置を用いた場合に、第１の実施
例と異なるところは、ＴＬＢ　３２の各ブロック１６〜
１９の大きさが可変である点てあり、このためブロック
選択後でＴＬＢのエントリを検索するときには、そのブ
ロックの領域内であるかどうかを判断するためにブロッ
クアドレス部３１の先頭アトレスと最終アドレスを参照
する必要がある。

以上のように、ＴＬＢをブロック分割してプロセス毎に
割り当てることにより、プロセスか切り替わってもプロ
セスに対応したＴ１、Ｂの内容は保存されたままなので
、以前にスケジューリングされたプロセスが再実行され
た場合にはそのプロセス固有のアドレス変換情報を使用
できるために、従来の方法と比較してより高速なアドレ
ス変換を実現できることになる。

なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形か可能てあり、これ
らを本発明の範囲から排除するものではない。

発明の効果 以上のように、本発明によれば、次のような効果を期待
することができる。

ｌ）プロセスが切り替えられた際にもＴＬＢのエントリ
を無効にする必要がなく、後にプロセスか再実行された
場合にそのプロセス固有のアドレス変換情報を再利用て
きるために、高速なアドレス変換か可能となる。

２）プロセス認識番号を格納するための記憶場所か少な
くて済み、ＴＬＢのエントリを検索する際にプロセス認
識番号の比較の必要かない。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す高速アドレス変換
装置の構成図、第２図は同高速アドレス変換装置を用い
た場合の且Ｂブロック割り当ての際のアルゴリズム、第
３図は本発明の第２の実施例を示す高速アドレス変換装
置の構成図、第４図は従来、使用されている高速アドレ
ス変換装置の構成図である。 ＩＯ・・・プロセス認識番号レジスタ、Ｉｔ・・ＴＬＢ
ブロック割り当て表、１２・・・プロセス認識番号部、
１３・・・ＴＬＢ　＄ブロック番号部、１４・・・物理
ページ番号部、１５・・・ステータス部、１６・・・Ｔ
ＬＢブロック０．１７・・・ＴＬＢブロックｌ、１８・
・・ＴＬＢブロック２．１９・・・ＴＬＢブロックｎ、
２０・・・アドレス変換バッファ（ＴＬＢ）、３０・・
・ＴＬＢブロック割り当て表、３１・・・ブロックアド
レス部、３２・・・アドレス変換バッファ（ＴＬＢ）。

Claims (1)

1. 【特許請求の範囲】 １、一定の大きさのブロック群に分割されたアドレス変
   換バッファと、それぞれのブロックに対応するプロセス
   認識番号を格納するブロック割り当て表を有し、プロセ
   スが切り替わる度に参照するアドレス変換バッファのブ
   ロックを切り替え可能に構成されている高速アドレス変
   換装置。 ２、請求項１記載の高速アドレス変換装置において、ブ
   ロック割り当て表は、プロセス認識番号と対応するブロ
   ックの先頭アドレスと最終アドレスを格納し、各ブロッ
   クの大きさが可変可能に構成されている高速アドレス変
   換装置。