JPH06100987B2 - アドレス変換制御方法 - Google Patents
アドレス変換制御方法Info
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- JPH06100987B2 JPH06100987B2 JP62088455A JP8845587A JPH06100987B2 JP H06100987 B2 JPH06100987 B2 JP H06100987B2 JP 62088455 A JP62088455 A JP 62088455A JP 8845587 A JP8845587 A JP 8845587A JP H06100987 B2 JPH06100987 B2 JP H06100987B2
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- Japan
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- address
- section
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は仮想記憶方式をとる電子計算機のアドレス変換
制御方法に係り、特に以前にアドレス変換処理した内容
を蓄えておく高速メモリ（アドレス変換バッファ）の割
付け制御方法に関する。
制御方法に係り、特に以前にアドレス変換処理した内容
を蓄えておく高速メモリ（アドレス変換バッファ）の割
付け制御方法に関する。
仮想記憶方式の電子計算機では、一般にプロセッサ内に
高速メモリを用意し、以前にアドレス変換処理して得ら
れた論理アドレス−実アドレスの対を該高速メモリに登
録しておき、以後、同一論理アドレスについては当該高
速メモリより実アドレスを読み出すことにより、仮想ア
ドレスから実アドレスへのアドレス変換の高速化を図っ
ている。この高速メモリをアドレス変換バッファと称し
ている。
高速メモリを用意し、以前にアドレス変換処理して得ら
れた論理アドレス−実アドレスの対を該高速メモリに登
録しておき、以後、同一論理アドレスについては当該高
速メモリより実アドレスを読み出すことにより、仮想ア
ドレスから実アドレスへのアドレス変換の高速化を図っ
ている。この高速メモリをアドレス変換バッファと称し
ている。
電子計算機に高集積LSIが使用されるに伴い、該アドレ
ス変換バッファに使用される高速メモリも、高集積メモ
リ素子が使用され、開発を重ねる毎に、アドレス変換バ
ッファは大容量化してきている。しかし、ある一定以上
にアドレス変換バッファの容量を増しても、タスク等の
切替えが行われることによりアドレス変換バッファに登
録されている情報が新タスク用の情報に置換えられる現
象により、アドレス変換バッファの容量増加による性能
改善効果は飽和してきていると言える。
ス変換バッファに使用される高速メモリも、高集積メモ
リ素子が使用され、開発を重ねる毎に、アドレス変換バ
ッファは大容量化してきている。しかし、ある一定以上
にアドレス変換バッファの容量を増しても、タスク等の
切替えが行われることによりアドレス変換バッファに登
録されている情報が新タスク用の情報に置換えられる現
象により、アドレス変換バッファの容量増加による性能
改善効果は飽和してきていると言える。
一方、１つのマシン上に複数のOS（オペレーティングシ
ステム）を搭載してサービスを行う等、電子計算機の使
い方は益々高度になってきている。このようなサービス
も高性能化が要求されてきており、アドレス変換バッフ
ァにも種々の改良が実施されてきている。
ステム）を搭載してサービスを行う等、電子計算機の使
い方は益々高度になってきている。このようなサービス
も高性能化が要求されてきており、アドレス変換バッフ
ァにも種々の改良が実施されてきている。
１マシン上に複数OSが搭載されている場合、マシンはマ
シンリソースを単位時間に区切って各々のOSに順次割付
けて行く、すなわち、１マシンから見ると各種OSが入れ
かわり、たちかわり切り替えられて走行することにな
る。この時、アドレス変換バッファは、該状況化での高
速化の処置がほどこされていない場合、1OSでは論理ア
ドレスａは実アドレスｂにマッピングされ、他OSでは論
理アドレスａは実アドレスｃにマッピングされているこ
とになるため、論理矛盾を除去するために、OSが切替わ
る毎にアドレス変換バッファの全クリアを行う必要があ
る。従来、この状況を回避するため、アドレス変換バッ
ファの各エントリに各OSの識別子（ID）を登録し、論理
アドレスが同じであっても、IDが異なれば、該エントリ
は使用できないようにする制御を行っている。
シンリソースを単位時間に区切って各々のOSに順次割付
けて行く、すなわち、１マシンから見ると各種OSが入れ
かわり、たちかわり切り替えられて走行することにな
る。この時、アドレス変換バッファは、該状況化での高
速化の処置がほどこされていない場合、1OSでは論理ア
ドレスａは実アドレスｂにマッピングされ、他OSでは論
理アドレスａは実アドレスｃにマッピングされているこ
とになるため、論理矛盾を除去するために、OSが切替わ
る毎にアドレス変換バッファの全クリアを行う必要があ
る。従来、この状況を回避するため、アドレス変換バッ
ファの各エントリに各OSの識別子（ID）を登録し、論理
アドレスが同じであっても、IDが異なれば、該エントリ
は使用できないようにする制御を行っている。
上記制御方法をとった場合も、例えばOS1走行時、アド
レス変換バッファに登録された論理アドレス−実アドレ
スの対は（現在の中大型機の分野では同一の“アドレス
変換バッファ索引アドレス”は２エントリ分登録可能な
構成をとっている）OSが切替ってOS2走行時、同一の
“アドレス変換バッファ索引アドレス”が２個以上検出
されてアドレス変換バッファに登録されると、前走行OS
であるOS1のアドレス変換情報はアドレス変換バッファ
上で新しいOSの情報と置き換えられ、該情報は該バッフ
ァ上から消去される。
レス変換バッファに登録された論理アドレス−実アドレ
スの対は（現在の中大型機の分野では同一の“アドレス
変換バッファ索引アドレス”は２エントリ分登録可能な
構成をとっている）OSが切替ってOS2走行時、同一の
“アドレス変換バッファ索引アドレス”が２個以上検出
されてアドレス変換バッファに登録されると、前走行OS
であるOS1のアドレス変換情報はアドレス変換バッファ
上で新しいOSの情報と置き換えられ、該情報は該バッフ
ァ上から消去される。
また、複数OSを用いてサービスを行う場合、例えば1OS
のみ高性能で処理する、又は複数OS各々に性能上の優先
制御を行うことの要求がある。この場合、上記従来の制
御方法では、例えばOS1が優先OSであった場合、OS2に切
替えると、OS1のアドレス変換情報はアドレス変換バッ
ファから追い出され、次にOS1に再度ディスパッチされ
た時には有効なアドレス変換情報は該バッファ上に無
く、再度、新たな登録の手続き（セグメントテーブル、
ページテーブルの索引）を行う必要があり、性能オーバ
ーヘッドが大となる。すなわち、優先OSのアドレス変換
情報は他OSに切替えても、再度優先OSにディスパッチさ
れた時、該バッファ上に以前の情報が残っていることが
望ましい。
のみ高性能で処理する、又は複数OS各々に性能上の優先
制御を行うことの要求がある。この場合、上記従来の制
御方法では、例えばOS1が優先OSであった場合、OS2に切
替えると、OS1のアドレス変換情報はアドレス変換バッ
ファから追い出され、次にOS1に再度ディスパッチされ
た時には有効なアドレス変換情報は該バッファ上に無
く、再度、新たな登録の手続き（セグメントテーブル、
ページテーブルの索引）を行う必要があり、性能オーバ
ーヘッドが大となる。すなわち、優先OSのアドレス変換
情報は他OSに切替えても、再度優先OSにディスパッチさ
れた時、該バッファ上に以前の情報が残っていることが
望ましい。
本発明の目的は、上記の状況に鑑み、複数のプログラム
モジュール又はOS等が走行する場合、アドレス変換バッ
ファへの割付けに優先度を持たせ、特定のOS等のアドレ
ス変換情報は、マシンが他OS等に切替えられ、再度該特
定のOS等にディスパッチされた時、アドレス変換バッフ
ァ上に残るようにして、柔軟性のあるアドレス変換制御
方法を提供することにある。
モジュール又はOS等が走行する場合、アドレス変換バッ
ファへの割付けに優先度を持たせ、特定のOS等のアドレ
ス変換情報は、マシンが他OS等に切替えられ、再度該特
定のOS等にディスパッチされた時、アドレス変換バッフ
ァ上に残るようにして、柔軟性のあるアドレス変換制御
方法を提供することにある。
本発明は、アドレス変換バッファを複数の領域（セクシ
ョン）に分割して使用するモードと分割しないで使用す
るモードに任意に切り替えることを可能にすると共に、
複数の領域に分割して使用するモードでは、該アドレス
変換バッファ中の少なくとも一つの領域は特定のタスク
（プログラムモジュール）又は特定のOSのアドレス変換
情報を格納するのに優先的に割当て、他の領域は複数の
タスク又は複数のOSのアドレス変換情報を格納するのに
共用する。
ョン）に分割して使用するモードと分割しないで使用す
るモードに任意に切り替えることを可能にすると共に、
複数の領域に分割して使用するモードでは、該アドレス
変換バッファ中の少なくとも一つの領域は特定のタスク
（プログラムモジュール）又は特定のOSのアドレス変換
情報を格納するのに優先的に割当て、他の領域は複数の
タスク又は複数のOSのアドレス変換情報を格納するのに
共用する。
複数のプログラムモジュール又はOSが走行する場合、分
割モードとする。アドレス変換バッファへの書込み、読
出しは、現在走行中のプログラムモジュール又はOSのセ
クション番号を保持しておいて、当該セクションにのみ
アクセスし、他のセクションへの擾乱を与えないように
する。これにより、他のプログラムモジュール又はOSに
切替わり、再度、特定のプログラムモジュール又はOSに
ディスパッチされた時、そのアドレス変換情報はアドレ
ス変換バッファ上に残っていることゝなる。なお、一つ
のプログラムモジュール又はOSしか走行せず、アドレス
変換バッファの全セクションを当該プログラムモジュー
ル又はOSで使用した方が有効な場合には、非分割モード
に切替える。
割モードとする。アドレス変換バッファへの書込み、読
出しは、現在走行中のプログラムモジュール又はOSのセ
クション番号を保持しておいて、当該セクションにのみ
アクセスし、他のセクションへの擾乱を与えないように
する。これにより、他のプログラムモジュール又はOSに
切替わり、再度、特定のプログラムモジュール又はOSに
ディスパッチされた時、そのアドレス変換情報はアドレ
ス変換バッファ上に残っていることゝなる。なお、一つ
のプログラムモジュール又はOSしか走行せず、アドレス
変換バッファの全セクションを当該プログラムモジュー
ル又はOSで使用した方が有効な場合には、非分割モード
に切替える。
以下、本発明の一実施例について図面により説明する。
第１図は本発明の一実施例の構成図を示したものであ
る。第１図において、アドレス変換バッファ３は物理的
に複数のセクション＃０〜＃ｎに分割され、各セクショ
ンは複数のエントリからなり、各々アドレス変換情報を
格納している。このアドレス変換バッファ３の各セクシ
ョン＃０〜＃ｎの割付けに優先度を持たせ、あるプログ
ラムモジュール又はOSは一つのセクションにのみ登録し
て、処理が他のプログラムモジュール又はOSに切替って
も、該セクションは他のプログラムモジュール又はOSに
よる悪影響を受けないか、又はその影響を最小限にとゞ
めるようにする。該アドレス変換バッファ３の各セクシ
ョン＃０〜＃ｎとプログラムモジュール又はOSとの対応
関係は、セクション割当テーブル５が保持している。
る。第１図において、アドレス変換バッファ３は物理的
に複数のセクション＃０〜＃ｎに分割され、各セクショ
ンは複数のエントリからなり、各々アドレス変換情報を
格納している。このアドレス変換バッファ３の各セクシ
ョン＃０〜＃ｎの割付けに優先度を持たせ、あるプログ
ラムモジュール又はOSは一つのセクションにのみ登録し
て、処理が他のプログラムモジュール又はOSに切替って
も、該セクションは他のプログラムモジュール又はOSに
よる悪影響を受けないか、又はその影響を最小限にとゞ
めるようにする。該アドレス変換バッファ３の各セクシ
ョン＃０〜＃ｎとプログラムモジュール又はOSとの対応
関係は、セクション割当テーブル５が保持している。
まず、プロセッサを動作させる前に、プロセッサの外部
から（例えばサービスプロセッサ等から）セクション割
当テーブル５が初期化される。この初期化では初期値を
決めるだけであり、必要な時に、セクション割当テーブ
ル５の内容を、例えばサービスプロセッサ又は特定命令
で線401、更新回路４を介して書き換える。このセクシ
ョン割当テーブル５は第２図（ａ）に示す構成であり、
また、セクション割当テーブル５の内容は例えば第２図
（ｂ）で示したように設定される。第２図（ｂ）では、
セクション０をID番号１のプログラムモジュール又はOS
に最優先に割付け、セクション１はID番号２と５で共有
し、セクション２はID番号3,6,8で共有し、さらにセク
ション３はID番号4,7,9〜Ｆで共有することを示してい
る。
から（例えばサービスプロセッサ等から）セクション割
当テーブル５が初期化される。この初期化では初期値を
決めるだけであり、必要な時に、セクション割当テーブ
ル５の内容を、例えばサービスプロセッサ又は特定命令
で線401、更新回路４を介して書き換える。このセクシ
ョン割当テーブル５は第２図（ａ）に示す構成であり、
また、セクション割当テーブル５の内容は例えば第２図
（ｂ）で示したように設定される。第２図（ｂ）では、
セクション０をID番号１のプログラムモジュール又はOS
に最優先に割付け、セクション１はID番号２と５で共有
し、セクション２はID番号3,6,8で共有し、さらにセク
ション３はID番号4,7,9〜Ｆで共有することを示してい
る。
あるプログラムモジュール走行時、走行前に当該プログ
ラムモジュール、又はあるOS走行時はOSの識別子（ID）
が、命令でIDレジスタ２にロードされる。IDレジスタ２
の内容はデコーダ51（第２図）でデコードされ、セクシ
ョン割当テーブル５の当該IDに該当するエントリから、
あらかじめ格納されていたセクション番号が読み出さ
れ、その結果（カーレントセクション番号）がセクショ
ン番号保持レジスタ６に保持される。次命令からは、当
該IDに相当する命令のみが走行する。次命令の示す論理
アドレスは論理アドレスレジスタ１に設定される。セク
ション番号保持レジスタ６の内容と論理アドレスレジス
タ１の内容からセクション索引回路７によりアドレス変
換バッファ３上の決められたセクション番号内のエント
リが索引される。
ラムモジュール、又はあるOS走行時はOSの識別子（ID）
が、命令でIDレジスタ２にロードされる。IDレジスタ２
の内容はデコーダ51（第２図）でデコードされ、セクシ
ョン割当テーブル５の当該IDに該当するエントリから、
あらかじめ格納されていたセクション番号が読み出さ
れ、その結果（カーレントセクション番号）がセクショ
ン番号保持レジスタ６に保持される。次命令からは、当
該IDに相当する命令のみが走行する。次命令の示す論理
アドレスは論理アドレスレジスタ１に設定される。セク
ション番号保持レジスタ６の内容と論理アドレスレジス
タ１の内容からセクション索引回路７によりアドレス変
換バッファ３上の決められたセクション番号内のエント
リが索引される。
第３図にセクション索引回路７の詳細を示す。第３図で
は、アドレス変換バッファ３を複数セクションに区切っ
て使用するモード（モードＡ）と区切らずに使用するモ
ード（）との切替えが容易に行えることを目指した回
路例を示している。モードＡの場合は、AND回路711,71
2,713等とOR回路721,722,723等とを介して、第１図のセ
クション番号保持レジスタ６の内容が線601、デコーダ6
1を介してデコードされた当該セクション番号のみが有
効になる。例えばレジスタ６でセクション番号＃０が指
定された場合、OR回路721の出力のみが“1"（722,723の
出力は“0"）となり、AND回路731,741,751を介して、論
理アドレスレジスタ１のページ番号の下位14のデコーダ
17でのデコード結果により、セクション＃０内の当該エ
ントリ番号が指定されて、読み出される。一方、モード
の場合は、レジスタ６の内容のかわりに、論理アドレ
スレジスタ１のセグメント番号の下位12がデコーダ16で
デコードされ、AND回路701,702,703、OR回路721,722,72
3を介して、アドレス変換バッファ２のセクション指定
が行われる。論理アドレスレジスタ１のページ番号の下
位でセクション内のエントリ番号が指定されることは、
モードＡの場合と同様である。このモードは、全セク
ションを同一IDで使用した方が効果が大きいケースに使
われる。
は、アドレス変換バッファ３を複数セクションに区切っ
て使用するモード（モードＡ）と区切らずに使用するモ
ード（）との切替えが容易に行えることを目指した回
路例を示している。モードＡの場合は、AND回路711,71
2,713等とOR回路721,722,723等とを介して、第１図のセ
クション番号保持レジスタ６の内容が線601、デコーダ6
1を介してデコードされた当該セクション番号のみが有
効になる。例えばレジスタ６でセクション番号＃０が指
定された場合、OR回路721の出力のみが“1"（722,723の
出力は“0"）となり、AND回路731,741,751を介して、論
理アドレスレジスタ１のページ番号の下位14のデコーダ
17でのデコード結果により、セクション＃０内の当該エ
ントリ番号が指定されて、読み出される。一方、モード
の場合は、レジスタ６の内容のかわりに、論理アドレ
スレジスタ１のセグメント番号の下位12がデコーダ16で
デコードされ、AND回路701,702,703、OR回路721,722,72
3を介して、アドレス変換バッファ２のセクション指定
が行われる。論理アドレスレジスタ１のページ番号の下
位でセクション内のエントリ番号が指定されることは、
モードＡの場合と同様である。このモードは、全セク
ションを同一IDで使用した方が効果が大きいケースに使
われる。
アドレス変換バッファ３から読み出されたデータは、ア
ドレス変換データレジスタ30に保持され、そのID31、論
理アドレスのKEY部32はキー比較回路８により、該当す
る論理アドレスか否かの比較が行われる。キー比較回路
８で一致が検出されると、一致信号がセレクタ９に送ら
れて、アドレス変換データレジスタ30の実ページ番号33
が選択され、実ページレジスタ10に設定される。レジス
タ30の保護ビット等34についても同様である。
ドレス変換データレジスタ30に保持され、そのID31、論
理アドレスのKEY部32はキー比較回路８により、該当す
る論理アドレスか否かの比較が行われる。キー比較回路
８で一致が検出されると、一致信号がセレクタ９に送ら
れて、アドレス変換データレジスタ30の実ページ番号33
が選択され、実ページレジスタ10に設定される。レジス
タ30の保護ビット等34についても同様である。
第４図はキー比較回路８の詳細である。第４図でも、モ
ードＡ、モードどちらでも動作するための回路構成を
示している。アドレス変換データレジスタ30のID31はID
レジスタ２のカレントIDの内容と比較器801で比較さ
れ、一致していれば、ゲート回路811の出力は、“1"と
なる。また、レジスタ30の論理アドレスのKEY部32の内
の323は論理アドレスレジスタ１のページ番号の上位13
と比較器804で比較され、一致していればゲート回路814
の出力は“1"となる。レジスタ30の論理アドレスのKEY
部32の内の321,322は論理アドレスレジスタ１のセグメ
ント番号11,12と各々比較器802,803で比較され、ゲート
回路812,813に結果が出力される。モードＡの場合はア
ドレス変換バッファ３にセグメント番号全ビットが格納
され、有効である。そのため、比較器803の出力は有効
として処理される。モードの場合はセグメント番号下
位部はセクション指定に振り分けられるので、アドレス
変換バッファ３内の322の内容は無効となる。回路82、A
ND回路813、OR回路823は、これらの制御を行うものであ
る。AND回路811,812,814及びOR回路823の出力は全て回
路85でANDされ、ID及び論理アドレスのKEY部が一致して
いれば、該当する論理アドレスとして、一致信号がAND
回路85から第１図のセレクタ９に送られ、実ページ番号
33が出力される。
ードＡ、モードどちらでも動作するための回路構成を
示している。アドレス変換データレジスタ30のID31はID
レジスタ２のカレントIDの内容と比較器801で比較さ
れ、一致していれば、ゲート回路811の出力は、“1"と
なる。また、レジスタ30の論理アドレスのKEY部32の内
の323は論理アドレスレジスタ１のページ番号の上位13
と比較器804で比較され、一致していればゲート回路814
の出力は“1"となる。レジスタ30の論理アドレスのKEY
部32の内の321,322は論理アドレスレジスタ１のセグメ
ント番号11,12と各々比較器802,803で比較され、ゲート
回路812,813に結果が出力される。モードＡの場合はア
ドレス変換バッファ３にセグメント番号全ビットが格納
され、有効である。そのため、比較器803の出力は有効
として処理される。モードの場合はセグメント番号下
位部はセクション指定に振り分けられるので、アドレス
変換バッファ３内の322の内容は無効となる。回路82、A
ND回路813、OR回路823は、これらの制御を行うものであ
る。AND回路811,812,814及びOR回路823の出力は全て回
路85でANDされ、ID及び論理アドレスのKEY部が一致して
いれば、該当する論理アドレスとして、一致信号がAND
回路85から第１図のセレクタ９に送られ、実ページ番号
33が出力される。
以上の実施例で示した方式は、モードＡ、モードとし
て現在考えられる使い方としては、モードＡとは１マシ
ン上で複数OSを走行させる仮想計算機（VM）モード、モ
ードとは１マシン1OSで走行するBareマシンモードが
あり、アドレス変換バッファを複数セクションに分割す
る方法はVMモードで効果がある。但し、こゝで示した方
式はVMモード時のみに効果があるわけでなく、1OS走行
時でも特定プログラムモジュール（タスク）を優先させ
る場合に有効である。
て現在考えられる使い方としては、モードＡとは１マシ
ン上で複数OSを走行させる仮想計算機（VM）モード、モ
ードとは１マシン1OSで走行するBareマシンモードが
あり、アドレス変換バッファを複数セクションに分割す
る方法はVMモードで効果がある。但し、こゝで示した方
式はVMモード時のみに効果があるわけでなく、1OS走行
時でも特定プログラムモジュール（タスク）を優先させ
る場合に有効である。
第５図及び第６図はアドレス変換バッファのセクション
割付けの例を示したもので、第５図はセクション数が２
の場合、第６図はセクション数が４の場合である。１セ
クションに1ID（１つのプログラムモジュール又はOS）
のみ割当てられた場合が一番優先度が高く、複数IDが割
付けられた場合、優先度が低い。また、IDの数が固定の
場合は、例えば第６図（３）が有利で、可変の場合は第
６図（２）が有利であり、この優先順を変更できること
は意味がある。
割付けの例を示したもので、第５図はセクション数が２
の場合、第６図はセクション数が４の場合である。１セ
クションに1ID（１つのプログラムモジュール又はOS）
のみ割当てられた場合が一番優先度が高く、複数IDが割
付けられた場合、優先度が低い。また、IDの数が固定の
場合は、例えば第６図（３）が有利で、可変の場合は第
６図（２）が有利であり、この優先順を変更できること
は意味がある。
第７図は、アドレス変換バッファのエントリ数の増加に
対する命令実行時間への寄与率に関する例を示したもの
である。ある一定以上多くても寄与率が低いことを第７
図（２）が示している。第３図（３）は次のことを示し
ている。混在して使う場合は、例えばOSa，OSbで同様な
論理アドレスを使うことが多いことから、OSaからOSbに
ディスパッチされ再びOSaにもどった時には、ほとんど
アドレス変換バッファ上には有効な情報は残っていず、
性能低下をまねく。分割して使用すれば、他OSに切替っ
ても自OS用情報は残るので、擾乱がなく、性能改善効果
は大きい。
対する命令実行時間への寄与率に関する例を示したもの
である。ある一定以上多くても寄与率が低いことを第７
図（２）が示している。第３図（３）は次のことを示し
ている。混在して使う場合は、例えばOSa，OSbで同様な
論理アドレスを使うことが多いことから、OSaからOSbに
ディスパッチされ再びOSaにもどった時には、ほとんど
アドレス変換バッファ上には有効な情報は残っていず、
性能低下をまねく。分割して使用すれば、他OSに切替っ
ても自OS用情報は残るので、擾乱がなく、性能改善効果
は大きい。
以上説明したように、本発明によれば、アドレス変換バ
ッファを複数のセクションに分割して、その割付けに優
先度を持たせることにより、複数プログラムモジュール
又は複数OSを走行させる場合、プログラムモジュール又
はOSが切替ってもその悪影響を最小限にとゞめることが
でき、また、一つのプログラムモジュール又はOSしか走
行しない場合には、当該プログラムモジュール又はOSで
全セクションを使用することができ、柔軟性のあるアド
レス変換バッファ制御が可能になる。
ッファを複数のセクションに分割して、その割付けに優
先度を持たせることにより、複数プログラムモジュール
又は複数OSを走行させる場合、プログラムモジュール又
はOSが切替ってもその悪影響を最小限にとゞめることが
でき、また、一つのプログラムモジュール又はOSしか走
行しない場合には、当該プログラムモジュール又はOSで
全セクションを使用することができ、柔軟性のあるアド
レス変換バッファ制御が可能になる。
第１図は本発明の一実施例の構成図、第２図は第１図の
セクション割当テーブルの詳細図、第３図は第１図のセ
クション索引回路の詳細図、第４図は第１図のキー比較
回路の詳細図、第５図及び第６図はアドレス変換バッフ
ァのセクション割付けの一例を示す図、第７図は本発明
の効果を説明する図である。 １……論理アドレスレジスタ、２……IDレジスタ、３…
…アドレス変換バッファ、30……アドレス変換データレ
ジスタ、４……更新回路、５……セクション割当テーブ
ル、６……セクション番号保持レジスタ、７……セクシ
ョン索引回路、８……キー比較回路、９……セレクタ、
10……実アドレスレジスタ。
セクション割当テーブルの詳細図、第３図は第１図のセ
クション索引回路の詳細図、第４図は第１図のキー比較
回路の詳細図、第５図及び第６図はアドレス変換バッフ
ァのセクション割付けの一例を示す図、第７図は本発明
の効果を説明する図である。 １……論理アドレスレジスタ、２……IDレジスタ、３…
…アドレス変換バッファ、30……アドレス変換データレ
ジスタ、４……更新回路、５……セクション割当テーブ
ル、６……セクション番号保持レジスタ、７……セクシ
ョン索引回路、８……キー比較回路、９……セレクタ、
10……実アドレスレジスタ。
Claims (1)
- 【請求項１】仮想記憶方式をとり、以前にアドレス変換
処理して得られたアドレス変換情報を蓄えておく高速メ
モリ（以下、アドレス変換バッファと称す）を具備して
なる電子計算機におけるアドレス変換制御方法であっ
て、 前記アドレス変換バッファを複数の領域に分割して使用
するモードと分割しないで使用するモードに任意に切り
替えると共に、 前記アドレス変換バッファを複数の領域に分割して使用
するモードでは、該アドレス変換バッファ中の少なくと
も一つの領域は特定のタスク又は特定のOSのアドレス変
換情報を格納するのに優先的に割当て、他の領域は複数
のタスク又は複数のOSのアドレス変換情報を格納するの
に共用する、 ことを特徴とするアドレス変換制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088455A JPH06100987B2 (ja) | 1987-04-10 | 1987-04-10 | アドレス変換制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088455A JPH06100987B2 (ja) | 1987-04-10 | 1987-04-10 | アドレス変換制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63254544A JPS63254544A (ja) | 1988-10-21 |
| JPH06100987B2 true JPH06100987B2 (ja) | 1994-12-12 |
Family
ID=13943271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088455A Expired - Fee Related JPH06100987B2 (ja) | 1987-04-10 | 1987-04-10 | アドレス変換制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06100987B2 (ja) |
Families Citing this family (7)
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Family Cites Families (2)
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| JPS5687283A (en) * | 1979-12-18 | 1981-07-15 | Fujitsu Ltd | Control system of conversion index buffer |
-
1987
- 1987-04-10 JP JP62088455A patent/JPH06100987B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63254544A (ja) | 1988-10-21 |
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