JPS62202247A - キヤツシユメモリ内容一致処理方式 - Google Patents

キヤツシユメモリ内容一致処理方式

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JPS62202247A
JPS62202247A JP61280111A JP28011186A JPS62202247A JP S62202247 A JPS62202247 A JP S62202247A JP 61280111 A JP61280111 A JP 61280111A JP 28011186 A JP28011186 A JP 28011186A JP S62202247 A JPS62202247 A JP S62202247A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュメモリ内容一致処理方式に関し、％
にアドレス変換を行い、ページテーブルワードを更新し
、キャッシュメモリには格納せず主記憶にのみ格納する
際の自装置のキャッジ−メモリに対するキャッシュメモ
リ自答一致処理システムに関する。
〔従来の技術〕
主記憶へのアクセス回数を減少し処理速就を向上せしめ
るため、主記憶の一部のデータを格納する尚速なキャッ
シュメモリを使用することり、よく知られている。この
キャッシュメモリの詳細についてはＸ　［キャッシュメ
モリズＪ　（ＣＡＣＨＥＭＥＭＯＲＩＥＳ）、コンピュ
ーティングザーベイス（Ｃｏｍｐｕｔｉｎｇ　Ｓｕ？ｖ
ｅｙｓ）、第１４巻、第３号。
１９８２年９月」　（以下文献）の第４７４負から第４
７９頁を参照できる。
このキャッシュメモリは主記憶の代用として使用される
ため、このキャッシュメモリの内容は主記憶の対応する
内容と同一でなければならない。
このため、主記憶に格納されているデータが更新されれ
ば、キャッシュメモリの内容と主記憶の対応内容との一
致が図られている。ｎｔＪ記キャッシュメモリのアドレ
スアレイのコピーであるフラッシュアドレスアレイもそ
のキャッシュメモリの登録、無効化を処理し一致が図ら
れている。仮想記憶方式が採用され動的アドレス変換機
構（以下ＴＬＢ）を有するマルチプロセッサシステムに
おいては、このＴＬＢでミスしたときに主記憶上のある
バンクに存在するページテーブルワード（変換を要求さ
れている仮想アドレスに対する実メモリアドレスとペー
ジテーブルワードの使用状態等を示す１つ以上の制御ビ
ットとから構成されている。以下ＰＴＷと称す。）を読
み出してアドレス変換が行なわれる。これをアドレス変
換という。この場合、ＰＴＷに含まれる制御ビットが更
新される。これはオペレーティングシステムがこの制御
ビットによりそのＩ”Ｉ’Ｗの最新の使用状態等を把抛
しページング管理に供するためである。該ＴＬＢに関し
ては、前記文献の第５１８頁２・〒１６に開示されてお
り、アドレス変換については第５２０頁２フ１７に開示
されている。
この１）ＴＷは上述のように耽出し動作母に更新される
ので、これを再び主記憶に誉戻す必炊がある。このよう
なアドレス変換途上ｒＣ２いては主記憶の当該ＰＴＷの
存在するバンクに対し他のプロセッサのアクセスは許さ
れていない。この主記憶に前記ＰＴＷを格納する際、主
記憶の内容とキャッシュメモリの対応内容との一致をと
る必要があり、このためこのキャッシュメモリにｐＰＴ
Ｗ＠格納する前にバッファユニットに入れておく必要が
ある。前記キャッジ−メモリへの格納にはこのバックア
ユニットの出力が使用さルる。このバッファユニットは
、アドレス用（アドレスアレイ）とテーブルとの２つの
バッファで構成されＣおシ、アドレスはＴＬＢにより即
座に求められる。しかし、データは演算ユニットからく
るため、アドレスより後に求められることが多い。また
、格納の順序性は守らねばならないという理由から、ア
ドレスおよびデータ双方ともにそろわないとキャッシュ
メモリに掃き出されない。これらの理由により、このス
トアバッファにＰＴＷを格納するとストアバッファから
掃き出されるまでに相当の時間がかかることが考えられ
る。…」記Ｐ１’Ｗの格納終了まではｇｐＴｗの存在す
るバンクに対し他のプロセッサのアクセスは許されない
ことから、この規間が延びれば延びる程性能は低下する
。
この性能低下の防止のために従来の装置では、更仙さｔ
たＰＴＷを格納する際にキャッシュメモリを介して格納
することなく主記憶に直接路網し、６一 他プロセツサの主記憶へのアクセス禁止時間を短縮せし
めている。
この場合主８ピ憶への格納には、複数の中央処理装置と
主記憶との間に存在するシステム制御部を介してアクセ
スする。主記憶とキャッジ−メモリとの内容の不一致を
解消するために、このシステム制御部は１つの中央処理
装置が行った格納に対し、格納を行った１つの中央処理
装置以外の他の中央処理装置に対してのみ一致処理を行
うように命令する。したがってＰＴＷ格納が行なわれて
も、ＰＴＷ格納を行った１つの中央処理装置に対しては
一致処理要求が与えられないため、一致処理は行なえな
い。この結果そのＰＴＷに関しては、キャッシュの内容
と主記憶の内容とは一致していない。キャッシュ一致処
理の必要性に関しては前記文献の第５０１頁以降の１２
１キヤツシユコンシスチンシー　（Ｃａｃｈｅ　Ｃｏｎ
５　ｉ　５ｔｅｎａｙ）Ｊに開示され、キャッシュ一致
処理の実現法の例については、同文献の第５０５頁以降
の「２Ｉブロードキヤストライツ（Ｂｒｏａｄｃａｓｔ
　Ｗｒｉｔｅｓ）Ｊ　　に開示されている。
〔発明が解決しようとする問題点３ 以上のように従来の装置においてはＰＴＷの格納時には
アドレス変換を行った中央処理装置についてキャラシー
一致処理が行なわれていなかった。
このため、上述した従来の装置ではＰＴＷ、２ストアす
る時には、主記憶の内容とキャッシュメモリの内容との
不一致が生ずる。したがって、ソフトウェアがページを
誓きかえるために９１’Ｗを単に参照する時でもキャッ
シュメモリを使用できずに、アクセスタイムの長い主記
憶全使用しなければならす、性能が低下するという欠点
がある。
〔問題点を解決するための手段〕
本発明の方式は、少なくとも１つの主記憶と、キャッシ
ュメモリを有する複数個のプロセッサを備えたキャラシ
ネメモリ内容一致処理システムにおいて、 前記複数個のプロセッサのそれぞれは、他のプロセッサ
から前記主記憶への格納により自プロセッサの前８ピキ
ヤツシユメモリ内の対応ブロックのデータを無効にする
ため索引するアドレスアレイの写しを保持するフラッシ
ュアドレスアレイ手段と、 アドレス変換後ページテーブルワードを更新し更新され
たページテーブルワードを前記キャッシュメモリには格
納せずに前記主記憶のみに格納するアドレス変換手段と
、 このアドレス変換手段が前記更新されたページテーブル
ワードを前記主記憶に格納するときに、ページテーブル
ワードの格納を報知するページテーブルワード格納報知
信号を発止する信号発注手段と、 自ブロセッザからの前ｎ己ベージテーフ゛ルワード格納
報知ｌｉ号と前記ページテーブルワードの実メモリアド
レスとの供給に応答して、自プロセッサのキャッシュメ
モリ内の対応ブロックのデータ全無効にするため索引さ
れ該対応ブロックのデータを無効にするフラッジ具アド
レスアレイ無効化手段を含む。
〔実施例〕
第１図を参照すると、本発明の一実施例は、プロセッサ
部１００と、これらのプロセッサ部間を制御するシステ
ム制御部１０６と、プロセッサ部１００により共通に使
用される主記憶１０７とから構成されている。プロセッ
サ部１００には、仮想アドレスから笑メモリアドレスに
変換するアドレス変換部１０２と、主記憶へのアクセス
制御を行なう主記憶アクセス制御部１０４と、キャッジ
−メモリを制御するキャッシュ制御部１０３と、キャッ
シュメモリのアドレスアレイのコピーであるフラッシュ
アドレス記憶を含むフラッシュアドレスアレイ１０５と
を含んでいる。
第１図および第５図全参照すると、リクエスタ（図示せ
ず）からの仮想アドレス５００およびメモリリクエスト
５０１に応答して、キャッシュ制御部１０３がＴＬＢ　
（Ｔｒａｎｓｊａｔｉｏｎ　ＬｏｏｋａｓｊｄｅＢｕｆ
ｆｅｒ）　　ｆ索引し、リクエスタからの仮想アドレス
に対応する実アドレスを発見できないとき、アドレス変
換部起動色＋１１１１によりアドレス変換部１０２は起
動される。すなわち、リクエスタからの仮想アドレス５
００は仮想アドレスレジスタ５１２に格納される。この
レジスタ５１２に格納された仮想アドレスの−５５１２
はＴ　Ｌ　Ｂをアクセスする。このアクセスに応答し−
（ＴＬＢ−キ一部５２４からキーが出力され、前記レジ
スタ５１２の仮想アドレスの他部と比軟器５２７で比較
される。
一方、リクエスタからのリクエスト信号５０１は、フリ
ップフロッグ５１３に格納されたあと、１２４１９７４
回路５２２に与えられる。このブライオリティ回路５２
２の出力はセレクタ５２３に与えられ、レジスタ５１２
の仮想アドレスの残部を選択するよう指示する。この指
示に応答してセレクタ５２３から選択された仮想アドレ
スの残部はアドレスアレイ５２６に与えられる。この仮
想アドレスの残部に応答してアドレスアレイ５２６から
データが出力される。このデータとＴＬＢデーデー５２
５からのデータが比較器５２８で比較される。この比較
結果の一致色号と前ｔｌＵ２比較回路５２７からの比較
信号の論理積がゲート５３２でとられる。リクエスタか
ら与えられる仮想アドレスが’ｌ”　Ｌ　Ｂにあるとき
に扛、ゲート５３９の出力はレジスタ５３９を介してプ
ライオリティ［６１路５５１に与えられる。このデータ
に応答してブライオリティ回路５５１はセレクタ５５２
に、データアレイ５４８からのデータをセレクトするよ
う指示する。この指示に応答してデータアレイ５４８か
らのデータがセレクタ５５２を介してレジスタ５５４に
格納され、リプライデータ１１３としてリクエスタに戻
される。
もし、ＴＬＢキ一部５２４にリクエスタから与えられた
仮想アドレスが格納されていないときには、比較回路５
２７はアドレス変換部起動信号１１１をアドレス変換部
１０２に与える。
第１図および第４図を参照すると、アドレス変換部１０
２は起動信号１１１に応答してシーケンス回路ヶ動作さ
せ、メモリ内のページテーブルの参照を行ない、ページ
テーブルワード（ＰＴＷ）を取り出し、ＰＴＷ内の実メ
モリアドレス紮午成する。すなわち、アドレス変換部１
０２は起動信号１１１に応答して、シーケンス回路のフ
リップフロッグ４０９がセットされる。同時に、キャッ
シュ制御部１０３からの仮想アドレス１１４がレジスタ
４０５を介して演算回路４０８に与えられ、実メモリア
ドレスが生成され、レジスタ４１６に格納される。フリ
ップフロッグ４０９の出力は、フリップフロップ４１９
をセットし、そのフリップフロップ４１９の出力がリー
ドリクエスト信号１４２としてキャッシュ制御部１０３
に送られる。
これとともに、フリップフロップ４０９の出力はオア回
路４２６を介してレジスタ４１６に与えられ、レジスタ
４１６から実メモリアドレス１１０を出力しキャッシュ
制御部１０３に送られる。このリードリクエスト１４２
および実メモリアドレス１１０に応答して、キャッシュ
制御部１０３はキャッシュメモリまたは主記憶１０７か
らデータを読み出しりプライデータ１１３としてアドレ
ス変換部１０２のレジスタ４０１にセットする。このリ
プライデータ１１３とともにリプライ１１２もアドレス
変換部１０２に送られ、フリップフロ＝１３− ラグ４０３ｔセツトするとともに、アンドゲート４１０
を介してフリップフロップ４０９をリセットする。この
リセットとともにフリップフロップ４１１がセットされ
る。このセットに応答して、レジスタ４０１からのりプ
ライデータとレジスタ４０５からの内容との演算回ｗ！
１４０８での演算結果、すなわち、ＰＴＷアドレスをレ
ジスタ４１６にセットするためのセット指示信号が、フ
リップフロッグ４１１からオアグー）４２１介してレジ
スタ４１６に与えられる。フリップフロップ４１１の出
力はフリップフロップ４１４をセットし、この出力をＰ
ＴＷリード信号１４４として、レジスタ４１６からのＰ
ＴＷアドレス１１０とともにキャッシュ制御部１０３を
介して主記憶アクセス制御部１０４にブロックアドレス
１１８およびリードリクエスト１１６として与えられ、
システム制御部１０６に与えられる。システム制御部１
０６はこのプロセッサ１００および他のプロセッサ部１
０１からのＰＴＷアドレスおよびリードリクエストの排
他制御を行ない、主記憶１０７に＝１４− これらＰＴＷアドレスおよびリードリクエストを与える
。これらＰＴＷアドレスおよびリードリクエストに応答
して、主記憶から読み出されたＰ　１’Ｗはシステム制
御部１０６シよびキャッシュ制御部ｉｏａ’４介してリ
プライデータ１１３としてアドレス変換部１０２のレジ
スタ４０１に格納される。
このリグライデータ１１３とともに与えられたリグライ
信号１１２はアンドゲート４１２を介してフリップフロ
ップ４１３をセットするとともに７リツプフロツプ４１
１ｅリセツトする。レジスタ４０１からのＰＴＷは制御
ビット変換回路４０７で変換され、フリップ７０ツブ４
１３の出力信号に応答して、レジスタ４１５に格納され
る。該７リツプフロツプ４１３の出力信号は、フリップ
フロップ４２１ｉ介してＰＴＷ格納信号１０８とし、レ
ジスタ４１５のＰＴＷ１２４とともにキャッシュ制御部
１０３を介してフラッジ、アドレス１０５に与えられる
。
第１図および第５図を参照すると、ページテーブルの索
引は以下のようにして行なわれる。
アドレス変換部１０２からのリードリクエスト信号１４
２は、ＰＴＷ格納信号１０８の指示でプライオリティ回
路５０６で選択される。選択された信号５０８の指示に
応答して、セレクタ５０７はアドレス変換部１０２から
の実アドレス１１０を選択し、実アドレスレジスタ５１
５に格納する。
前記選択された信号５０８はフリップフロップ５１６を
セットし、フリップ７０ツブ５１６の出力はプライオリ
ティ回路５２２に与えられる。このプライオリティ回路
５２２からの指示に応答して、セレクタ５２３は実アド
レスレジスタ５１５の出力の一部を選択し、アドレスア
レイ５２６に与えられる。プライオリティ回路５２２の
出力に応答して、選択回路５７０は、実アドレスレジス
タ５１５の出力の５４部を選択する。選択されたアドレ
スとアドレスアレイ５２６からのデータは比較回路５２
８で比較される。ここで一致がとられるとデータアレイ
５４８、すなわちキャッジ島メモリの内容がリプライデ
ータ１１３としてアドレス変換部１０２に戻される。比
較回路５２８で一致がとられないときには、アドレス変
換部１０２からのリードリクエスト１４２で７リツグフ
ロツプ５１９がセットされているため、レジスタ５３９
の出力は、アンドケート５６１およびオアゲート５６２
を介してノリツブフロッグ５４２にセットされる。この
出力は、リードリクエスト１１６として主記憶アクセス
制御部１０４およびシステム制御部１０６を介して主記
憶１０７に与えられる。
主記憶１０７からのデータはりプライデータ１２５およ
び１１３として、システム制御部１０６、主記憶アクセ
ス制御部１０４およびキャッシュ制御部ＩＱ３’ｉ介し
てアドレス変換部１０２に戻される。
ＰＴＷのリード動作１まキャッジ、ｔバイパスし行なわ
れる。すなわち、リードアドレスは実アドレスレジスタ
５１５にセットされる。しかし、アドレスアレイ５２６
、すなわちキャッシュメモリを索引せずに主記憶１０７
をアクセスする。アドレス変換＠１０２からのＰＴＷリ
ード１４４はキャラシネ記憶部１０３のオアグー）　５
６２ｉ介してフリップフロップ５４２にセットされリー
ドリクエスト１１６として主記憶アクセス制御部１０４
を介してシステム制軸部１０６に与えられる。システム
制御部１０６では、排他制御が行なわれるため、ｐ’ｉ
’ｗリードに対してｌ′ＴνＶ裕網がイ）なわれるまで
他のプロセッサ部ｌＯ１からのｋ）　’Ｉ’　Ｗ　ＩＪ
−ド葡受は付けない工）になっている。
アドレス入換部１０２からのＰ’Ｌ’ｖｖ格納ｆＫ号１
０８に応答してキャッシュ制御部１０３はＰＴＷ格納信
号１１５を主記憶アクセス制御部１０４とフラッシュア
ドレスアレイ１０５に送出する。アドレス変狭部１０２
からのＰＴＷ１２４はキャッシェ制御部ｉｏａ’ｌ介さ
ずに、主記憶アクセス制御部１０４に直接送られる。ア
ドレスはＰＴｖｖリード時のアドレスが格納されている
央アドレスレジスタ５１５からブロックアドレス１１８
として主記憶アクセス制御部１０４に送出される。
もしｐ’ｉ’ｗ’ｌキャツシェ制御部１０３のストアバ
、ファであるレジスタ５４０に格納しようとすると、レ
ジスタ５４０が一杯のときには処理時間がかかり、シス
テム制御部１０６の排他制御によりＰＴＷアクセス待ち
をしている他のプロセッサ部１０１は、その間メモリア
クセスができないため、システム性能が大幅に落ちる。
本願発明の一実施例はこのシステム性能の落込みを防止
している。
第１図および第６図を参照すると、主記憶アクセス制御
部１０４はＰＴＷ格納信号をフリップフロップ１５３に
セットし、ブロックアドレス１１８をレジスタ１５７に
格納する。ＰＴＷ格納信号１１５に応答してプライオリ
ティ回路１５０は指示信号を出力する。この指示信号に
応答してセレクタ１５１はＰＴＷ１２４を選択し、レジ
スタ１５８に格納される。このあと、主記憶アクセス制
御部１０４はシステム制御装置１０６に対し、自装置麿
号１５６とアドレス１５７とデータ１５８からなるデー
タ１２９およびＰＴＷ格納信号１５０をシステム制御部
１０６に送出する。
第１図および第８図を参照すると、システム制御部１０
６は、主記憶アクセス制御部１０４からのＰＴＷ格納信
号１５０はフリップフロップ１８３にセットされ、デー
タ１２９のうち装置番号はレジスタ１７２に、アドレス
はレジスタ１７２に、データはレジスタ１７４に格納さ
れる。フリップフロップ１５３の出力はオアゲート１８
５に介してセレクタ１８１に与えられるとともに、プラ
イオリティ回路１８０にも与えられる。プライオリティ
回路１８０はＰＴＷ格納信号を認識し、ＰＴＷ格納動作
の前に行なわれていたＰＴＷリード動作による排他条件
を解除し、このＰＴＷ格納動作以恢のＰＴＷリード信号
を受は付けるようにする。
次にリードリクエスト、ライドリクエスト、装置番号、
アドレスおよびデータはレジスタ１８２に格納され、そ
の出力は主記憶１０７に送出され、ＰＴＷ格納動作が完
了する。
次にフラッシュアドレスアレイ１０５の動作を詳細に説
明する。
第１図および第５図を参照すると、アドレス変換部１０
２からのＰＴＷ格納信号１０８に応答して、キャッシュ
制御部１０８のフリップ７０ツグ５１４および５３４が
セットされる。このフリップフロップ５３４の出力は、
ＰＴＷ格納信号１１５として主記憶アクセス制御部１０
４およびフラッシュアドレスアレイ１０５に供給される
。ブロックアドレス１１８もキャッシュ制御部１０３か
らフラッシュアドレスアレイ１０５に供給される。
第１図および第１０図を参照すると、ＰＴＷ格納信号１
１５はフリップフロッグ１９１にセット１８８の出力音
選択する。また、プライオリティ回路１９７は、フリッ
プフロッグ１９１の出力に応答して、フラッシュアドレ
スアレイ記憶４０２に対するイλ−プル信号を供給せず
、ナンドグー）４０４’を介して比較回路４０５を活性
化する。
セレクタ１９６で選択されたレジスタ１８８のブロック
内アドレス４１１に応答して、フラッシュアドレスアレ
イ記憶４０２からアドレスが出力される。このアドレス
とレジスタ１８８からのブロックアドレス４１０とが比
較回路４０５で比較される。一致した場合はフリップフ
ロップ４０６をセラトスる。このフリップフロッグ４０
６の出力はフラッジ：＆要求信号１２２としてフジッシ
ェアドＶス１２３とともにキャッシュ制御部１０３に送
出される。
第１図および第５図を参照すると、フラッシュアドレス
アレイ１０５からのフラッシュ要求信号１２２はフリッ
プフロッグ５１７にセットされる。
このフリップフロップ５１７の否定出力はアドレスアレ
イ５２６の該尚ブロックのＶビラトラ変化させる。
第１図および第１０図を参照すると、フリップフロップ
４０６の出力、すなわち７２ツシ工要求信号１２２は、
／アゲート１９８およびアンドグー）４００ｉ介してフ
ラッシュアドレスアレイ記憶４０２に与えられ、該当ブ
ロックのＶビット全変化させる。
このフラッジ島動作を以下、詳細に説明する。
７ラツシ工要求償号１２２に応答して、プライオリティ
回路１９７は、他の要求の処理を止めて、フラッシュア
ドレスアレイ４０２のＶビットケ変化させるサイクルに
入る。プライオリティ回路１９７ｉｊ、セレクタが前サ
イクルでフラッシュアドレスアレイ記憶４０２に格納さ
れたアドレス全絖み出すことができたアドレスの格納さ
れたレジスタの内容を選択するよう指示する。これとと
もに、プライオリティ回路１９７はフラッシュアドレス
アレイ記憶４０２に誉込与イネ−、グルを与えるととも
に、ナンドグー）４０４Ｔｈ介して比較器４０５に比＠
動作不可信号を送る。この状態でフラッシュ少求償号１
２２がノアゲート１０９およびアンドゲート４００’ｉ
介してフラッシュアドレス記憶４０２に与えられＶピッ
ｌ変化させる。
この動作で「フラッシュ」されたことになる。
本発明の第１の実施例では、アドレス変換部１ｏセのＰ
ＴＷストア信号１０８がキャッシュ制御部１０３を介し
てフラッシュアドレスアレイ１０５に与えられる。この
結果、ＰＴＷの格納動作がキャッシュメモリに反映でき
る。
次に本発明の第２の実施例を詳細に説明する。
第２図を参照すると、本発明の第２の実施例の構成およ
び動作は本発明の第１の実施例のそれと大部分１ｔＱ−
である。異なる点は、以下の通りである。すなわち、第
１の実施例では、アドレス装換５１０２からｏＰＴＷ格
納ｆｇ号１０８は、キーｙッシュ制■部１０３ｆ！：介
してフラッシュアドレスアレイ１０５に与えられていた
。しかし、第２の実施例では、アドレス変換部２０２か
らＰＴＷ格納信号２０Ｂがフラッシュアドレスアレイ２
０５に直接与えられる。
第１１図を参照すると、アドレス変換部２０２から与え
られたＰＴＷ格納信−ｊ；２０Ｂはフリップフロッグ２
９１ｒ介してプライオリティ回路７１３に与えられる。
このプライオリティ回１１ｆＩ７１３はフリップフロッ
プ２９１の出力に応答して、セレクタＮ路７１４がレジ
スタ７１２からの出力を選択するようセレクタＮ路４１
２に指示する。プライオリティ回路７１３の出力に応答
して、プライオリティ回ｊ！２ｉ１９７は、セレクタ回
路１９６がセレクタ回路７１４からの出力を選択するよ
うセレクタ回路１９６に指示する。プライオリティ回路
１９７の出力は、フラッシュアドレスアレイ記憶４０２
への誓込み禁止を指示するとともに、ナンドグー）４０
４ｔ−介して比較回路４０５にフラッシュアドレスアレ
イ記憶４０２の出力とセレクタ回路１９６の出力との比
較を指示する。比較回路４０５での比較の結果、一致し
た場合にはフリップフロップ４０６をセットする。この
フリップフロップ４０６の出力はフラッシュ要求信号２
２２としてフラッシュアドレス２２３とともにキャッシ
ュ制御部２０３に送出される。フリップフロップ４０６
の出力はノアゲート２４９およびアンドゲート７００を
介してフラッジ島アドレスアレイ記ｆｉ４０２に与えら
れ、■ビットを変化させる。
次に、本発明の第３の実施例について詳細に説明する。
第３図を参照すると、本発明の第３の実施例の構成およ
び動作は本発明の第１の実施例のそれと大部分同一であ
る。異なる点は、以下の通シである。すなわち、第１の
実施例では、アドレス変換２５一 部１０２からのＰＴＷ格納信号は、キャッシュ制御部１
０３を介してフラッシュアドレスアレイ１０５に与えら
れていた。しかし、第３の実施例では、アドレス変換部
３０２からのＰＴＷ格納信号３０８全キャッシュ制御部
３０３、主記憶アクセス制御部３０４％およびシステム
制御部３０６を介してフラッシュアドレスアレイ３０５
に与えられる。
第３の実施例でＰＴＷ格納信号３０８がキャッシュ制御
部３０３および主記憶アクセス制御部３０４を介してシ
ステム制御部３０６にＰＴＷ信号３５０が与えられるま
で杜、第１の実施例の動作と同じである。
第９図を参照すると、主記憶アクセス制御部３０３から
のＰＴＷ格納信号３５０は、フリップフロップ１８３を
介してプライオリティ回路３８０に与えられる。プライ
オリティ回路３８０は、レジスタ１７２，１７３　　お
よび１７４に格納されたプロセッサ部Ａからのデータ３
２９をセレクタ１８１が選択するよう、セレクタ回路１
８１に指示する。
２６一 この結果セレクタ回路１８１で選択されたプロセッサＡ
側からの装置番号であるレジスタ１７２の出力、ブロッ
クアドレスであるレジスタ１７３の出力、データ（ＰＴ
Ｗ）であるレジスタ１７４の出力、ＰＴＷ格納フリップ
フロップ１８３の出力、リードフリップフロップ１７０
の出ツバおよびライト７リツプフロツプ１７１の出力を
レジスタ１８２に格納される。このレジスタ１８２の出
力は、ＰＴＷ格納信号、リード要求信号およびライト要
求信号３４０として、装置番号、ブロックアドレスおよ
びデータ（ＰＴＷ）がデータ３４１として主記憶３０７
に送られる。また、レジスタ１８２の出力のうち、ＰＴ
Ｗ格納信号、ライト要求信号、装置番号およびブロック
アドレスが全てのプロセッサ部（第３図の３００および
３０１）に対しキャッシェ一致処、！！求信号３３２と
して送出される。
第１２図を参照すると、システム制御部３０６からキャ
ッシェ一致処理賛求信号３３２として送られた情報すな
わち、アドレス３８５、キャッシェ一致処理要求３８６
、ＰＴＷ格納６６１および装置番号３８７全レジスタ１
９２に格納する。このレジスタ１９２に格納された装置
ｇ番号１８７と自装置番号発生回路１９８の番号との一
致が比較器４０１でとられ、アンドゲート１９５で出力
が”０”となっても、ＰＴＷ格納信号６６１が“ｌ“で
あればオアゲート６５０を介してｆ言分がプライオリテ
ィ回路３９７に与えられる。オアゲート６５０の出力に
応答してセレクタ１９６はレジスタ１９２からのアドレ
ス３８５葡選択するようプライオリティ回路１９７に与
えられる。プライオリティ回路１９７の出力は、フラッ
シュアドレスアレイ記憶４０２に書込み禁止を指示する
とともにナントゲート４０４を介して比較回路４０５に
与えられる。比較回路４０５はセレクタ１９６から与え
られるアドレス３８５と７２ツシエアドレスアレイ記憶
４０２からのアドレスとを比較する。
比較結果の一致が７リツプフロツプ４０６にセットされ
フシッシェアドレス３２３とともにフラッジ、要求信号
３２２としてキャッシュ制御部３０３に伝送される。
なお、一実施例のキャッシュメモリはオヘａランドおよ
び命令の混在した内容が、格納される。もしキャッシュ
メモリをオＲランド用ともキャッシユ用に分割したシス
テムにおいて、ストアに対するキャッシュ一致処理のた
めの索引はオａ２ンドキャッシュおよび命令キャッシユ
の双方に対して行なわれる。
〔発明の効果〕・ 本発明には、アドレス変換に際しページテーブルワード
が更新され、これをストアするときにＰＴＷストア通知
信号とＰＴＷの実メモリアドレスを使用し自プロセッサ
を含む全プロセッサのキャッシェ一致処理をすることに
よシッフトウエアがＰＴＷの参照を行う時でもキャッジ
：Ｌを利用できるようになシ処理速度を向上できるとい
う効果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示す図、第２図は本発
明の第２の実施例を示す図、第３図は本発明の第３の実
施例を示す図、第４図は第１図および第２図のアドレス
変換部１０２の詳細な構成を示す図、第５図は第１図お
よび第２図のキャッシュ制御部１０３の１ｆ−廁な構成
を示す図、第６図は第１図および第２図の主記憶アクセ
スｆｌｔｔｌ　１１１部１０４の詳細な構成を示す図、
第７図は第３図の主記憶アクセス制御部３０４の詳細な
構成金星す図、第８図は第１図および第２図のシステム
制御部の詳細な構成を示す図、第９図は第３図のシステ
ム制御部の詳細な構成を示す図、第１０図は第１図の７
２ツシ具アドレスアレイ１０５の詳細な構成會示す図、
第１１図は第２図のフラッシュアドレスアレイ２０５の
詳細な構成を示す図、第１２図は第３図のフラッシュア
ドレスアレイ３０５の詳細な構成を示す図、第ニレ１か
ら第１２図において、 １００．２００，３００・・・・・・プロセッサ部Ａ、
１０１゜２０１．３０１・−・・・・プロセッサ部Ｂ、
１０２，２０２゜３０２・・・・・・アドレス変換部、
１０３，２０３，３０３・・・・・・キャッシェ制御部
、１０４，２０４，３０４・・・・・・主記憶アクセス
制御部、１０５，２０５，３０５・・・・・・フラッシ
ュアドレスアレ（，１０６，２０６，３０６・・・・・
・システィ制御部、１０７，２０７，３０７・・・・・
・主記憶。 −３１＝ シ又ヲムβＰ］卸名筆靭 ←ッジェ―ｊ＃荀へ 卆Ｇ口 Ｑ又テ、ム、番り（卸＃トソ リプライ　　　　　　リブラブテーダ 羊７　ワ ＦＬＩ）３Ｈ ＦＬＵδＨ７に′Ｌズ

Claims (4)

    【特許請求の範囲】
  1. （１）少なくとも１つの主記憶と、 キャッシュメモリを有する複数個のプロセッサを備えた
    キャッシュメモリ内容一致処理システムにおいて、 前記複数個のプロセッサのそれぞれは、 他のプロセッサから前記主記憶への格納により自プロセ
    ッサの前記キャッシュメモリ内の対応ブロックのデータ
    を無効にするため索引するアドレスアレイの写しを保持
    するフラッシュアドレスアレイ手段と、 アドレス変換後ページテーブルワードを更新し更新され
    たページテーブルワードを前記キャッシュメモリには格
    納せずに前記主記憶のみに格納するアドレス変換手段と
    、 このアドレス変換手段が前記更新されたページテーブル
    ワードを前記主記憶に格納するときに、ページテーブル
    ワードの格納を報知するページテーブルワード格納報知
    信号を発生する信号発生手段と、 自プロセッサからの前記ページテーブルワード格納報知
    信号と前記ページテーブルワードの実メモリアドレスと
    の供給に応答して、自プロセッサのキャッシュメモリ内
    の対応ブロックのデータを無効にするため索引され該対
    応ブロックのデータを無効にするフラッシュアドレスア
    レイ無効化手段とを含むことを特徴とするキャッシュメ
    モリ内容一致処理方式。
  2. （２）ページテーブルワード格納報知信号とページテー
    ブルワードの実メモリアドレスとは主記憶アクセス制御
    部を介してフラッシュアドレスアレイに供給されること
    を特徴とする特許請求の範囲第（１）項記載のキャッシ
    ュメモリ内容一致処理方式。
  3. （３）ページテーブルワード格納報知信号とページテー
    ブルワードの実メモリアドレスとはキャッシュ制御部を
    介してフラッシュアドレスアレイに供給されることを特
    徴とする特許請求の範囲第（１）項記載のキャッシュメ
    モリ内容一致処理方式。
  4. （４）ページテーブルワード格納報知信号はアドレス変
    換部からフラッシュアドレスアレイに直接供給されるこ
    とを特徴とする特許請求の範囲第（１）項記載のキャッ
    シュメモリ内容一致処理方式。
JP61280111A 1985-11-25 1986-11-25 キヤツシユメモリ内容一致処理方式 Granted JPS62202247A (ja)

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JP60-265781 1985-11-25
JP26578185 1985-11-25

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JPH0519176B2 JPH0519176B2 (ja) 1993-03-16

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