JPH0357046A - 仮想記憶アドレス空間アクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要］ 仮想記憶アドレス空間のアクセス制御を実行する仮想記
憶アドレス空間アクセス制御方式に関し、高速なアドレ
ス変換を実現することを目的とし、ペースレジスタ番号
によりアクセスされるアクセスレジスタの内容に応して
セグメントテーブル指定を特定し、アクセスレジスタの
内容からセグメントテーブル指定への変換を実行する変
換機構を備え、か・つアクセスレジスタの内容に従って
プライマリ／セカンダリ空間のセグメントテーブル指定
を特定するデータ処理システムにおいて、アクセスレジ
スク番号からセグメントテーブル指定への変換を実行す
る補助変換ｍ構と、アクセスレジスタの内容がプライマ
リ／セカンダリ空間を指定しているときには、この空間
のセグメントテーブル指定を選択し、２つの空間を指定
せずかつ補助変換機構がセグメントテーブル指定を保持
するときには、このセグメントテーブル指定を選択し、
２つの空間を指定せずかつ補助変換機構がセグメントテ
ーブル指定を保持していないときには、変換機構が保持
するセグメントテーブル指定を選択する選択手段とを備
えるよう横或する．〔産業上の利用分野］ 本発明は、多電仮想記惟システムにおける４Ｆ２　思記
惚アドレス空間のアクセス制御を実行する仮想記ｉ！ア
ドレス空間アクセス制御方式に関し、特（こ、仮碧，ア
ドト・スから実アドレスへのアドレス変換を高速で実現
可能とする仮想記憶アドレス空間アクセス制御方式に関
するものである６ 従来の多重仮想記憶システムでは、コントロールレジス
タによって指定されるアドレス空間内のデータをアクセ
スすることのみが許されており、？３！数のアドレス空
間内のデータを参照するためには、コントロールレジス
タの内容を入れ換えていく必要があったが、このコント
ロールレジスクの内容の入れ換え処理はオペレーティン
グシステムの管理下におかれていたために、ユーザプロ
グラムが直接複数のアドレス空間にまたがるよゝ）なデ
ー夕の処理を実行できなかった。

しかるに、近年、データ処理システムが扱うデータ量の
増大を背景にして、極めて多数のアドレス空間のデータ
をユーザプログラムから直接アクセスすることを可能と
する新たなアーキテクチャの多重仮想記憶システムが提
案されつつある．このような新たな多重仮想記憶システ
ムを実装していく場合には、アドレス変換のために必要
となるセグメントテーブルを高速にアクセスできるよう
にして、仮想アドレスから実アドレスへのアドレス変換
処理を高速で実現可能とするような手段を講していく必
要がある． 〔従来の技術〕 最近、新たなアーキテクチャの多重仮想記憶システムと
して、アクセスレジスタを用いるものが市場に提供され
ている．この多重仮想記憶システムでは、第４図に示す
ように、ペースレジスタ番号によりアクセスされるアク
セスレジスタの内容（以下、ＡＬ巳Ｔと称する場合があ
る）によりアクセスリストがボ、イントされ、このアク
セスリストからＡＳＮセカンドテーブルへポインタが張
られ、このＡ．　Ｓ　Ｎセカンドテーブルにより特定さ
れるセグメントテーブル指定（図中では，ＳＴＤと略し
てある）に従ってセグメントテーブルを指定することで
、動的アドレス変換機構による仮想アドレスから実アド
レスへのアドレス変換を実現するという構成を採ってい
る．この横或にあって，ユーザプログラムは、例えば１
６個設けられるアクセスレジスタに対してＡＬＥＴをロ
ードすることで、１Ｋとか４Ｋの容量を持つアクセスリ
ストをアクセスすることが可能となり、．これにより極
めて多数のセグメントテーブル指定を選沢することが可
能となることで、従来にない大容量の多重仮想記す，ｔ
を利用することができるのである。なおこの技術は、、
日経コンピューター、１９８８年９Ｊ１１２日号、１０
５〜１０９頁に詳述されている。

この多重仮想記憶システムでは、複数のテーブルを順番
にアクセスしていくことでセグメントテーブル指定を得
るよう横戒していることから　セグメントテーブル指定
が得られるまでに時間がかかり過ぎるという問題点があ
る。そこで、従来では、この問題点を解決するために、
アクセスレジスタの内容からセグメントテーブル指定へ
の変換を高速で実行するアクセスレジスタ変換索引緩衝
機構を備えるよう構威して、必要とされるセグメントテ
ーブル指定が高速で得られるよう横或していた。

〔発明が解決しようとする課題〕

この従来技術では、先ず最初に、ペースレジスタ番号で
アクセスレジスタの内の１つを選択してそのＡＬＥＴを
読み出し、次に、この読み出したＡＬＥＴを用いてアク
セスレジスタ変換索引緩衝機構をアクセスし、その中に
アクセスレジスタから読み出されたＡＬＥＴと一敗する
ＡＬＥＴを持った有効なエントリがある場合には、その
エントリの記憶しているセグメントテーブル指定を主記
泣アクセスのためのセグメントテーブル指定と特定して
、動的アドレス変換機構に渡すよう処理する。そして、
アクセスレジスタ変換索引緩衝機構に有効なエントリが
ない場合には、アクセスリストとＡＳＮセカンドテーブ
ルを順番にアクセスしていくことで求められるセグメン
トテーブル指定を主記憶アクセスのためのセグメントテ
ーブル指定と特定して、動的アドレス変換機構に渡すよ
う処理することになる。なお、これとは別に、従来では
、２つのコントロールレジスクのセグメントテーブル指
定によって指定されるプライマリ空間とセカンダリ空間
という２つのアドレス空間が用意されている。

しかしながら、このような従来技術では、先ず最初にＡ
ＬＥＴを読み出し、次にアクセスレジスタ変換索引緩衝
機構がそのＡＬＥＴに従ってセグメントテーブル指定を
特定するという２段階の処理を実行するために、必要と
されるセグメントテーブル指定が得られるまでに時間が
かかり過ぎてしまうという問題点がある．そして、この
問題点は、アクセスレジスタとアクセスレジスタ変換索
引緩衝機構のハードウエアをＣＰＵの主要部に配置する
ことができないということからくるハードウェア上の遅
延により更に大きなものとなる。すなわち、アクセスレ
ジスタのハードウェア量（例えば４バイト×１６本）が
比較的大きなものになるとともに、アクセスレジスタ変
換索引緩衝機構のハードウエア量も有効なエントリを多
く持たせたいために大きなものとなることから、これら
のハードウエアをＣＰＵの主要部に配置することができ
ず、このために遅延が大きくなってしまうことになる。

これから、従来技術では、高速なデータ処理を実行でき
ないという問題点があった．本発明はかかる事情に鑑み
てなされたものであって、アクセスレジスタを用いる新
たなアーキテクチャの多重仮想記憶システムにおいて、
必要とされるセグメントテーブル指定を高速で得られる
ようにすることで、仮想アドレスから実アドレスへのア
ドレス変換を高速で実現可能とする新たな仮想記憶アド
レス空間アクセス制′４ｎ方式の提供を目的とするもの
である． 〔課題を解決するための手段〕 第１図は本発明の原理横戒図である． 図中、１ａはＴＬＢであって、仮想アドレスから実アド
レスへの動的アドレス変換をセグメントテーブル・ペー
ジテーブルを参照せずに高速で実行するための変換索引
［ｉ機構であるもの、２はＡｎ番号レジスタであって、
ペースレジスタ番号により指定されるアクセスレジスタ
番号を保持するもの、３は例えば１６個からなるアクセ
スレジスタであって、必要とされるセグメントテーブル
指定を特定することになるＡＬＥＴを管理するもの、４
はアクセスレジスタ補助変換索引緩衝機構であって、ア
クセスレジスタ番号からセグメントテーブル指定への変
換を高速で実行するＳＴＤ変換千段４０と、ＳＴＤ変換
手段４０が保持するセグメントテーブル指定の有効無効
を管理する有効フラグ管理千段４１を備えるもの、５は
ＡＬＥＴ′Ｉｉ１断手段であって、指定されるアクセス
レジスタ番号のアクセスレジスタ３のＡＬＥＴがプライ
マリ空間かセカンダリ空間を指定するものであるのか否
かを判断するもの、６はアクセスレジスタ変換索引緩衝
機構であって、アクセスレジスタ３のＡＬＥＴからセグ
メントテーブル指定への変換を高速で実行するもの、７
は第１のコントロールレジスタであって、プライマリ空
間のセグメントテーブル指定を保持するもの、８は第２
のコントロールレジスタであって、セカンダリ空間のセ
グメントテーブル指定を保持するもの、９は選択手段で
あって、アクセスレジスタ補助変換索引緩衝機構４とア
クセスレジスタ変換索引緩衝機構６と第１のコントロー
ルレジスタ７と第２のコントロールレジスタ８から読み
出されるセグメントテーブル指定の選択処理を実行する
もの、１０はＡＲＴ制御機構であって、図示しないアク
セスリスト及びＡＳＮセカンドテーブルを参照すること
で、アクセスレジスタ３のＡＬＥＴからセグメントテー
ブル指定への変換を実行するもの、１１は動的アドレス
変換Ｗｉ横であって、特定されるセグメントテーブル指
定により指定されるセグメントテーブルを用いて仮想ア
ドレスから実アドレスへのアドレス変換を実行するもの
である． （作用） 本発明では、ＡＬＥＴ判断千段５は、ＡＲ番号レジスタ
２に保持されるアクセスレジスタ番号のアクセスレジス
タ３のＡ　Ｌ　Ｅ　Ｔがプライマリ空間若しくはセカン
ダリ空間を指定しているものなのかを調べ、プライマリ
空間若しくはセカンダリ空間を指定しているときには、
選択千段９にいずれの空間が指定されているのかを通知
する。この通知を受け取ると、選択千段９は、ペースレ
ジスタ番号によりアクセスされるアクセスレジスタ３の
ＡＬＥＴがプライマリ空間を指定しているときには、第
１のコントロールレジスタ７が保持するセグメントテー
ブル指定を選択してＴＬＢ　ｌ　ａ及び動的アドレス変
換機構１１に渡すよう処理するとともに、セカンダリ空
間を指定しているときには、第２のコントロールレジス
タ８が保持するセグメントテーブル指定を選沢してＴＬ
Ｂ１ａ及び動的アドレス変換機構１１に渡すよう処理す
る。

一方、ＡＬＥＴ判断手段５に従って、ＡＲ番号レジスタ
２に保持されるアクセスレジスタ番号のアクセスレジス
タ３のＡＬＥＴがプライマリ空間及びセカンダリ空間を
指定していないと判断されるときにあって、ＳＴＤ変換
手段４０は、ＡＲ番号レジスタ２に保持されるアクセス
レジスタ番号に従って１つのエントリを選択し、有効フ
ラグ管理手段４１は、このエントリのセグメントテーブ
ル指定が有効であるのか否かを検出し、有効であること
が検出されると、アクセスレジスタ補助変換索引緩衝機
構４は、このエントリのセグメントテーブル指定を選択
手段９に通知する．この通知を受け取ると、選択千段９
は、通知されたセグメントテーブル指定をＴＬＢ　１　
ａ及び動的アドレス変換機構１１に渡すよう処理する． そして、有効フラグ管理手段４ｌに従ってアクセスレジ
スタ補助変換索引緩衝機横４に有効なセグメントテーブ
ル指定が保持されていないと判断されるときにあって、
アクセスレジスタ変換索引緩衝機横６は、従来技術と同
欅の処理に従って対応する有効なセグメントテーブル指
定を特定して選択手段９に通知し、選択手段９は、この
通知されたセグメントテーブル指定をＴＬＢ　１　ａ及
び動的アドレス変換機構１１に渡すよう処理する．そし
て、アクセスレジスタ変換索引！衝機構６に有効なセグ
メントテーブル指定が保持されていないと判断されると
きには、ＡＲＴ制御機横ｌＯは、従来技術と同様の処理
に従って、対応するセグメントテーブル指定を特定して
ＴＬＢ　１　ａ及び動的アドレス変換機構１１に通知す
るとともに、この特定されたセグメントテーブル指定を
アクセスレジスタ補助変換索引緩衝機構４及びアクセス
レジスタ変換索引＆１衝！１１１６に登録するよう処理
する。

このようにして、セグメントテーブル指定を受け取ると
、ＴＬＢ　１　ａは、それを用いて実アドレスを求める
．そして、動的アドレス変換機村目１は、ＴＬＢ　Ｉ　
ａにより丈アドレスへの動的アドレス変換が実行できな
い場合に、そのセグメントテーブル指定が指定するセグ
メントテーブルを使用して仮想アドレスから実アドレス
への変換処理を実行して、求められた変換結果をＴＬＢ
　１に登録して処理を終了する． このように、本発明によれば、アクセスレジスタ番号か
ら直ちにセグメントテーブル指定を特定できるアクセス
レジスタ補助変換索引緩衝ｉ横４を新たに設けることを
特｛衣とする．このアクセスレジスタ補助変換索引緩衝
機構４はアクセスレジスタ３の個数分相当のエントリを
備えるものであることから小さなハードウエア量により
実装でき、従ってＣＰＵの主要部に配置できることにな
る．これから、本発明によれば、必要とされるセグメン
トテーブル指定が極めて高速に得られるようになり、こ
れにより仮想アドレスから実アドレスへのアドレス変換
を従来よりも著しく高速で実行することができるように
なる． ［実施例］ 以下、実施例に従って本発明を詳細に説明する．第２図
に、本発明の実施例構或を図示する．図中、第１図で説
明したものと同しものについては同一の記号で示してあ
る．ｌはＴ　Ｌ　Ｂ／Ｌ　Ｂ　Ｓ、４ａは第１のＡＬＢ
であって、第１図のアクセスレジスタ補助変換索引緩衝
機構４に相当するもの、６ａは第２のＡＬＢであって、
第１図のアクセスレジスタ変｝Ａ索引緩南機構６に相当
するもの、２０はフェンチした命令コードを格納する命
令レジスタ、２ｌは汎用レジスタ、２２はベースレジス
タ、２３はインデックスレジスタ、２４はディスプレイ
スメントレジスタ、２５は有効アドレス加算器であって
、ペースレジスタ２２が保持するアドレス情報とインデ
ックスレジスタ２３が保持するアドレス情報とディスプ
レイスメントレジスタ２４が保持するアドレス情報とを
加算することでアクセス対象の仮想アドレスを求めるも
の、２６は有効アドレスレジスタであって、有効アドレ
ス加算器２５により算出される仮想アドレスを格納する
もの、２７は主記憶オペランド語レジスタであって、Ｔ
ＬＢ／ＬＢＳＬにより求められる主記憶オペランド語を
格納するもの、２８は第ｌのＳＴＤレジスタであって、
ＳＴＤ変換手段４０から読み出されるセグメントテーブ
ル指定を格納するもの、２９はバリッドレジスタであっ
て、有効フラグ管理手段４１から読み出される有効無効
データを格納するもの、３０はＡＬＥＴレジスタであっ
て、アクセスレジスタ３から読み出されるＡＬＥＴを格
納するもの、３１は第２のＳＴＤレジスタであって、第
２のＡＬＢ６ａにより求められるセグメントテーブル指
定を格納するものである．第３図に、ＴＬＢ／ＬＢＳＩ
の詳細な構成を図示する。図中、１ａは第１図で説明し
たＴＬＢ，ｌｂはキャッシュとなるＬＢＳである．この
図に示すように、ＴＬＢ　１　ａは、仮想アドレスと実
アドレスの対応関係と、バリッドビットと、アドレスの
対応関係を求めたときのセグメントテーブル指定とを管
理することになる．従って、選択手段９から出力される
セグメントテーブル指定とＴＬＢ　１　ａの管理するセ
グメントテーブル指定とが一致し、バリンドビットが有
効であることを表示しているときに、求められる実アド
レスが有効なものとされることになる．また、ＬＢＳ　
１　ｂは、ＴＬＢ１ａの実アドレスによりアクセスされ
るキャンシュであって、ブロック単位でデータを管理し
て対応するデータを主記憶オペランド語レジスタ２７に
出力するよう処理することになる．次に、このように構
威される本発明の動作処理について説明する． ペースレジスタ２２は、命令レジスタ２０のベースレジ
スタ番号（図中のＢｔ）により指定される汎用レジスタ
２ｌのアドレス情報を保持することでアクセスするアド
レスのベース情報を保持し、インデックスレジスタ２３
は、命令レジスタ２０のインデンクスレジスタ番号（図
中のＸ，）により指定される汎用レジスタ２ｌのアドレ
ス情報を保持することでアクセスするアドレスのインデ
ックス情報を保持するとともに、ディスプレイスメント
レジスタ２４は、命令レジスタ２０のディスプレイスメ
ント（図中のＤよ）を保持することでアクセスするアド
レスのディスプレイスメント情報を保持する．一方、Ａ
Ｒ番号レジスタ２は、ベースレジスタ番号により一意に
決定されるアクセスレジスタ番号を保持することになる
。

このようにして、ペースレジスタ２２、インデックスレ
ジスタ２３、ディスプレイスメントレジスタ２４及びＡ
Ｒ番号レジスタ２の各々に対応するデータが保持される
と、ＴＬＢ／ＬＢＳＩ、第ｌのＡＬＢ４ａ，ＡＬＥＴ判
断手段５及び第２のＡＬＢ６ａは、以下に説明する各自
の処理の並列実行に入ることになる。

ＴＬＢ　１　ａは、バリッドピットと並列実行により出
力される選択千段９からのセグメントテーブル指定に従
って、有効アドレス加算器２５により算出される仮想ア
ドレスに対応付けられる実アドレスが有効なものとして
エントリされているのか否かを調べ、有効なものとして
エントリされているときには、その実アドレスを用いて
Ｌ　Ｂ　Ｓ　１　ｂをアクセスして、得られた主記憶オ
ペランド語を主記憶オペランド語レジスタ２７に枯納す
る．この処理により、図示しない演算ユニットが主記憶
装置にアクセスできることになる．一方、ＴＬＢ１ａに
アクセス対象の仮想アドレスが有効なものとしてエント
リされていないときには、動的アドレス変換機構１１が
オン状態にセットされ、並列して処理に入っている第１
のＡＬＢ４ａ，ＡＬＥＴ判断手段５、第２のＡＬＢ６ａ
により求められるセグメントテーブル指定に従って、仮
想アドレスから実アドレスへのアドレス変換が実行され
ることになる。

すなわち、第ｌのＡ　Ｌ　Ｂ　４　ａは、ＡＲ番号レジ
スタ２のアクセスレジスタ番号に対応付けられるセグメ
ントテーブル指定が有効なものとしてエントリされてい
るか否かを調べ、イ】′効なものとしてエントリされて
いるときには、そのセグメントテーブル１ｈ定を第ｌの
ＳＴＤレジスタ２８に格納するとともに、有効であるこ
とを表すフラグをハリンドレジスタ２９に格納する。こ
れとは逆に、アクセスレジスタ３のＡＬＥＴが書き換え
られること等で無効なものとなっているときには、バリ
ッドレジスタ２９に無効であることを表すフラグを柊納
する．また、ＡＬＥＴ判断千段５は、ＡＲ番号レジスタ
２のアクセスレジスタ番号のアクセスレジスタ３に割り
付けられるＡＬＥＴが、プライマリ空間の指定を表す゜
゜０”であるか、あるいは、セカンダリ空間の指定を表
す″ｔ″であるのかを調べ、その判断結果を選択手段９
に通知するよう処理する．そして、第２のＡＬＢ６ａは
、ＡＲ番号レジスタ２のアクセスレジスタ番号のアクセ
スレジスタ３に割り付けられるＡＬＥＴを読みｌｌ、こ
の読み出されたＡＬＥＴに対応付けられるセグメントテ
ーブル指定が有効なものとしてエントリされているか否
かを調べ、有効なものとしてエントリされているときに
は、そのセグメントテーブル指定を第２のＳＴＤレジス
タ３ｌに格納する。

なお、後述するように、第２のＡＬＢ６ａが有効なセグ
メントテーブル指定を保持していないときには、図示し
ないアクセスリストとＡＳＮセカンドテーブルとに従っ
てセグメントテーブル指定が特定されることになる。

選択手段９は、このＡＬＥＴ判断千段５からの通知に従
ってプライマリ空間が指定されたと判断するときには、
第１のＡＬＢ４ａや第２のＡＬＢ６ａの処理には関係な
く直ちに第１のコントロールレジスタ７のセグメントテ
ーブル指定を選択して、ＴＬＢ１ａ及び動的アドレス変
換機構１１に渡すよう処理するとともに、セカンダリ空
間が指定されたと判断するときには、第ｌのＡＬＢ４ａ
や第２のＡＬＢ６ａの処理には関係なく直ちに第２のコ
ントロールレジスタ８のセグメントテーブル指定を選択
して、ＴＬＢ　１　ａ及び動的アドレス変換機構ｌ１に
渡すよう処理する。

この処理により、ＴＬＢ　１　ａ及び動的アドレス変換
機構１１は、プライマリ空間やセカンダリ空間の指定が
あるときには、第ｌのＡＬＢ４ａや第２のＡＬＢ６ａを
実質上アクセスすることなくセグメントテーブル指定を
得られるようになるのである．そして、上述したように
、ＴＬＢ／ＬＢＳｌは、この得られたセグメントテーブ
ル指定を用いて索引され、その結果得られた主記憶オペ
ランド語を図示しない演算ユニットに渡すよう処理する
のである。また、ＴＬＢ１ａにより実アドレスへの動的
アドレス変換が実行できない場合には、動的アドレス変
換機横ｔｉは、この得られたセグメントテーブル指定が
ポイントするセグメントテーブルを用いて仮想アドレス
から実アドレスへの変換を実行して、求められた仮想ア
ドレスと実アドレスとの対応関係をＴＬＢ１ａに登録す
るよう処理する，このように、本発明では、プライマリ
空間やセカンダリ空間（一般には命令が割り付けられる
）を優先することで、命令を高速にアクセスできること
を確保してデータ処理の性能の低下を防ぐよう横戒する
のである， 一方、選択手段９は、プライマリ空間やセカンダリ空間
が指定されないときにあって、バリンドレジスタ２９に
有効を表すフラグが格納されているときには、第１のＳ
ＴＤレジスタ２８に格納されているセグメントテーブル
指定を選択してＴＬＢ１ａ及び動的アドレス変換機横１
１に渡すよう処理する．この処理により、プライマリ空
間やセカンダリ空間の指定があるときのように、ＴＬＢ
／ＬＢＳＩがアクセスされて主記憶オペランド語が求め
られて、図示しない演算ユニットに渡されることになる
．そして、選択手段９は、これとは逆に、バリフドレジ
スタ２９に無効を表すフラグが格納されているときには
、第２のＳＴＤレジスタ３ｌに格納されているセグメン
トテーブル指定を選択してＴＬＢ　１　ａ及び動的アド
レス変換機横１１に渡すよう処理する。この処理により
、第ｌのＡ　Ｌ　１３　４　ａにより求められたセグメ
ントテーブル指定が渡されるときのように、ＴＬＢ／Ｌ
ｌｌＳ１がアクセスされて主記憶オペランド語が求めら
れて、図示しない演算ユニントに渡されることになる．
なお、第２のＡＬＢ６ａにより求められたアクセスレジ
スタ番号とセグメントテーブル指定との対応関係は、第
１のＡＬＢ４ａに登録されることになる。

そして、第２のＡＬＢ６ａがＡＬＥＴからセグメントテ
ーブル指定への変換処理を実行するときに、有効なセグ
メントテーブル指定を保持していないと判断されると、
ＡＲＴ制御機構１０が起動され、図示しないアクセスリ
ストとＡＳＮセカンドテーブルとに従って順番にテーブ
ルを索引していくことでセグメントテーブル指定を特定
して、ＴＬＢｔａ及び動的アドレス変換機構１１に通知
するよう処理する．このようにして、ＴＬＢ／ＬＢＳＩ
がアクセスされて主記憶オペランド語が求められて、図
示しない演算ユニントに渡されることになる．なお、，
ａ．ＲＴＩＩ？ｉＷ機構１０により求められたアクセス
レジスタ番号とセグメントテーブル指定との対応関係は
第１のＡＬＢ４ａに登録され、また、ＡＲＴ制御機構１
０により求められたＡＬＥＴとセグメン１・テーブル指
定との対応関係は、第２のＡＬＢ６ａに登録されること
になる．また、ＴＬＢ／ＬＢＳＩをアクセスしたときに
、］”ＬＢ１ａに有効なエントリがないために仮想アド
レスと実アドレスとの対応が求められない場合には、プ
ライマリ空間やセカンダリ空間のときと同様に、動的ア
ドレス変換機構１１が起動されて、特定されたセグメン
トテーブル指定を用いてセグメントテーブル・ページテ
ーブルを順に索引することで、仮想アドレスと実アドレ
スとの対応を求めてＴＬＢ１．ａに登録するよう処理す
る．そして、この登録された対応関係を用いてＬＢＳ　
１　ｂが索引されることで、有効なデータがあるときに
はそれを出力し、主記憶オペランド語レジスタ２７にセ
ントして図示しない演算ユニットに渡すよう処理する．
一方、Ｌ　Ｂ　Ｓ　ｌ　ｂに有効なデータがない場合に
は、図示しない主記憶装置がアクセスされて、そこから
データを取り込みＬＢＳ　Ｌ　ｂに記憶するとともに、
主記憶オペランド語レジスタ２７にセットして図示しな
い演算ユニットに渡されるよう処理されることになる． 以上図示実施例について説明したが、本発明はこれに限
定されるものではない．例えば、アクセスレジスタ３の
ＡＬＥＴを読み出してプライマリ空間やセカンダリ空間
にあるのかを判断するものを示したが、プライマリ空間
の指定のイｆ無を表すラノチとセカンダリ空間の指定の
有無を表すラノチを設けて、アクセスレジスタ３をアク
セスすることな＜ＡＬＥＴを等価的に読み出すよう構成
することも可能である．このように横戒すれば、更に高
速にセグメントテーブル指定を特定できるようになる．
また、実施例では高速化を図るために、並列処理に従っ
てセグメントテーブル指定を特定する例を開示したが、
選択手段９が選択する優先順に従って時系列的に処理を
実行していくことで必要とされるセグメントテーブル指
定を特定するという構成を採ることも可能である。

〔発明の効果〕

以上説明したように、本発明によれば、必要とされるセ
グメントテーブル指定が極めて高速に得られるようにな
り、これにより仮想アドレスから実アドレスへのアドレ
ス変換を従来よりも著しく高速で実行することができる
ようになる．しかも、ＣＰＵ上の配置の自由度を増すこ
とができるようになる．

【図面の簡単な説明】

第１図は本発明の原理構威図、 第２図は本発明の実施例構成図、 第３図はＴＬＢ／ＬＢＳの詳細な横或図、第４図は本発
明が適用されることになる多重仮想記憶システムのアド
レス制御の説明図である．図中、１はＴＬＢ／ＬＢＳ，
１ａはＴＬＢ，１ｂはＬＢＳ、３はアクセスレジスタ、
４はアクセスレジスタ補助変換索引緩衝機構、４ａは第
１のＡＬＢ，５はＡＬＥＴ判断手段、６はアクセスレジ
スタ変換索引緩１ｉ機構、６ａは第２のＡＬＢ、７は第
１のコントロールレジスタ、８は第２のコントロールレ
ジスタ、９は選択手段、１０はＡＲＴ制御機構、ｌ１は
動的アドレス変換機構である。

Claims (1)

1. 【特許請求の範囲】 ベースレジスタ番号によりアクセスされるアクセスレジ
   スタ（３）の内容に応じてセグメントテーブル指定を特
   定するよう構成するとともに、アクセスレジスタ（３）
   の内容からセグメントテーブル指定への変換を高速で実
   行するアクセスレジスタ変換索引緩衝機構（６）を備え
   、かつアクセスレジスタ（３）の内容に従ってプライマ
   リ空間若しくはセカンダリ空間のセグメントテーブル指
   定を特定するよう構成するデータ処理システムにおいて
   、アクセスレジスタ番号からセグメントテーブル指定へ
   の変換を高速で実行するアクセスレジスタ補助変換索引
   緩衝機構（４）を備えるとともに、ベースレジスタ番号
   によりアクセスされるアクセスレジスタ（３）の内容が
   プライマリ空間若しくはセカンダリ空間を指定している
   ときには、該指定される空間のセグメントテーブル指定
   を選択し、該２つの空間を指定せず、かつ上記アクセス
   レジスタ補助変換索引緩衝機構（４）が対応する有効な
   セグメントテーブル指定を保持するときには、該保持さ
   れるセグメントテーブル指定を選択し、該２つの空間を
   指定せず、かつ上記アクセスレジスタ補助変換索引緩衝
   機構（４）が対応する有効なセグメントテーブル指定を
   保持していないときには、上記アクセスレジスタ変換索
   引緩衝機構（６）が保持する対応する有効なセグメント
   テーブル指定を選択して、ＴＬＢ（１ａ）及び動的アド
   レス変換機構（１１）に渡すよう処理する選択手段（９
   ）を備えることを、 特徴とする仮想記憶アドレス空間アクセス制御方式。