JP5378450B2 - アーキテクチャイベントの間のプロセッサリソースの保持 - Google Patents

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Description

本発明は、データ処理システム全般に関し、より詳細には、プロセッサを使用した異なるコンテクストにおける処理に関する。
多くの現在のコンピュータシステムは、バーチャルメモリシステムを使用し、メモリを管理し、システム内で実行する各種プロセッサに割り当て、これにより、システムでの実行するそれぞれのシステムは、システムにより供給されたフルレンジのアドレスの制御を有するかのように動作可能である。オペレーティングシステム（ＯＳ）は、それぞれのプロセスのための仮想的なアドレス空間をシステムのための実際の物理的なアドレス空間にマッピングする。物理アドレスから仮想アドレスへのマッピングは、ページテーブルの使用を通して典型的に保持される。
プロセッサのパフォーマンスは、マルチステージパイプラインアーキテクチャを介して改善され、このアーキテクチャでは、キャッシュ、バッファ、アレイ等のようなパイプラインリソースは、命令をより効率的に実行するために使用される。仮想メモリシステムの使用を改善する１つのかかるパイプラインリソースは、ＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ）である。ＴＬＢは、システムの仮想アドレスの一部を物理アドレスの変換にキャッシュする、プロセッサパイプラインにおけるメモリの比較的小さなセクションである。特に、幾つかの変換セットのエレメントは、プロセッサが極端に迅速にアクセスすることができるＴＬＢに記憶される。様々なＴＬＢがシステムに存在する。たとえば、個別のＴＬＢが命令及びデータについて存在する（それぞれ、命令ＴＬＢ（ｉＴＬＢ）及びデータＴＬＢ（ｄＴＬＢ））。さらに、所定のシステムでは、第二のレベルのｄＴＬＢが存在する。
特定の仮想アドレスの変換がＴＬＢに存在しない場合、「変換ミス」が生じ、アドレスの変換は、更に一般的なメカニズムを使用して解かれる。このように処理は、コンテクストの切り替えが行われるまで継続する。コンテクストの切り替えは、マルチタスクのＯＳが１つのプロセス（たとえばアプリケーション）の実行を停止し、別のプロセスを実行し始めるときに行われる。コンテクストの切り替えが行われるとき、新たなプロセスのためのページディレクトリ及びページテーブルを含むページテーブルがロードされ、ＴＬＢ及び他のパイプラインリソースがフラッシュされる必要がある。フラッシュされることで、リソースのコンテンツがクリアされる。
所定のシステムは、仮想マシン（ＶＭ：Ｖｉｒｔｕａｌ Ｍａｃｈｉｎｅ）環境を実現し、この環境では、仮想マシンモニタ（ＶＭＭ）は、１以上の仮想マシンのアブストラクションを他のソフトウェアに提供する。それぞれのＶＭは、自己包含型（self-contained）のプラットフォームとして機能し、それ自身の“guest operating system”（すなわちＶＭＭにより主催されるＯＳ）、及び、ゲストソフトウェア（又は単に“guest”）と集合的に呼ばれる他のソフトウェアを実行する。ゲストソフトウェアは、仮想マシンよりはむしろ、まるで専用のコンピュータで実行されているかのように動作することが期待される。したがって、ゲストソフトウェアは、各種イベントを制御することを期待し、プロセッサレジデントリソース、メモリにあるリソース、及び、基礎をなすハードウェアプラットフォームにあるリソースのような、ハードウェアリソースへのアクセスを有する。
仮想マシン環境では、ＶＭＭは、これらのイベント及びハードウェアリソースにわたる最終的な制御を一般に有し、ゲストソフトウェアの適切な動作を提供し、異なる仮想マシンで実行するソフトウェアからのプロテクション及びゲストソフトウェア間のプロテクションを提供する。これを達成するため、ＶＭＭは、典型的に、ゲストソフトウェアがプロテクトされたリソースにアクセスするとき、又は（割り込み又は除外のような）他のイベントが生じたとき、制御を受ける（すなわち、コンテクストの切り替えに影響を及ぼす）。
ＶＭ又は他の環境におけるコンテクストの切り替えは、現代のマイクロプロセッサにおいてかなりのオーバヘッドを引き起こす。このオーバヘッドは、それぞれのコンテクストの切り替えでフラッシュされ、リロードされる大規模な第二レベルのＴＬＢにより悪化される。したがって、このオーバヘッドは、特に多くのアクティブコンテクストをもつシステムにおいて、パフォーマンスに悪影響を及ぼす可能性がある。したがって、コンテクストの切り替えでパイプラインのリソースを更に効果的に維持する必要がある。
本発明の様々な実施の形態では、ＴＬＢ、トレースキャッシュ（ＴＣ）、ブランチ予測ユニット（ＢＰＵ）アレイ、ミニタグ等のようなパイプラインリソース又は構造は、多数のアドレス空間をサポートする。本明細書で使用されるように、用語「アドレス空間」とは、所与のアプリケーション（たとえばコンテクスト）に対応するメモリにおけるアドレスのセットを意味する。
様々な実施の形態では、アドレススペースは、リニア−物理変換を決定又は影響を及ぼす、（たとえば、ページディレクトリベースレジスタ（ＣＲ３．ＰＤＢＲ）、ページレベルキャッシュディスエーブルビット（ＰＣＤ）、ページレベルライトスルービット（ＰＷＴ）を含む制御レジスタ３；ページングビット（ＣＲ０．ＰＧ）、プロテクションイネーブルビット（ＣＲ０．ＰＥ）を含む制御レジスタ０；ページサイズエクステンションビット（ＣＲ４．ＰＳＥ）及びページグローバルイネーブルビット及び物理アドレスエクステンションビット（ＣＲ４．ＰＧＥ及びＰＡＥ）、エクステンデッド・フィーチャイネーブル・レジスタロング・モードアドレッシング（ＥＦＥＲ．ＬＭＡ）及び実行なしビット（ＥＦＥＲ．ＮＸＥ）を含む制御レジスタ４）アーキテクチャ制御レジスタの組み合わせにより制御される。
様々な実施の形態では、アドレス空間識別子（ＡＳＩＤ）が使用され、各種パイプラインリソースにおけるリニアアドレスをそれらが関連されるコンテクストへのポインタで増加させる。本明細書で使用されるように、「アドレス空間識別子」は、何れかの数、コード、又は、それが関連される１以上のアドレス空間を識別する他の表記である。１実施の形態では、ＡＳＩＤは、スレッド当たり２ビットのＡＳＩＤ（すなわち４つのアドレス空間のコンテクスト）を使用して実現されるが、本発明の範囲は、そのように限定されるものではない。これにより、マルチプルアプリケーションコンテクストはパイプライン構造を共有することが可能であり、コンテクストの切り替えのオーバヘッドを低減する。たとえば、コンテクストの切り替えが行われたとき、現在のＡＳＩＤ値は、パイプライン構造をフラッシュするよりはむしろ変化される。同様に、所定の実施の形態では、スレッド識別子（スレッドＩＤ）は、対応するアドレス空間のための所与のプロセッサスレッドを識別するために提供される。
様々なアーキテクチャイベントは、本発明の実施の形態に従ってＴＬＢの選択的なフラッシュを生じさせる。たとえば、これらイベントは、（ＣＲ０又はＣＲ４におけるページングモードビットが変化した場合）ＣＲ３に移動（ＭＯＶ ｔｏ ＣＲ３）命令；ＣＲ０ページモードビット：ＣＲ０．ＰＥ及びＣＲ０．ＰＧ及びＥＦＥＲ．ＬＭＡを変化；ＣＲ４ページモードビットを変化；ＶＭ Ｅｎｔｒｙ／Ｅｘｉｔ；３２ビットコンテクストの切り替えを含む。予定の実施の形態では、これらのイベントのうち、ＭＯＶ ｔｏ ＣＲ３動作又はＶＭエントリ（Ｅｎｔｒｙ）／ＶＭエグジット（Ｅｘｉｔ）イベントのみがＡＳＩＤを変化／インクリメントする。
多くのパイプライン構造は、リニアにタグ付け又は索引付けされる。様々な実施の形態では、ＡＳＩＤは、対応するアドレス空間へのポインタで、これらパイプラインリソースにおけるリニアアドレスを増加する。かかる実施の形態では、マイクロプロセッサは、新たなアドレス空間が形成されたとき、又は異なる以前に見られたアドレス空間に変化するときに更新される全体的な現在のＡＳＩＤレジスタを保持する。ＴＬＢの挿入は、現在のＡＳＩＤ値で拡張され、ＴＬＢは、ＡＳＩＤタグが現在のＡＳＩＤ値に一致する場合にのみ一致を照合する。コンテクストの切り替え（たとえばＭＯＶ ｔｏ ＣＲ３、又はＶＭ Ｅｎｔｒｙ／Ｅｘｉｔ）がアドレス空間の変化をトリガしたとき、マイクロプロセッサは、ＴＬＢ及び他のパイプライン構造をフラッシュする代わりに、新たなアドレス空間を表す異なるＡＳＩＤ値に切り替える。所定の実施の形態では、特定のアドレス空間に対応するエントリをフラッシュしないか、若しくはエントリの一部又は全部をフラッシュするかにより、多数のコンテクストにより環境について大幅なパフォーマンスのゲインが提供される。
本発明の実施の形態に係るリニアアドレス変換を示す図である。 本発明の１実施の形態に係るシステムの一部のブロック図である。 本発明の１実施の形態に係る方法のフローチャートである。 本発明の別の実施の形態に係る方法のフローチャートである。 本発明の更に別の実施の形態に係る方法のフローチャートである。 本発明の１実施の形態に係る代表的なコンピュータシステムのブロック図である。
図１を参照して、本発明の実施の形態に係るリニアアドレス変換が示されており、６４ビットのアドレス変換を含んでいる。図１に示されるように、メモリ２４０におけるページは、リニアアドレス３００を使用してアドレス指定される。図示されるように、リニアアドレス３００は、メモリ２４０における物理アドレスにアクセスするための４レベルのページング構造を索引付けするため、多数のフィールドを含む。オフセットフィールド（ビット０−１１）は、メモリ２４０のページ内で物理アドレスをアドレス指定するために使用される。ページテーブルエントリ（ビット１２−２０）は、ページテーブル（ＰＴ）３１０におけるページテーブルエントリのアドレスを決める。ページディレクトリポインタ（ビット３０−３８）は、ページディレクトリポインタテーブル（ＰＤＰＴ）３３０におけるページディレクトリポインタエントリのアドレスを決める。最後に、ページマップレベル４（ＰＭＬ４）ポインタ（ビット３９−４７）は、ＰＭＬ４ ３４０におけるＰＭＬ４エントリのアドレスを決める。ＰＭＬ４ ３４０のベースは、ＣＲ３におけるポインタを使用してアクセスされる。かかるように、６４ビットリニアアドレスは、物理アドレスにアクセスするための４レベルページング構造を実現するために使用される。
様々な実施の形態では、実施の形態に係るＴＬＢは、対応するリニア及び物理アドレスに合わせて、物理アドレス（タグアドレス）、及び関連される有効なスレッドＩＤ及びＡＳＩＤビットを含む。ＴＬＢエントリは、それらが対応するアドレス空間を示すそれらのタグにおけるＡＳＩＤフィールドを含む。そのＡＳＩＤフィールドは、そのＴＬＢエントリがロードされたとき、現在のＡＳＩＤの値を含む。ＡＳＩＤフィールドはＴＬＢエントリにおけるタグにあるので、ＴＬＢエントリは、現在のＡＳＩＤ値がそのＴＬＢエントリにおけるＡＳＩＤフィールドに一致する場合にのみヒットする。
アドレス空間の変化（すなわちコンテクストの切り替え）、マイクロコードは、現在のアドレス空間／ＡＳＩＤ（ＣＲ３，ＣＲ０及びＣＲ４ページングビット、ＬＭＡ）に関する情報をスクラッチパッドに保存し、新たなアドレス空間をそれぞれのＡＳＩＤの記憶されたアドレス空間情報に比較する。記憶されたアドレス空間／ＡＳＩＤが新たなアドレス空間に一致しない場合、アドレス空間は前に見られていない。したがって、マイクロコードは、このアドレス空間のために新たなＡＳＩＤを割り当てるか、又は、既存のＡＳＩＤを選択し、たとえば最も過去に使用された（ＬＲＵ：ａ Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）ポリシーと置き換える。後者のケースでは、マイクロコードは、ＬＲＵ ＡＳＩＤのためにＴＬＢエントリをフラッシュする。
ここで図２を参照して、本発明の１実施の形態に係るシステムの一部のブロック図が示されている。図２に示されているように、システム１０は、第一のゲストソフトウェア（すなわち第一のゲスト）３０，第二のゲストソフトウェア（すなわち第二のゲスト）４０及び仮想マシンエクステンション（ＶＭＸ：Virtual Machine eXtention）モニタ５０を含めて、システムメモリ２０及び様々なソフトウェアエンティティを含む。１実施の形態では、システムメモリ２０は、両方のコードを含み、たとえばダイナミックランダムアクセスメモリ（ＤＲＡＭ）から構成されている。
図２の実施の形態では、ＶＭＸモニタ５０は、１以上の仮想マシンのアブストラクションを他のソフトウェア（たとえばゲストソフトウェア）に提供する。ＶＭＸモニタ５０は、同じ又は異なるアブストラクションを様々なゲストに提供する。それぞれのＶＭで実行しているゲストソフトウェアは、ゲストＯＳ及び様々なゲストソフトウェアアプリケーションを含む。集合的に、ゲストＯＳ及びソフトウェアアプリケーションは、本明細書ではゲストソフトウェアと呼ばれる。ゲストソフトウェアは、ゲストソフトウェアが実行されているＶＭ内の（たとえばプロセッサレジスタ、メモリ及び入力／出力（Ｉ／Ｏ）装置といった）物理的なリソースにアクセスするのを期待する。ＶＭＸモニタ５０は、プラットフォームハードウェア内のリソースにわたる最終的な制御を保持する間、ゲストソフトウェアにより望まれるリソースへのアクセスを容易にする。
１実施の形態では、（図２に特に示されない）仮想マシン制御構造（ＶＭＣＳ）における１以上の専用フィールドに記憶されるデータを使用して、基準（制御伝達基準及び／又は故障基準）が定義される。たとえば、ＶＭＣＳは、ゲストソフトウェアの状態及びその動作を制御するための情報を記憶する。ＶＭＣＳは、メモリ２０にあり、プロセッサにより保持される。他のデータ構造（たとえばオンチップキャッシュ、ファイル、ルックアップテーブル等）は、ＶＭＣＳに記憶される情報を記憶するために使用されることが理解される。
１実施の形態では、現在のイベントがＶＭＸモニタ５０により処理される必要があると伝達基準が判定した場合、ＶＭＸモニタ５０に制御が移る。ＶＭＸモニタ５０は、そのイベントを処理し、ゲストソフトウェアに制御を移す。ＶＭＭ又はＶＭＸモニタからゲストソフトウェアへの制御の転送は、本明細書ではＶＭエントリと呼ばれ、ゲストソフトウェアからＶＭＭ又はＶＭＸモニタへの制御の転送は、本明細書ではＶＭエグジットと呼ばれる。
図２に示されるように、メモリ２０は、第一のゲストソフトウェア３０のためのページテーブルエントリ（ＰＴＥ）を使用してアクセスされる第一のページ３５、第二のゲストソフトウェア４０のためのＰＴＥを使用してアクセスされる第二のページ４５を含む。すなわち、第一のページ３５及び第二のページ４５は、第一のゲスト３０及び第二のゲスト４０のそれぞれに対応するコード及び／又はデータを含む。図２の実施の形態では、メモリ２０は、両方のコード及びデータを含む物理的なアドレス空間に対応し、ゲストソフトウェア３０及びゲストソフトウェア４０のＡＳＩＤに対応するアドレスは、物理アドレス空間を示すために使用されるリニアアドレス（又はその一部）に対応する。
更に図２を参照して、第一のゲスト３０は、第一のＡＳＩＤの値（すなわちＡＳＩＤ＝１）を有し、第一のアドレス空間に対応するＣＲ３値を更に含む。また、第二のゲスト４０は、第二のＡＳＩＤ値（すなわちＡＳＩＤ＝２）を有し、それに関連されるＣＲ３値を更に有する。
第一のソフトウェア３０及び第二のソフトウェア４０の実行を制御するＶＭＸモニタは、それに関連されるＡＳＩＤ値をも有する。たとえば、図２の実施の形態に示されるように、ＶＭＸモニタ５０は、それに関連される３つのＡＳＩＤ値を有する。
図２に示されるように、ＭＯＶ ｔｏ ＣＲ３命令は、矢印５５により示されるように、コンテクストの切り替えを生じさせるために実行される。さらに、ＶＭＸモニタ５０は、ＶＭＸモニタ５０に強制的に制御を戻すために現在実行しているゲストからエグジットさせる、参照符号６０で表される、ＶＭエグジットを行わせることでゲストソフトウェアの動作を制御する。同様に、ＶＭＸモニタ５０は、（図２における参照符号７０により表される）ＶＭエントリを実行することでゲストの始動又は再始動を行わせる。
様々な実施の形態では、ＶＭＸアーキテクチャエンハンスメントにより、ＶＭＸモニタは、ＡＳＩＤを使用することで、コンテクストの切り替え及びＶＭＸの遷移に関して、ＴＬＢ又は他の類似のプロセッサリソースをフラッシュするのを回避することができる。様々な実施の形態では、ソフトウェア又はハードウェアにおける明示的なＡＳＩＤ管理は、クロスアドレス空間の汚染（cross-address space pollution）を検出するために必要とされない。
様々な実施の形態では、ＭＯＶ ｔｏ ＣＲ３命令、ＶＭエグジット、又はＶＭエントリを使用して実行されるコンテクストの切り替えを含めて、図２に示されるようなイベントに応じて、ＴＬＢ及び他のプロセッサリソースのフラッシュが回避され、パフォーマンスが改善され、かかるコンテクストの切り替え及び他のアーキテクチャイベントに関するオーバヘッドが低減される。
所定の実施の形態では、システムメモリ２０内のページ又は他のキャッシュされたページは、全てのアドレス空間にわたりＶＭＸモニタ５０によりプロテクトされ、試みられたかかるページへの記憶は、かかる記憶を始動するゲストソフトウェアからのＶＭＸエグジットを引き起こす。かかるイベントに関して、ＶＭＸモニタ５０は、かかる記憶に対応するアドレスを全てのＴＬＢ及び他のプロセッサリソースにおいて無効にさせる。
様々な実施の形態では、プロセッサは、所定のイベント及びＶＭＸ遷移を異なって処理する。異なる命令及びイベントのかかる異なる実現は、プロセッサのマイクロコードで行われる。たとえば、ゲストにおけるＭＯＶ ｔｏ ＣＲ３命令、ＶＭエグジット又はＶＭエントリに関して、プロセッサは、新たなアドレス空間に一致する既存のＡＳＩＤを探す。かかる決定は、新たなアドレス空間のＡＳＩＤをプロセッサにより保持されるＡＳＩＤのリストに比較することで行われる。一致が存在する場合、プロセッサは、ＴＬＢエントリをフラッシュすることなしに、そのＡＳＩＤを現在のＡＳＩＤにする。さもなければ、１実施の形態では、ＬＲＵ ＡＳＩＤに対応する全てのＴＬＢエントリはフラッシュされ、最も過去に使用されたＡＳＩＤのＡＳＩＤ値は、現在のＡＳＩＤにされる。前のアドレス空間からのＴＬＢエントリは、そのＡＳＩＤがフラッシュされない場合に保持される。
対照的に、指定されたページについてＴＬＢエントリを無効にする命令（たとえばＩＮＶＬＰＧ命令）は、異なって扱われる。たとえば、１実施の形態では、リニアアドレス空間は、かかる命令に応じて全てのＴＬＢで無効にされる。更に異なる動作は、他の命令について行われる。たとえば、１実施の形態では、ＣＲ４値において変化を検出しないＭＯＶ ｔｏ ＣＲ４命令は、それぞれのＡＳＩＤにおける全てのＴＬＢエントリを無効にする。
ここで図３を参照して、本発明の１実施の形態に係る方法のフローチャートが示されている。方法１００は、プロセッサ内で異なるコンテクスト間で切り替えるために使用される。図３に示されるように、第一及び第二のアドレス空間の間の切り替えが行われる（ブロック１１０）。図３に示されていないが、かかる切り替えの前に、第一のアドレス空間は、現在のアドレス空間の識別子に対応する制御レジスタ（又は他のメモリ）に保存される。他の実施の形態では、かかる保存は、他の時間で行われる場合がある。
アドレス空間の切り替えは、ＶＭエグジット又はＶＭエントリに対応するか、ＭＯＶ ｔｏ ＣＲ３命令又は別の係るイベントにより引き起こされる場合がある。つぎに、第二のアドレス空間がＡＳＩＤリストに存在するかが判定される（ダイアモンド１２０）。かかるリストは、異なるアクティブなアドレス空間、これに対応するリニアアドレス空間における位置、及び任意に他の情報を識別するため、プロセッサにより保持される。たとえば、ＡＳＩＤリストは、プロセッサにおけるスクラッチパッドである。
第二のアドレス空間がＡＳＩＤリストに存在する場合、制御はブロック１３０に移り、ここで、第一のアドレス空間は、第一のアドレス空間に対応するＴＬＢ内のエントリを含めて保持される。さらに、第二のＡＳＩＤは、第二のアドレス空間（すなわちダイアモンド１２０で検されたアドレス空間）がプロセッサ内の現在実行しているアドレス空間であることを示すため、（たとえば現在のＡＳＩＤレジスタ）（又は他のメモリロケーション）プロセッサの制御レジスタに記憶される（ブロック１３５）。
代わりにダイアモンド１２０で、第二のアドレス空間がＡＳＩＤリストに存在しないと判定された場合、つぎに、ＡＳＩＤリストがフルであるかが判定される（ダイアモンド１４０）。リストがフルでない場合、制御はブロック１４５に移り、ここで、第一のアドレス空間は、第一のアドレス空間に対応するＴＬＢ内のエントリを含めて保持される。さらに、第二のＡＳＩＤは、第二のアドレス空間（以下に説明される、ブロック１６０からのエンプティアドレス空間又はフリードアドレス空間）がプロセッサ内の現在実行しているアドレス空間であることを示すために、（たとえば、現在のＡＳＩＤレジスタ、又は他のメモリロケーション）プロセッサの制御レジスタに記憶される（ブロック１５０）。
ダイアモンド１４０で、代わりに、ＡＳＩＤリストがフルであることが判定され、ＡＳＩＤリストにおけるＬＲＵエントリに対応するＴＬＢ内のエントリがフラッシュされる（ダイアモンド１６０）。次いで、制御は、先に説明したように更なる処理のためにブロック１４５に移り、ここで、第二のＡＳＩＤは、ＬＲＵエントリに記憶される場合がある。これに応じて、第二のＡＳＩＤに関連されるＴＬＢエントリ及び他のリソースがイネーブルにされる。
図３の実施の形態では、ＴＬＢエントリをフラッシュするためのＬＲＵポリシーを使用するものとして示されているが、他の実施の形態では、ＡＳＩＤリストがフルであるときにフラッシュするための適切なアドレス空間を判定するために、他のポリシー又はメカニズムが使用されることを理解されたい。
所定の実施の形態では、アドレス空間の切り替えの原因に依存して、ＴＬＢ又は他のプロセッサリソース内の特定のエントリがソフトウェアを使用してフラッシュされる。たとえば、先に説明されたように、プロテクトされたページへの試みられた記憶によりＶＭエグジットが引き起こされた場合、プロテクトされた空間に対応するＴＬＢ内のアドレスがフラッシュされる。すなわち、ＶＭＸアーキテクチャの様々な実現では、ＶＭＸモニタは、それぞれのページングヒエラルキーをプロテクトする。可視化の環境では、ソフトウェアが使用され、ゲストにより命令されたとしてＴＬＢ又は他のリソースをフラッシュする。次いで、ゲストにより行われた所定のイベント（たとえば、ＭＯＶ ｔｏ ＣＲ３命令）は、可視化のソフトウェアが本明細書で記載されたようにフラッシュアクティビティを扱うためにリソースをフラッシュしない。したがって、ゲストでは、記憶の命令がＣＲ３ターゲット値におけるＣＲ３により使用されるＴＬＢエントリを変更する場合、ＶＭエグジットが行われる。
本発明の実施の形態に係るトランスルーセントなＡＳＩＤによれば、かかるＶＭエグジットの後、ソフトウェアは、たとえＴＬＢエントリがＶＭエグジットの時間でゲストにより使用中でなかったとしても、ＶＭエグジットを生じた記憶の命令に対応する全てのＴＬＢエントリをフラッシュする。かかる実施の形態では、ソフトウェアが個々のエントリをフラッシュするのを望む場合、ソフトウェアは、適切なアドレス空間でそのＴＬＢエントリに対応するリニアアドレスでＩＮＶＬＰＧ命令を実行する。かかるソフトウェアで発せられるＩＮＶＬＰＧについて、プロセッサは、それらのＡＳＩＤに関わらず、そのリニアアドレスに対応するＴＬＢエントリをフラッシュする。ＩＮＶＬＰＧ命令を使用して実現されるとして記載されたが、他の実施の形態では、他の命令又は動作は、かかるエントリをフラッシュする場合がある。
ここで図４を参照して、本発明の１実施の形態に係る方法のフローチャートが示されている。より詳細には、図４は、ＴＬＢ内の所定のエントリをフラッシュするための方法２００を示す。かかる方法は、ＶＭ環境で実行され、ＶＭエグジットに応じて始動される。図４で示されるように、本方法２００は、ＶＭエグジットの原因を判定することで開始される（ブロック２１０）。たとえば、１実施の形態では、ＶＭエグジットの前の最後の動作は、プロテクトされたメモリ空間への記憶又は他のメモリ動作がＶＭエグジットを引き起こしたかを判定するために分析される。勿論、ＶＭエグジットが生じた多くの他の理由が存在する。
次いで、ダイアモンド２２０で、記憶動作が（たとえば異なるアドレス空間に対応する）プロテクトされたＴＬＢエントリのようなプロテクトされたエントリを変更するために試みられたかが判定される。試みたと判定されなかった場合、ＶＭＸモニタの通常の実行が継続される（ブロック２３０）。かかる実行は、プログラム命令に依存して、多くの形式をとる。かかる実行の後、望まれる場合、制御はゲストに戻る。
代わりに、記憶がプロテクトされたエントリを変更するのを試みたと判定された場合、ＶＭＸモニタは、ゲストが有さないプロテクトされたロケーションへのアクセスを有するので、記憶動作を実行する（ブロック２３５）。次いで、記憶アドレスに対応する全てのＴＬＢエントリは、全てのＴＬＢ及び他のプロセッサリソースからフラッシュされる（ブロック２４０）。ＶＭエントリは、継続された実行のためにゲストに制御を戻す（ブロック２４５）。かかる実行は、たとえばゲストの次の命令で継続する。
更に他の実施の形態では、全てのＴＬＢ内の全てのエントリをフラッシュすることが望まれる場合がある。たとえば、ハイレベルのページングメカニズムが変更された場合、かかるフラッシュは、ＶＭＸモニタがもはやそれをプロテクトしないとき、ＴＬＢをクリアするか又はＴＬＢからアドレス空間を除くことが望まれる。１実施の形態では、ソフトウェアがアドレス空間について全体のＴＬＢをフラッシュすることを望む場合、ソフトウェアは、そこに既に記憶された正確に同じ値でＭＯＶ ｔｏ ＣＲ４を実行する。プロセッサがかかるＣＲ４ ｗｒｉｔｅを見たとき、どのＡＳＩＤがフラッシュされる必要があるかをソフトウェアが指定しないので、全てのＡＳＩＤについて全てのＴＬＢをフラッシュする。様々な実施の形態では、ＰＤＥ（又は高い）エントリが変化された場合、又は、ＣＲ３がＣＲ３ターゲット値から除かれ、モニタがそれをもはやプロテクトしない場合、ソフトウェアは、アドレス空間について全体のＴＬＢをフラッシュする場合がある。
ここで図５を参照して、本発明の実施の形態に係る別の方法のフローチャートが示されている。特に、本方法２５０は、全てのＡＳＩＤについて全てのＴＬＢをフラッシュするために使用される。図５に示されるように、かかる方法は、ＭＯＶ ｔｏ ＣＲ４命令を受信することで始まる（楕円２５５）。かかる命令の受信に応じて、プロセッサは、新たなＣＲ４の値がその前の値と同じであるかを判定する（ダイアモンド２６０）。新たなアドレス値が同じでない場合、通常のＣＲ４の動作が実行される（ブロック２７０）。かかる動作は、ＣＲ４における異なるビットの状態に基づいて変化する。たとえば、ビット状態に基づいて、ＴＬＢのようなプロセッサリソースがフラッシュされ、他の処理が行われる。たとえば、データを変えるＣＲ４の遷移は、少なくとも現在のＴＬＢにおけるエントリをフラッシュするための必要を引き起こす。さらに、かかるＣＲ４の遷移は、アドレス空間における変換を必要とする。かかるアドレス空間の変化は、図３に関して先に記載されたのと類似のやり方で実行される場合がある。
代わりに、新たな値が前の値と同じであると判定された場合、これは、ＶＭＸモニタ又は他のエンティティが全てのＴＬＢをフラッシュするのを望むことを示すフラグである。先に記載されたように、全てのＴＬＢをフラッシュするために様々な理由がある。これに応じて、ブロック２８０で、全てのＴＬＢは、全てのＡＳＩＤについてフラッシュされる。最後に、実行は、（たとえば同じ命令で）同じ（すなわちオリジナルの）アドレス空間で継続する（ブロック２９０）。
ＭＯＶ ｔｏ ＣＲ４命令に応じて実現されるように図５の実施の形態において記載されたが、他の実施の形態において、ＶＭＸモニタ又は他のエンティティが全てのＴＬＢをフラッシュするのを望むことを示すためのフラグとして、他の命令又は動作が使用される場合があることを理解されたい。さらに、この特定の実現により図５を参照して記載されたが、他の実施の形態では、予め決定された命令から得られる選択された値が、値が変化したかを判定するために分析される場合がある。値が変化していないと判定するため、所望のアクションが１以上のプロセッサリソースで行われる。
ここで図６を参照して、本発明の１実施の形態に係る代表的なコンピュータシステム４００のブロック図が示されている。図６に示されるように、コンピュータシステム４００は、プロセッサ４０１を含む。プロセッサ４０１は、１実施の形態では、メモリバスを介して共有されるメインメモリ４４０に結合される、メモリハブ４３０にフロントサイドバス４２０を通して結合される。図６に示されるように、プロセッサ４０１は、本発明の実施の形態に係るＴＬＢ４０３及びＡＳＩＤリスト４０５を含む場合がある。さらに、レベル２（Ｌ２）キャッシュ４０７がプロセッサ４０１に結合される。
また、メモリハブ４３０は、Ｉ／Ｏ拡張バス４５５及び周辺バス４５０に結合されるＩ／Ｏハブ４３５に（ハブリンクを介して）結合される。様々な実施の形態では、Ｉ／Ｏ拡張バス４５５は、他の装置のうちで、キーボード及びマウスのような各種Ｉ／Ｏ装置に結合される。周辺バス４５０は、フラッシュメモリ、アッドインカード等のようなメモリ装置である周辺装置４７０のような各種コンポーネントに結合される。記述はシステム４００の特定のコンポーネントを参照してなされるが、例示された実施の形態の様々な変更が可能である。
実施の形態は、コンピュータシステムが実施の形態を実行するのをプログラムするための命令を有する記憶媒体に記憶されたコンピュータプログラムで実現される。記憶媒体は、限定されるものではないが、フロプティカルディスク、光ディスク、コンパクトディスクリードオンリメモリ（ＣＤ−ＲＯＭ）、コンパクトディスクリライタブル（ＣＤ−ＲＷ）及び光磁気ディスクのようなディスクタイプ、リードオンリメモリ（ＲＯＭ）、ダイナミックＲＡＭ及びスタティックＲＡＭのようなランダムアクセスメモリ（ＲＡＭ）、イレーザブル・プログラマブル・リードオンリメモリ（ＥＰＲＯＭ）、エレクトリカリ・イレーザブル・プログラマブル・リードオンリメモリ（ＥＥＰＲＯＭ）、フラッシュメモリのような半導体デバイス、磁気又は光カード、若しくは、電気的な命令を記憶するために適したメディアのタイプを含んでいる。他の実施の形態は、プログラマブル制御装置により実行されるソフトウェアモジュールとして実現される。
ソフトウェアがプロセッサプロテクト及び無効なＴＬＢエントリに役立つため、様々な実施の形態では、ＴＬＢエントリは、（たとえばＭＯＶ ｔｏ ＣＲ３，ＶＭエグジット及びＶＭエントリといった）コンテクストの切り替えに関して保持される。したがって、様々な実施の形態では、覗きまわる（snoopy）ＴＬＢハードウェアが必要とされず、覗きまわるＴＬＢのキャパシティ又は他の制約が回避される。
他の実施の形態では、トランスルーセントなＡＳＩＤは、異なるアドレス空間にＩＤを明示的に割り当てないが、たとえそのＴＬＢが現在のアドレス空間により現在使用中ではないとしても、ページテーブルを変更した後にＴＬＢエントリをフラッシュするための特別のアクションをプロセッサが行うことを必要とする、アーキテクチャを含むページテーブルで使用される。
したがって、様々な実施の形態では、プロセッサは、クロスアドレス空間の汚染を検出するための専用のハードウェア、若しくは明示的なソフトウェア制御及びＡＳＩＤ割り当てなしに、ＡＳＩＤをサポートし、（たとえばコンテクストの切り替えに関して）ＴＬＢフラッシュを回避する。
本発明は制限された数の実施の形態に関して記載されたが、当業者であれば、これより様々な変更及び変形を理解されるであろう。特許請求の範囲は、本発明の真の精神及び範囲に含まれるとして全ての係る変更及び変形をカバーすることが意図される。

Claims (10)

  1. アドレス空間に対応するページディレクトリに基づくアドレスを記憶する制御レジスタと、
    アドレス空間識別子のフィールドを含むエントリを有する変換ルックアサイドバッファと、
    アクティブなアドレス空間のリストを記憶するスクラッチパッドメモリと、
    第二のアドレス空間が前記アクティブなアドレス空間のリストにある場合、前記変換ルックアサイドバッファをフラッシュすることなしに第一のアドレス空間と前記第二のアドレス空間との間で切り替えを行うため、「ＭＯＶ ｔｏ ＣＲ３制御レジスタ」命令を実行する実行ロジックと、
    を備えるプロセッサ。
  2. 前記実行ロジックは、前記変換ルックアサイドバッファをフラッシュすることなしに第一のプロセスと第二のプロセスとの間で切り替える、
    請求項１記載のプロセッサ。
  3. 前記実行ロジックは、前記変換ルックアサイドバッファをフラッシュすることなしに第一のゲストソフトウェアと第二のゲストソフトウェアとの間で切り替える、
    請求項１記載のプロセッサ。
  4. 前記変換ルックアサイドバッファは、アドレス空間識別子（ＡＳＩＤ）を記憶する、
    請求項１記載のプロセッサ。
  5. 前記アドレス空間識別子のフィールドは、複数のビットを含む、
    請求項１記載のプロセッサ。
  6. アドレス空間に対応するページディレクトリに基づくアドレスを制御レジスタに記憶するステップと、
    アドレス空間識別子を変換ルックアサイドバッファに記憶するステップと、
    アクティブなアドレス空間のリストをスクラッチパッドメモリに記憶するステップと、
    第二のアドレス空間が前記アクティブなアドレス空間のリストにある場合、前記変換ルックアサイドバッファをフラッシュすることなしに第一のアドレス空間と前記第二のアドレス空間との間で切り替えを行うため、「ＭＯＶ ｔｏ ＣＲ３制御レジスタ」命令を実行ロジックが実行するステップと、
    を含む方法。
  7. 前記変換ルックアサイドバッファをフラッシュすることなしに第一のプロセスと第二のプロセスとの間で切り替えを行うステップを更に含む、
    請求項６記載の方法。
  8. 前記変換ルックアサイドバッファをフラッシュすることなしに第一のゲストソフトウェアと第二のゲストソフトウェアとの間で切り替えを行うステップを更に含む、
    請求項６記載の方法。
  9. 前記アドレス空間識別子のフィールドは、複数のビットを含む、
    請求項６記載の方法。
  10. １以上の仮想マシンをゲストソフトウェアに提供する仮想マシンモニタを実行するプロセッサであって、
    アドレス空間に対応するページディレクトリに基づくアドレスを記憶する制御レジスタと、
    アドレス空間識別子のフィールドを含むエントリを有する変換ルックアサイドバッファと、
    アクティブなアドレス空間のリストを記憶するスクラッチパッドメモリと、
    第二のゲストソフトウェアのアドレス空間が前記アクティブなアドレス空間のリストにある場合、前記変換ルックアサイドバッファをフラッシュすることなしに第一のアドレス空間識別子に対応する第一のゲストソフトウェアのアドレス空間と第二のアドレス空間識別子に対応する前記第二のゲストソフトウェアのアドレス空間との間で切り替えを行うため、「ＭＯＶ ｔｏ ＣＲ３制御レジスタ」命令を実行する実行ロジックと、
    を備えるプロセッサ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7562179B2 (en) 2004-07-30 2009-07-14 Intel Corporation Maintaining processor resources during architectural events
US7395400B2 (en) * 2004-09-20 2008-07-01 Hewlett-Packard Development Company, L.P. Adaptive address space operating system
US7886126B2 (en) * 2005-01-14 2011-02-08 Intel Corporation Extended paging tables to map guest physical memory addresses from virtual memory page tables to host physical memory addresses in a virtual machine system
US8214830B2 (en) * 2005-01-19 2012-07-03 Intel Corporation Performance in a virtualization architecture with a processor abstraction layer
US7395405B2 (en) * 2005-01-28 2008-07-01 Intel Corporation Method and apparatus for supporting address translation in a virtual machine environment
US7685635B2 (en) * 2005-03-11 2010-03-23 Microsoft Corporation Systems and methods for multi-level intercept processing in a virtual machine environment
US7386669B2 (en) * 2005-03-31 2008-06-10 International Business Machines Corporation System and method of improving task switching and page translation performance utilizing a multilevel translation lookaside buffer
US8327353B2 (en) * 2005-08-30 2012-12-04 Microsoft Corporation Hierarchical virtualization with a multi-level virtualization mechanism
US7555628B2 (en) * 2006-08-15 2009-06-30 Intel Corporation Synchronizing a translation lookaside buffer to an extended paging table
US8479264B2 (en) * 2006-09-29 2013-07-02 Micron Technology, Inc. Architecture for virtual security module
US7945761B2 (en) * 2006-11-21 2011-05-17 Vmware, Inc. Maintaining validity of cached address mappings
US8615643B2 (en) * 2006-12-05 2013-12-24 Microsoft Corporation Operational efficiency of virtual TLBs
US7596677B1 (en) * 2007-02-06 2009-09-29 Parallels Software International, Inc. Paging cache optimization for virtual machine
US8171255B1 (en) 2007-02-06 2012-05-01 Parallels IP Holdings GmbH Optimization of paging cache protection in virtual environment
US7685355B2 (en) * 2007-05-07 2010-03-23 Microsoft Corporation Hardware memory management unit simulation using concurrent lookups for address translation data
US8549254B2 (en) * 2007-12-31 2013-10-01 Intel Corporation Using a translation lookaside buffer in a multiple stage memory address translation structure to manage protected microcontexts
US20090172346A1 (en) * 2007-12-31 2009-07-02 Ravi Sahita Transitioning between software component partitions using a page table pointer target list
US8560806B2 (en) * 2007-12-31 2013-10-15 Intel Corporation Using a multiple stage memory address translation structure to manage protected micro-contexts
US9098625B2 (en) * 2008-02-29 2015-08-04 International Business Machines Corporation Viral trace
FR2929729A1 (fr) * 2008-04-03 2009-10-09 Alveol Technology Sarl Dispositif de gestion de la memoire d'un environnement informatique
US8316211B2 (en) * 2008-06-30 2012-11-20 Intel Corporation Generating multiple address space identifiers per virtual machine to switch between protected micro-contexts
US8140825B2 (en) * 2008-08-05 2012-03-20 International Business Machines Corporation Systems and methods for selectively closing pages in a memory
JP5300407B2 (ja) * 2008-10-20 2013-09-25 株式会社東芝 仮想アドレスキャッシュメモリ及び仮想アドレスキャッシュ方法
JP5459006B2 (ja) * 2010-03-24 2014-04-02 富士通株式会社 メモリ管理装置、メモリ管理方法及びメモリ管理プログラム
KR20120068573A (ko) * 2010-12-17 2012-06-27 삼성전자주식회사 심리스 애플리케이션 통합 장치 및 방법
KR20120071554A (ko) * 2010-12-23 2012-07-03 한국전자통신연구원 완전가상화를 위한 주소공간 전환 방법 및 장치
US9158592B2 (en) * 2011-05-02 2015-10-13 Green Hills Software, Inc. System and method for time variant scheduling of affinity groups comprising processor core and address spaces on a synchronized multicore processor
US9916257B2 (en) * 2011-07-26 2018-03-13 Intel Corporation Method and apparatus for TLB shoot-down in a heterogeneous computing system supporting shared virtual memory
US9804870B2 (en) 2011-10-28 2017-10-31 Intel Corporation Instruction-set support for invocation of VMM-configured services without VMM intervention
US8719464B2 (en) * 2011-11-30 2014-05-06 Advanced Micro Device, Inc. Efficient memory and resource management
WO2013099414A1 (ja) * 2011-12-26 2013-07-04 インターナショナル・ビジネス・マシーンズ・コーポレーション レジスタ・マッピング方法
WO2013100921A1 (en) * 2011-12-28 2013-07-04 Intel Corporation Allocating memory access control policies
US9465748B2 (en) * 2011-12-30 2016-10-11 Advanced Micro Devices, Inc. Instruction fetch translation lookaside buffer management to support host and guest O/S translations
US10037228B2 (en) * 2012-10-25 2018-07-31 Nvidia Corporation Efficient memory virtualization in multi-threaded processing units
US10310973B2 (en) 2012-10-25 2019-06-04 Nvidia Corporation Efficient memory virtualization in multi-threaded processing units
US10169091B2 (en) 2012-10-25 2019-01-01 Nvidia Corporation Efficient memory virtualization in multi-threaded processing units
US10078518B2 (en) * 2012-11-01 2018-09-18 International Business Machines Corporation Intelligent context management
US10102003B2 (en) 2012-11-01 2018-10-16 International Business Machines Corporation Intelligent context management
US9158702B2 (en) * 2012-12-28 2015-10-13 Intel Corporation Apparatus and method for implementing a scratchpad memory using priority hint
CN104239237B (zh) * 2013-06-20 2017-07-14 华为技术有限公司 一种tlb管理方法及装置
WO2015030746A1 (en) * 2013-08-28 2015-03-05 Empire Technology Development, Llc Virtual machine exit analyzer
US9323692B2 (en) 2014-04-17 2016-04-26 International Business Machines Corporation Managing translation of a same address across multiple contexts using a same entry in a translation lookaside buffer
US9317443B2 (en) 2014-04-17 2016-04-19 International Business Machines Corporation Managing translations across multiple contexts using a TLB with entries directed to multiple privilege levels and to multiple types of address spaces
US9626221B2 (en) * 2015-02-24 2017-04-18 Red Hat Israel, Ltd. Dynamic guest virtual machine identifier allocation
US11354128B2 (en) 2015-03-04 2022-06-07 Intel Corporation Optimized mode transitions through predicting target state
TWI518585B (zh) * 2015-05-18 2016-01-21 國立成功大學 具有草稿式記憶體的電子裝置與草稿式記憶體的管理方法
WO2017044124A1 (en) * 2015-09-11 2017-03-16 Hewlett Packard Enterprise Development Lp Switch process virtual address space
US9946566B2 (en) * 2015-09-28 2018-04-17 Intel Corporation Method and apparatus for light-weight virtualization contexts
US20170220466A1 (en) * 2016-01-30 2017-08-03 Intel Corporation Sharing a guest physical address space among virtualized contexts
KR102525229B1 (ko) * 2016-05-13 2023-04-25 에스케이하이닉스 주식회사 메모리 모듈 및 이를 포함하는 시스템
US10248573B2 (en) 2016-07-18 2019-04-02 International Business Machines Corporation Managing memory used to back address translation structures
US10282305B2 (en) 2016-07-18 2019-05-07 International Business Machines Corporation Selective purging of entries of structures associated with address translation in a virtualized environment
US10162764B2 (en) 2016-07-18 2018-12-25 International Business Machines Corporation Marking page table/page status table entries to indicate memory used to back address translation structures
US10223281B2 (en) 2016-07-18 2019-03-05 International Business Machines Corporation Increasing the scope of local purges of structures associated with address translation
US10176110B2 (en) 2016-07-18 2019-01-08 International Business Machines Corporation Marking storage keys to indicate memory used to back address translation structures
US10169243B2 (en) 2016-07-18 2019-01-01 International Business Machines Corporation Reducing over-purging of structures associated with address translation
US10176111B2 (en) 2016-07-18 2019-01-08 International Business Machines Corporation Host page management using active guest page table indicators
US10176006B2 (en) 2016-07-18 2019-01-08 International Business Machines Corporation Delaying purging of structures associated with address translation
US10168902B2 (en) 2016-07-18 2019-01-01 International Business Machines Corporation Reducing purging of structures associated with address translation
US10241924B2 (en) 2016-07-18 2019-03-26 International Business Machines Corporation Reducing over-purging of structures associated with address translation using an array of tags
US10802986B2 (en) 2016-07-18 2020-10-13 International Business Machines Corporation Marking to indicate memory used to back address translation structures
US10180909B2 (en) 2016-07-18 2019-01-15 International Business Machines Corporation Host-based resetting of active use of guest page table indicators
KR102439466B1 (ko) * 2017-03-27 2022-09-02 엘지전자 주식회사 단말기 및 그 제어 방법
US10866904B2 (en) * 2017-11-22 2020-12-15 Arm Limited Data storage for multiple data types
US11579770B2 (en) * 2018-03-15 2023-02-14 Western Digital Technologies, Inc. Volatility management for memory device
JP2019212244A (ja) * 2018-06-08 2019-12-12 富士通株式会社 通知制御プログラム、通知制御方法および情報処理装置
US11797665B1 (en) * 2018-06-28 2023-10-24 Advanced Micro Devices, Inc. Protection against branch target buffer poisoning by a management layer
US10970224B2 (en) * 2019-06-28 2021-04-06 International Business Machines Corporation Operational context subspaces
US10891238B1 (en) 2019-06-28 2021-01-12 International Business Machines Corporation Dynamically joining and splitting dynamic address translation (DAT) tables based on operational context
US11074195B2 (en) 2019-06-28 2021-07-27 International Business Machines Corporation Access to dynamic address translation across multiple spaces for operational context subspaces
CN112099907B (zh) * 2020-08-26 2024-01-26 海光信息技术股份有限公司 一种虚拟机运行方法、装置及服务器
US11513963B2 (en) * 2021-03-11 2022-11-29 Western Digital Technologies. Inc. Data storage device and method for application identifier handler heads-up for faster storage response

Family Cites Families (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3855456A (en) * 1972-11-22 1974-12-17 Ebasco Serv Monitor and results computer system
JPS553077A (en) 1978-06-23 1980-01-10 Fujitsu Ltd Multi-virtual data processing system
JPS6091462A (ja) * 1983-10-26 1985-05-22 Toshiba Corp 演算制御装置
JPS60100245A (ja) 1983-11-02 1985-06-04 Mitsubishi Electric Corp アドレス変換装置
AU559311B2 (en) * 1984-02-15 1987-03-05 Matsushita Electric Industrial Co., Ltd. Pay tv charge/time data display
US5123101A (en) * 1986-11-12 1992-06-16 Xerox Corporation Multiple address space mapping technique for shared memory wherein a processor operates a fault handling routine upon a translator miss
JPH0336648A (ja) * 1989-07-03 1991-02-18 Hitachi Ltd 電子計算機及びｔｌｂ装置とマイクロプロセッサチップ
JPH03185539A (ja) * 1989-12-14 1991-08-13 Hitachi Ltd データ処理装置
EP0464333A3 (en) * 1990-07-03 1992-07-29 International Business Machines Corporation Virtual memory
JPH04349548A (ja) 1991-05-28 1992-12-04 Nec Eng Ltd アドレス変換方式
US5319760A (en) * 1991-06-28 1994-06-07 Digital Equipment Corporation Translation buffer for virtual machines with address space match
JPH06139149A (ja) * 1992-10-29 1994-05-20 Mitsubishi Electric Corp 多重仮想空間制御装置
US6356989B1 (en) * 1992-12-21 2002-03-12 Intel Corporation Translation lookaside buffer (TLB) arrangement wherein the TLB contents retained for a task as swapped out and reloaded when a task is rescheduled
JPH06332803A (ja) * 1993-05-25 1994-12-02 Hitachi Ltd 仮想計算機システムにおけるｔｌｂ制御方法
US5892944A (en) * 1993-07-20 1999-04-06 Kabushiki Kaisha Toshiba Program execution and operation right management system suitable for single virtual memory scheme
JPH0784883A (ja) * 1993-09-17 1995-03-31 Hitachi Ltd 仮想計算機システムのアドレス変換バッファパージ方法
JPH07105091A (ja) 1993-10-01 1995-04-21 Hitachi Ltd キャッシュの制御装置および制御方法
EP0727067A4 (en) * 1993-11-02 1998-04-15 Paracom Corp APPARATUS FOR ACCELERATING TRANSACTION PROCESSING ON COMPUTER DATABASES
JPH07134658A (ja) * 1993-11-09 1995-05-23 Hitachi Ltd 仮想計算機システムのアドレス変換バッファ制御方式
JPH07134659A (ja) * 1993-11-09 1995-05-23 Hitachi Ltd 仮想計算機システムのアドレス変換バッファ制御方式
JP3740195B2 (ja) * 1994-09-09 2006-02-01 株式会社ルネサステクノロジ データ処理装置
US5682495A (en) 1994-12-09 1997-10-28 International Business Machines Corporation Fully associative address translation buffer having separate segment and page invalidation
GB9502864D0 (en) * 1995-02-14 1995-04-05 Digicash Bv Cryptographic reduced instruction set processor
JPH09109380A (ja) 1995-10-20 1997-04-28 Brother Ind Ltd インクジェットプリンタ
JP3557026B2 (ja) * 1996-01-12 2004-08-25 株式会社東芝 仮想記憶管理方法
US5906001A (en) * 1996-12-19 1999-05-18 Intel Corporation Method and apparatus for performing TLB shutdown operations in a multiprocessor system without invoking interrup handler routines
US6075938A (en) * 1997-06-10 2000-06-13 The Board Of Trustees Of The Leland Stanford Junior University Virtual machine monitors for scalable multiprocessors
JPH117411A (ja) 1997-06-17 1999-01-12 Fujitsu Ltd アドレス変換装置
JPH1117411A (ja) 1997-06-27 1999-01-22 Nec Corp マイクロ波回路
GB2339037B (en) 1998-07-03 2002-11-20 Advanced Risc Mach Ltd Memory address translation in a data processing system
US7409694B2 (en) * 1998-09-09 2008-08-05 Microsoft Corporation Highly componentized system architecture with loadable virtual memory manager
US6230248B1 (en) * 1998-10-12 2001-05-08 Institute For The Development Of Emerging Architectures, L.L.C. Method and apparatus for pre-validating regions in a virtual addressing scheme
US6418521B1 (en) * 1998-12-23 2002-07-09 Intel Corporation Hierarchical fully-associative-translation lookaside buffer structure
US6327646B1 (en) * 1999-03-12 2001-12-04 Intel Corporation Translation look-aside buffer utilizing high-order bits for fast access
US6604184B2 (en) 1999-06-30 2003-08-05 Intel Corporation Virtual memory mapping using region-based page tables
JP2001022927A (ja) 1999-07-06 2001-01-26 Fuji Photo Film Co Ltd 画像処理装置、画像処理方法、及び記憶媒体
US6625720B1 (en) * 1999-08-17 2003-09-23 Nec Electronics, Inc. System for posting vector synchronization instructions to vector instruction queue to separate vector instructions from different application programs
US6889319B1 (en) * 1999-12-09 2005-05-03 Intel Corporation Method and apparatus for entering and exiting multiple threads within a multithreaded processor
JP2001236221A (ja) 2000-02-21 2001-08-31 Keisuke Shindo マルチスレッドを利用するパイプライン並列プロセッサ
US6510508B1 (en) * 2000-06-15 2003-01-21 Advanced Micro Devices, Inc. Translation lookaside buffer flush filter
US6604187B1 (en) * 2000-06-19 2003-08-05 Advanced Micro Devices, Inc. Providing global translations with address space numbers
EP1182568A3 (en) * 2000-08-21 2004-07-21 Texas Instruments Incorporated TLB operation based on task-id
US6907600B2 (en) * 2000-12-27 2005-06-14 Intel Corporation Virtual translation lookaside buffer
US6854046B1 (en) * 2001-08-03 2005-02-08 Tensilica, Inc. Configurable memory management unit
US6646899B2 (en) 2001-09-21 2003-11-11 Broadcom Corporation Content addressable memory with power reduction technique
US20050015637A1 (en) 2001-12-14 2005-01-20 Josephus Theodorus Johannes Van Eijndhoven Data processing system
US7127548B2 (en) * 2002-04-16 2006-10-24 Intel Corporation Control register access virtualization performance improvement in the virtual-machine architecture
US6920521B2 (en) * 2002-10-10 2005-07-19 International Business Machines Corporation Method and system of managing virtualized physical memory in a data processing system
US6904490B2 (en) * 2002-10-10 2005-06-07 International Business Machines Corporation Method and system of managing virtualized physical memory in a multi-processor system
US7073042B2 (en) 2002-12-12 2006-07-04 Intel Corporation Reclaiming existing fields in address translation data structures to extend control over memory accesses
US7793286B2 (en) * 2002-12-19 2010-09-07 Intel Corporation Methods and systems to manage machine state in virtual machine operations
US7409487B1 (en) * 2003-06-30 2008-08-05 Vmware, Inc. Virtualization system for computers that use address space indentifiers
US7552254B1 (en) * 2003-07-30 2009-06-23 Intel Corporation Associating address space identifiers with active contexts
US7552255B1 (en) * 2003-07-30 2009-06-23 Intel Corporation Dynamically partitioning pipeline resources
US7870553B2 (en) * 2003-08-28 2011-01-11 Mips Technologies, Inc. Symmetric multiprocessor operating system for execution on non-independent lightweight thread contexts
US20050182903A1 (en) * 2004-02-12 2005-08-18 Mips Technologies, Inc. Apparatus and method for preventing duplicate matching entries in a translation lookaside buffer
US7562179B2 (en) 2004-07-30 2009-07-14 Intel Corporation Maintaining processor resources during architectural events
US8312452B2 (en) * 2005-06-30 2012-11-13 Intel Corporation Method and apparatus for a guest to access a privileged register
US20090113111A1 (en) * 2007-10-30 2009-04-30 Vmware, Inc. Secure identification of execution contexts
JP5459006B2 (ja) * 2010-03-24 2014-04-02 富士通株式会社 メモリ管理装置、メモリ管理方法及びメモリ管理プログラム
US8751833B2 (en) * 2010-04-30 2014-06-10 Arm Limited Data processing system
US8667258B2 (en) * 2010-06-23 2014-03-04 International Business Machines Corporation High performance cache translation look-aside buffer (TLB) lookups using multiple page size prediction
US9465748B2 (en) * 2011-12-30 2016-10-11 Advanced Micro Devices, Inc. Instruction fetch translation lookaside buffer management to support host and guest O/S translations
US9804896B2 (en) * 2012-07-31 2017-10-31 Empire Technology Development Llc Thread migration across cores of a multi-core processor
US10310973B2 (en) * 2012-10-25 2019-06-04 Nvidia Corporation Efficient memory virtualization in multi-threaded processing units
US9009413B2 (en) * 2012-12-21 2015-04-14 Intel Corporation Method and apparatus to implement lazy flush in a virtually tagged cache memory
US9703951B2 (en) * 2014-09-30 2017-07-11 Amazon Technologies, Inc. Allocation of shared system resources
US10209991B2 (en) * 2016-01-21 2019-02-19 Advanced Micro Devices, Inc. Instruction set and micro-architecture supporting asynchronous memory access

Also Published As

Publication number Publication date
US20090193222A1 (en) 2009-07-30
US7562179B2 (en) 2009-07-14
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HK1101436A1 (en) 2007-10-18
US20110125952A1 (en) 2011-05-26
US7904694B2 (en) 2011-03-08
US20150113200A1 (en) 2015-04-23
WO2006019914A2 (en) 2006-02-23
US20180357179A1 (en) 2018-12-13
US20170235678A1 (en) 2017-08-17
JP2011023017A (ja) 2011-02-03
JP2013257911A (ja) 2013-12-26
US8543793B2 (en) 2013-09-24
DE112005001798T5 (de) 2007-05-24
JP5372994B2 (ja) 2013-12-18
CN1993683B (zh) 2010-09-01
CN101872316B (zh) 2013-04-10
US8788790B2 (en) 2014-07-22
US20150227470A1 (en) 2015-08-13
US9086958B2 (en) 2015-07-21
JP5670508B2 (ja) 2015-02-18
JP2016192241A (ja) 2016-11-10
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