JPS6091462A - 演算制御装置 - Google Patents
演算制御装置Info
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- JPS6091462A JPS6091462A JP58200224A JP20022483A JPS6091462A JP S6091462 A JPS6091462 A JP S6091462A JP 58200224 A JP58200224 A JP 58200224A JP 20022483 A JP20022483 A JP 20022483A JP S6091462 A JPS6091462 A JP S6091462A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は仮想記憶制御方式を適用する演算制御装置に
関する。
関する。
この種演算制御装置は、仮想アドレスから実アドレスへ
のアドレス変換を高速に行なうためにＴＬＢ （Ｔｒｓ
ｎｓｌａｔｌｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ
）と呼ばれるハードウェアを備えているのが一般的で
ある。このＴＬＢを備えた演算制御装置では、仮想アド
レスから実アドレスへ変換するために、一般に主記憶に
用意されたセグメントテーブル、ページテーブル等を用
いて仮想アドレスから実アドレスへの変換用のアドレス
変換対が作成される。このアドレス変換対はＴＬＢに格
納される。
のアドレス変換を高速に行なうためにＴＬＢ （Ｔｒｓ
ｎｓｌａｔｌｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ
）と呼ばれるハードウェアを備えているのが一般的で
ある。このＴＬＢを備えた演算制御装置では、仮想アド
レスから実アドレスへ変換するために、一般に主記憶に
用意されたセグメントテーブル、ページテーブル等を用
いて仮想アドレスから実アドレスへの変換用のアドレス
変換対が作成される。このアドレス変換対はＴＬＢに格
納される。
したがって、以後そのアドレス変換対がＴＬＢに格納さ
れている限シは、ＴＬＢを参照することによシ主記憶（
上の各種テーブル）を参照するこトナくアドレス変換が
行なえるので、アドレス変換の高速化が図れるものであ
る。
れている限シは、ＴＬＢを参照することによシ主記憶（
上の各種テーブル）を参照するこトナくアドレス変換が
行なえるので、アドレス変換の高速化が図れるものであ
る。
ここで、多重仮想記憶制御方式を適用するシステムにお
いて、１つの仮想空間が複数のセグメントで構成され、
これら各セグメントが複数の４−ジで構成されている場
合を考えてみる。
いて、１つの仮想空間が複数のセグメントで構成され、
これら各セグメントが複数の４−ジで構成されている場
合を考えてみる。
５−
このようなシステムにおいて、実行空間を切シ替えたわ
、成るセグメント全体を主記憶から追い出したり、また
、主記憶にある１つのページを追い出したりする場合が
ある。この場合、従来は、ＴＬＢの全エントリを無効に
することで、以後、対応するセグメントやページをアク
セスしないようにしていた。したがって上記切り替え後
の新たな実行空間に対応するＴＬＢエントリが用意され
ていた場合でも、これらが無効にされてしまうため、あ
らためてアドレス計算をしてＴＬＢにそのアドレス変換
対を格納しなければならなかった。
、成るセグメント全体を主記憶から追い出したり、また
、主記憶にある１つのページを追い出したりする場合が
ある。この場合、従来は、ＴＬＢの全エントリを無効に
することで、以後、対応するセグメントやページをアク
セスしないようにしていた。したがって上記切り替え後
の新たな実行空間に対応するＴＬＢエントリが用意され
ていた場合でも、これらが無効にされてしまうため、あ
らためてアドレス計算をしてＴＬＢにそのアドレス変換
対を格納しなければならなかった。
ところで一般には、実行空間が切り替えられても、この
切り替えによシ実行空間でなくなった仮想空間に対応す
るセグメントやページでも主記憶にそのｉｔ保持してお
く場合が多い。しかし、従来は、上述のようにＴＬＢの
全エントリを無効にしているため、再び該当空間が実行
空間になシ、当該空間において本来無効にする必要のな
かったセグメントやページをアクセスナ６一 る場合でも、上述の例と同様にアドレス計算をしてＴＬ
Ｂにそのアドレス変換対を格納しなければならなかった
。このため、仮想アドレスを実アドレスに変換するアド
レス変換速度が低下する欠点があった。
切り替えによシ実行空間でなくなった仮想空間に対応す
るセグメントやページでも主記憶にそのｉｔ保持してお
く場合が多い。しかし、従来は、上述のようにＴＬＢの
全エントリを無効にしているため、再び該当空間が実行
空間になシ、当該空間において本来無効にする必要のな
かったセグメントやページをアクセスナ６一 る場合でも、上述の例と同様にアドレス計算をしてＴＬ
Ｂにそのアドレス変換対を格納しなければならなかった
。このため、仮想アドレスを実アドレスに変換するアド
レス変換速度が低下する欠点があった。
また、ページフォールト発生時などのように、ＴＬＢの
対応するページのエントリのみを無効にする手段も知ら
れている。しかし、その都度セグメントおよびページな
どを指定して所望のページに対応するＴＬＢエントリを
無効にするのでは、時間を要し、ＴＬＢ無効化処理効率
が著しく低下してしまう。これらの問題は通常の仮想記
憶制御方式を適用する場合において、例えば成るセグメ
ントを主記憶から追い出す際にも同様に生じていた。
対応するページのエントリのみを無効にする手段も知ら
れている。しかし、その都度セグメントおよびページな
どを指定して所望のページに対応するＴＬＢエントリを
無効にするのでは、時間を要し、ＴＬＢ無効化処理効率
が著しく低下してしまう。これらの問題は通常の仮想記
憶制御方式を適用する場合において、例えば成るセグメ
ントを主記憶から追い出す際にも同様に生じていた。
この発明は上記事情に鑑みてなされたものでその目的は
、ＴＬＢの所望のエントリだけを選択的に効率よく無効
化できる演算制御装置を提供することにある。
、ＴＬＢの所望のエントリだけを選択的に効率よく無効
化できる演算制御装置を提供することにある。
この発明では、多重仮想記憶制御方式を適用する演算制
御装置が一般に有しているアドレスレジスタのほかに、
ＴＬＢの無効化処理に際し、空間識別子、セグメント番
号およびページ番号の各フィールドからなるＴＬＢ無効
化情報を保持するアドレスカウンタが設けられている。
御装置が一般に有しているアドレスレジスタのほかに、
ＴＬＢの無効化処理に際し、空間識別子、セグメント番
号およびページ番号の各フィールドからなるＴＬＢ無効
化情報を保持するアドレスカウンタが設けられている。
このアドレスカウンタに保持されたＴＬＢ無効化情報中
のページ番号フィールド部分、或いはページ番号並びに
セグメント番号フィールド部分は必要に応じて更新され
、ＴＬＢ無効化処理が連続的に行なえるようになってい
る。アドレス変換またはＴＬＢ無効化処理のためにＴＬ
Ｂを参照する際には、選択手段によりアドレスレジスタ
の出力情報中の空間識別子、セグメント番号およびペー
ジ番号の各フィールド、またはアドレスカウンタの出力
情報のいずれか一方が選択出力され、その選択出力情報
の一部情報に基づいてＴＬＢが参照される。このＴＬＢ
参照により得られるアドレス変換対の所定部分と上記選
択出力情報とは比較され、一致検出対象フイールド指定
手段によシ指定されたフィールドでの一致検出が行なわ
れ、この検出結果によシ、ＴＬＢに対応アドレス変換対
が格納されているか否か（即ちＴＬＢヒツトしたか否か
）を示す信号が出力される。そして、この信号がアドレ
ス変換対有りを示し、且つＴＬＢ無効化処理の場合、Ｔ
ＬＢの対応エントリ内の当該エン） ＩＪの有効／無効
を示す指定情報が無効指定情報に更新される。なお、１
つの仮想空間に対する仮想記憶制御方式については、上
記空間識別子の要素を除外した構成とする。
のページ番号フィールド部分、或いはページ番号並びに
セグメント番号フィールド部分は必要に応じて更新され
、ＴＬＢ無効化処理が連続的に行なえるようになってい
る。アドレス変換またはＴＬＢ無効化処理のためにＴＬ
Ｂを参照する際には、選択手段によりアドレスレジスタ
の出力情報中の空間識別子、セグメント番号およびペー
ジ番号の各フィールド、またはアドレスカウンタの出力
情報のいずれか一方が選択出力され、その選択出力情報
の一部情報に基づいてＴＬＢが参照される。このＴＬＢ
参照により得られるアドレス変換対の所定部分と上記選
択出力情報とは比較され、一致検出対象フイールド指定
手段によシ指定されたフィールドでの一致検出が行なわ
れ、この検出結果によシ、ＴＬＢに対応アドレス変換対
が格納されているか否か（即ちＴＬＢヒツトしたか否か
）を示す信号が出力される。そして、この信号がアドレ
ス変換対有りを示し、且つＴＬＢ無効化処理の場合、Ｔ
ＬＢの対応エントリ内の当該エン） ＩＪの有効／無効
を示す指定情報が無効指定情報に更新される。なお、１
つの仮想空間に対する仮想記憶制御方式については、上
記空間識別子の要素を除外した構成とする。
〔発明の実施例〕
第１図はこの発明の一実施例に係る多重仮想記憶制御方
式を適用する演算制御装置の構成を示す。同図において
、１１は各種マイクロプログラムを格納するマイクロプ
ログラムメモリ（ＭＰＭ）、１２はマイクロプログラム
メモリ１１から読み出されたマイクロ命令を保持するマ
イクロ命令レジスタ（ＭＩＲ）である。１３はＭＩＲ１
２の出力情報の所定フィールドでアトレッジ９− ングされるナノプログラムメモリ（ＮＰＭ）、７４はナ
ノプログラムメモリ１３から読み出されたナノ命令を保
持するナノ命令レジスタ（ＮＩＲ）、１５はナノ命令レ
ジスタ１４の出力情報により各部を制御する実行制御部
である。
式を適用する演算制御装置の構成を示す。同図において
、１１は各種マイクロプログラムを格納するマイクロプ
ログラムメモリ（ＭＰＭ）、１２はマイクロプログラム
メモリ１１から読み出されたマイクロ命令を保持するマ
イクロ命令レジスタ（ＭＩＲ）である。１３はＭＩＲ１
２の出力情報の所定フィールドでアトレッジ９− ングされるナノプログラムメモリ（ＮＰＭ）、７４はナ
ノプログラムメモリ１３から読み出されたナノ命令を保
持するナノ命令レジスタ（ＮＩＲ）、１５はナノ命令レ
ジスタ１４の出力情報により各部を制御する実行制御部
である。
１６は実行空間の空間識別子ＳＩＤとアクセス位置を示
す仮想アドレスＶＡとを保持するアドレスレジスタであ
る。空間識別子ＳＩＤは多重仮想空間の識別番号である
。また仮想アドレスＶＡはセグメント番号ＳＮ、ページ
番号ＰＮおよびページ内オフセット値０ｆｆｓｅｔから
なる。第２図は空間識別子ＳＩＤおよび仮想アドレスＶ
Ａのアドレスレジスタ１６内配置状態の一例を示す。
す仮想アドレスＶＡとを保持するアドレスレジスタであ
る。空間識別子ＳＩＤは多重仮想空間の識別番号である
。また仮想アドレスＶＡはセグメント番号ＳＮ、ページ
番号ＰＮおよびページ内オフセット値０ｆｆｓｅｔから
なる。第２図は空間識別子ＳＩＤおよび仮想アドレスＶ
Ａのアドレスレジスタ１６内配置状態の一例を示す。
この例において、アドレスレジスタ１６には、上位よシ
空間識別子ＳＩＤの下位１ビツト（１ビツトに限らない
）を除く残りビットＳより′、セグメント番号ＳＮの下
位４ビツト（４ビツトに限らない）を除く残シビットＳ
Ｎ′、ページ番号ＰＮの下位５ビツト（５ビツトに限ら
ない）を除く残りビットＰＮ′、以下に示すＴＬＢアド
レス１０− ＴＬＢＡＤＲおよびオフセット値０ｆｆｓｅｔの順の並
びで、空間識別子ＳＩＤおよび仮想アドレスＶＡが保持
される。上記ＴＬＢアドレスＴＬＢＡＤＲは後述するＴ
ＬＢ １９を参照する（索引する）ためのアドレス情報
で、上記ＳＩＤの下位１ビツト、ＳＮの下位４ビツトお
よびＰＮの下位５ピツトからなる。
空間識別子ＳＩＤの下位１ビツト（１ビツトに限らない
）を除く残りビットＳより′、セグメント番号ＳＮの下
位４ビツト（４ビツトに限らない）を除く残シビットＳ
Ｎ′、ページ番号ＰＮの下位５ビツト（５ビツトに限ら
ない）を除く残りビットＰＮ′、以下に示すＴＬＢアド
レス１０− ＴＬＢＡＤＲおよびオフセット値０ｆｆｓｅｔの順の並
びで、空間識別子ＳＩＤおよび仮想アドレスＶＡが保持
される。上記ＴＬＢアドレスＴＬＢＡＤＲは後述するＴ
ＬＢ １９を参照する（索引する）ためのアドレス情報
で、上記ＳＩＤの下位１ビツト、ＳＮの下位４ビツトお
よびＰＮの下位５ピツトからなる。
再び第１図を参照すると、１７はＴＬＢ無効化処理に際
し、ＴＬＢ無効化情報が初期設定されるアドレスカウン
タである。ＴＬＢ無効化情報は、ＴＬＢ無効化処理を必
要とする仮想空間内領域（例えば成る仮想空間、成る仮
想空間の成るセグメント、成る仮想空間の成るセグメン
トの成るページ）を指定するもので、空間識別子ＳＩＤ
。
し、ＴＬＢ無効化情報が初期設定されるアドレスカウン
タである。ＴＬＢ無効化情報は、ＴＬＢ無効化処理を必
要とする仮想空間内領域（例えば成る仮想空間、成る仮
想空間の成るセグメント、成る仮想空間の成るセグメン
トの成るページ）を指定するもので、空間識別子ＳＩＤ
。
セグメント番号８Ｎおよびページ番号ＰＮからなる。第
３図はＴＬＢ無効化情報のアドレスカウンタ１７内配置
状態の一例を示す。この配置状態（フォーマット）は、
第２図に示すアドレスレジスタ１６内配置状態（フォー
マ、ト）においてオフセット値０ｆｆｓｅｔのフィール
ド（下位１１ピツト）を削除したものに一致する。
３図はＴＬＢ無効化情報のアドレスカウンタ１７内配置
状態の一例を示す。この配置状態（フォーマット）は、
第２図に示すアドレスレジスタ１６内配置状態（フォー
マ、ト）においてオフセット値０ｆｆｓｅｔのフィール
ド（下位１１ピツト）を削除したものに一致する。
再び第１図を参照すると、１８はアドレスレジスタ１６
の出力情報中のオフセット値０ｆｆｓｅｔを除く情報部
分（即ちＳＩＤ’＋Ｓ Ｎ’＋ Ｐ Ｎ’＋ＴＬＢＡＤ
Ｒ）、またはアドレスカウンタ１７の出力情報（即ちＳ
ＩＤ’ ＋ Ｓ Ｎ’＋ Ｐ Ｎ’＋ ＴＬＢＡＤＲ）
のいずれか一方を選択するセレクタ、１９はセレクタ１
８の選択出力情報（ＳＩＤ’ ＋ Ｓ Ｎ’十Ｐ Ｎ’
＋ＴＬＢＡＤＲ）中のＴＬＢアドレス（ＴＬＢＡＤＲ）
によりアドレッシングされるＴＬＢである。ＴＬＢ １
９の各エントリは、図示の如（ＳＩＤ’、Ｓ Ｎ’、Ｐ
Ｎ’を含むアドレス変換対および対応エン） ＩＪの
有効／無効を示す指定情報であるビットｖ （Ｖａｌｉ
ｄ ）の各フィールドを有している。この例において、
ビットｖはＶ＝″′１”で有効、■＝″′０”で無効を
示す。なお、ＳＩＤ’、ＳＮ’、ＰＮ’と共にアドレス
変換対を構成するページ枠番号（ページ・フレーム・ナ
ンバ）のフィールドについては省略されている。２０１
〜２０３はセレクタ１８およびＴＬＢ １９の出力情報
中のそれぞれＳＩＤ’同士、ＳＮ′同士、ＰＮ’同士を
比較して一致を検出する比較器（ＣＯＭＰ ）。
の出力情報中のオフセット値０ｆｆｓｅｔを除く情報部
分（即ちＳＩＤ’＋Ｓ Ｎ’＋ Ｐ Ｎ’＋ＴＬＢＡＤ
Ｒ）、またはアドレスカウンタ１７の出力情報（即ちＳ
ＩＤ’ ＋ Ｓ Ｎ’＋ Ｐ Ｎ’＋ ＴＬＢＡＤＲ）
のいずれか一方を選択するセレクタ、１９はセレクタ１
８の選択出力情報（ＳＩＤ’ ＋ Ｓ Ｎ’十Ｐ Ｎ’
＋ＴＬＢＡＤＲ）中のＴＬＢアドレス（ＴＬＢＡＤＲ）
によりアドレッシングされるＴＬＢである。ＴＬＢ １
９の各エントリは、図示の如（ＳＩＤ’、Ｓ Ｎ’、Ｐ
Ｎ’を含むアドレス変換対および対応エン） ＩＪの
有効／無効を示す指定情報であるビットｖ （Ｖａｌｉ
ｄ ）の各フィールドを有している。この例において、
ビットｖはＶ＝″′１”で有効、■＝″′０”で無効を
示す。なお、ＳＩＤ’、ＳＮ’、ＰＮ’と共にアドレス
変換対を構成するページ枠番号（ページ・フレーム・ナ
ンバ）のフィールドについては省略されている。２０１
〜２０３はセレクタ１８およびＴＬＢ １９の出力情報
中のそれぞれＳＩＤ’同士、ＳＮ′同士、ＰＮ’同士を
比較して一致を検出する比較器（ＣＯＭＰ ）。
２１１〜２１３は比較器２０１〜２０Ｂの比較（一致／
不一致検出）結果をマスクするダート、例えばオアグー
） （ＯＲ）である。オアゲート、？７１（１＝１〜３
）には比較器２０１の出力と当該比較器２０１の出力を
マスクするか否かを指定するマスク信号Ｍｉ（１＝１〜
３）とが導かれる。
不一致検出）結果をマスクするダート、例えばオアグー
） （ＯＲ）である。オアゲート、？７１（１＝１〜３
）には比較器２０１の出力と当該比較器２０１の出力を
マスクするか否かを指定するマスク信号Ｍｉ（１＝１〜
３）とが導かれる。
２２はＴＬＢ １９に対応するアドレス変換対が格納さ
れているか否か（即ちＴＬＢヒツトしたか否か）を示す
信号ＩＴを出力するダート、例えばアンドグー） （Ａ
ＮＤ ）である。アンドゲート２２にはオアゲート２１
１〜２１３の各出力およびＴＬＢ １９の出力情報中の
ビットｖが導かれる。
れているか否か（即ちＴＬＢヒツトしたか否か）を示す
信号ＩＴを出力するダート、例えばアンドグー） （Ａ
ＮＤ ）である。アンドゲート２２にはオアゲート２１
１〜２１３の各出力およびＴＬＢ １９の出力情報中の
ビットｖが導かれる。
２３は実行制御部１５の制御のもとにＴＬＢ １９を制
御するＴＬＢ制御部である。
御するＴＬＢ制御部である。
次に、この発明の一実施例の動作を説明する。
通常のメモリアクセスの場合、実行制御部１５の制御を
受け、セレクタ１８によシアドレスレジスタ１６が用い
られる。即ち、セレクタ１８によシアドレスレジスタ１
６（の出力情報中のＳＩＤ’、Ｓ Ｎ’、Ｐ Ｎ’およ
びＴＬＢＡＤＲ）が選択される。
受け、セレクタ１８によシアドレスレジスタ１６が用い
られる。即ち、セレクタ１８によシアドレスレジスタ１
６（の出力情報中のＳＩＤ’、Ｓ Ｎ’、Ｐ Ｎ’およ
びＴＬＢＡＤＲ）が選択される。
１３−
しかして、アドレスレジスタ１６の出力情報中のＴＬＢ
ＡＤＲによりＴＬＢ １９が索引され、対応するエント
リ内容が取シ出される。そして、比較器２０、〜２０３
によシアドレスレジスタ１６の出力情報中のＳＩＤ’、
Ｓ Ｎ’、Ｐ Ｎ’が上記索引されたエントリ内容中の
ＳＩＤ’、Ｓ Ｎ’、Ｐ Ｎ’にそれぞれ一致するか否
かが検出される。比較器２０１〜２０３は一致検出時に
論理″１”の信号を、不一致検出時に論理”′０＃の信
号を出力する。比較器２０１〜２０３からの一致／不一
致検出信号は対応するオアダート２１１〜２１３に導か
れる。オアゲート２１１〜２１３には、更に実行制御部
１５から与えられるマスク信号Ｍ、 −Ｍ３も導かれる
。オアゲート２１１〜２１３はこれら入力信号のオアを
とり、そのオア出力信号をアンドゲート２２に出力する
。アンドダート２２には、更に上記索引されたエントリ
内容中のビットｖの信号が導かれる。アンドゲート２２
はアンド条件成立時にＴＬＢ １９に対応アドレス変換
対が格納されていることを示す論理°′１＃の信１４− 号ＨＴを出力する。通常のメモリアクセスの場合には、
マスク信号Ｍ１〜Ｍ３はいずれも論理°′０”となって
いる。この場合、オアｌ” −ト２ Ｉｓ〜２１３は比
較器２０１〜２ｏ３からの一致／不一致検出信号をその
ままアンドゲート２２に出力する。即ち、メモリアクセ
スの場合には、比較器２Ｊ〜２０３の比較結果（ＳＩＤ
’同士、Ｓ Ｎ’同士、Ｐ Ｎ’同士の各−９／不一致
検出結果）およびビット■の状態（対応エントリの有効
／無効）が全て評価される。そして、比較器２０１〜２
０３の比較結果が全て論理” １’（一致検出）、且つ
■−″１＃（エントリ有効）のとき、論理″１＃の信号
ＨＴがアンドゲート２２から出力される。これによシ、
上記索引されたエン） ＩＪ内容中のアドレス変換対の
一部をなすページ枠番号ト、仮想アドレス変換対のオフ
セット値Ｏｆ ｆ ａｓ ｔとによシ高速に実アドレス
がめられる。
ＡＤＲによりＴＬＢ １９が索引され、対応するエント
リ内容が取シ出される。そして、比較器２０、〜２０３
によシアドレスレジスタ１６の出力情報中のＳＩＤ’、
Ｓ Ｎ’、Ｐ Ｎ’が上記索引されたエントリ内容中の
ＳＩＤ’、Ｓ Ｎ’、Ｐ Ｎ’にそれぞれ一致するか否
かが検出される。比較器２０１〜２０３は一致検出時に
論理″１”の信号を、不一致検出時に論理”′０＃の信
号を出力する。比較器２０１〜２０３からの一致／不一
致検出信号は対応するオアダート２１１〜２１３に導か
れる。オアゲート２１１〜２１３には、更に実行制御部
１５から与えられるマスク信号Ｍ、 −Ｍ３も導かれる
。オアゲート２１１〜２１３はこれら入力信号のオアを
とり、そのオア出力信号をアンドゲート２２に出力する
。アンドダート２２には、更に上記索引されたエントリ
内容中のビットｖの信号が導かれる。アンドゲート２２
はアンド条件成立時にＴＬＢ １９に対応アドレス変換
対が格納されていることを示す論理°′１＃の信１４− 号ＨＴを出力する。通常のメモリアクセスの場合には、
マスク信号Ｍ１〜Ｍ３はいずれも論理°′０”となって
いる。この場合、オアｌ” −ト２ Ｉｓ〜２１３は比
較器２０１〜２ｏ３からの一致／不一致検出信号をその
ままアンドゲート２２に出力する。即ち、メモリアクセ
スの場合には、比較器２Ｊ〜２０３の比較結果（ＳＩＤ
’同士、Ｓ Ｎ’同士、Ｐ Ｎ’同士の各−９／不一致
検出結果）およびビット■の状態（対応エントリの有効
／無効）が全て評価される。そして、比較器２０１〜２
０３の比較結果が全て論理” １’（一致検出）、且つ
■−″１＃（エントリ有効）のとき、論理″１＃の信号
ＨＴがアンドゲート２２から出力される。これによシ、
上記索引されたエン） ＩＪ内容中のアドレス変換対の
一部をなすページ枠番号ト、仮想アドレス変換対のオフ
セット値Ｏｆ ｆ ａｓ ｔとによシ高速に実アドレス
がめられる。
もし、比較器２０．〜２０３の比較結果、ビット■のい
ずれか一つでも論理″０＃のときには、論理°゛０′の
信号ＨＴがアンドゲート２２から出力される。この場合
には、主記憶に用意されたセグメントテーブル、ページ
テーブル等を用いてアドレス変換対が作成され、当該ア
ドレス変換対がＴＬＢ １９の対応エントリに登録され
る。
ずれか一つでも論理″０＃のときには、論理°゛０′の
信号ＨＴがアンドゲート２２から出力される。この場合
には、主記憶に用意されたセグメントテーブル、ページ
テーブル等を用いてアドレス変換対が作成され、当該ア
ドレス変換対がＴＬＢ １９の対応エントリに登録され
る。
一方、ＴＬＢ １９に対する無効化処理の場合には、Ｔ
ＬＢ １９の参照にはアドレスカウンタ１７が用いられ
る。即ち、セレクタ１８によシアドレスカウンタ１７の
出力情報（ＳＩＤ’、ＳＮ’、ＰＮ’およびＴＬＢＡＤ
Ｒ）が選択される。しかして、アドレスカウンタ１７の
出力情報中のＴＬＢＡＤＲによりＴＬＢ １９が索引さ
れ、対応するエントリ内容が取）出される。ＴＬＢ無効
化処理が、成る仮想空間の成るページだけを無効化する
ものである場合、アドレスカウンタ１７には対応するＳ
ＩＤ 。
ＬＢ １９の参照にはアドレスカウンタ１７が用いられ
る。即ち、セレクタ１８によシアドレスカウンタ１７の
出力情報（ＳＩＤ’、ＳＮ’、ＰＮ’およびＴＬＢＡＤ
Ｒ）が選択される。しかして、アドレスカウンタ１７の
出力情報中のＴＬＢＡＤＲによりＴＬＢ １９が索引さ
れ、対応するエントリ内容が取）出される。ＴＬＢ無効
化処理が、成る仮想空間の成るページだけを無効化する
ものである場合、アドレスカウンタ１７には対応するＳ
ＩＤ 。
ＳＮおよびＰＮが設定される。そして、上述の如く、Ｔ
ＬＢ １９の対応エントリ内容が取り出されると、比較
器２０１〜２０３によシアドレスカウンタ１７の出力情
報中のＳＩＤ’、Ｓ Ｎ’、Ｐ Ｎ’が上記対応エン）
ＩＪ内容中のＳＩＤ’、Ｓ Ｎ’、Ｐ Ｎ’にそれぞ
れ一致するか否かが検出される。この場合、マスク信号
Ｍ１〜Ｍ３はいずれも論理パＯ＃に設定される。したが
って、成る仮想空間の成るページだけを無効化する場合
には、メモリアクセスの場合と同様に、比較器２０．〜
２０３の比較結果（一致／不一致検出結果）、およびビ
ットｖの状態が全て評価される。そして、これらの評価
に対する総合評価がアンドゲート２２によってなされ、
その結果が信号ＨＴとして出力される。この信号ＨＴは
ＴＬＢ制御部２３に導かれる。ＴＬＢ制御部２３には実
行制御部１５からのＴＬＢ無効化指令信号が与えられて
いる。しかしてＴＬＢ制御部２３はＨＴ＝”１″の場合
に（即ちＴＬＢアドレスＴＬＢＡＤＲで指定されたＴＬ
Ｂ１９エントリに対応アドレス変換対が有効登録されて
いる場合に）ライトクロックを出力して対応エントリの
ビット■をリセット（論理゛０″に設定）する。これに
対し、ＨＴ−”Ｏ”の場合には、対応エントリに対する
操作は伺も行なわれない。
ＬＢ １９の対応エントリ内容が取り出されると、比較
器２０１〜２０３によシアドレスカウンタ１７の出力情
報中のＳＩＤ’、Ｓ Ｎ’、Ｐ Ｎ’が上記対応エン）
ＩＪ内容中のＳＩＤ’、Ｓ Ｎ’、Ｐ Ｎ’にそれぞ
れ一致するか否かが検出される。この場合、マスク信号
Ｍ１〜Ｍ３はいずれも論理パＯ＃に設定される。したが
って、成る仮想空間の成るページだけを無効化する場合
には、メモリアクセスの場合と同様に、比較器２０．〜
２０３の比較結果（一致／不一致検出結果）、およびビ
ットｖの状態が全て評価される。そして、これらの評価
に対する総合評価がアンドゲート２２によってなされ、
その結果が信号ＨＴとして出力される。この信号ＨＴは
ＴＬＢ制御部２３に導かれる。ＴＬＢ制御部２３には実
行制御部１５からのＴＬＢ無効化指令信号が与えられて
いる。しかしてＴＬＢ制御部２３はＨＴ＝”１″の場合
に（即ちＴＬＢアドレスＴＬＢＡＤＲで指定されたＴＬ
Ｂ１９エントリに対応アドレス変換対が有効登録されて
いる場合に）ライトクロックを出力して対応エントリの
ビット■をリセット（論理゛０″に設定）する。これに
対し、ＨＴ−”Ｏ”の場合には、対応エントリに対する
操作は伺も行なわれない。
次に、成る仮想空間の成るセグメントに対応する全ペー
ジを無効化する場合について説明す１７− る。この場合、アドレスカウンタ１７には対応するＳＩ
ＤおよびＳＮが設定され、ＰＮに相当する部分はオール
パ０”となっている。ところで、成る仮想空間の成るセ
グメントに対応する全ページを無効化するには、ＰＮの
うちＴＬＢ １９の索引に用いられるビット数（５ビツ
ト、即ちＴＬＢアドレスＴＬＢＡＤＲの下位５ビツト）
に対応するエントリだけチェックしなければならない。
ジを無効化する場合について説明す１７− る。この場合、アドレスカウンタ１７には対応するＳＩ
ＤおよびＳＮが設定され、ＰＮに相当する部分はオール
パ０”となっている。ところで、成る仮想空間の成るセ
グメントに対応する全ページを無効化するには、ＰＮの
うちＴＬＢ １９の索引に用いられるビット数（５ビツ
ト、即ちＴＬＢアドレスＴＬＢＡＤＲの下位５ビツト）
に対応するエントリだけチェックしなければならない。
そとで、この場合には、アドレスカウンタ１７の出力情
報中の下位５ビツト（ＴＬＢＡＤＲの下位５ビツト）が
オール″１″となるまで、実行制御部１５によシアドレ
スカウンタ１７がインクリメントされる。これにより、
ＴＬＢ Ｚ ９の対応エントリが順次索引され、対応ア
ドレス変換対の有無が繰）返しチェックされる。そして
、無効化すべきエントリが有る場合（Ｈ＝ ” １”の
場合）、対応するビットＶがリセットされる。この例の
ように成る仮想空間の成るセグメントに対応する全ペー
ジを無効化する場合には、ＳＩＤおよびＳＮのみが有効
であｆｉ、ＰＮには無関係である１８− ため、マスク信号Ｍ１ 、Ｍ２は論理“０″、マスク信
号Ｍ３は論理ＩＩ １ｊｌに設定される。これによシ比
較器２０ｇの比較結果、即ちＰ Ｎ”に関する評価結果
は無視させる。
報中の下位５ビツト（ＴＬＢＡＤＲの下位５ビツト）が
オール″１″となるまで、実行制御部１５によシアドレ
スカウンタ１７がインクリメントされる。これにより、
ＴＬＢ Ｚ ９の対応エントリが順次索引され、対応ア
ドレス変換対の有無が繰）返しチェックされる。そして
、無効化すべきエントリが有る場合（Ｈ＝ ” １”の
場合）、対応するビットＶがリセットされる。この例の
ように成る仮想空間の成るセグメントに対応する全ペー
ジを無効化する場合には、ＳＩＤおよびＳＮのみが有効
であｆｉ、ＰＮには無関係である１８− ため、マスク信号Ｍ１ 、Ｍ２は論理“０″、マスク信
号Ｍ３は論理ＩＩ １ｊｌに設定される。これによシ比
較器２０ｇの比較結果、即ちＰ Ｎ”に関する評価結果
は無視させる。
次に、成る仮想空間に対応するページを全て無効化する
場合について説明する。この場合、アドレスカウンタ１
７には対応するＳＩＤが設定され、ＳＮおよびＰＮに相
当する部分はオール゛Ｏ″となっている。ところで、成
る仮想空間の全ページを無効化するには、ＳＮのうちＴ
ＬＢ１９の索引に用いられるビット数（４ビツト、即ち
ＴＬＢ ７ドレスＴＬＢＡＤＲの最上位ビットを除く上
位４ビツト）、およびＰＮのうちＴＬＢ １９の索引に
用いられるビット数（５ビツト、即ちＴＬＢアドレスＴ
ＬＢＡＤＲの下位５ビツト）に対応するエントリだけチ
ェックしなければならない。そこで、この場合には、ア
ドレスカウンタ１７の出力情報中の下位９ピツ） （Ｔ
ＬＢＡＤＲの最上位ビットを除く残りビット）がオール
゛１”となるまで、実行制御部１５によりアドレスカウ
ンタ１７がインクリメントされる。これにより、ＴＬＢ
１９の対応エントリが順次索引され、対応アドレス変
換対の有無が繰シ返しチェックされる。そして、無効化
すべきエントリが有る場合（Ｈ＝”１″の場合）、対応
するビット■がリセットされる。
場合について説明する。この場合、アドレスカウンタ１
７には対応するＳＩＤが設定され、ＳＮおよびＰＮに相
当する部分はオール゛Ｏ″となっている。ところで、成
る仮想空間の全ページを無効化するには、ＳＮのうちＴ
ＬＢ１９の索引に用いられるビット数（４ビツト、即ち
ＴＬＢ ７ドレスＴＬＢＡＤＲの最上位ビットを除く上
位４ビツト）、およびＰＮのうちＴＬＢ １９の索引に
用いられるビット数（５ビツト、即ちＴＬＢアドレスＴ
ＬＢＡＤＲの下位５ビツト）に対応するエントリだけチ
ェックしなければならない。そこで、この場合には、ア
ドレスカウンタ１７の出力情報中の下位９ピツ） （Ｔ
ＬＢＡＤＲの最上位ビットを除く残りビット）がオール
゛１”となるまで、実行制御部１５によりアドレスカウ
ンタ１７がインクリメントされる。これにより、ＴＬＢ
１９の対応エントリが順次索引され、対応アドレス変
換対の有無が繰シ返しチェックされる。そして、無効化
すべきエントリが有る場合（Ｈ＝”１″の場合）、対応
するビット■がリセットされる。
この例のように成る仮想空間の全ページを無効化する場
合には、ＳＩＤのみが有効であシ、ＳＮおよびＰＮには
無関係であるため、マスク信号Ｍ１は論理゛′０″、マ
スク信号Ｍ２ 、Ｍ３は論理ビに設定される。これによ
り比較器２０２ 。
合には、ＳＩＤのみが有効であシ、ＳＮおよびＰＮには
無関係であるため、マスク信号Ｍ１は論理゛′０″、マ
スク信号Ｍ２ 、Ｍ３は論理ビに設定される。これによ
り比較器２０２ 。
２０３の比較結果、即ちＳＮ’、ＰＮ’に関する評価結
果は無視される。
果は無視される。
最後に、ＴＬＢ １９の全てのエントリを無効化する場
合について説明する。この場合、アドレスカウンタ１７
は、その出力情報中の下位１０ビツト（即ちＴＬＢＡＤ
Ｒ）がオール゛′０″の状態からオール″１”の状態と
なるまで（実行制御部１５によシ）順にインクリメント
される。これによｐ、ＴＬＢ１９の全エントリが先頭よ
シ１−に指定される。ＴＬＢ制御部２３は、実行制御部
１５からの指示により、信号ＨＴに無関係にライトクロ
ックを出力し、アドレスカウンタ１７の出力情報中のＴ
ＬＢＡＤＲで順に指定されるＴＬＢ １９の各エントリ
のビットＶをリセットする。
合について説明する。この場合、アドレスカウンタ１７
は、その出力情報中の下位１０ビツト（即ちＴＬＢＡＤ
Ｒ）がオール゛′０″の状態からオール″１”の状態と
なるまで（実行制御部１５によシ）順にインクリメント
される。これによｐ、ＴＬＢ１９の全エントリが先頭よ
シ１−に指定される。ＴＬＢ制御部２３は、実行制御部
１５からの指示により、信号ＨＴに無関係にライトクロ
ックを出力し、アドレスカウンタ１７の出力情報中のＴ
ＬＢＡＤＲで順に指定されるＴＬＢ １９の各エントリ
のビットＶをリセットする。
なお、前記実施例では多重仮想記憶制御方式を適用する
演算制御装置について説明したが、この発明は、前記実
施例において空間識別子ＳＩＤに関する部分を削除した
構成とすることＫより、通常の仮想記憶制御方式を適用
する演算制御装置にも応用できる。
演算制御装置について説明したが、この発明は、前記実
施例において空間識別子ＳＩＤに関する部分を削除した
構成とすることＫより、通常の仮想記憶制御方式を適用
する演算制御装置にも応用できる。
以上詳述したようにこの発明によれば、実行空間の切り
替シや、成るセグメントを主記憶から追い出す場合など
において、ＴＬＢの対応するエントリだけを選択的に効
率よく無効化できる。
替シや、成るセグメントを主記憶から追い出す場合など
において、ＴＬＢの対応するエントリだけを選択的に効
率よく無効化できる。
したがって、無効化の対象とならなかったエントリにつ
いては、常にアドレス変換の用に供することが可能とな
るのでアドレス変換のオーバヘッドを軽減できる。
いては、常にアドレス変換の用に供することが可能とな
るのでアドレス変換のオーバヘッドを軽減できる。
２１−
第１図はこの発明の一実施例に係る演算制御装置の要部
構成を示すブロック図、第２図は第１図に示すアドレス
レジスタ内での空間識別子および仮想アドレスからなる
情報の配置状態を説明する図、第３図は第１図に示すア
ドレスカウンタ内でのＴＬＢ無効化情報の配置状態を説
明する図である。 １５・・・実行制御部、１６・・・アドレスレジスタ、
１７・・・アドレスカウンタ、１８・・・セレクタ、１
９− ＴＬＢ （Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａ
ｓｉｄｅ Ｂｕｆｆｅｒ ）、２０１〜２０３・・・比
較器（ＣＯＭＰ）、２１１〜２１３・・・オアゲート（
ＯＲ）、２２・・・アンドゲート（ＡＮＤ ）、２３・
・・ＴＬＢ制御部。 出願人代理人 弁理士 鈴 江 武 彦２２− 特開昭ＧＯ−９１４６２（７） 第２図 第３図
構成を示すブロック図、第２図は第１図に示すアドレス
レジスタ内での空間識別子および仮想アドレスからなる
情報の配置状態を説明する図、第３図は第１図に示すア
ドレスカウンタ内でのＴＬＢ無効化情報の配置状態を説
明する図である。 １５・・・実行制御部、１６・・・アドレスレジスタ、
１７・・・アドレスカウンタ、１８・・・セレクタ、１
９− ＴＬＢ （Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａ
ｓｉｄｅ Ｂｕｆｆｅｒ ）、２０１〜２０３・・・比
較器（ＣＯＭＰ）、２１１〜２１３・・・オアゲート（
ＯＲ）、２２・・・アンドゲート（ＡＮＤ ）、２３・
・・ＴＬＢ制御部。 出願人代理人 弁理士 鈴 江 武 彦２２− 特開昭ＧＯ−９１４６２（７） 第２図 第３図
Claims (4)
- （１）対応エン） ＩＪの有効／無効を示す指定情報お
よびアドレス変換対を各エントリ中に含むＴＬＢを備え
、仮想記憶制御方式を適用する演算制御装置において、
メモリアクセスに際し、セグメント番号、ページ番号お
よびオフセット値の各フィールドからなる仮想アドレス
を保持するアドレスレジスタと、上記ＴＬＢの無効化処
理に際し、セグメント番号およびページ番号の各フィー
ルドからなるＴＬＢ無効化情報を保持するアドレスカウ
ンタと、このアドレスカウンタを制御し、上記ＴＬＢ無
効化情報中のページ番号フ（−ルド部分、或いはページ
番号並びにセグメント番号フィールド部分を更新する手
段と、上記アドレスレジスタの出力情報中のセグメント
番号およびページ番号の各フィールド、または上記アド
レスカウンタの出力情報のいずれか一方を選択する選択
手段と、この選択手段によって選択された情報の一部情
報に基づいて上記ＴＬＢを参照することによシ得られる
上記アドレス変換対の所定部分と上記選択情報の残シ情
報との一致検出対象フイールドを指定する手段と、この
手段による指定に従って一致検出を行ない、上記ＴＬＢ
に７対応する上記アドレス変換対が格納されているか否
かを示す信号を出力する手段と、この手段から出力され
る信号がアドレス変換封有シを示し、且つＴＬＢ無効化
処理の場合、上記ＴＬＢの対応エントリ内の上記指定情
報をエントリ無効指定情報に更新する手段とを具備する
ことを特徴とする演算制御装置。 - （２）上記一致検出対象フイールド指定手段は、一致検
出対象フイールドとして全フィールドまたはセグメント
番号に関するフィールドのいずれか一方を指定すること
を特徴とする特許請求の範囲第１項記載の演算制御装置
。 - （３）対応エントリの有効／無効を示す指定情報および
アドレス変換対を各エン） ＩＪ中に含むＴＬＢを備え
、多重仮想記憶制御方式を適用する演算制御装置におい
て、メモリアクセスに際し、多重仮想空間の識別番号で
ある空間識別子とセグメント番号、ページ番号およびオ
フセット値の各フィールドからなる仮想アドレスとを保
持するアドレスレジスタと、上記ＴＬＢの無効化処理に
際し、空間識別子、セグメント番号およびページ番号の
各フィールドからなるＴＬＢ無効化情報を保持するアド
レスカウンタと、このアドレスカウンタを制御し、上記
ＴＬＢ無効化情報中のページ番号フィールド部分、或い
はページ番号並びにセグメント番号フィールド部分を更
新する手段と、上記アドレスレジスタの出力情報中の上
記空間識別子、セグメント番号およびページ番号の各フ
ィールド、または上記アドレスカウンタの出力情報のい
ずれか一方を選択する選択手段と、この選択手段によっ
て選択された情報の一部情報に基づいて上記ＴＬＢをお
照することにより得られる上記アドレス変換対の所定部
分と上記選択情報の残り情報との一致検出対象フイール
ドを指定する手段と、この手段による指定に従って一致
検出を行ない、上記ＴＬＢに対応する上記アドレス変換
対が格納されているか否かを示す信号を出力する手段と
、この手段から出力される信号がアドレス変換対有りを
示し、且つＴＬＢ無効化処理の場合、上記ＴＬＢの対応
エントリ内の上記指定情報をエントリ無効指定情報に更
新する手段とを具備することを特徴とする演算制御装置
。 - （４） 上記一致検出対象フイールド指定手段は、一致
検出対象フイールドとして全フィールド、空間識別子並
びにセグメント番号に関するフィールド、または空間識
別子に関するフィールドのいずれか一方を指定すること
を特徴とする特許請求の範囲第３項記載の演算制御装置
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200224A JPS6091462A (ja) | 1983-10-26 | 1983-10-26 | 演算制御装置 |
| US06/664,293 US4849881A (en) | 1983-10-26 | 1984-10-24 | Data processing unit with a TLB purge function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200224A JPS6091462A (ja) | 1983-10-26 | 1983-10-26 | 演算制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6091462A true JPS6091462A (ja) | 1985-05-22 |
Family
ID=16420869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58200224A Pending JPS6091462A (ja) | 1983-10-26 | 1983-10-26 | 演算制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4849881A (ja) |
| JP (1) | JPS6091462A (ja) |
Cited By (4)
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| JPH03250344A (ja) * | 1990-02-28 | 1991-11-08 | Fujitsu Ltd | Ｔｌｂアクセス装置 |
| JP2015084260A (ja) * | 2004-07-30 | 2015-04-30 | インテル コーポレイション | プロセッサ及びシステム |
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- 1983-10-26 JP JP58200224A patent/JPS6091462A/ja active Pending
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1984
- 1984-10-24 US US06/664,293 patent/US4849881A/en not_active Expired - Fee Related
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