JPH09190381A - マルチプロセッサ構成の仮想計算機システム - Google Patents
マルチプロセッサ構成の仮想計算機システムInfo
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- JPH09190381A JPH09190381A JP8003347A JP334796A JPH09190381A JP H09190381 A JPH09190381 A JP H09190381A JP 8003347 A JP8003347 A JP 8003347A JP 334796 A JP334796 A JP 334796A JP H09190381 A JPH09190381 A JP H09190381A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
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Abstract
(57)【要約】
【課題】 ＸＰＴＬＢ処理のオーバヘッドを低減して、
仮想計算機の処理性能を向上させることができるマルチ
プロセッサ構成の仮想計算機システム。 【解決手段】 マルチプロセッサ構成の仮想計算機シス
テムにおいて、ＨＳＡ内に仮想計算機のＩＰdispatch情
報を格納する第１の手段１０７と、アドレス変換バッフ
ァのパージを行なう際に、ＣＵ内に前記ＩＰのdispatch
情報をセットするＩＰ対応のｂｉｔ ＭＡＰのＢＩＭラ
ッチ群による第２の手段と、前記ＢＩＭマスクにより、
ＲＥＱ発行ＩＰを決定する第３の手段１１１〜１１３に
より、ＰＴＬＢを実行するＩＰを限定する手段を備え
る。
仮想計算機の処理性能を向上させることができるマルチ
プロセッサ構成の仮想計算機システム。 【解決手段】 マルチプロセッサ構成の仮想計算機シス
テムにおいて、ＨＳＡ内に仮想計算機のＩＰdispatch情
報を格納する第１の手段１０７と、アドレス変換バッフ
ァのパージを行なう際に、ＣＵ内に前記ＩＰのdispatch
情報をセットするＩＰ対応のｂｉｔ ＭＡＰのＢＩＭラ
ッチ群による第２の手段と、前記ＢＩＭマスクにより、
ＲＥＱ発行ＩＰを決定する第３の手段１１１〜１１３に
より、ＰＴＬＢを実行するＩＰを限定する手段を備え
る。
Description
【０００１】
【発明が属する技術分野】本発明は、マルチプロセッサ
構成の仮想計算機システムに係り、特に、マルチプロセ
ッサを構成する情報処理装置が論理アドレスから実アド
レスの変換を高速に行うためのアドレス変換バッファ
（Translation Looking Bufer、以下、ＴＬＢという）
を有するマルチプロセッサ構成の仮想計算機システムに
関する。
構成の仮想計算機システムに係り、特に、マルチプロセ
ッサを構成する情報処理装置が論理アドレスから実アド
レスの変換を高速に行うためのアドレス変換バッファ
（Translation Looking Bufer、以下、ＴＬＢという）
を有するマルチプロセッサ構成の仮想計算機システムに
関する。
【０００２】
【従来の技術】近年、物理計算機の中に仮想計算機を構
築した仮想計算機システムの利用が一般的になりつつあ
る。そして、多数の物理計算機により構成されるマルチ
プロセッサにおいても、それらの計算機内に仮想計算機
を構築することができる。このような、マルチプロセッ
サ構成の仮想計算機システムは、論理的に区画化された
資源を利用して処理を行う複数の仮想計算機を存在させ
ることができる。すなわち、マルチプロセッサを構成す
る複数の物理計算機は、論理的に区画化され、複数の仮
想計算機にシェアされる。
築した仮想計算機システムの利用が一般的になりつつあ
る。そして、多数の物理計算機により構成されるマルチ
プロセッサにおいても、それらの計算機内に仮想計算機
を構築することができる。このような、マルチプロセッ
サ構成の仮想計算機システムは、論理的に区画化された
資源を利用して処理を行う複数の仮想計算機を存在させ
ることができる。すなわち、マルチプロセッサを構成す
る複数の物理計算機は、論理的に区画化され、複数の仮
想計算機にシェアされる。
【０００３】このような、仮想計算機の実現手段に関す
る従来技術として、例えば、特開平６−１０３０９２号
公報等に記載された技術が知られている。この従来技術
は、１つの仮想計算機に割り当てられている資源の全て
を、一括して他の仮想計算機に、当該他の仮想計算機を
再初期化することなく、動的に割り当てることができる
ようにしたものである。
る従来技術として、例えば、特開平６−１０３０９２号
公報等に記載された技術が知られている。この従来技術
は、１つの仮想計算機に割り当てられている資源の全て
を、一括して他の仮想計算機に、当該他の仮想計算機を
再初期化することなく、動的に割り当てることができる
ようにしたものである。
【０００４】ところで、マルチプロセッサに限らず、プ
ロセッサがＴＬＢを持って構成される場合、ＴＬＢの特
定のエントリを消去する必要が生じる。このようなＴＬ
Ｂの特定のエントリの消去に関する従来技術として、例
えば、日立製作所発行の「ＨＩＴＡＣ Ｍシリーズ処理
装置（Ｍ／ＡＳＡ）」（８０８０−２−１４６）の２５
３ページに説明されているＩＰＴＥ命令による処理が知
られている。
ロセッサがＴＬＢを持って構成される場合、ＴＬＢの特
定のエントリを消去する必要が生じる。このようなＴＬ
Ｂの特定のエントリの消去に関する従来技術として、例
えば、日立製作所発行の「ＨＩＴＡＣ Ｍシリーズ処理
装置（Ｍ／ＡＳＡ）」（８０８０−２−１４６）の２５
３ページに説明されているＩＰＴＥ命令による処理が知
られている。
【０００５】ＩＰＴＥ命令は、特定の条件のＴＬＢのエ
ントリを消去する命令であり、密結合マルチプロセッサ
の場合、マルチプロセッサを構成する全ての情報処理装
置の特定条件を満たすＴＬＢのエントリを消去するもの
である。
ントリを消去する命令であり、密結合マルチプロセッサ
の場合、マルチプロセッサを構成する全ての情報処理装
置の特定条件を満たすＴＬＢのエントリを消去するもの
である。
【０００６】図４は従来技術によるマルチプロセッサの
各情報処理装置にＩＰＴＥ命令を実行させる処理を説明
するフローチャートである。このフローは、情報処理装
置として多数のインストラクションプロセッサ(Instruc
tion Prosesser、以下、ＩＰという）ＩＰ０〜ＩＰｎと
制御装置であるコントロールユニット（以下、ＣＵとい
う）とを有するマルチプロセッサにおけるＩＰ０がＩＰ
ＴＥ命令を実現するためのものであり、以下、これにつ
いて説明する。
各情報処理装置にＩＰＴＥ命令を実行させる処理を説明
するフローチャートである。このフローは、情報処理装
置として多数のインストラクションプロセッサ(Instruc
tion Prosesser、以下、ＩＰという）ＩＰ０〜ＩＰｎと
制御装置であるコントロールユニット（以下、ＣＵとい
う）とを有するマルチプロセッサにおけるＩＰ０がＩＰ
ＴＥ命令を実現するためのものであり、以下、これにつ
いて説明する。
【０００７】（１）ＩＰＴＥ命令を実現するに当たっ
て、まず、ＩＰ０は、他のＩＰであるＩＰ１〜ＩＰｎに
対するＰＴＬＢ処理（以下ＸＰＴＬＢという）を実行す
るために、ＣＵに対しＲＥＳＥＲＶ要求を発行する。Ｒ
ＥＳＥＲＶＥ要求とは、他のＩＰとのＸＰＴＬＢ要求の
競合を避けるための、プライオリティ要求である（ステ
ップ２０１）。
て、まず、ＩＰ０は、他のＩＰであるＩＰ１〜ＩＰｎに
対するＰＴＬＢ処理（以下ＸＰＴＬＢという）を実行す
るために、ＣＵに対しＲＥＳＥＲＶ要求を発行する。Ｒ
ＥＳＥＲＶＥ要求とは、他のＩＰとのＸＰＴＬＢ要求の
競合を避けるための、プライオリティ要求である（ステ
ップ２０１）。
【０００８】（２）ＲＥＳＥＲＶ要求を受けたＣＵは、
他のＩＰへのＸＰＴＬＢの要求がが可能か否か、すなわ
ち、他のＩＰがＸＰＴＬＢ処理中、または、ＸＰＴＬＢ
を処理するためにＣＵに対してＲＥＳＥＲＶ要求を発行
しているか否かの判定を行い、その判定結果をＩＰ０に
報告する（ステップ２０２、２０３）。
他のＩＰへのＸＰＴＬＢの要求がが可能か否か、すなわ
ち、他のＩＰがＸＰＴＬＢ処理中、または、ＸＰＴＬＢ
を処理するためにＣＵに対してＲＥＳＥＲＶ要求を発行
しているか否かの判定を行い、その判定結果をＩＰ０に
報告する（ステップ２０２、２０３）。
【０００９】（３）ＣＵは、ＩＰ０からのＲＥＳＥＲＶ
要求の処理が可能であれば、他の全てのＩＰ（図４の例
ではＩＰ１〜ＩＰｎ）に対しＸＰＴＬＢ ＲＥＱを発行
する（ステップ２０４）。
要求の処理が可能であれば、他の全てのＩＰ（図４の例
ではＩＰ１〜ＩＰｎ）に対しＸＰＴＬＢ ＲＥＱを発行
する（ステップ２０４）。
【００１０】（４）ＩＰ１〜ＩＰｎは、割り当てられた
ＴＡＳＫ処理を実行しているが、ＣＵよりＸＰＴＬＢ
ＲＥＱを受けると、実行中のＴＡＳＫ処理を中断し、Ｘ
ＰＴＬＢ処理を開始すると共に、ＣＵに対してＸＰＴＬ
Ｂ処理のＳＴＡＲＴ報告を実行する（ステップ２０５、
２０７、２０６、２０８）。
ＴＡＳＫ処理を実行しているが、ＣＵよりＸＰＴＬＢ
ＲＥＱを受けると、実行中のＴＡＳＫ処理を中断し、Ｘ
ＰＴＬＢ処理を開始すると共に、ＣＵに対してＸＰＴＬ
Ｂ処理のＳＴＡＲＴ報告を実行する（ステップ２０５、
２０７、２０６、２０８）。
【００１１】（５）ＣＵは、全てのＩＰからＸＰＴＬＢ
ＳＴＡＲＴ報告を受けたとき、ＸＰＴＬＢ ＲＥＱの
送出元であるＩＰ０に対し、全てのＩＰのＸＰＴＬＢ処
理がスタートしたことを示す、ＡＬＬ ＸＰＴＬＢ ＳＴ
ＡＲＴ報告を実行する（ステップ２０９）。
ＳＴＡＲＴ報告を受けたとき、ＸＰＴＬＢ ＲＥＱの
送出元であるＩＰ０に対し、全てのＩＰのＸＰＴＬＢ処
理がスタートしたことを示す、ＡＬＬ ＸＰＴＬＢ ＳＴ
ＡＲＴ報告を実行する（ステップ２０９）。
【００１２】（６）一方、ＩＰ０は、ＣＵに対しＲＥＳ
ＥＲＶ要求を発行した後、ＣＵからの報告を待って、Ｒ
ＥＳＥＲＶ失敗であればステップ１０１に戻り、再びＣ
Ｕに対しＲＥＳＥＲＶ要求を発行する。また、ＲＥＳＥ
ＲＶ成功であれば、ＣＵのＡＬＬ ＸＰＴＬＢ ＳＴＡ
ＲＴ報告を待って、自ＩＰのＰＴＬＢ処理を実行し、実
行完了時、ＣＵに対しＰＴＬＢ ＥＮＤの報告を実行し
て処理を終了する（ステップ２１０〜２１２）。
ＥＲＶ要求を発行した後、ＣＵからの報告を待って、Ｒ
ＥＳＥＲＶ失敗であればステップ１０１に戻り、再びＣ
Ｕに対しＲＥＳＥＲＶ要求を発行する。また、ＲＥＳＥ
ＲＶ成功であれば、ＣＵのＡＬＬ ＸＰＴＬＢ ＳＴＡ
ＲＴ報告を待って、自ＩＰのＰＴＬＢ処理を実行し、実
行完了時、ＣＵに対しＰＴＬＢ ＥＮＤの報告を実行し
て処理を終了する（ステップ２１０〜２１２）。
【００１３】（７）ＣＵは、ＩＰ０よりＰＴＬＢ ＥＮ
Ｄ報告を受けると、ＸＰＴＬＢ ＲＥＱの送出元である
ＩＰ０のＰＴＬＢ処理が終了したことを示す、ＰＴＬＢ
ＥＮＤ報告を他の全てのＩＰに対して送出し、処理を
終了する（ステップ２１３）。
Ｄ報告を受けると、ＸＰＴＬＢ ＲＥＱの送出元である
ＩＰ０のＰＴＬＢ処理が終了したことを示す、ＰＴＬＢ
ＥＮＤ報告を他の全てのＩＰに対して送出し、処理を
終了する（ステップ２１３）。
【００１４】（８）ＩＰＴＥ命令は、命令を発行したＩ
Ｐの処理終了まで他のＩＰによる、ＴＬＢエントリエリ
アの參照を禁止する命令であるため、ＩＰ１〜ＩＰｎ
は、ＣＵよりＰＴＬＢ ＥＮＤ報告を受けるまでループ
で待ち、ＰＴＬＢ ＥＮＤの報告を受けた後、ＴＡＳＫ
処理を再開する（ステップ２１４、２１５）。
Ｐの処理終了まで他のＩＰによる、ＴＬＢエントリエリ
アの參照を禁止する命令であるため、ＩＰ１〜ＩＰｎ
は、ＣＵよりＰＴＬＢ ＥＮＤ報告を受けるまでループ
で待ち、ＰＴＬＢ ＥＮＤの報告を受けた後、ＴＡＳＫ
処理を再開する（ステップ２１４、２１５）。
【００１５】
【発明が解決しようとする課題】前述した従来技術によ
るＩＰＴＥ命令の処理をマルチプロセッサ構成の仮想計
算機システムに適用した場合、１つの仮想計算機におい
て、前述のＩＰＴＥ命令が実行されると、全てのＩＰに
対して、ＸＰＴＬＢがＢroadcastされることになり、た
とえその仮想計算機が１つのＩＰのみをシェアしていた
としても、全てのＩＰに対して、ＸＰＴＬＢ ＲＥＱが
発行される。
るＩＰＴＥ命令の処理をマルチプロセッサ構成の仮想計
算機システムに適用した場合、１つの仮想計算機におい
て、前述のＩＰＴＥ命令が実行されると、全てのＩＰに
対して、ＸＰＴＬＢがＢroadcastされることになり、た
とえその仮想計算機が１つのＩＰのみをシェアしていた
としても、全てのＩＰに対して、ＸＰＴＬＢ ＲＥＱが
発行される。
【００１６】本来、ＸＰＴＬＢ処理を実行するＩＰは、
過去に当該仮想計算機としてdispatchされた、または、
現在dispatchされているＩＰだけでよいはずであるが、
前述した従来技術を適用した場合、仮想計算機にシェア
されている全てのＩＰに対して、ＸＰＴＬＢ処理を実行
させることになるため、仮想計算機の処理が劣化すると
いう問題点を生じさることになる。
過去に当該仮想計算機としてdispatchされた、または、
現在dispatchされているＩＰだけでよいはずであるが、
前述した従来技術を適用した場合、仮想計算機にシェア
されている全てのＩＰに対して、ＸＰＴＬＢ処理を実行
させることになるため、仮想計算機の処理が劣化すると
いう問題点を生じさることになる。
【００１７】本発明の目的は、前記従来技術の問題点を
解決し、ＸＰＴＬＢ処理のオーバヘッドを低減して、仮
想計算機の処理性能を向上させることができるマルチプ
ロセッサ構成の仮想計算機システムを提供することにあ
る。
解決し、ＸＰＴＬＢ処理のオーバヘッドを低減して、仮
想計算機の処理性能を向上させることができるマルチプ
ロセッサ構成の仮想計算機システムを提供することにあ
る。
【００１８】
【課題を解決するための手段】本発明によれば前記目的
は、論理アドレスと実記憶装置上の実アドレスとを対応
付けるアドレス変換テーブルを用いて過去に変換した実
アドレスに対応する論理アドレスと、その実アドレスと
を対として保持する複数のエントリを有するアドレス変
換バッファを有する情報処理装置を複数備えて構成され
るマルチプロセッサ構成の仮想計算機システムにおい
て、前記情報処理装置が、過去に仮想計算機にdispatch
されたか否か、または、現在dispatchされているか否か
を示すdispatch情報を保持する手段を、主記憶装置のハ
ードウエア領域（ＨＳＡ）に設け、１つの仮想計算機に
dispatchされている情報処理装置から発行されるアドレ
ス変換バッファのパージ処理要求に対して、アドレス変
換バッファのパージ処理要求を発行すべき他の情報処理
装置を決定する手段を、システム全体を制御する制御装
置（ＣＵ）内に設けることにより達成される。
は、論理アドレスと実記憶装置上の実アドレスとを対応
付けるアドレス変換テーブルを用いて過去に変換した実
アドレスに対応する論理アドレスと、その実アドレスと
を対として保持する複数のエントリを有するアドレス変
換バッファを有する情報処理装置を複数備えて構成され
るマルチプロセッサ構成の仮想計算機システムにおい
て、前記情報処理装置が、過去に仮想計算機にdispatch
されたか否か、または、現在dispatchされているか否か
を示すdispatch情報を保持する手段を、主記憶装置のハ
ードウエア領域（ＨＳＡ）に設け、１つの仮想計算機に
dispatchされている情報処理装置から発行されるアドレ
ス変換バッファのパージ処理要求に対して、アドレス変
換バッファのパージ処理要求を発行すべき他の情報処理
装置を決定する手段を、システム全体を制御する制御装
置（ＣＵ）内に設けることにより達成される。
【００１９】前述したように、本発明は、ＨＳＡ内に仮
想計算機対応のＩＰのdispatch情報を持たせ、ＣＵ内に
ＩＰのdispatch情報をセットするＩＰ対応のＢＩＭ（Ｂ
roadcast ＩＰ ＭＡＳＫ）ラッチ群を設けることによ
り、ＣＵが、アドレス変換バッファのパージ処理要求を
受けたとき、ＢＩＭラッチ群にＩＰのdispatch情報を受
け、この情報とアドレス変換バッファのパージ処理要求
を発行した仮想計算機の情報とにより、アドレス変換バ
ッファのパージ処理要求を発行すべき情報処理装置を決
定する。これにより、仮想計算機システムにおいて、他
の仮想計算機によるＸＰＴＬＢ処理のオーバヘッドの影
響を受けることなく、仮想計算機の処理性能を向上させ
ることができる。
想計算機対応のＩＰのdispatch情報を持たせ、ＣＵ内に
ＩＰのdispatch情報をセットするＩＰ対応のＢＩＭ（Ｂ
roadcast ＩＰ ＭＡＳＫ）ラッチ群を設けることによ
り、ＣＵが、アドレス変換バッファのパージ処理要求を
受けたとき、ＢＩＭラッチ群にＩＰのdispatch情報を受
け、この情報とアドレス変換バッファのパージ処理要求
を発行した仮想計算機の情報とにより、アドレス変換バ
ッファのパージ処理要求を発行すべき情報処理装置を決
定する。これにより、仮想計算機システムにおいて、他
の仮想計算機によるＸＰＴＬＢ処理のオーバヘッドの影
響を受けることなく、仮想計算機の処理性能を向上させ
ることができる。
【００２０】
【発明の実施の形態】以下、本発明によるマルチプロセ
ッサ構成の仮想計算機システムの一実施形態を図面によ
り詳細に説明する。
ッサ構成の仮想計算機システムの一実施形態を図面によ
り詳細に説明する。
【００２１】図１は本発明の一実施形態によるマルチプ
ロセッサ構成の仮想計算機システムの構成を説明する
図、図２は本発明一実施形態におけるＩＰＴＥ命令実行
時のＸＰＴＬＢの処理を説明するフローチャート、図３
は本発明の一実施形態におけるＩＰdispatch情報の更新
の処理を説明するフローチャートである。図１におい
て、ＣＵはコントロールユニット、ＩＰ０〜ＩＰｎは情
報処理装置、ＢＩＭ１〜ＢＩＭｎはＢroadcast ＩＰ Ｍ
ＡＳＫラッチ、１０２は主記憶装置、１０７はＩＰdisp
atch情報マトリックス、１１１〜１１３はＡＮＤゲート
である。
ロセッサ構成の仮想計算機システムの構成を説明する
図、図２は本発明一実施形態におけるＩＰＴＥ命令実行
時のＸＰＴＬＢの処理を説明するフローチャート、図３
は本発明の一実施形態におけるＩＰdispatch情報の更新
の処理を説明するフローチャートである。図１におい
て、ＣＵはコントロールユニット、ＩＰ０〜ＩＰｎは情
報処理装置、ＢＩＭ１〜ＢＩＭｎはＢroadcast ＩＰ Ｍ
ＡＳＫラッチ、１０２は主記憶装置、１０７はＩＰdisp
atch情報マトリックス、１１１〜１１３はＡＮＤゲート
である。
【００２２】本発明が適用されるマルチプロセッサは、
仮想計算機にdispatchされる複数の情報処理装置ＩＰ０
〜ＩＰｎと、全体の制御を行うＣＵと、共用される主記
憶装置１０２とを備えて構成される。そして、ＣＵは、
接続されている各ＩＰの制御を司り、各ＩＰから、また
は、各ＩＰへのリクエストの制御及びデータの転送を行
い、データの加工をも行っている。主記憶装置１０２に
は、ソフトウエアに開放しているＳＵＡ（Software Use
Area)の他に、ハードウエア制御等に使用するハードウ
エア領域ＨＳＡ（Hardware Sare Area）が割り付けられ
ている。ＩＰ１〜ＩＰｎは、論理アドレスから実アドレ
スへの変換を高速に行うためのアドレス変換バッファ
（Translation Looking Bufer：以下ＴＬＢと称す）を
有する情報処理装置であり、相互に主記憶装置１０２を
共有している。
仮想計算機にdispatchされる複数の情報処理装置ＩＰ０
〜ＩＰｎと、全体の制御を行うＣＵと、共用される主記
憶装置１０２とを備えて構成される。そして、ＣＵは、
接続されている各ＩＰの制御を司り、各ＩＰから、また
は、各ＩＰへのリクエストの制御及びデータの転送を行
い、データの加工をも行っている。主記憶装置１０２に
は、ソフトウエアに開放しているＳＵＡ（Software Use
Area)の他に、ハードウエア制御等に使用するハードウ
エア領域ＨＳＡ（Hardware Sare Area）が割り付けられ
ている。ＩＰ１〜ＩＰｎは、論理アドレスから実アドレ
スへの変換を高速に行うためのアドレス変換バッファ
（Translation Looking Bufer：以下ＴＬＢと称す）を
有する情報処理装置であり、相互に主記憶装置１０２を
共有している。
【００２３】ＩＰdispatch情報マトリックス１０７は、
主記憶装置１０２のＨＳＡ内に割り付けられており、マ
ルチプロセッサ上に構築される複数の仮想計算機のそれ
ぞれがdispatchしたＩＰが示されている。そして、図示
ＩＰdispatch情報マトリックス１０７は、仮想計算機Ａ
〜Ｋが、ＩＰ０〜ＩＰｎのどのＩＰをdispatchしたか
を、図のＩＰ０〜ＩＰｎとして示す欄に１ビットで示し
ている。
主記憶装置１０２のＨＳＡ内に割り付けられており、マ
ルチプロセッサ上に構築される複数の仮想計算機のそれ
ぞれがdispatchしたＩＰが示されている。そして、図示
ＩＰdispatch情報マトリックス１０７は、仮想計算機Ａ
〜Ｋが、ＩＰ０〜ＩＰｎのどのＩＰをdispatchしたか
を、図のＩＰ０〜ＩＰｎとして示す欄に１ビットで示し
ている。
【００２４】ＩＰ ＭＡＳＫラッチＢＩＭ１〜ＢＩＭｎ
は、ＸＰＴＬＢ処理を要求した仮想計算機のＩＰdispat
ch情報をマトリックス１０７から取り込むラッチであ
る。これらのＢＩＭ１〜ＢＩＭｎは、ラッチでなく、Ｒ
ＡＭにより構成してもよい。ＡＮＤゲート１１１〜１１
３は、ＢＩＭ１〜ＢＩＭｎと仮想計算機にdispatchされ
ているＩＰからのＸＰＴＬＢ ＲＥＱの制御線の論理積
を取り、その出力はをＸＰＴＬＢ ＲＥＱとして、他の
ＩＰに対するＰＴＬＢ処理を指示する。
は、ＸＰＴＬＢ処理を要求した仮想計算機のＩＰdispat
ch情報をマトリックス１０７から取り込むラッチであ
る。これらのＢＩＭ１〜ＢＩＭｎは、ラッチでなく、Ｒ
ＡＭにより構成してもよい。ＡＮＤゲート１１１〜１１
３は、ＢＩＭ１〜ＢＩＭｎと仮想計算機にdispatchされ
ているＩＰからのＸＰＴＬＢ ＲＥＱの制御線の論理積
を取り、その出力はをＸＰＴＬＢ ＲＥＱとして、他の
ＩＰに対するＰＴＬＢ処理を指示する。
【００２５】図１に示す例は、ＩＰ０からＸＰＴＬＢ
ＲＥＱが発行された場合の論理を示しているが、ＩＰ１
からＩＰｎに関しても同様の論理を設ければよい。
ＲＥＱが発行された場合の論理を示しているが、ＩＰ１
からＩＰｎに関しても同様の論理を設ければよい。
【００２６】次に、図２に示すフローを参照して本発明
の一実施形態のＩＰＴＥ命令実行の処理動作を説明す
る。この例では、ＩＰ０が１つの仮想計算機によりdisp
atchされていて、その仮想計算機がＩＰＴＥ命令を実行
するものとしている。
の一実施形態のＩＰＴＥ命令実行の処理動作を説明す
る。この例では、ＩＰ０が１つの仮想計算機によりdisp
atchされていて、その仮想計算機がＩＰＴＥ命令を実行
するものとしている。
【００２７】（１）ＩＰＴＥ命令を実現するに当たっ
て、まず、ＩＰ０は、他のＩＰであるＩＰ１〜ＩＰｎに
対するＸＰＴＬＢ処理を実行するために、ＣＵに対しＲ
ＥＳＥＲＶ要求を発行する（ステップ３０１）。
て、まず、ＩＰ０は、他のＩＰであるＩＰ１〜ＩＰｎに
対するＸＰＴＬＢ処理を実行するために、ＣＵに対しＲ
ＥＳＥＲＶ要求を発行する（ステップ３０１）。
【００２８】（２）ＲＥＳＥＲＶ要求を受けたＣＵは、
他のＩＰへのＸＰＴＬＢの要求がが可能か否か、すなわ
ち、他のＩＰがＸＰＴＬＢ処理中、または、ＸＰＴＬＢ
を処理するためにＣＵに対してＲＥＳＥＲＶ要求を発行
しているか否かの判定を行い、その判定結果をＩＰ０報
告する（ステップ３０２、３０３）。
他のＩＰへのＸＰＴＬＢの要求がが可能か否か、すなわ
ち、他のＩＰがＸＰＴＬＢ処理中、または、ＸＰＴＬＢ
を処理するためにＣＵに対してＲＥＳＥＲＶ要求を発行
しているか否かの判定を行い、その判定結果をＩＰ０報
告する（ステップ３０２、３０３）。
【００２９】（３）ＣＵは、ＩＰ０からのＲＥＳＥＲＶ
要求の処理が可能であれば、ＨＳＡ内のＩＰdispatch情
報マトリックス１０７を参照し、ＲＥＳＥＲＶ要求発行
元ＩＰ（図示例ではＩＰ０）をシェアしている仮想計算
機のＩＰ dispatch 情報を読み出しＢＩＭ１〜ＢＩＭｎ
にセットした後、ＢＩＭがオンのＩＰに対してＸＰＴＬ
Ｂ ＲＥＱを発行する。図示例では、ＩＰ０をシェアし
ている仮想計算機により過去にdispatchされたＩＰがＩ
Ｐ１であり、ＩＰｎは、現在ＩＰ０をシェアしいる仮想
計算機に過去にdispatchされていないものとしている。
従って、この例では、ＩＰdispatch情報のＩＰ０、ＩＰ
１には、オン“１”が、ＩＰｎにはオフ“０”がセット
され、ＩＰ１の情報がＢＩＭ１にセットされ、ＩＰｎの
情報がＢＩＭｎにセットされることになり、ＢＩＭ１に
オン“１”がセットされ、ＢＩＭｎにオフ“０”がセッ
トされた状態となる。ＣＵは、ＩＰ０からのＸＰＴＬＢ
ＲＥＱとＢＩＭ１〜ＢＩＭｎとの論理積をＡＮＤゲー
ト１１１〜１１３によりとり、この結果、ＢＩＭ１〜Ｂ
ＩＭｎの情報がオンとなっているＩＰ、この例ではＩＰ
１に対してＸＰＴＬＢ ＲＥＱを発行する。なお、本発
明の一実施形態では、ＢＩＭ＝１のケースはオン、ＢＩ
Ｍ＝０のケースはオフとして構成しているが、ＢＩＭ＝
１のケースはオフ、ＢＩＭ＝０のケースはオンとしても
良い。また、ＩＰ２〜ＩＰｎ−１については、ＢＩＭが
オンの場合、ＩＰ１に対するのと同様な処理となり、Ｂ
ＩＭがオフの場合、ＩＰｎに対するのと同様な処理とな
るためその説明を省略する。
要求の処理が可能であれば、ＨＳＡ内のＩＰdispatch情
報マトリックス１０７を参照し、ＲＥＳＥＲＶ要求発行
元ＩＰ（図示例ではＩＰ０）をシェアしている仮想計算
機のＩＰ dispatch 情報を読み出しＢＩＭ１〜ＢＩＭｎ
にセットした後、ＢＩＭがオンのＩＰに対してＸＰＴＬ
Ｂ ＲＥＱを発行する。図示例では、ＩＰ０をシェアし
ている仮想計算機により過去にdispatchされたＩＰがＩ
Ｐ１であり、ＩＰｎは、現在ＩＰ０をシェアしいる仮想
計算機に過去にdispatchされていないものとしている。
従って、この例では、ＩＰdispatch情報のＩＰ０、ＩＰ
１には、オン“１”が、ＩＰｎにはオフ“０”がセット
され、ＩＰ１の情報がＢＩＭ１にセットされ、ＩＰｎの
情報がＢＩＭｎにセットされることになり、ＢＩＭ１に
オン“１”がセットされ、ＢＩＭｎにオフ“０”がセッ
トされた状態となる。ＣＵは、ＩＰ０からのＸＰＴＬＢ
ＲＥＱとＢＩＭ１〜ＢＩＭｎとの論理積をＡＮＤゲー
ト１１１〜１１３によりとり、この結果、ＢＩＭ１〜Ｂ
ＩＭｎの情報がオンとなっているＩＰ、この例ではＩＰ
１に対してＸＰＴＬＢ ＲＥＱを発行する。なお、本発
明の一実施形態では、ＢＩＭ＝１のケースはオン、ＢＩ
Ｍ＝０のケースはオフとして構成しているが、ＢＩＭ＝
１のケースはオフ、ＢＩＭ＝０のケースはオンとしても
良い。また、ＩＰ２〜ＩＰｎ−１については、ＢＩＭが
オンの場合、ＩＰ１に対するのと同様な処理となり、Ｂ
ＩＭがオフの場合、ＩＰｎに対するのと同様な処理とな
るためその説明を省略する。
【００３０】（４）ＩＰ１は、割り当てられたＴＡＳＫ
処理を実行しているが、ＣＵよりＸＰＴＬＢ ＲＥＱを
受けると、実行中のＴＡＳＫ処理を中断し、ＸＰＴＬＢ
処理を開始する共に、ＣＵに対してＸＰＴＬＢ処理のＳ
ＴＡＲＴ報告を実行する。このとき、ＣＵよりＸＰＴＬ
Ｂ ＲＥＱを受けないＩＰｎは、割り当てられたＴＡＳ
Ｋ処理の実行を続ける（ステップ３０５、３０７、３１
３）。
処理を実行しているが、ＣＵよりＸＰＴＬＢ ＲＥＱを
受けると、実行中のＴＡＳＫ処理を中断し、ＸＰＴＬＢ
処理を開始する共に、ＣＵに対してＸＰＴＬＢ処理のＳ
ＴＡＲＴ報告を実行する。このとき、ＣＵよりＸＰＴＬ
Ｂ ＲＥＱを受けないＩＰｎは、割り当てられたＴＡＳ
Ｋ処理の実行を続ける（ステップ３０５、３０７、３１
３）。
【００３１】（５）ＣＵは、ＢＩＭオンでありＸＰＴＬ
Ｂ ＲＥＱを送出した全てのＩＰからＸＰＴＬＢ ＳＴ
ＡＲＴ報告を受けたとき、ＸＰＴＬＢ ＲＥＱの送出元
であるＩＰ０に対し、全てのＩＰのＸＰＴＬＢ処理がス
タートしたことを示す、ＡＬＬＸＰＴＬＢ ＳＴＡＲＴ
報告を実行する（ステップ３０７）。
Ｂ ＲＥＱを送出した全てのＩＰからＸＰＴＬＢ ＳＴ
ＡＲＴ報告を受けたとき、ＸＰＴＬＢ ＲＥＱの送出元
であるＩＰ０に対し、全てのＩＰのＸＰＴＬＢ処理がス
タートしたことを示す、ＡＬＬＸＰＴＬＢ ＳＴＡＲＴ
報告を実行する（ステップ３０７）。
【００３２】（６）一方、ＩＰ０は、ＣＵに対しＲＥＳ
ＥＲＶ要求を発行した後、ＣＵからの報告を待って、Ｒ
ＥＳＥＲＶ失敗であればステップ１０１に戻り、再びＣ
Ｕに対しＲＥＳＥＲＶ要求を発行する。また、ＲＥＳＥ
ＲＶ成功であれば、ＣＵのＡＬＬ ＸＰＴＬＢ ＳＴＡ
ＲＴ報告を待って、自ＩＰのＰＴＬＢ処理を実行し、実
行完了時、ＣＵに対しＰＴＬＢ ＥＮＤの報告を実行し
て処理を終了する（ステップ３０８〜３１０）。
ＥＲＶ要求を発行した後、ＣＵからの報告を待って、Ｒ
ＥＳＥＲＶ失敗であればステップ１０１に戻り、再びＣ
Ｕに対しＲＥＳＥＲＶ要求を発行する。また、ＲＥＳＥ
ＲＶ成功であれば、ＣＵのＡＬＬ ＸＰＴＬＢ ＳＴＡ
ＲＴ報告を待って、自ＩＰのＰＴＬＢ処理を実行し、実
行完了時、ＣＵに対しＰＴＬＢ ＥＮＤの報告を実行し
て処理を終了する（ステップ３０８〜３１０）。
【００３３】（７）ＣＵは、ＩＰ０よりＰＴＬＢ ＥＮ
Ｄ報告を受けると、ＸＰＴＬＢ ＲＥＱの送出元である
ＩＰ０のＰＴＬＢ処理が終了したことを示す、ＰＴＬＢ
ＥＮＤ報告をＸＰＴＬＢ処理を行わせた他の全てのＩ
Ｐに対して送出し、処理を終了する（ステップ３１
１）。
Ｄ報告を受けると、ＸＰＴＬＢ ＲＥＱの送出元である
ＩＰ０のＰＴＬＢ処理が終了したことを示す、ＰＴＬＢ
ＥＮＤ報告をＸＰＴＬＢ処理を行わせた他の全てのＩ
Ｐに対して送出し、処理を終了する（ステップ３１
１）。
【００３４】（８）ＩＰＴＥ命令は、命令を発行したＩ
Ｐの処理終了まで他のＩＰによる、ＴＬＢエントリエリ
アの參照を禁止する命令であるため、ＩＰ１は、ＣＵよ
りＰＴＬＢ ＥＮＤ報告を受けるまでループで待ち、Ｐ
ＴＬＢ ＥＮＤの報告を受けた後、ＴＡＳＫ処理を再開
する（ステップ３１２）。
Ｐの処理終了まで他のＩＰによる、ＴＬＢエントリエリ
アの參照を禁止する命令であるため、ＩＰ１は、ＣＵよ
りＰＴＬＢ ＥＮＤ報告を受けるまでループで待ち、Ｐ
ＴＬＢ ＥＮＤの報告を受けた後、ＴＡＳＫ処理を再開
する（ステップ３１２）。
【００３５】前述した動作から判るように、本発明の一
実施形態の場合、ＩＰｎは、ステップ３０４でＸＰＴＬ
Ｂ ＲＥＱを受けることなく、すなわち、他の仮想計算
機に発行したＸＰＴＬＢ ＲＥＱによる割り込み処理を
受けることなく、ＩＰｎをシェアしている仮想計算機の
ＴＡＳＫの実行を続けること可能となる。
実施形態の場合、ＩＰｎは、ステップ３０４でＸＰＴＬ
Ｂ ＲＥＱを受けることなく、すなわち、他の仮想計算
機に発行したＸＰＴＬＢ ＲＥＱによる割り込み処理を
受けることなく、ＩＰｎをシェアしている仮想計算機の
ＴＡＳＫの実行を続けること可能となる。
【００３６】次に、図３に示すフローを参照して、主記
憶装置１０２のＨＳＡ内に設けられるＩＰdispatch情報
マトリックス１０７のＩＰdispatchエリアの制御につい
て説明する。ＩＰdispatchエリアは、図１により説明し
たように、仮想計算機対応に設けられており、ＩＰ０〜
ＩＰｎの各欄には、それぞれの各仮想計算機が、過去ま
たは現在までにシェアしたdispatch情報が１ビットで示
される。図３では、１つの仮想計算機Ａを例として、過
去または、現在におけるＩＰdispatch情報の更新制御に
ついて説明する。
憶装置１０２のＨＳＡ内に設けられるＩＰdispatch情報
マトリックス１０７のＩＰdispatchエリアの制御につい
て説明する。ＩＰdispatchエリアは、図１により説明し
たように、仮想計算機対応に設けられており、ＩＰ０〜
ＩＰｎの各欄には、それぞれの各仮想計算機が、過去ま
たは現在までにシェアしたdispatch情報が１ビットで示
される。図３では、１つの仮想計算機Ａを例として、過
去または、現在におけるＩＰdispatch情報の更新制御に
ついて説明する。
【００３７】（１）ＨＳＡには、仮想計算機ＡのＩＰ０
〜ＩＰｎのdispatch情報エリアを示しており、初期状態
においては、ＡＬＬ“０”がセットされ、ＩＰがdispat
chされていない状態を示している（ステップ４０１）。
〜ＩＰｎのdispatch情報エリアを示しており、初期状態
においては、ＡＬＬ“０”がセットされ、ＩＰがdispat
chされていない状態を示している（ステップ４０１）。
【００３８】（２）仮想計算機ＡがＩＰ０をdispatchす
る場合、すなわち、ＩＰ０で仮想計算機Ａをエミュレー
トする場合、ＩＰ０はＳＩＥ命令を実行する。ＳＩＥ命
令が実行されるということは、そのＩＰがいずれかの仮
想計算機にdispatchされることである。ＳＩＥ命令は、
仮想計算機をエミュレートするための環境設定、すなわ
ちエントリ処理を実行するが、本発明の一実施形態で
は、このエントリ処理において仮想計算機のＩＰdispat
ch情報エリアに対するＶalidate 処理（図３の例では、
仮想計算機ＡのＩＰ０ dispatch情報エリアに対するＶa
lidate処理）を追加して実行する（ステップ４０２）。
る場合、すなわち、ＩＰ０で仮想計算機Ａをエミュレー
トする場合、ＩＰ０はＳＩＥ命令を実行する。ＳＩＥ命
令が実行されるということは、そのＩＰがいずれかの仮
想計算機にdispatchされることである。ＳＩＥ命令は、
仮想計算機をエミュレートするための環境設定、すなわ
ちエントリ処理を実行するが、本発明の一実施形態で
は、このエントリ処理において仮想計算機のＩＰdispat
ch情報エリアに対するＶalidate 処理（図３の例では、
仮想計算機ＡのＩＰ０ dispatch情報エリアに対するＶa
lidate処理）を追加して実行する（ステップ４０２）。
【００３９】（２）ステップ４０２の処理により仮想計
算機Ａのdispatch情報は、ＩＰ０のエリアが“１”とな
り、当該ＩＰ０が仮想計算機Ａにdispatchされたことが
認識される（ステップ４０３）。
算機Ａのdispatch情報は、ＩＰ０のエリアが“１”とな
り、当該ＩＰ０が仮想計算機Ａにdispatchされたことが
認識される（ステップ４０３）。
【００４０】（３）ＩＰ０は、ＳＩＥ命令のエントリ処
理を実行後、仮想計算機Ａをエミュレートし、仮想計算
機ＡのＴＡＳＫを実行し、ホスト（実計算機）の仮想計
算機に対する介入要求により、あるいは、タイムスライ
スで割り当てられた実行時間が終了すると、仮想計算機
Ａのエミュレートを終了し、ホスト処理を再開する（ス
テップ４０４、４０５）。
理を実行後、仮想計算機Ａをエミュレートし、仮想計算
機ＡのＴＡＳＫを実行し、ホスト（実計算機）の仮想計
算機に対する介入要求により、あるいは、タイムスライ
スで割り当てられた実行時間が終了すると、仮想計算機
Ａのエミュレートを終了し、ホスト処理を再開する（ス
テップ４０４、４０５）。
【００４１】（４）仮想計算機は、動的に各ＩＰに割り
当てられる。このため、仮想計算機Ａが次にＩＰをdisp
atchする場合にＩＰ１が割り当てられたとする。この場
合、ＩＰ１が、ＳＩＥ命令のエントリ処理を実行し、仮
想計算機ＡのＩＰ１dispatch情報エリアに対するＶalid
ate処理を実行する（ステップ４０６）。
当てられる。このため、仮想計算機Ａが次にＩＰをdisp
atchする場合にＩＰ１が割り当てられたとする。この場
合、ＩＰ１が、ＳＩＥ命令のエントリ処理を実行し、仮
想計算機ＡのＩＰ１dispatch情報エリアに対するＶalid
ate処理を実行する（ステップ４０６）。
【００４２】（５）ステップ４０６の処理により仮想計
算機Ａのdispatch情報は、ＩＰ１のエリアが“１”とな
り、当該ＩＰ１が仮想計算機Ａにdispatchされたことが
認識される（ステップ４０７）。
算機Ａのdispatch情報は、ＩＰ１のエリアが“１”とな
り、当該ＩＰ１が仮想計算機Ａにdispatchされたことが
認識される（ステップ４０７）。
【００４３】（６）ＩＰ１は、ＳＩＥ命令のエントリ処
理を実行後、仮想計算機Ａをエミュレートし、仮想計算
機ＡのＴＡＳＫを実行し、ホスト（実計算機）の仮想計
算機に対する介入要求により、あるいは、タイムスライ
スで割り当てられた実行時間が終了すると、仮想計算機
Ａのエミュレートを終了し、ホスト処理を再開する（ス
テップ４０８、４０９）。
理を実行後、仮想計算機Ａをエミュレートし、仮想計算
機ＡのＴＡＳＫを実行し、ホスト（実計算機）の仮想計
算機に対する介入要求により、あるいは、タイムスライ
スで割り当てられた実行時間が終了すると、仮想計算機
Ａのエミュレートを終了し、ホスト処理を再開する（ス
テップ４０８、４０９）。
【００４４】（７）同様に、仮想計算機Ａが次にＩＰを
dispatchする場合にＩＰｎが割り当てられたとする。こ
の場合、ＩＰｎが、ＳＩＥ命令のエントリ処理を実行
し、仮想計算機ＡのＩＰｎdispatch情報エリアに対する
Ｖalidate処理を実行する（ステップ４１０）。
dispatchする場合にＩＰｎが割り当てられたとする。こ
の場合、ＩＰｎが、ＳＩＥ命令のエントリ処理を実行
し、仮想計算機ＡのＩＰｎdispatch情報エリアに対する
Ｖalidate処理を実行する（ステップ４１０）。
【００４５】（８）ステップ４１０の処理により仮想計
算機Ａのdispatch情報は、ＩＰｎのエリアが“１”とな
り、当該ＩＰｎが仮想計算機Ａにdispatchされたことが
認識される（ステップ４１１）。
算機Ａのdispatch情報は、ＩＰｎのエリアが“１”とな
り、当該ＩＰｎが仮想計算機Ａにdispatchされたことが
認識される（ステップ４１１）。
【００４６】（９）ＩＰｎは、ＳＩＥ命令のエントリ処
理を実行後、仮想計算機Ａをエミュレートし、仮想計算
機ＡのＴＡＳＫを実行し、ホスト（実計算機）の仮想計
算機に対する介入要求により、あるいは、タイムスライ
スで割り当てられた実行時間が終了すると、仮想計算機
Ａのエミュレートを終了し、ホスト処理を再開する（ス
テップ４１２、４１３）。
理を実行後、仮想計算機Ａをエミュレートし、仮想計算
機ＡのＴＡＳＫを実行し、ホスト（実計算機）の仮想計
算機に対する介入要求により、あるいは、タイムスライ
スで割り当てられた実行時間が終了すると、仮想計算機
Ａのエミュレートを終了し、ホスト処理を再開する（ス
テップ４１２、４１３）。
【００４７】前述した処理により、仮想計算機対応のＩ
Ｐdispatch情報エリアに対するＶalidate 処理が実行さ
れる。この例では、仮想計算機ＡのＩＰdispatch情報の
ＩＰ０、ＩＰ１、ＩＰｎのエリアが“１”とされること
になる。
Ｐdispatch情報エリアに対するＶalidate 処理が実行さ
れる。この例では、仮想計算機ＡのＩＰdispatch情報の
ＩＰ０、ＩＰ１、ＩＰｎのエリアが“１”とされること
になる。
【００４８】（10）仮想計算機対応のＩＰdispatch情報
エリアは、該当ＩＰ（説明している例ではＩＰ０）のホ
スト処理によるＰＴＬＢ命令の実行により、図３に４１
６、４１７として示すように、仮想計算機の全てにおい
て該当するＩＰ（この例ではＩＰ０）のＶalidが落され
る（スッテップ４１４、４１５）。
エリアは、該当ＩＰ（説明している例ではＩＰ０）のホ
スト処理によるＰＴＬＢ命令の実行により、図３に４１
６、４１７として示すように、仮想計算機の全てにおい
て該当するＩＰ（この例ではＩＰ０）のＶalidが落され
る（スッテップ４１４、４１５）。
【００４９】ＰＴＬＢ命令は、前述した日立製作所発行
の「ＨＩＴＡＣ Ｍシリ−ズ処理装置（Ｍ／ＡＳＡ）」
（８０８０−２−１４６）の２７２ページに記載されて
いるように、情報処理装置内のＴＬＢ内の全ての情報を
無効にするものであり、前述のホスト処理が行われる
と、過去においてdispatchされた仮想計算機のエミュレ
ート時に登録されたＴＬＢ情報もパージされるため、該
当仮想計算機からのＸＰＴＬＢリクエスト受付時、ＰＴ
ＬＢ処理は不要となり、ＸＰＴＬＢの対象から外してよ
いことになる。すなわち、ＩＰdispatch情報のＶalidを
落してよいことをになる。
の「ＨＩＴＡＣ Ｍシリ−ズ処理装置（Ｍ／ＡＳＡ）」
（８０８０−２−１４６）の２７２ページに記載されて
いるように、情報処理装置内のＴＬＢ内の全ての情報を
無効にするものであり、前述のホスト処理が行われる
と、過去においてdispatchされた仮想計算機のエミュレ
ート時に登録されたＴＬＢ情報もパージされるため、該
当仮想計算機からのＸＰＴＬＢリクエスト受付時、ＰＴ
ＬＢ処理は不要となり、ＸＰＴＬＢの対象から外してよ
いことになる。すなわち、ＩＰdispatch情報のＶalidを
落してよいことをになる。
【００５０】前述したステップ４０１からステップ４１
５の処理により、１つの仮想計算機の現在及び過去にdi
spatchされたＸＰＴＬＢ対象ＩＰの認識が可能となる。
そして、本発明の一実施形態によれば、ＨＳＡ内に仮想
計算機のＩＰdispatch情報を格納する第１の手段と、Ｃ
Ｕ内に前記ＩＰのdispatch情報をセットするＩＰ対応の
ｂｉｔ ＭＡＰのＢＩＭラッチレジスタ群を有する第２
の手段と、ＢＩＭマスクにより、ＲＥＱ発行ＩＰを決定
する第３の手段とにより、ＸＰＴＬＢを実行するＩＰを
限定することが可能となり、マルチプロセッサ構成の仮
想計算機システムにおいて他の仮想計算機によるＸＰＴ
ＬＢ処理のオーバヘッドの影響、すなわち、他の仮想計
算機発行のＸＰＴＬＢ ＲＥＱによる、Ｂｒｅａｋ ｉｎ
を受けることなく、仮想計算機の処理性能を向上させる
ことができる。
５の処理により、１つの仮想計算機の現在及び過去にdi
spatchされたＸＰＴＬＢ対象ＩＰの認識が可能となる。
そして、本発明の一実施形態によれば、ＨＳＡ内に仮想
計算機のＩＰdispatch情報を格納する第１の手段と、Ｃ
Ｕ内に前記ＩＰのdispatch情報をセットするＩＰ対応の
ｂｉｔ ＭＡＰのＢＩＭラッチレジスタ群を有する第２
の手段と、ＢＩＭマスクにより、ＲＥＱ発行ＩＰを決定
する第３の手段とにより、ＸＰＴＬＢを実行するＩＰを
限定することが可能となり、マルチプロセッサ構成の仮
想計算機システムにおいて他の仮想計算機によるＸＰＴ
ＬＢ処理のオーバヘッドの影響、すなわち、他の仮想計
算機発行のＸＰＴＬＢ ＲＥＱによる、Ｂｒｅａｋ ｉｎ
を受けることなく、仮想計算機の処理性能を向上させる
ことができる。
【００５１】
【発明の効果】以上説明したように本発明によれば、マ
ルチプロセッサ構成の仮想計算機システムにおいて、Ｘ
ＰＴＬＢ処理のオーバヘッドを低減して、仮想計算機の
処理性能を向上させることができる。
ルチプロセッサ構成の仮想計算機システムにおいて、Ｘ
ＰＴＬＢ処理のオーバヘッドを低減して、仮想計算機の
処理性能を向上させることができる。
【図１】本発明の一実施形態によるマルチプロセッサ構
成の仮想計算機システムの構成を説明する図である。
成の仮想計算機システムの構成を説明する図である。
【図２】本発明一実施形態におけるＩＰＴＥ命令実行時
のＸＰＴＬＢの処理を説明するフローチャートである。
のＸＰＴＬＢの処理を説明するフローチャートである。
【図３】本発明の一実施形態におけるＩＰdispatch情報
の更新の処理を説明するフローチャートである。
の更新の処理を説明するフローチャートである。
【図４】従来技術によるマルチプロセッサの各プロセッ
サにＩＰＴＥ命令を実行させる処理を説明するフローチ
ャートである。
サにＩＰＴＥ命令を実行させる処理を説明するフローチ
ャートである。
ＣＵ コントロールユニット ＩＰ０〜ＩＰｎ 情報処理装置 ＢＩＭ１〜ＢＩＭｎ Ｂroadcast ＩＰ ＭＡＳＫラッチ １０２ 主記憶装置 １０７ ＩＰdispatch情報マトリックス １１１〜１１３ ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 篠原 公一 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 青木 勝一 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内
Claims (3)
- 【請求項１】 論理アドレスと実記憶装置上の実アドレ
スとを対応付けるアドレス変換テーブルを用いて過去に
変換した実アドレスに対応する論理アドレスと、その実
アドレスとを対として保持する複数のエントリを有する
アドレス変換バッファを有する情報処理装置を複数備え
て構成されるマルチプロセッサ構成の仮想計算機システ
ムにおいて、前記情報処理装置が、過去に仮想計算機に
dispatchされたか否か、または、現在dispatchされてい
るか否かを示すdispatch情報を保持する手段と、１つの
仮想計算機にdispatchされている情報処理装置から発行
されるアドレス変換バッファのパージ処理要求に対し
て、アドレス変換バッファのパージ処理要求を発行すべ
き他の情報処理装置を決定する手段とを備えること特徴
とするマルチプロセッサ構成の仮想計算機システム。 - 【請求項２】 前記dispatch情報は、情報処理装置に共
用される主記憶装置のハードウエア領域に設けられ、ア
ドレス変換バッファのパージ処理要求を発行すべき他の
情報処理装置を決定する手段は、システム全体の制御を
行う制御装置内に設けられることを特徴とする請求項１
記載のマルチプロセッサ構成の仮想計算機システム。 - 【請求項３】 前記アドレス変換バッファのパージ処理
要求を発行すべき他の情報処理装置を決定する手段は、
情報処理装置対応のdispatch情報をセットするマスクラ
ッチ群を備え、ラッチに格納される情報と、情報処理装
置にdispatchされている仮想計算機の情報からのパージ
処理要求とにより、アドレス変換バッファのパージ処理
要求を発行すべき他の情報処理装置を決定することを特
徴とする請求項２記載のマルチプロセッサ構成の仮想計
算機システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8003347A JPH09190381A (ja) | 1996-01-11 | 1996-01-11 | マルチプロセッサ構成の仮想計算機システム |
| US08/781,211 US5896520A (en) | 1996-01-11 | 1997-01-10 | Virtual computer system of multi-processor constitution |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8003347A JPH09190381A (ja) | 1996-01-11 | 1996-01-11 | マルチプロセッサ構成の仮想計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09190381A true JPH09190381A (ja) | 1997-07-22 |
Family
ID=11554831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8003347A Pending JPH09190381A (ja) | 1996-01-11 | 1996-01-11 | マルチプロセッサ構成の仮想計算機システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5896520A (ja) |
| JP (1) | JPH09190381A (ja) |
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|---|---|---|---|---|
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| US6986137B1 (en) * | 1999-09-28 | 2006-01-10 | International Business Machines Corporation | Method, system and program products for managing logical processors of a computing environment |
| US6587938B1 (en) * | 1999-09-28 | 2003-07-01 | International Business Machines Corporation | Method, system and program products for managing central processing unit resources of a computing environment |
| US10802986B2 (en) | 2016-07-18 | 2020-10-13 | International Business Machines Corporation | Marking to indicate memory used to back address translation structures |
| US10176006B2 (en) * | 2016-07-18 | 2019-01-08 | International Business Machines Corporation | Delaying purging of structures associated with address translation |
| US10168902B2 (en) | 2016-07-18 | 2019-01-01 | International Business Machines Corporation | Reducing purging of structures associated with address translation |
| US10169243B2 (en) | 2016-07-18 | 2019-01-01 | International Business Machines Corporation | Reducing over-purging of structures associated with address translation |
| US10176110B2 (en) | 2016-07-18 | 2019-01-08 | International Business Machines Corporation | Marking storage keys to indicate memory used to back address translation structures |
| US10223281B2 (en) | 2016-07-18 | 2019-03-05 | International Business Machines Corporation | Increasing the scope of local purges of structures associated with address translation |
| US10282305B2 (en) | 2016-07-18 | 2019-05-07 | International Business Machines Corporation | Selective purging of entries of structures associated with address translation in a virtualized environment |
| US10162764B2 (en) | 2016-07-18 | 2018-12-25 | International Business Machines Corporation | Marking page table/page status table entries to indicate memory used to back address translation structures |
| US10248573B2 (en) | 2016-07-18 | 2019-04-02 | International Business Machines Corporation | Managing memory used to back address translation structures |
| US10176111B2 (en) | 2016-07-18 | 2019-01-08 | International Business Machines Corporation | Host page management using active guest page table indicators |
| US10241924B2 (en) | 2016-07-18 | 2019-03-26 | International Business Machines Corporation | Reducing over-purging of structures associated with address translation using an array of tags |
| US10180909B2 (en) | 2016-07-18 | 2019-01-15 | International Business Machines Corporation | Host-based resetting of active use of guest page table indicators |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6091462A (ja) * | 1983-10-26 | 1985-05-22 | Toshiba Corp | 演算制御装置 |
| US5317705A (en) * | 1990-10-24 | 1994-05-31 | International Business Machines Corporation | Apparatus and method for TLB purge reduction in a multi-level machine system |
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| US5428757A (en) * | 1992-04-29 | 1995-06-27 | International Business Machines Corporation | Method for reducing translation look aside buffer purges in a multitasking system |
| JP3186244B2 (ja) * | 1992-09-18 | 2001-07-11 | 株式会社日立製作所 | 仮想計算機システム |
-
1996
- 1996-01-11 JP JP8003347A patent/JPH09190381A/ja active Pending
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1997
- 1997-01-10 US US08/781,211 patent/US5896520A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9886392B2 (en) | 2014-03-20 | 2018-02-06 | International Business Machines Corporation | Selective purging of PCI I/O address translation buffer |
| US9886391B2 (en) | 2014-03-20 | 2018-02-06 | International Business Machines Corporation | Selective purging of PCI I/O address translation buffer |
| US10223283B2 (en) | 2014-03-20 | 2019-03-05 | International Business Machines Corporation | Selective purging of PCI I/O address translation buffer |
Also Published As
| Publication number | Publication date |
|---|---|
| US5896520A (en) | 1999-04-20 |
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