JPH0343652B2 - - Google Patents
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- Publication number
- JPH0343652B2 JPH0343652B2 JP60066745A JP6674585A JPH0343652B2 JP H0343652 B2 JPH0343652 B2 JP H0343652B2 JP 60066745 A JP60066745 A JP 60066745A JP 6674585 A JP6674585 A JP 6674585A JP H0343652 B2 JPH0343652 B2 JP H0343652B2
- Authority
- JP
- Japan
- Prior art keywords
- tlb
- change
- bit
- entry
- page
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔概要〕
仮想アドレスを実アドレスに変換する動的アド
レス変換において使用するページ・テーブルおよ
びTLBの各エントリの中に存在するチエンジ・
ビツトを、ライト・アクセス時の特定の条件を検
出して効率的に更新する。まず、TLBビツトの
ときのTLBのエントリ中のチエンジ・ビツトを
参照し、その値が“０”のときに、ページ・テー
ブルおよびTLB各エントリ中のチエンジ・ビツ
ト“１”にセツトする。
レス変換において使用するページ・テーブルおよ
びTLBの各エントリの中に存在するチエンジ・
ビツトを、ライト・アクセス時の特定の条件を検
出して効率的に更新する。まず、TLBビツトの
ときのTLBのエントリ中のチエンジ・ビツトを
参照し、その値が“０”のときに、ページ・テー
ブルおよびTLB各エントリ中のチエンジ・ビツ
ト“１”にセツトする。
本発明は、仮想記憶方式の計算機システムにお
けるページ・テーブルおよびTLBの制御方式に
関するものであり、特にライト・アクセス時のチ
エンジ・ビツトの更新制御方式に関する。
けるページ・テーブルおよびTLBの制御方式に
関するものであり、特にライト・アクセス時のチ
エンジ・ビツトの更新制御方式に関する。
仮想記憶方式を採用している計算機システムで
は、大きな仮想記憶空間を小さな実記憶空間上で
アクセス可能にするため、ページング手法を用い
ている。
は、大きな仮想記憶空間を小さな実記憶空間上で
アクセス可能にするため、ページング手法を用い
ている。
すなわち、仮想記憶空間と実記憶空間の両方
を、ページという単位に分割して、必要とするペ
ージを、その都度２次記憶装置から実メモリへ移
し、プログラムを実行するものである。
を、ページという単位に分割して、必要とするペ
ージを、その都度２次記憶装置から実メモリへ移
し、プログラムを実行するものである。
このページングでは、２次記憶装置から取り出
したページを、実メモリのどのページに格納する
かを決定する必要がある。このため、各ページ毎
にリフアレンス・ビツト（Ｒビツトと略す）、チ
エンジ・ビツト（Ｃビツトと略す）を持ツてい
る。
したページを、実メモリのどのページに格納する
かを決定する必要がある。このため、各ページ毎
にリフアレンス・ビツト（Ｒビツトと略す）、チ
エンジ・ビツト（Ｃビツトと略す）を持ツてい
る。
このＲビツトは、“１”のとき該ページがプロ
グラムによつて参照（リードまたはストア）され
たことを示し、“０”のとき、該ページがプログ
ラムによつて参照されなかつたことを示す。また
Ｃビツトは、“１”のとき該ページに変更が発生
した（ストア命令が実行された）ことを示し、
“０”のとき、該ページに変更が発生しなかつた
ことを示す。
グラムによつて参照（リードまたはストア）され
たことを示し、“０”のとき、該ページがプログ
ラムによつて参照されなかつたことを示す。また
Ｃビツトは、“１”のとき該ページに変更が発生
した（ストア命令が実行された）ことを示し、
“０”のとき、該ページに変更が発生しなかつた
ことを示す。
これらのＲ，Ｃビツトは、以下のように使われ
る。
る。
今、２次記憶装置からあるページを実メモリの
ページへ移す（ムーブ・インと省略する）場合を
考える。この場合、Ｒ，Ｃビツトの値により、次
の４とおりが考えられる。
ページへ移す（ムーブ・インと省略する）場合を
考える。この場合、Ｒ，Ｃビツトの値により、次
の４とおりが考えられる。
() Ｒ＝０，Ｃ＝０ このときは、このＲ，Ｃ
ビツトに対応するページはプログラムによつて
参照されていないので、このページへムーブ・
インしてよい。
ビツトに対応するページはプログラムによつて
参照されていないので、このページへムーブ・
インしてよい。
() Ｒ＝１，Ｃ＝０ このときは、このＲ，Ｃ
ビツトに対応するページはプログラムによつて
参照されているが、変更はされていないので、
このページへムーブ・インしてよい。
ビツトに対応するページはプログラムによつて
参照されているが、変更はされていないので、
このページへムーブ・インしてよい。
() Ｒ＝０，Ｃ＝１ この場合は有り得ない。
() Ｒ＝１，Ｃ＝１ このときは、このＲ，Ｃ
ビツトに対応するページはプログラムによつて
参照されており、かつ変更が加えられているの
で、このページを２次記憶装置へセーブ（スワ
ツプ・アウトと称する）してから、ムーブ・イ
ンする。
ビツトに対応するページはプログラムによつて
参照されており、かつ変更が加えられているの
で、このページを２次記憶装置へセーブ（スワ
ツプ・アウトと称する）してから、ムーブ・イ
ンする。
以上のようにＲ，Ｃビツトの値に応じて、すぐ
にムーブ・インしてよいか、あるいはスワツプ・
アウトしてからムーブ・インするかを判断する。
にムーブ・インしてよいか、あるいはスワツプ・
アウトしてからムーブ・インするかを判断する。
たとえば従来のあるシステムの場合、Ｒビツト
およびＣビツトは、記憶保護キーの一部として、
メモリ上で実メモリのページに対応づけて管理さ
れている。そしてさらに、ページ・テーブルにも
Ｒ，Ｃビツトを置き、またTLBにはＣビツトの
みを置いて、前記保護キーのＲ，Ｃビツトを反映
させる方法がとられている。
およびＣビツトは、記憶保護キーの一部として、
メモリ上で実メモリのページに対応づけて管理さ
れている。そしてさらに、ページ・テーブルにも
Ｒ，Ｃビツトを置き、またTLBにはＣビツトの
みを置いて、前記保護キーのＲ，Ｃビツトを反映
させる方法がとられている。
従来のシステムでは、リフアレンス・ビツトお
よびチエンジ・ビツトを管理するための特別なメ
モリを必要とし、それらのビツトの更新のために
ハードウエア上の負担が大きくなるという問題が
あつた。
よびチエンジ・ビツトを管理するための特別なメ
モリを必要とし、それらのビツトの更新のために
ハードウエア上の負担が大きくなるという問題が
あつた。
本発明は、リフアレンス・ビツトおよびチエン
ジ・ビツトを管理するために特別なメモリを使用
せず、ページ・テーブルの各エントリに置かれた
リフアレンス・ビツトおよびチエンジ・ビツトを
用いてページングを制御するものであり、その
際、特にチエンジ・ビツトの更新を効率的に行う
手段を提供する。
ジ・ビツトを管理するために特別なメモリを使用
せず、ページ・テーブルの各エントリに置かれた
リフアレンス・ビツトおよびチエンジ・ビツトを
用いてページングを制御するものであり、その
際、特にチエンジ・ビツトの更新を効率的に行う
手段を提供する。
第１図は本発明の原理的構成を示し、図におい
て、１は仮想アドレスレジスタ、２はTLB、３
はページ・テーブル、４は更新制御テーブル、５
は変換制御部、Ｒはリフアレンス・ビツト、Ｃは
チエンジ・ビツトを表す。
て、１は仮想アドレスレジスタ、２はTLB、３
はページ・テーブル、４は更新制御テーブル、５
は変換制御部、Ｒはリフアレンス・ビツト、Ｃは
チエンジ・ビツトを表す。
TLB２は、仮想アドレスの一部を用いて検索
され、TLBヒツトの場合、すなわち、目的の変
換情報がTLBに登録されている場合には、その
TLBエントリ中のチエンジ・ビツトＣを取り出
し、チエツクする。
され、TLBヒツトの場合、すなわち、目的の変
換情報がTLBに登録されている場合には、その
TLBエントリ中のチエンジ・ビツトＣを取り出
し、チエツクする。
更新制御テーブル４は一種のデコーダであり、
メモリアクセスを要求しているマイクロ命令がリ
ード・アクセスを行う命令がライト・アクセスを
行う命令かを示すアクセス種別信号と、TLBが
ヒツトがミスかを示すTLBヒツト信号と、TLB
ヒツト時にテーブルエントリから取り出したチエ
ンジ・ビツトＣとに基づいて、存在し得る４つの
ケース、すなわちTLB検索結果がミスかヒツト
か、ヒツトの場合アクセスがリードかライトか、
ライトの場合チエンジ・ビツトが０か１かの条件
により定まるケース１ないしケース４を判定し、
変換制御部５に通知する。
メモリアクセスを要求しているマイクロ命令がリ
ード・アクセスを行う命令がライト・アクセスを
行う命令かを示すアクセス種別信号と、TLBが
ヒツトがミスかを示すTLBヒツト信号と、TLB
ヒツト時にテーブルエントリから取り出したチエ
ンジ・ビツトＣとに基づいて、存在し得る４つの
ケース、すなわちTLB検索結果がミスかヒツト
か、ヒツトの場合アクセスがリードかライトか、
ライトの場合チエンジ・ビツトが０か１かの条件
により定まるケース１ないしケース４を判定し、
変換制御部５に通知する。
変換制御部５は、ケース１ないしケース４のそ
れぞれの場合に応じて、アドレス変換制御と、
TLB２およびページ・テーブル３のリフアレン
ス・ビツトＲおよびチエンジ・ビツトＣの更新制
御を実行する。
れぞれの場合に応じて、アドレス変換制御と、
TLB２およびページ・テーブル３のリフアレン
ス・ビツトＲおよびチエンジ・ビツトＣの更新制
御を実行する。
変換制御部５は、ケース３の場合、すなわち
TLBヒツトとライト・アクセスとTLBチエン
ジ・ビツトＣが“０”であることが、同時に成り
立つ条件が満たされたときに、トラツプ（割り込
み要求）を発生し、TLB２とページテーブル３
のそれぞれのチエンジ・ビツトＣを“１”にセツ
トする更新処理を行う。
TLBヒツトとライト・アクセスとTLBチエン
ジ・ビツトＣが“０”であることが、同時に成り
立つ条件が満たされたときに、トラツプ（割り込
み要求）を発生し、TLB２とページテーブル３
のそれぞれのチエンジ・ビツトＣを“１”にセツ
トする更新処理を行う。
本発明によれば、チエンジ・ビツトＣの更新条
件が通常のテーブル検索動作時に更新制御テーブ
ル４により自動的に検出され、トラツプにより変
換制御部５でチエンジ・ビツトの更新処理が行わ
れる。変換制御部５はTLBとページ・テーブル
３の各対応するエントリのチエンジ・ビツトを
“１”に更新する処理を実行する。
件が通常のテーブル検索動作時に更新制御テーブ
ル４により自動的に検出され、トラツプにより変
換制御部５でチエンジ・ビツトの更新処理が行わ
れる。変換制御部５はTLBとページ・テーブル
３の各対応するエントリのチエンジ・ビツトを
“１”に更新する処理を実行する。
第２図は、本発明の１実施例システムの構成図
である。図において、１は仮想アドレス・レジス
タ、２はTLB、３はページ・テーブル、４は更
新制御テーブル、５は変換制御部、６はセグメン
ト・テーブル、７は実アドレス・レジスタ、８は
マイクロ命令テコード回路、Ｒはリフアレンス・
ビツトＣはチエンジ・ビツト、SXはセグメン
ト・インデツクス、PXはページ・インデツクス、
BXはバイト・インデツクスを表している。
である。図において、１は仮想アドレス・レジス
タ、２はTLB、３はページ・テーブル、４は更
新制御テーブル、５は変換制御部、６はセグメン
ト・テーブル、７は実アドレス・レジスタ、８は
マイクロ命令テコード回路、Ｒはリフアレンス・
ビツトＣはチエンジ・ビツト、SXはセグメン
ト・インデツクス、PXはページ・インデツクス、
BXはバイト・インデツクスを表している。
仮想アドレス・レジスタ１中の仮想アドレスの
セグメント・インデツクスSXおよびページ・イ
ンデツクスPXが、TLB２、あるいはセグメン
ト・テーブル６およびページ・テーブル３からな
る動的アドレス変換機構（DAT）で実アドレス
に変換するために使用される。また仮想アドレス
のバイト・インデツクスBXは、直接、実アドレ
ス・レジスタ７に送られる。
セグメント・インデツクスSXおよびページ・イ
ンデツクスPXが、TLB２、あるいはセグメン
ト・テーブル６およびページ・テーブル３からな
る動的アドレス変換機構（DAT）で実アドレス
に変換するために使用される。また仮想アドレス
のバイト・インデツクスBXは、直接、実アドレ
ス・レジスタ７に送られる。
なお、第２図中の１ないし５で示される要素
は、第１図中の同一番号の要素に対応している。
は、第１図中の同一番号の要素に対応している。
変換制御テーブル４は、TLB２から出力され
るTLBヒツト信号と、マイクロ命令デコード回
路８から出力されるアクセス種別信号と、TLB
エントリのチエンジ・ビツトＣによつて参照さ
れ、図示のケース１からケース４までの４つのケ
ースに弁別して対応する結果を出力する。
るTLBヒツト信号と、マイクロ命令デコード回
路８から出力されるアクセス種別信号と、TLB
エントリのチエンジ・ビツトＣによつて参照さ
れ、図示のケース１からケース４までの４つのケ
ースに弁別して対応する結果を出力する。
変換制御部５は、次のように動作する。
ケース１のTLBミスの場合には、ページ・テ
ーブル３およびセグメント・テーブル６の動的ア
ドレス変換機構（DAT）を用いてアドレス変換
を行い、結果を実アドレス・レジスタ７にセツト
する。さらにこのとき、ページ・テーブル３のリ
フアレンス・ビツトＲを“１”にセツトし、また
仮想アドレスと実アドレスの変換対をTLB２に
セツトする。
ーブル３およびセグメント・テーブル６の動的ア
ドレス変換機構（DAT）を用いてアドレス変換
を行い、結果を実アドレス・レジスタ７にセツト
する。さらにこのとき、ページ・テーブル３のリ
フアレンス・ビツトＲを“１”にセツトし、また
仮想アドレスと実アドレスの変換対をTLB２に
セツトする。
ケース２のTLBヒツトでアクセス種別がリー
ドの場合には、直ちにTLB２のエントリから取
り出した実アドレス・データを実アドレス・レジ
スタ７にセツトする。このケースでは、チエン
ジ・ビツトＣの更新は不要である。
ドの場合には、直ちにTLB２のエントリから取
り出した実アドレス・データを実アドレス・レジ
スタ７にセツトする。このケースでは、チエン
ジ・ビツトＣの更新は不要である。
ケース３のTLBヒツト、アクセス種別がライ
ト、そしてTLBのチエンジ・ビツトＣが〓０”
の場合には、テーブル２のエントリから取り出し
た実アドレス・データを実アドレス・レジスタ７
にセツトする。このケースは、ライト・アクセス
であるため、TLB２およびページ・テーブル３
の対応エントリにあるチエンジ・ビツトＣを
“１”に変更しなければならない。そのためトラ
ツプを発生し、例外処理でこれらのチエンジ・ビ
ツトＣを更新する。
ト、そしてTLBのチエンジ・ビツトＣが〓０”
の場合には、テーブル２のエントリから取り出し
た実アドレス・データを実アドレス・レジスタ７
にセツトする。このケースは、ライト・アクセス
であるため、TLB２およびページ・テーブル３
の対応エントリにあるチエンジ・ビツトＣを
“１”に変更しなければならない。そのためトラ
ツプを発生し、例外処理でこれらのチエンジ・ビ
ツトＣを更新する。
ケース４のTLBヒツト、ライト・アクセス、
TLBエントリのチエツク・ビツトＣが“１”の
場合には、TLBエントリから取り出した実アド
レス・データを実アドレス・レジスタ７にセツト
する。
TLBエントリのチエツク・ビツトＣが“１”の
場合には、TLBエントリから取り出した実アド
レス・データを実アドレス・レジスタ７にセツト
する。
本発明によれば、ページ・テーブルおよび
TLB中のエントリのチエンジ・ビツトを更新す
る制御が簡単となり、またアドレス変換によるオ
ーバーヘツドを小さくすることができる。
TLB中のエントリのチエンジ・ビツトを更新す
る制御が簡単となり、またアドレス変換によるオ
ーバーヘツドを小さくすることができる。
第１図は本発明の原理的構成図、第２図は本発
明の１実施例システムの構成図である。 第１図において、１は仮想アドレス・レジス
タ、２はTLB、３はページ・テーブル、４は更
新制御テーブル、５は変換制御部、Ｃはチエン
ジ・ビツト、を表す。
明の１実施例システムの構成図である。 第１図において、１は仮想アドレス・レジス
タ、２はTLB、３はページ・テーブル、４は更
新制御テーブル、５は変換制御部、Ｃはチエン
ジ・ビツト、を表す。
Claims (1)
- 【特許請求の範囲】 １ セグメント・テーブルおよびページ・テーブ
ルを含む動的アドレス変換機構とTLBとをそな
え、ページ・テーブルの各エントリにリフアレン
ス・ビツトおよびチエンジ・ビツトを設け、また
TLBの各エントリにチエンジ・ビツトを設けた
仮想記憶方式の計算機システムにおいて、 メモリ・アクセスを行う命令のアクセス種別が
書き込みか読み出しかを表示する信号と、TLB
検索結果がミスかヒツトかを表示する信号と、
TLBビツト時のTLBエントリ中の変更の有無を
示すチエンジ・ビツトの値とに基づいて、設立し
た条件を分類する更新制御テーブル手段を設け、
アドレス変換時に上記更新制御テーブル手段を参
照し、上記更新制御テーブル手段からアクセス種
別が書き込みであつて、TLBヒツトとなり、か
つTLBエントリ中のチエンジ・ビツトが変更無
しの値を示している条件が成立したことを検出し
たとき、ページ・テーブルおよびTLBの各対応
するエントリ中のチエンジ・ビツトを変更有りの
値に更新することを特徴とするチエンジ・ビツト
の更新制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066745A JPS61246853A (ja) | 1985-03-30 | 1985-03-30 | 仮想記憶方式の計算機システムにおけるチエンジ・ビツトの更新制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066745A JPS61246853A (ja) | 1985-03-30 | 1985-03-30 | 仮想記憶方式の計算機システムにおけるチエンジ・ビツトの更新制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61246853A JPS61246853A (ja) | 1986-11-04 |
| JPH0343652B2 true JPH0343652B2 (ja) | 1991-07-03 |
Family
ID=13324718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60066745A Granted JPS61246853A (ja) | 1985-03-30 | 1985-03-30 | 仮想記憶方式の計算機システムにおけるチエンジ・ビツトの更新制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61246853A (ja) |
-
1985
- 1985-03-30 JP JP60066745A patent/JPS61246853A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61246853A (ja) | 1986-11-04 |
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