JPS60241346A - リング型ネツトワ−クによる記憶システム - Google Patents
リング型ネツトワ−クによる記憶システムInfo
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- JPS60241346A JPS60241346A JP9823084A JP9823084A JPS60241346A JP S60241346 A JPS60241346 A JP S60241346A JP 9823084 A JP9823084 A JP 9823084A JP 9823084 A JP9823084 A JP 9823084A JP S60241346 A JPS60241346 A JP S60241346A
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- Japan
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- memory
- data
- buffer
- buffers
- node
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ）発明の技術分野
本発明はリング型ネットワークによる記憶システム、特
にリング型ネットワーク内を伝送される、情報を、１つ
のメモリ空間にあるものとみなし、ネットワーク内のノ
ードあるいはノードに接続された装置が、通常のメモリ
をアクセスするのと同様にして、上記情報にアクセスで
きるようにしたリング型ネットワークによる記憶システ
ムに関するものである。
にリング型ネットワーク内を伝送される、情報を、１つ
のメモリ空間にあるものとみなし、ネットワーク内のノ
ードあるいはノードに接続された装置が、通常のメモリ
をアクセスするのと同様にして、上記情報にアクセスで
きるようにしたリング型ネットワークによる記憶システ
ムに関するものである。
（Ｂ）技術の背景と問題点
実際に設置されてい条メモリ量に制限されずに、大きな
メモリ空間をデータ処理装置に提供する方式として、い
わゆる仮血記憶システムが知られている。しかし、従来
の仮想記憶システムは、１個のコンピュータシステムに
閉じたものであり、他の機器またはシステムが有するデ
ータにアクセスするためには、ネットワーク等を通じて
データのコピーを得る必要があった。また、比較的小さ
なコンピュータシステムでは、仮に大きなメモリ空間を
必要としても、コストの点から仮想記憶化するのが困難
であった。そのため、次のような問題があった。
メモリ空間をデータ処理装置に提供する方式として、い
わゆる仮血記憶システムが知られている。しかし、従来
の仮想記憶システムは、１個のコンピュータシステムに
閉じたものであり、他の機器またはシステムが有するデ
ータにアクセスするためには、ネットワーク等を通じて
データのコピーを得る必要があった。また、比較的小さ
なコンピュータシステムでは、仮に大きなメモリ空間を
必要としても、コストの点から仮想記憶化するのが困難
であった。そのため、次のような問題があった。
ネットワーク内においてデータを共有するとき、データ
の共有を回線／ネットワーク経由で行うため、コンピュ
ータがそのデータ送受信の処理を行わなければならず、
処理コストが増大する。また、データをコピーするため
、システム全体としてメモリ量が増大する。即ち′、１
つのデータが同時にシステム内にいくつも存在すること
になる。特にデータを更新した場合等には、そのデータ
を管理元へ返送する処理等も必要となり、システムの負
荷が増大する。
の共有を回線／ネットワーク経由で行うため、コンピュ
ータがそのデータ送受信の処理を行わなければならず、
処理コストが増大する。また、データをコピーするため
、システム全体としてメモリ量が増大する。即ち′、１
つのデータが同時にシステム内にいくつも存在すること
になる。特にデータを更新した場合等には、そのデータ
を管理元へ返送する処理等も必要となり、システムの負
荷が増大する。
（Ｃ）発明の目的と構成
本発明は上記問題点の解決を図り、ネットワーク内のノ
ードに物理メモリ （バッファ）を分散さ。
ードに物理メモリ （バッファ）を分散さ。
せ、かつ、それらのメモリ内情報をネットワーク内の全
てのノードからアクセス可能とすることによって、あた
かも仮想記憶を複数の装置が共有するかのような記憶シ
ステムを提供することを目的としている。そのため、本
発明のリング型ネットワークによる記憶システムは、各
々データ送受信機能を有する複数のノードを備えたリン
グ型ネットワークシステムであって、上記各ノードは、
少なくとも伝送路からの受信用メモリ、伝送路への送信
用メモリまたは当該ノードに接続される装置に対するア
クセス用メモリとしてそれぞれ切り換えて使用される複
数個のバッファと、該ノードに接続される装置からのア
クセス要求により指定されたアドレスに関連して上記バ
ッファの切換えを制御するバッファ選択制御部とを備え
、各ノードにおいて上記バッファにより記憶手段を共有
することを特徴としている。以下、図面を参照しつつ、
実施例に従って説明する。
てのノードからアクセス可能とすることによって、あた
かも仮想記憶を複数の装置が共有するかのような記憶シ
ステムを提供することを目的としている。そのため、本
発明のリング型ネットワークによる記憶システムは、各
々データ送受信機能を有する複数のノードを備えたリン
グ型ネットワークシステムであって、上記各ノードは、
少なくとも伝送路からの受信用メモリ、伝送路への送信
用メモリまたは当該ノードに接続される装置に対するア
クセス用メモリとしてそれぞれ切り換えて使用される複
数個のバッファと、該ノードに接続される装置からのア
クセス要求により指定されたアドレスに関連して上記バ
ッファの切換えを制御するバッファ選択制御部とを備え
、各ノードにおいて上記バッファにより記憶手段を共有
することを特徴としている。以下、図面を参照しつつ、
実施例に従って説明する。
（Ｄ）発明の実施例
第１図は本発明の一実施例構成、第２図は伝送フレーム
の例、第３図は第１図図示ノードの詳細図、第４図はバ
ッファセレクト・コントローラの詳細図を示す。
の例、第３図は第１図図示ノードの詳細図、第４図はバ
ッファセレクト・コントローラの詳細図を示す。
図中、１−１ないし１−４はノード、２は伝送路、３は
バッファ、４はバッファセレクト・コントローラ、５は
中央処理装置やチャネル等のメモリアクセス部を表す。
バッファ、４はバッファセレクト・コントローラ、５は
中央処理装置やチャネル等のメモリアクセス部を表す。
本発明は、例えば第１図図示のようなリング型ネットワ
ーク・システムに適用される。ネットワークにおいて、
データは伝送路２を単一方向（第１図の例では時計回り
）に巡回する。各ノード１−１〜１−４は、複数個のバ
ッファ３と該バッファ３を切り換える制御を行うバッフ
デーセレクト・コントローラ４とを有している。バッフ
ァセレクト・コントローラ４は、メモリアクセス部５か
ら、ネットワーク内において共有するメモリへアクセス
するために、アドレスが通知されると、バッファ３を切
り換え、要求されたアドレスについてのデータが準備で
きた時点でレディＲｅａｄｙを通知し、メモリアクセス
部５が要求するメモリへアクセス。
ーク・システムに適用される。ネットワークにおいて、
データは伝送路２を単一方向（第１図の例では時計回り
）に巡回する。各ノード１−１〜１−４は、複数個のバ
ッファ３と該バッファ３を切り換える制御を行うバッフ
デーセレクト・コントローラ４とを有している。バッフ
ァセレクト・コントローラ４は、メモリアクセス部５か
ら、ネットワーク内において共有するメモリへアクセス
するために、アドレスが通知されると、バッファ３を切
り換え、要求されたアドレスについてのデータが準備で
きた時点でレディＲｅａｄｙを通知し、メモリアクセス
部５が要求するメモリへアクセス。
できるようにする。
従来知られている一般の仮想記憶システムにおいては、
仮想記憶上のデータは例えば磁気ディス ５り装置等の
直接アクセス装置内にマツピングされる。本発明の場合
、例えば磁気ディスク装置等に格納されるデータの代わ
りに、リング型ネットワーク内において、各ノード１−
１〜１−４間を巡回する伝送データが、あたかも仮想記
憶上のデータであるかのように扱われると考えてよい。
仮想記憶上のデータは例えば磁気ディス ５り装置等の
直接アクセス装置内にマツピングされる。本発明の場合
、例えば磁気ディスク装置等に格納されるデータの代わ
りに、リング型ネットワーク内において、各ノード１−
１〜１−４間を巡回する伝送データが、あたかも仮想記
憶上のデータであるかのように扱われると考えてよい。
伝送路２上のデータは、例えば第２図に示すようなフレ
ームと呼ばれる単位で伝送される。フレームには、フレ
ームヘッダ部に仮想記憶上におけるデータのアドレス情
報と、制御ビットが用意される。制御ビットには、例え
ば当該データに対するアクセスの可否情報ビットや書き
込み禁止のロック情報ビット等を設けることができるが
、詳細な説明は省略する。フレームのデータ部には、仮
想・記憶上のデータが所定のサイズ、即ちページ単位で
格納される。Ｆｅ２は、フレーム・チェック・シーケン
スであって、エラー訂正符号等を有する。
ームと呼ばれる単位で伝送される。フレームには、フレ
ームヘッダ部に仮想記憶上におけるデータのアドレス情
報と、制御ビットが用意される。制御ビットには、例え
ば当該データに対するアクセスの可否情報ビットや書き
込み禁止のロック情報ビット等を設けることができるが
、詳細な説明は省略する。フレームのデータ部には、仮
想・記憶上のデータが所定のサイズ、即ちページ単位で
格納される。Ｆｅ２は、フレーム・チェック・シーケン
スであって、エラー訂正符号等を有する。
第１図図示ネットワークは、いわゆる時分割多重化（Ｔ
ＤＭＡ）方式やスロットリング方式等で実現される。一
般的には、これらの方式において、データブロックの最
小単位であるスロットを、数十バイト程度にするのが普
通である。しかし、本発明においては、スロットの長さ
を数百バイト以上にしたほうが望ましい。数十バイト単
位で仮想記憶におけるページングを行うとすると、アク
セス速度のパフォーマンスが低下するためである。
ＤＭＡ）方式やスロットリング方式等で実現される。一
般的には、これらの方式において、データブロックの最
小単位であるスロットを、数十バイト程度にするのが普
通である。しかし、本発明においては、スロットの長さ
を数百バイト以上にしたほうが望ましい。数十バイト単
位で仮想記憶におけるページングを行うとすると、アク
セス速度のパフォーマンスが低下するためである。
もちろん、スロットの長さがいくらであっても、伝送技
術上特に問題となることはなく、任意に長ざを選択する
ことができる。
術上特に問題となることはなく、任意に長ざを選択する
ことができる。
第１図図示バッファ部の構成は、例えば第３図図示の如
くになっている。第３図において、符号１０はバッファ
・リード・バス、１１はバッファ・ライト・バス、Ｓｓ
は送信スイッチ、Ｓｒは受信スイッチＳｒ 、Ｓｍｒは
メモリ・リード・スイッチＳ ｍｒｓ Ｓ ｍｗははメ
モリ・ライト・スイッチを表す。
くになっている。第３図において、符号１０はバッファ
・リード・バス、１１はバッファ・ライト・バス、Ｓｓ
は送信スイッチ、Ｓｒは受信スイッチＳｒ 、Ｓｍｒは
メモリ・リード・スイッチＳ ｍｒｓ Ｓ ｍｗははメ
モリ・ライト・スイッチを表す。
各ノードには、第３回に示すように、最低３つのバッフ
ァ３が用意される。以下これらの３個のバッファをそれ
ぞれＢｌ、Ｂ２．Ｂ３とする。最低３個必要であるとし
たのは、受信用・送信用・メモリアクセス用の３通りの
アクセスが１つのバッファに対して競合しないようにす
るためである。
ァ３が用意される。以下これらの３個のバッファをそれ
ぞれＢｌ、Ｂ２．Ｂ３とする。最低３個必要であるとし
たのは、受信用・送信用・メモリアクセス用の３通りの
アクセスが１つのバッファに対して競合しないようにす
るためである。
もちろん３個以上あってもよい。なお以下の説明では、
説明を簡単化するために伝送エラーに対する処理は考え
ず、エラーはないものとする。
説明を簡単化するために伝送エラーに対する処理は考え
ず、エラーはないものとする。
バッファセレクト・コントローラ４は、送信スイッチＳ
ｓ、受信スイッチＳｒ、メモリ・リード・スイッチＳｉ
ｒおよびメモリ・ライト・スイッチＳｍｗを制御する回
路である。受信スイッチＳｒは、バッファ３の１つをバ
ッファ・ライト・バス１１を介して伝送路に接続し、そ
のバッファをデータの受信用にする。送信スイッチＳｓ
は、バッファ３の他の１つをバッファ・リード・バス１
０を介して伝送路に接続し、そのバッファをデータの送
信用にする。また、メモリ・リード・スイッチ５ｎｏｒ
およびメモリ・ライト・スイッチＳｍｗは、他のバッフ
ァを当該ノードにおけるメモリアクセス用のバスに接続
するスイッチである。
ｓ、受信スイッチＳｒ、メモリ・リード・スイッチＳｉ
ｒおよびメモリ・ライト・スイッチＳｍｗを制御する回
路である。受信スイッチＳｒは、バッファ３の１つをバ
ッファ・ライト・バス１１を介して伝送路に接続し、そ
のバッファをデータの受信用にする。送信スイッチＳｓ
は、バッファ３の他の１つをバッファ・リード・バス１
０を介して伝送路に接続し、そのバッファをデータの送
信用にする。また、メモリ・リード・スイッチ５ｎｏｒ
およびメモリ・ライト・スイッチＳｍｗは、他のバッフ
ァを当該ノードにおけるメモリアクセス用のバスに接続
するスイッチである。
バッファセレクト・コントローラ４は、例えば第４図図
示の如く構成される。図中、１５はスイッチング・コン
トローラ、１６はアドレスレジスタ、１７は比較器、１
８はスキャナを表す。
示の如く構成される。図中、１５はスイッチング・コン
トローラ、１６はアドレスレジスタ、１７は比較器、１
８はスキャナを表す。
スイッチング・コントローラ１５は、各スイッチＳｓ、
Ｓｒ＋ Ｓｍｒ＋ Ｓｍｗの切換え制御信号を出力す
ると共に、スキャナ１８をコントロールする回路である
。スキャナ１８は、各バッファに格納されたフレーム情
報の特にアドレス部分について、順次走査する回路であ
る。メモリアクセス部５である中央処理装置やチャネル
からのアドレス要求により、アドレスレジスタ１６にア
クセスすべきアドレスが用意されると、比較器１７にこ
のアドレスが供給される。また比較器１７には、スキャ
ナ１８から各バッファ内に格納されているフレームのア
ドレス情報が供給される。比較器１７は、これらのアド
レスを比較し、等しいときにレディ信号をメモリアクセ
ス部５に送信する。
Ｓｒ＋ Ｓｍｒ＋ Ｓｍｗの切換え制御信号を出力す
ると共に、スキャナ１８をコントロールする回路である
。スキャナ１８は、各バッファに格納されたフレーム情
報の特にアドレス部分について、順次走査する回路であ
る。メモリアクセス部５である中央処理装置やチャネル
からのアドレス要求により、アドレスレジスタ１６にア
クセスすべきアドレスが用意されると、比較器１７にこ
のアドレスが供給される。また比較器１７には、スキャ
ナ１８から各バッファ内に格納されているフレームのア
ドレス情報が供給される。比較器１７は、これらのアド
レスを比較し、等しいときにレディ信号をメモリアクセ
ス部５に送信する。
以上のように、複数個のバッファＢｌ、Ｂ２゜Ｂ３は、
■伝送路から受信した情報を記憶するもの、■伝送路へ
送信する情報を記憶するもの、■ノードに接続された装
置に対するメモリの一部に割り当てられるもの、という
３通りの使用法が可能とされ、これらの使用法がバッフ
ァセレクト・コントローラ４によって動的に変更される
。即ち、バッファＢ１．Ｂ２．Ｂ３の用途は、例えば次
のように変化する。
■伝送路から受信した情報を記憶するもの、■伝送路へ
送信する情報を記憶するもの、■ノードに接続された装
置に対するメモリの一部に割り当てられるもの、という
３通りの使用法が可能とされ、これらの使用法がバッフ
ァセレクト・コントローラ４によって動的に変更される
。即ち、バッファＢ１．Ｂ２．Ｂ３の用途は、例えば次
のように変化する。
ＢＩ Ｂ２ Ｂ３
時 １ ■受信 （未定） （未定）
間 ２ ■送信 ■受信 （未定）
↓ ３ ■メモリ ■送信 ■受信
４ ■メモリ ■受信 ■送信
５ ■受信 ■送信 ■メモリ
次にバッファセレクト・コントローラ４によるスイッチ
ング制御動作例について説明する。
ング制御動作例について説明する。
１）メモリアクセス部５からアドレス要求のない状態の
とき。
とき。
このときには、メモリ・リード・スイッチＳｍｒ。
メモリ・ライト・スイッチＳｍｗは、中立であって、ど
のバッファにも接続されない状態にされる。送信スイッ
チＳｓ、受信スイッチＳｒは、フレーム単位に次のよう
に切り替わる。
のバッファにも接続されない状態にされる。送信スイッ
チＳｓ、受信スイッチＳｒは、フレーム単位に次のよう
に切り替わる。
Ｓｓ Ｓｒ
１ （未定）Ｂ１
２ ＢＩ Ｂ２
３ ８２ Ｂ、３
４ Ｂ３ ：
２）メモリアクセス部５からアドレス要求が起きた状態
のとき。
のとき。
このとき、まず要求アドレスがアドレスレジスタ１６に
ランチされる。そのアドレスと、現在受イ言中でないバ
ッファに対して、スキャナ１８の出力であるバッファに
格納されているデータのアドレスとを比較する。アドレ
スが違っていれば、次のバッファについて周期的に比較
を繰り返す。受信データは、バッファＢ１−Ｂ５に順番
に書き込まれるので、いつか要求されたアドレスを得る
。
ランチされる。そのアドレスと、現在受イ言中でないバ
ッファに対して、スキャナ１８の出力であるバッファに
格納されているデータのアドレスとを比較する。アドレ
スが違っていれば、次のバッファについて周期的に比較
を繰り返す。受信データは、バッファＢ１−Ｂ５に順番
に書き込まれるので、いつか要求されたアドレスを得る
。
すでに偶然バッファにデータがあれば、直ちにアドレス
を得る。
を得る。
アドレスが一致すると、メモリ・リード・スイッチＳｍ
ｒ、メモリ・ライト・スイッチＳｍｗをそのバッファ
（第３図の例ではバッファＢ３）に指定し、メモリアク
セス部５にレディＲｅａｄｙを返す。
ｒ、メモリ・ライト・スイッチＳｍｗをそのバッファ
（第３図の例ではバッファＢ３）に指定し、メモリアク
セス部５にレディＲｅａｄｙを返す。
メモリアクセス部５は、通常のメモリアクセスと同様に
、バッファＢ３のデータ部に対して、アクセスを行うこ
とができる。
、バッファＢ３のデータ部に対して、アクセスを行うこ
とができる。
３）メモリアクセス部５から次のアドレス要求があるま
での状態のとき。
での状態のとき。
例えば解除要求があるまで、メモリ・リード・スイッチ
Ｓｍｒ、メモリ・ライト・スイッチＳｍｗは、バッファ
Ｂ３を選択する。送信スイッチＳｓ、受信スイッチＳｒ
は、例えばフレーム単位に次のように切り替わる。
Ｓｍｒ、メモリ・ライト・スイッチＳｍｗは、バッファ
Ｂ３を選択する。送信スイッチＳｓ、受信スイッチＳｒ
は、例えばフレーム単位に次のように切り替わる。
Ｓｓ Ｓｒ Ｓｍｒ ５ｍｗ
１ （未定） ＢＩ Ｂ３． ８３
２ ＢＩ Ｂ２ ８３ Ｂ３
３ ８２ ＢＩ Ｂ３ Ｂ３
４ ＢＩ Ｂ２ ８３ Ｂ３
なお、システム立ち上げ時における伝送路への仮想記憶
データの初期ロードは、例えばノード内に仮想記憶管理
ノードを設け、該管理ノードが直接アクセス装置上のデ
ータ等に基づいてフレー′ムを生成するようにして実現
することができる。上記実施例において、仮想記憶上の
データはネットワーク内を巡回するが、緊急を要するデ
ータについて優先的なデータ送受信要求を他のノードに
発する等のインタフェースを設けることもできる。
データの初期ロードは、例えばノード内に仮想記憶管理
ノードを設け、該管理ノードが直接アクセス装置上のデ
ータ等に基づいてフレー′ムを生成するようにして実現
することができる。上記実施例において、仮想記憶上の
データはネットワーク内を巡回するが、緊急を要するデ
ータについて優先的なデータ送受信要求を他のノードに
発する等のインタフェースを設けることもできる。
また、フレーム内の制御情報によって、特定のノードに
対してのみデータ書き込みを許すような制御も可能であ
る。
対してのみデータ書き込みを許すような制御も可能であ
る。
（Ｅ）発明の詳細
な説明した如く、本発明によれば、リング型゛ネットワ
ークにより仮想記憶システムを構築でき、仮想記憶を複
数の処理装置によって共有使用することができる。ネッ
トワーク内において、各ノードは重複したデータを持つ
必要がなく、それぞれの物理メモリも比較的小さい複数
個のバッファでよい。従って、ローコストのシステムを
構築でき、例えばいわゆるマイコン・レベルの小型コン
ピュータ・システムにも応用できる。セキュリティを必
要とするデータベース・システム等への応用も容易であ
る。
ークにより仮想記憶システムを構築でき、仮想記憶を複
数の処理装置によって共有使用することができる。ネッ
トワーク内において、各ノードは重複したデータを持つ
必要がなく、それぞれの物理メモリも比較的小さい複数
個のバッファでよい。従って、ローコストのシステムを
構築でき、例えばいわゆるマイコン・レベルの小型コン
ピュータ・システムにも応用できる。セキュリティを必
要とするデータベース・システム等への応用も容易であ
る。
第１図は本発明の一実施例構成、第２図は伝送フレーム
の例、第３図は第１図図示ノードの詳細図、第４図はバ
ッファセレクト・コントローラの詳細図を示す。 図中、１−１ないし１−４はノード、２は伝送路、３は
バッファ、４はバッファセレクト・コントローラ、５は
メモリアクセス部を表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名）
の例、第３図は第１図図示ノードの詳細図、第４図はバ
ッファセレクト・コントローラの詳細図を示す。 図中、１−１ないし１−４はノード、２は伝送路、３は
バッファ、４はバッファセレクト・コントローラ、５は
メモリアクセス部を表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名）
Claims (1)
- 各々データ送受信機能を有する複数のノードを備えたリ
ング型ネットワークシステムであって、上記各ノードは
、少な（とも伝送路からの受信用メモリ、伝送路への送
信用メモリまたは当該ノードに接続される装置に対する
アクセス用メモリとしてそれぞれ切り換えて使用される
複数個のバッファと、該ノードに接続される装置からの
アクセス要求により指定されたアドレスに関連して上記
バッファの切換えを制御するバッファ選択制御部゛とを
備え、各ノードにおいて上記バッファにより記憶手段を
共有することを特徴とするリング型ネットワークによる
記憶システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9823084A JPS60241346A (ja) | 1984-05-16 | 1984-05-16 | リング型ネツトワ−クによる記憶システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9823084A JPS60241346A (ja) | 1984-05-16 | 1984-05-16 | リング型ネツトワ−クによる記憶システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60241346A true JPS60241346A (ja) | 1985-11-30 |
| JPH0323026B2 JPH0323026B2 (ja) | 1991-03-28 |
Family
ID=14214157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9823084A Granted JPS60241346A (ja) | 1984-05-16 | 1984-05-16 | リング型ネツトワ−クによる記憶システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60241346A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012504285A (ja) * | 2008-09-29 | 2012-02-16 | タジツ トランスファー リミテッド ライアビリティ カンパニー | ジオロケーション支援データ転送記憶 |
| JP2012180531A (ja) * | 1998-08-06 | 2012-09-20 | Omlidon Technologies Llc | 溶融加工性ポリ（テトラフルオロエチレン） |
| US8909738B2 (en) | 2008-03-20 | 2014-12-09 | Tajitshu Transfer Limited Liability Company | Redundant data forwarding storage |
| US9203928B2 (en) | 2008-03-20 | 2015-12-01 | Callahan Cellular L.L.C. | Data storage and retrieval |
-
1984
- 1984-05-16 JP JP9823084A patent/JPS60241346A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012180531A (ja) * | 1998-08-06 | 2012-09-20 | Omlidon Technologies Llc | 溶融加工性ポリ（テトラフルオロエチレン） |
| US8909738B2 (en) | 2008-03-20 | 2014-12-09 | Tajitshu Transfer Limited Liability Company | Redundant data forwarding storage |
| US9203928B2 (en) | 2008-03-20 | 2015-12-01 | Callahan Cellular L.L.C. | Data storage and retrieval |
| US9961144B2 (en) | 2008-03-20 | 2018-05-01 | Callahan Cellular L.L.C. | Data storage and retrieval |
| JP2012504285A (ja) * | 2008-09-29 | 2012-02-16 | タジツ トランスファー リミテッド ライアビリティ カンパニー | ジオロケーション支援データ転送記憶 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0323026B2 (ja) | 1991-03-28 |
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