RU1824651C - Буферное запоминающее устройство - Google Patents
Буферное запоминающее устройствоInfo
- Publication number
- RU1824651C RU1824651C SU914905995A SU4905995A RU1824651C RU 1824651 C RU1824651 C RU 1824651C SU 914905995 A SU914905995 A SU 914905995A SU 4905995 A SU4905995 A SU 4905995A RU 1824651 C RU1824651 C RU 1824651C
- Authority
- RU
- Russia
- Prior art keywords
- input
- inputs
- elements
- output
- block
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
Abstract
Изобретение относитс к вычислительной технике, в частности к подсистемам обмена информацией вычислительных систем и многомашинных комплексов с шинной архитектурой . Буферное запоминающее устройство представл ет собой унифицированное устройство, которое может примен тьс дл агрегатировани обычных и высоконадежных резерьированных вычислительных систем. Изобретение позвол ет эффективно примен ть его в подсистемах контрол и в высоконадежных многомашинных комплексах . Цель изобретени - расширение области применени устройства за счет возможности организации его резервировани . Буферное запоминающее устройство содержит накопитель, два регистра адреса, четыре триггера, два элемента ИЛИ, два элемента И, семь блоков элементов И. блок управлени , п ть мультиплексоров, два блока регистров, регистр номера устройства, дешифратор. 6 ил. (Л С
Description
Изобретение относитс к вычислительной технике и может быть использовано в подсистемах обмена информацией в вычислительных системах и многомашинных комплексах с шинной архитектурой в качестве унифицированного буферного запоминающего устройства (ЬЗУ).
Целью изобретени вл етс расширение области применени устройства за счет возможности организации его резервировани .
На фиг.1 представлена схема устройства; на фиг.2 - схема блока управлени ; на фиг.З - схема, по сн юща логику управлени окном; на фиг.4, 5 - пример объединени БЗУ в резервированную систему; на фиг.6 - таблица состо ни БЗУ, по сн юща работу БЗУ в схеме, приведенной на фиг.4.
Устройство содержит п тый мультиплексор 1, четвертый триггер 2, первый и второй блоки 3,4 регистров, регистр 5 номера устройства, четвертый элемент 6 ИЛИ, третий и четвертый мультиплексора 7, 8, дешифратор 9, блок 10 управлени , первый и второй мультиплексоры 11, 12, седьмой блок 13 элементов И, третий триггер 14, третий элемент 15 ИЛИ, первый и второй регистры 16, 17 адреса, второй и первый триггеры 18, 19, первый элемент ИЛИ 20, первый элемент И 21, первый и второй блоки 22, 23 элементов И, элемент И 24, второй элемент ИЛИ 25, третий, п тый, шестой и четвертый блоки 26-29 элементов И. накопитель 30, адресный вход 31 накопител ,
оэ
ю
-Ьь
о ел
пины 32-34 управлени , третий информационный пход устройства 32, установочные входы 33, 34. второй управл ющий выход 35, первый адресный вход 36, первый управл ющий вход записи 37, третий управл ющий выход 38, установочные входы 39, 40, шестой и второй управл ющие входы 41,42, первые информационные вход 43 и выход 44 устройства, третий четвертый управл ющий входы 45, 46 записи, дев тый управл ющий вход 47, установочный вход 48, п тый управл ющий вход 49, блокирующие входы 50.1- 50.п, установочный вход 51. второй адресный вход 52, второй управл ющий вход записи 53, установочные входы 54, 55, первый управл ющий выход 56, седьмой управл ющий вход 57, перпый управл ющий вход 58, второй информационный выход 59, второй информационный вход 60, четвертый управл ющий выход 61 устройства, вход начальной установки 62. Блок управлени (фиг.2) включает схемы сравнени 63- 64, мультиплексоры 65, 66, элементы И 67, 68, триггер режима и блокировки 69, 70, элемент И 71.
Устройство работает следующим образом ,
Возможна работа БЗУ в следующих режимах:
а) режим без ограничени окна, С) pf жим обмена через управл емое окно .
в) режим скольз щего резервировани , Обращение к ПЗУ осуществл етс через
Д.-Л - JiS- ЯЛП.
Обращение к накопителю 30 осуществл етс по адресам, которые записываютс в регистры 16, 17 адреса и поступают в накопитель 30 через блоки 22, 23 элементов И, из другие входы которых подаютс управл ющие сигналы.
При работе в первом режиме БЗУ обмениваетс данными через оба канала одинаково . При этом местоположение разрешенна зона адресов окна не з. даетс . В случае обращени к данному БЗУ в устройство поступают сигналы управлени по шинам 41, 42 (57, 58).
Перед началом работы БЗУ устанавливаетс исходное состо ние. Триггер 69 режима и триггер 70 блокировки, триггеры 14, 2, триггеры 19, 18 (разрешени обращени ) устанавливаютс в нулевое состо ние.
БЗУ начинает обмен данными с активным каналом после прихода управл ющего сигнала по входу 39 (54) установки разрешени обращени (активный канал - это канал, который находитс в состо нии обмена данными с БЗУ). При этом триггер 19 (18) устанавливаетс в единичное состо ние.
. э второму каналу (первому) сигналом на входе 56 (38) обращение в БЗУ. Одновременно разрешаетс прохождение сигналов управлени через элемент
24 (21) И.
В процессе обмена данными через активный канал на вход 58 (41) поступает сигнал , обеспечивающий считывание данных по адресу из регистра 17(16). Ее вывод производитс в канал по выходу 59 (44). На вход 57 (42) поступает сигнал, обеспечивающий запись принимаемой из активного канала по входу 60 (43) данных по адресу из регистра 17 (16). При этом с выхода элемента ИЛИ
5 25 (20) и единичного выхода триггера 19(18) на входы элемента И 24 (21) подаютс разрешающие сигналы. Разрешающий сигнал на выходе 35 блока 10 (выход элемента 71 ИЛИ) (в случае обраа1енип к БЗУ от первого
0 канала) формируетс при условии наличи сигнала на выходе элемента И 68, т.е. когда триггеры 69, 70 наход тс в нулевом состо нии .
После окончани обмена по активному
5 каналу осуществл етс сброс триггера 19 (18) сигналом на входе 40 (55) в нулевое состо ние. Тем самым запрещаетс обращение к БЗУ со стор.оны канала, который был актиьным.
0 Затем осуществл етс установка в состо ние единицы триггера 18 (19) сигналом на входе 54 (39). Тем сзмым разрешаетс обращение к БЗУ со стороны канала, который был пассивным (т .е. не осуществл л об5 мен данными). Таким образом, активным становитс другой канал, который осуществл ет обмен данными с БЗУ аналогично, т .е, как описано выше, только по сигналам, указанным в скобках
0 Работа ЬЗУ во нтором режиме осуществл етс следующим образом.
Дл обмена данными между двум каналами в адресном пространстве первого ка-г нала отводитс зона адресов (окно).
5 Величина окна задаетс дл каждого конкретного случа . БЗУ осуществл ет обмен данными по первому каналу между устройства , подключенными к первому каналу (на фиг.1,2.3 не показаны), и БЗУ через любые
0 заданные окна.
Режим устанавливаетс сигналом на входе 48. При этом триггер 69 устанавливаетс в единичное состо ние. В блок регистров 3 предварительно занос тс адреса
5 окон сигналами, поступающими по входу 45 и в блок 4 регистров занос тс условные коды обьемов окон сиг налами, поступающими по входу 46.
Условные коды объема окна задаютс в позиционном коде. Между разр дами рогистрое блока 4 и условными кодами объема окна устанавливаетс однозначное соответствие: l-му разр ду какого-либо регистра блока 4 соответствует величина окна 2 слов, причем , где х, у - целые числа, определ ющие минимально возможную и максимально возможную величину окна соответственно .
Затем осуществл етс установка режима сигналом, поступающим по входу 48. дальнейша работа БЗУ осуществл етс так же, как и в первом режиме. Разница заключаетс в том, что сигнал разрешени на выходе 35 блока 10 (выходе элемента 71 ИЛИ) формируетс при совпадении сигналов на выходах схем 63, 64 сравнени и при установленных в единичное состо ние триггере 69 и в нулевое состо ние триггере 70.
Сигнал на выходе схемы 3 сравнени по вл етс при совпадении старших разр дов регистров 16 и нулевого регистра блока 3. В данном режиме к блоку 10 через мультиплексор 11 подключаетс нулевой регистр блока 3, т.к. на вход управлени мультиплексора 11 подаетс сигнал с нулевого выхода триггера 14. Сигнал на выходе схемы 64 сравнени по вл етс при совпадении кодов, поступающих на нее с мультиплексоров 65, 66.
Мультиплексоры 65, 66 управл ютс кодом , поступающим из нулевого регистра блока 4 регистров.
Нулевой регистр блока 4 подключаетс к блоку 10 через мультиплексор 12, который также управл етс в данном режиме нулевым выходом триггера 14.
На фиг 3 в качестве примера прин то, что минимальный размер окна составл ет 128 слов, максимальный-2048 слов. В мультиплексорах 65,66 на фиг.З обозначены разр ды регистров блоков 3, 4 соответственно (или разр ды мультиплексоров 7, 8 соответственно ), строка внутри мультиплексоров 65, 66 соответглвует одному информационному входу.
При подаче сигнала на какой-либо управл ющий вход мультиплексоров 65, 66 соответствующие разр ды регистров блоков 3, 4 подключаютс к схеме 64 сравнени .
Например, в выбранном регистре блока 4 записан код 00100, т.е на третий управл ющий вход мультиплексоров 65, 66 подаетс сигнал разрешени , в результате к схеме 64 сравнени подключаетс 11 и 10 разр ды регистра 16 и 3,2 разр ды выбранного регистра блока 3.
Таким образом, в случае попадани адресов при обращении к БЗУ со стороны первого канала в зону разрешенных адресов, задаваемых из второго канала через блоки
регистров 3 и 4 на выходе 35 блока 10 (выход элемента 71 ИЛИ) формируетс сигнал призрак сравнени , который выдаетс в первый канап по выходу 35 и на вход эле- 5 мента 21 И в качестве сигнала разрешени . При установке триггера 70 блокировки в состо ние единицы сигналом по входу 49 на входы элементов 57, 68 И подаетс запрещающий сигнал. В результате на выходе 35
0 элемента 71 ИЛИ формируетс сигнал запрещени , который блокирует элемент 21 И. В результате обмен данными с БЗУ по первому каналу блокируетс .
Работа БЗУ в третьем режиме осущест5 вл етс следующим образом.
Режим устанавливаетс установкой триггеров 69 и 14 в состо ние единицы сигналами на входах 48. 51 соответственно, предварительно загружаютс блоки регист0 ров 3, 4 сигналами на входах 45, 46, а затем в регистр 5 номера устройства заноситс номер БЗУ, которое надо заблокировать (выключить из работы).
Код номера устройства может быть за5 писан из второго канала сигналом на входе 32. При этом код номера устройства с входа 60 через мультиплексор 1 заноситс в регистр 5 сигналом, поступающим через элемент 6 ИЛИ со входа 47. Код номера
0 устройства может быть записан из блока реконфигурации (на фиг. не показан), при этом код с входа 32 записываетс в регистр 5 через мультиплексор 1 сигналом, поступающим через элемент 6 ИЛИ с входа 34.
5 При работе в первых двух режимах к регистру 5 через мульишлексор 1 подключаютс входы 60, т.к. триггер 2 установлен в нулевое состо ние, при работе в третьем режиме триггер 2 устанавливаетс в состо 0 ние единицы сигналом на входе 33.
Код номера устройства дешифруетс на дешифраторе 9, который управл ет мультиплексорами 7, 8 тем самым осуществл ет выбор соответствующих регистров из бло5 ков 3, 4.
Сигналы с выхода дешифратора 9 через блок 13 элементов И поступают на выход 61 БЗУ. При этом на одной линии выхода 61 в зависимости от кода в регистре 5 формиру0 етс сигнал блокировки, который поступает на соответствующий вход 50 устройства, которое должно быть заблокировано путем установки его триггера 70 блокировки через элемент 15 ИЛИ в состо ние единицы. Та5 ким образом, если в данной БЗУ в регистр 5 запишетс , например, код устройства № 3, то устройство с этим номером заблокирует- с и не будет воспринимать управл ющие сигналы, а БЗУ настроитс на область пам ти третьего (заблокированного) устройства.
т.е. при работе блока 10 будут использоватьс коды из третьих регистров блоков 3, 4, Если в блоках 3, 4 регистров записаны начальные адреса и объемы окон дл каждого из устройсто, подключенных к первому каналу , т.е. заданы адресные зоны устройств, то БЗУ попеременно может осуществл ть подмену работающих БЗУ.
Таким образом, данный режим работы позвол ет организовать скольз щее резервирование БЗУ.
Подробнее режим по сн етс схемой на фиг.4 и таблицей состо ний на фиг.6.
В первый интервал времени БЗУ 0 вл етс резервным (заблокировано). Работают БЗУ с первого по третий, БЗУ 1 настроено на зону 1, БЗУ 2 на зону 2, БЗУ 3 на зону 0. В регистр 5 БЗУ 3 записан нулевой код, поэтому сигнал с нулевой линии выхода 61 БЗУ 3 поступает на одну из шин 50 БЗУ 0 и блокирует его. Параметры зоны (адрес и объем) во всех БЗУ берутс из нулевых ре- гистроп блоков 3, 4.
Со второй интервал времени резервным вл етс БЗУ 1, остальные работают. БЗУ 1 настроено на зону 1, БЗУ 2 на зону 2, БЗУ 3 - на зону 0. В регистре 5 БЗУ 1 запмсан код 1, поэтому сигнал с первой линии выхода 61 БЗУ 2 поступает на один из входов 50 -- 50, БЗУ 1 и блокирует его. Параметры зоны в БЗУ 1 берутс из первых регистров блоков 3, 4, а в БЗУ 2 и БЗУ 3 - из нулевых и гак далее. В таблице на фиг,5 приведен полный цикл переключени БЗУ. I/is четырех БЗУ в работе наход тс только три БЗУ,
На фиг.5 приведен другой возможный вариант объединени БЗУ в резероирован- ную систему. В данном варианте два резервных БЗУ поочередно блокируют работу БЗУ1-БЗУ4. Дисциплина записи блоков может быть различной в зависимости от управлени от блока реконфигурации (на фиг, не показан). Например, сначала первое резервное БЗУ поочередно подмен ет БЗУ1- БЗУ4. потом - второе. Или возможна така дисциплина замены: первое резервное БЗУ замен ет БЗУ 1, затем второе резервное БЗУ замен ет БЗУ 2 и т,д.
Использование предлагаемого БЗУ позвол ет агрегатировать вычислительные системы унифицированными БЗУ, которые позвол ют легко перестраивать архитектуру вычислительных систем, организовывать простое резервирование устройств вычислительных систем, организовывать простое резервирование устройств вычислительных систем (скольз щее резервирование, переключение на гор чий резерв) в том числе устройств сопр жени подсистем верхнего
и нижнего уровней в иерархическом многомашинных системах обработки данных.
Таким образом, устройство позвол ет расширить область применени БЗУ, повысить надежность вычислительных систем в целом за счет простой реконфигурации вычислительной системы и за счет организации скольз щего резервировани .
Кроме того, использование предлагаемого БЗУ предоставл ет дополнительные возможности в случае отработки, тестировани , контрол технических средств и особенно программных средств, когда вместо какой-либо подсистемы к пычислительной
системе подключаетс через предлагаемое БЗУ подсистема имитации и контрол .
Claims (1)
- Формула изобретени Буферное запоминающее устройство,содержащее накопитель, подключенный адресным входом к выходу первого и второго блоков элементов И, информационным входом - к выходам третьего и четвертого блоков элементов И, а выходом - к перпомувходу п того блока элементов И и к первому входу шестого блока элементов И, первый триггер, дешифратор, первый, второй и третий элементы ИЛИ, пг-рпый сход третьего блока элементов И и выход шестого блокаэлементов И вл ютс соответственно первым информационным входом п первым информационным выходом устройства, первый вход четверток) блока ллеметов И и выход п того блока элементов Л вл ютссоответственно вторым информационным входом и вторым информационным выходом устройства, отличающеес тем, что, с целью расширени области применени и повышени надежности устройства засчет возможности организации его резервировани , в устройство введены блок управлени , п ть мультиплексоров, два блока, регистров, регистр номера устройствл, два регистра адреса, три триггера, седьмой блокэлементов И, элемент ИЛИ, вторые входы шестого и четвертого блоков элементов И подключены к первым входам соот ветствен- но первого и второго элементов ИЛИ, CRH занных выходами с первыми входамисоответственно первого и второго элементов И, подключенных выходами к первым входам соответственно второго и первого блоков элементов И, а вторыми входами - к пр мым выходам соответственно второго ипервого триггеров, второй вход первого блока элементов И соединен с выходом первого регистра адреса и с адресным входом блока управлени , подключенного первым управл ющим входом к выходу третьего элемента ИЛИ, а входом начальной установки - к нулевому входу третьего триггера, св занного инверсным выходом с первыми управл ющими входами первого и второго мультиплексоров , а единичным выходом - с первым входом седьмого блока элементов И и с вторыми управл ющими входами первого и второго мультиплексоров, подключенных выходами соответственно к первому и второму информационным входам блока управлени , первыми информационными входами соответственно - к выходам первого и второго блоков регистров и к информационным входам соответственно третьего и четвертого мультиплексоров, соединенных выхо ;ами с вторыми информационными входами соответственно первого и второго мультиплексоров, а управл ющими входами - с вторым входом седьмого блока элементов И и с выходом дешифратора, св занного входом с выходом регистра номера устройства, подключенного входом разрешени записи к выходу четвертого элемента ИЛИ, а информационным входом - к выходу п того мультиплексора, соединенного управл ющим входом с пр мым выходом четвертого триггера, первым инфор, ционным входом с информационными входами первого и второго блоков регистров и с первым входом четвертого блока элементов И, второй вход второго блока элементов И подключен к выходу второго регистра адреса, второй вход второго элементов ИЛИ и второй вход п того блока элементов И объединены и вл ютс первым управл ющим входом устройства, второй вход первого элемента ИЛИ и второй вход третьегоблока элементов И объединены и вл ютс вторым управл ющим входом устройства, нулевой и единичный входы первого, второго триггеров и единичные входы третьего триггера и четвертого триггера, установочный вход блока управлени вл ютс соответствующими установочными входами устройства, а нулевые входы третьего и четвертого триггеров вл ютс входом нэчальнойустановкиустройства ,информационные входы первого и второго регистров адреса вл ютс соответственно первым и вторым адресными входами устройства , входы разрешени записи первогои второго регистров, первого и второго блоков регистров вл ютс соответственно первым, вторым, третьим и четвертым управл ющими входами записи устройства, второй информационный вход п того мультиплексора вл етс третьим информационным входом устройства, первый вход и группа входов третьего элемента ИЛИ вл ютс соответственно п тым управл ющим входом устройства и группой блокирующихвходов устройства, первые входы первого и второго элементов ИЛИ, первый и второй входы четвертого элемента ИЛИ вл ютс соответственно шестым, седьмым, восьмым и дев тым управл ющими входами устройствэ , пр мой выход первого триггера, объединенные выход блока управлени и третий вход первого элемента И, пр мой выход второго триггера и выход седьмого блока элементов И вл ютс соответственно первым,вторым, третьим и четвертым управл ющими выходами.Фиа.гФиг.ЗюЈ ЧГ см соh iaoс ъвч3
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU914905995A RU1824651C (ru) | 1991-01-25 | 1991-01-25 | Буферное запоминающее устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU914905995A RU1824651C (ru) | 1991-01-25 | 1991-01-25 | Буферное запоминающее устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
RU1824651C true RU1824651C (ru) | 1993-06-30 |
Family
ID=21557580
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU914905995A RU1824651C (ru) | 1991-01-25 | 1991-01-25 | Буферное запоминающее устройство |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU1824651C (ru) |
-
1991
- 1991-01-25 RU SU914905995A patent/RU1824651C/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 583476, кл. G 11 С 11 /00. 1976. Авторское свидетельство СССР № 1019495, кл. G 11 С 19/00,1982. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0074390B1 (en) | Apparatus for maintaining cache memory integrity in a shared memory environment | |
EP0106600B1 (en) | Circuit for checking storage protection | |
US4633440A (en) | Multi-port memory chip in a hierarchical memory | |
US4115855A (en) | Buffer memory control device having priority control units for priority processing set blocks and unit blocks in a buffer memory | |
US5226010A (en) | Method and apparatus for simultaneous, interleaved access of multiple memories by multiple ports | |
US5202856A (en) | Method and apparatus for simultaneous, interleaved access of multiple memories by multiple ports | |
EP0259050A2 (en) | Multi-channel memory access circuit | |
EP0057096B1 (en) | Information processing unit | |
RU1824651C (ru) | Буферное запоминающее устройство | |
US4618946A (en) | Dual page memory system having storage elements which are selectively swapped between the pages | |
JP2908890B2 (ja) | 大規模通話路、並びに制御メモリ各々へのアクセス方法と通話路メモリ各々への読出アクセス方法 | |
JPH0323026B2 (ru) | ||
JP2690589B2 (ja) | メモリスイッチ監視方式 | |
SU1265780A1 (ru) | Устройство дл сопр жени ЦВМ и накопител информации | |
JPS6126700B2 (ru) | ||
JPH024020B2 (ru) | ||
SU1075310A1 (ru) | Буферное запоминающее устройство | |
SU1587518A1 (ru) | Устройство дл сопр жени процессора с группой блоков пам ти | |
SU1569843A1 (ru) | Многопроцессорна вычислительна система | |
SU1336109A1 (ru) | Запоминающее устройство с многоформатным доступом к данным | |
SU1709325A1 (ru) | Устройство дл сопр жени двух процессоров | |
SU1742823A1 (ru) | Устройство дл сопр жени процессора с пам тью | |
SU1702383A1 (ru) | Устройство сопр жени процессора с многоблочной пам тью | |
SU1481780A1 (ru) | Двухканальное устройство дл сопр жени двух электронно-вычислительных машин | |
SU1481854A1 (ru) | Динамическое запоминающее устройство |