JP2690589B2 - メモリスイッチ監視方式 - Google Patents
メモリスイッチ監視方式Info
- Publication number
- JP2690589B2 JP2690589B2 JP2066574A JP6657490A JP2690589B2 JP 2690589 B2 JP2690589 B2 JP 2690589B2 JP 2066574 A JP2066574 A JP 2066574A JP 6657490 A JP6657490 A JP 6657490A JP 2690589 B2 JP2690589 B2 JP 2690589B2
- Authority
- JP
- Japan
- Prior art keywords
- parity
- time slot
- address
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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- Monitoring And Testing Of Exchanges (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電気通信網を構成する、時分割多重化装置
及び時分割交換機におけるディジタル信号の接続・交換
を行なう時分割のメモリスイッチを監視するメモリスイ
ッチ監視方式に関する。
及び時分割交換機におけるディジタル信号の接続・交換
を行なう時分割のメモリスイッチを監視するメモリスイ
ッチ監視方式に関する。
従来のメモリスイッチ監視方式は、入力側で入力信号
にパリティを付与しパリティビットとしてデータメモリ
の入力信号を同一アドレスに書き込み、出力側ではアド
レスコントロールメモリからのランダム読み出しアドレ
ス（接続先アドレス）で読み出した信号のパリティチェ
ックを行ない、これをもってメモリスイッチの監視とし
ていた。
にパリティを付与しパリティビットとしてデータメモリ
の入力信号を同一アドレスに書き込み、出力側ではアド
レスコントロールメモリからのランダム読み出しアドレ
ス（接続先アドレス）で読み出した信号のパリティチェ
ックを行ない、これをもってメモリスイッチの監視とし
ていた。
第１図および第３図を参照し、従来技術について説明
する。第１図は本発明の一実施例を示すブロック図であ
るが、従来は第１図においてパリティ付与部11,データ
メモリ12,パリティ検査部13,読出切替セレクタ14,アド
レスコントロール15およびシーケンシャルカウンタ16を
有し、チェックセレクタ17およびチェック用アドレスカ
ウンタ18はない。従って、アドレスコントロールメモリ
15の出力のランダム読出アドレスは読出切替セレクタ14
に直接入力される。
する。第１図は本発明の一実施例を示すブロック図であ
るが、従来は第１図においてパリティ付与部11,データ
メモリ12,パリティ検査部13,読出切替セレクタ14,アド
レスコントロール15およびシーケンシャルカウンタ16を
有し、チェックセレクタ17およびチェック用アドレスカ
ウンタ18はない。従って、アドレスコントロールメモリ
15の出力のランダム読出アドレスは読出切替セレクタ14
に直接入力される。
第３図は第１図のデータメモリ12の入力タイムスロッ
ト番号１・３のそれぞれが出力タイムスロット番号３・
４のそれぞれに接続されたときの一例を示すタイムチヤ
ートである。番号８の入力タイムスロット、出力タイム
スロットへの接続がないとき、特定データを出力する特
別なタイムスロットであり、アドレスコントロールメモ
リ15に初期値としてこのタイムスロットのアドレスが書
込まれているので、接続がない出力タイムスロットでは
初期値としてのアドレスが出力される。
ト番号１・３のそれぞれが出力タイムスロット番号３・
４のそれぞれに接続されたときの一例を示すタイムチヤ
ートである。番号８の入力タイムスロット、出力タイム
スロットへの接続がないとき、特定データを出力する特
別なタイムスロットであり、アドレスコントロールメモ
リ15に初期値としてこのタイムスロットのアドレスが書
込まれているので、接続がない出力タイムスロットでは
初期値としてのアドレスが出力される。
データメモリ12に入力されたタイムスロット番号１〜
８の入力信号Ａ〜Ｈは、データメモリ12のアドレス０〜
７に順次書込まれる。出力側には接続のあるタイムスロ
ット番号３・４に対して該当アドレスのデータメモリ12
から読出した信号Ａ・Ｃのそれぞれが出力され、接続の
ない残りのタイムスロットにはアドレス７に対する信号
Ｈが読出される。したがって、パリティチェックが行わ
れているデータメモリ12の領域はアドレス０・２・８だ
けであり、例えばアドレス６についてはパリティチェッ
クが行われない。
８の入力信号Ａ〜Ｈは、データメモリ12のアドレス０〜
７に順次書込まれる。出力側には接続のあるタイムスロ
ット番号３・４に対して該当アドレスのデータメモリ12
から読出した信号Ａ・Ｃのそれぞれが出力され、接続の
ない残りのタイムスロットにはアドレス７に対する信号
Ｈが読出される。したがって、パリティチェックが行わ
れているデータメモリ12の領域はアドレス０・２・８だ
けであり、例えばアドレス６についてはパリティチェッ
クが行われない。
アドレス６の異常は、アドレス６が使用されたとき
で、回線増設でもなければ使用される機会が殆んどな
く、始めて使用したときに生じる障害によりネットワー
クの運用に重大な支障となることが多い。
で、回線増設でもなければ使用される機会が殆んどな
く、始めて使用したときに生じる障害によりネットワー
クの運用に重大な支障となることが多い。
上述した従来のメモリスイッチ監視方式は、接続され
るアドレスに対してパリティ検査する構成となっている
ので、接続の無いデータメモリ領域は、監視できないと
いう問題点があった。
るアドレスに対してパリティ検査する構成となっている
ので、接続の無いデータメモリ領域は、監視できないと
いう問題点があった。
本発明の目的は上記問題点を解決するメモリスイッチ
監視方式を提供することにある。
監視方式を提供することにある。
本発明のメモリスイッチ監視方式の基本構成は、入力
信号にパリティを付与しパリティビットとしてデータメ
モリの入力信号と同一アドレスに順次書込み、アドレス
コントロールメモリから出力されるランダム読出アドレ
スで読出した信号のパリティチェックを実行するメモリ
スイッチ監視方式において、タイムスロットの一つをパ
リティチェック専用として設定するパリティチェックタ
イムスロット信号を入力し、入力信号の書込みアドレス
と同一空間のアドレスを設定するチェック用アドレスカ
ウンタの出力アドレスで出力信号のランダム読出アドレ
スを入替えるチェックセレクタを有する。
信号にパリティを付与しパリティビットとしてデータメ
モリの入力信号と同一アドレスに順次書込み、アドレス
コントロールメモリから出力されるランダム読出アドレ
スで読出した信号のパリティチェックを実行するメモリ
スイッチ監視方式において、タイムスロットの一つをパ
リティチェック専用として設定するパリティチェックタ
イムスロット信号を入力し、入力信号の書込みアドレス
と同一空間のアドレスを設定するチェック用アドレスカ
ウンタの出力アドレスで出力信号のランダム読出アドレ
スを入替えるチェックセレクタを有する。
本発明のメモリチェック監視方式の具体手段の一つ
は、前記パリティチェックタイムスロット信号が８ビッ
ト構成のデータメモリに対して第８ビット目のデータア
ドレスをパリティチェック用に設定することである。
は、前記パリティチェックタイムスロット信号が８ビッ
ト構成のデータメモリに対して第８ビット目のデータア
ドレスをパリティチェック用に設定することである。
次に、本発明について図面を参照して詳細に説明す
る。
る。
第１図は、本発明の一実施例を示すブロック図であ
る。第１図において、８タイムスロットメモリスイッチ
は、パリティ付与部11,データメモリ12,パリティ検査部
13,読出切替セレクタ14,アドレスコントロールメモリ1
5,シーケンシャルカウンタ16,セレクタ17,及びチェック
用アドレウカウンタ18により構成される。
る。第１図において、８タイムスロットメモリスイッチ
は、パリティ付与部11,データメモリ12,パリティ検査部
13,読出切替セレクタ14,アドレスコントロールメモリ1
5,シーケンシャルカウンタ16,セレクタ17,及びチェック
用アドレウカウンタ18により構成される。
パリティ付与部11は入力信号ごとにパリティを付与し
てパリティビットとしてデータメモリ12の入力信号同一
アドレスに順次書込む。パリティ検査部13は出力信号ご
とにデータメモリ12から出力されるパリティビットを検
査し誤りを検出したとき誤り信号を出力する。読出切替
セレクタ14は書き込みアドレスと読出しアドレスを切替
えてデータメモリ12へ出力する。アドレスコントロール
メモリ15は、入力信号の書込みアドレスをシーケンシャ
ルカウンタ16の出力で受信し、データメモリ12から出力
信号を取出すランダム読出アドレスを出力する。チェッ
クセレクタ17はチェック用アドレスカウンタ18が出力す
るパリティチェック用アドレスと、アドレスコントロー
ルメモリ15が出力するランダム読出アドレスとを入力
し、パリティチェック用のタイムスロット信号の受信で
パリティチェック用アドレスを選択して、読出切替セレ
クタ14へ出力する。
てパリティビットとしてデータメモリ12の入力信号同一
アドレスに順次書込む。パリティ検査部13は出力信号ご
とにデータメモリ12から出力されるパリティビットを検
査し誤りを検出したとき誤り信号を出力する。読出切替
セレクタ14は書き込みアドレスと読出しアドレスを切替
えてデータメモリ12へ出力する。アドレスコントロール
メモリ15は、入力信号の書込みアドレスをシーケンシャ
ルカウンタ16の出力で受信し、データメモリ12から出力
信号を取出すランダム読出アドレスを出力する。チェッ
クセレクタ17はチェック用アドレスカウンタ18が出力す
るパリティチェック用アドレスと、アドレスコントロー
ルメモリ15が出力するランダム読出アドレスとを入力
し、パリティチェック用のタイムスロット信号の受信で
パリティチェック用アドレスを選択して、読出切替セレ
クタ14へ出力する。
第２図は第１図によるタイムスロットの入替えおよび
パリティチェックの時間関係の一例を示すタイムチャー
トである。
パリティチェックの時間関係の一例を示すタイムチャー
トである。
次に、第２図に第１図を併せ参照して説明する。
第２図において、タイムスロット番号１〜８の入力信
号Ａ〜Ｈは、パリティ付与部11によりパリティを付与さ
れ、シーケンシャルカウンタ16が出力し、読出切替セレ
クタ14を介した書込アドレスによりデータメモリ12のア
ドレス０〜７に順次書込まれる。出力側には、第２図に
示すように、接続のあるタイムスロット番号３・４のそ
れぞれの出力信号に、タイムスロット番号１・３それぞ
れの入力信号Ａ・Ｃが読出される。接続のないタイムス
ロット番号にはデータメモリ12のアドレス７の信号Ｈ
が、アドレスコントロールメモリ15の出力のランダム読
出アドレスにより、チェックセレクタ17および読出切替
セレクタ14を介してデータメモリ12へ送られて読出され
る。チェック用アドレスカウンタ18はシーケンシャルカ
ウンタ16が一周期まわるごとに１歩進してチェックセレ
クタ17へ出力する。パリティチェック専用のタイムスロ
ットをパリティチェックタイムスロット信号として受信
するチェックセレクタ17は、チェック用アドレスカウン
タ18から入力した順次変移するアドレスを読出切替セレ
クタ14を介してデータメモリ12に与え、記憶する信号Ａ
〜Ｈのすべてが順次検出される。すなわち、タイムスロ
ット番号８に出力信号Ａ〜Ｈが一周期ごとに順次出現す
る。
号Ａ〜Ｈは、パリティ付与部11によりパリティを付与さ
れ、シーケンシャルカウンタ16が出力し、読出切替セレ
クタ14を介した書込アドレスによりデータメモリ12のア
ドレス０〜７に順次書込まれる。出力側には、第２図に
示すように、接続のあるタイムスロット番号３・４のそ
れぞれの出力信号に、タイムスロット番号１・３それぞ
れの入力信号Ａ・Ｃが読出される。接続のないタイムス
ロット番号にはデータメモリ12のアドレス７の信号Ｈ
が、アドレスコントロールメモリ15の出力のランダム読
出アドレスにより、チェックセレクタ17および読出切替
セレクタ14を介してデータメモリ12へ送られて読出され
る。チェック用アドレスカウンタ18はシーケンシャルカ
ウンタ16が一周期まわるごとに１歩進してチェックセレ
クタ17へ出力する。パリティチェック専用のタイムスロ
ットをパリティチェックタイムスロット信号として受信
するチェックセレクタ17は、チェック用アドレスカウン
タ18から入力した順次変移するアドレスを読出切替セレ
クタ14を介してデータメモリ12に与え、記憶する信号Ａ
〜Ｈのすべてが順次検出される。すなわち、タイムスロ
ット番号８に出力信号Ａ〜Ｈが一周期ごとに順次出現す
る。
従って、例えばデータメモリアドレス６の入力信号Ｇ
が異常な場合、パリティ検査部13はタイムスロット番号
８の出力信号Ｇが障害であると、データメモリアドレス
６の出入接続がなくても、パリティチェック異常で誤り
信号を出力することができる。
が異常な場合、パリティ検査部13はタイムスロット番号
８の出力信号Ｇが障害であると、データメモリアドレス
６の出入接続がなくても、パリティチェック異常で誤り
信号を出力することができる。
本実施例で第８ビット目をパリティチェック用に設定
したのはディジタル化音声の通信において制御信号用に
使用されるビット位置を利用したためで、システム構成
においてはビット位置に特別な限定はない。
したのはディジタル化音声の通信において制御信号用に
使用されるビット位置を利用したためで、システム構成
においてはビット位置に特別な限定はない。
以上説明したように本発明は、メモリスイッチの読み
出しタイムスロットにパリティチェック専用のタイムス
ロットを設け、書き込みアドレスと同一空間のアドレス
を一周期ごとに順次与え、データメモリのすべての領域
を読み出して、パリティチェックを行なうような構成と
することにより、接続の無いデータメモリ領域も繰返し
監視することを可能とし、信頼度の高い時分割多重化装
置等を実現できる効果がある。
出しタイムスロットにパリティチェック専用のタイムス
ロットを設け、書き込みアドレスと同一空間のアドレス
を一周期ごとに順次与え、データメモリのすべての領域
を読み出して、パリティチェックを行なうような構成と
することにより、接続の無いデータメモリ領域も繰返し
監視することを可能とし、信頼度の高い時分割多重化装
置等を実現できる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の実施例の一例を示すタイムチャート、第３図は
従来の一例を示すタイムチャートである。 11……パリティ付与部、12……データメモリ、13……パ
リティ検査部、14……読出切替セレクタ、15……アドレ
スコントロールメモリ、16……シーケンシャルカウン
タ、17……チェックセレクタ、18……チェック用アドレ
スカウンタ。
本発明の実施例の一例を示すタイムチャート、第３図は
従来の一例を示すタイムチャートである。 11……パリティ付与部、12……データメモリ、13……パ
リティ検査部、14……読出切替セレクタ、15……アドレ
スコントロールメモリ、16……シーケンシャルカウン
タ、17……チェックセレクタ、18……チェック用アドレ
スカウンタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 11/04
Claims (3)
- 【請求項１】予め入力タイムスロットが割り当てられた
入力データの各各にパリティを付加してパリティ付加入
力データとして出力するパリティ付加手段と、 前記パリティ付加手段からの前記パリティ付加入力デー
タを書き込みアドレス信号により指定されたアドレスに
順次前記入力タイムスロットごとにシーケンシャルに書
き込むとともにランダム読み出しアドレス信号により指
定されたアドレスからそのアドレスに書き込まれている
前記パリティ付加入力データを読み出して出力タイムス
ロットの予め決められたタイムスロットに順次割り当て
かつパリティチェック用アドレス信号により指定された
アドレスからそのアドレスに書き込まれている前記パリ
ティ付加入力データを読み出して出力タイムスロットの
予め決められたパリティチェック専用のタイムスロット
に割り当ててパリティ付加出力データとして出力するデ
ータメモリと、 前記パリティ付加入力データを前記入力タイムスロット
ごとに前記データメモリへ前記指定されたアドレスに従
って順次シーケンシャルに書き込むための前記書き込み
アドレス信号を出力するシーケンシャルカウンタと、 前記データメモリに書き込まれた前記パリティ付加入力
データのうち前記出力タイムスロットと接続のある前記
入力タイムスロットの前記パリティ付加入力データのみ
を読み出す第１の読み出しアドレス信号と前記出力タイ
ムスロットと接続のない前記入力タイムスロットの前記
パリティ付加入力データは前記パリティ付加入力データ
のうち前記出力タイムスロットと接続のない前記入力タ
イムスロットの中の予め決められた特定タイムスロット
の特定データを読み出して前記出力タイムスロットの前
記入力タイムスロットと接続のないスロットに順次割り
当てるための第２の読み出しアドレス信号とを前記ラン
ダム読み出しアドレス信号として出力するアドレスコン
トロールメモリと、 前記シーケンシャルカウンタが一巡するごとにカウント
アップして前記パリティ付加入力データの書き込みアド
レスと同一空間のアドレスを一周期ごとに順次与えて前
記出力タイムスロットの前記パリティチェック専用のタ
イムスロットに前記特定データ以外の前記パリティ付加
入力データが全て順次出現するように前記シーケンシャ
ルカウンタが一周期まわるごとにアドレスが順次変移す
る前記パリティチェック用アドレス信号を出力するパリ
ティチェック用アドレスカウンタと、 内部の他の回路から供給されるパリティチェックタイム
スロット信号に制御されて前記パリティチェックタイム
スロット信号が無意のときは前記アドレスコントロール
メモリからの前記ランダム読み出しアドレス信号を選択
し前記パリティチェックタイムスロット信号が有意のと
きは前記チェック用アドレスカウンタからの前記パリテ
ィチェック用アドレス信号を選択して出力するセレクタ
と、 前記データメモリから読み出された前記パリティ付加出
力データのパリティのチェックを行うパリティチェック
手段と、 を備えることを特徴とするメモリスイッチ監視方式。 - 【請求項２】前記データメモリが８ビット構成で前記入
力および出力タイムスロットが各各８タイムスロット構
成のときに前記出力タイムスロットの予め決められた前
記パリティチェック専用のタイムスロットを前記８タイ
ムスロットの中の８番目に設定することを特徴とする請
求項１記載のメモリスイッチ監視方式。 - 【請求項３】前記データメモリが８ビット構成で前記入
力および出力タイムスロットが各各８タイムスロット構
成のときに前記入力タイムスロットの予め決められた前
記特定タイムスロットを前記８タイムスロットの中の８
番目に設定することを特徴とする請求項１または２記載
のメモリスイッチ監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2066574A JP2690589B2 (ja) | 1990-03-16 | 1990-03-16 | メモリスイッチ監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2066574A JP2690589B2 (ja) | 1990-03-16 | 1990-03-16 | メモリスイッチ監視方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03267897A JPH03267897A (ja) | 1991-11-28 |
| JP2690589B2 true JP2690589B2 (ja) | 1997-12-10 |
Family
ID=13319864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2066574A Expired - Fee Related JP2690589B2 (ja) | 1990-03-16 | 1990-03-16 | メモリスイッチ監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690589B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0609570A1 (en) * | 1993-01-07 | 1994-08-10 | ALCATEL BELL Naamloze Vennootschap | Randomizer and use of the same for contention resolution |
| JPH07322310A (ja) * | 1994-05-23 | 1995-12-08 | Nec Corp | 時分割スイッチ試験方式 |
-
1990
- 1990-03-16 JP JP2066574A patent/JP2690589B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03267897A (ja) | 1991-11-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |