JPH0359637B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割交換機の加入者回路制御装置
に係わり、特に、加入者回路側でのエラー制御デ
ータの取り込みを防止する加入者回路制御装置に
関するものである。

時分割交換機（デイジタル交換機）では、複数
の加入者回路毎に、加入者回路制御装置を設けて
各加入者回路の制御、監視を行つている。この加
入者回路制御装置は、中央制御装置から送出され
る各加入者対応の制御データをシーケンシヤルに
読出して、各加入者回路の制御を行なつている。

〔従来の技術〕

例えば、特開昭52−24402号の第４図、に記載
されているように、中央制御装置CCから、加入
者走査装置LSCNを介して、加入者回路LCに制
御信号を送出している。この加入者走査装置
LSCNは、中央制御装置CCとバス接続されてお
り、以下の説明における、加入者回路制御装置に
対応する。

第２図は、加入者回路制御装置内のメモリに蓄
積される加入者回路制御データの配列を示す図で
ある。加入者数はｎ個であり、加入者０〜加入者
ｎ−１まで存在し、これら加入者の加入者回路を
まとめて一つの加入者回路制御装置が制御する。
各加入者回路の制御データは、Ａ、Ｂ、Ｃの３つ
のデータブロツクの組から構成されている。各加
入者回路制御データＡ、Ｂ、Ｃは、それぞれ各加
入者回路の制御ポイントに対応しており、Ａ、
Ｂ、Ｃの組み合わせにより、加入者回路の制御が
可能となる。

このため、Ａ、Ｂ、Ｃの組み合わせは、制御に
矛盾が生じないように、ある一定のパターンのみ
が許可されている。従つて、Ａ、Ｂ、Ｃのうち、
ＡのみをA′に書換えて、A′、Ｂ、Ｃの別の組み
合わせとした場合は、エラーとなるため、Ａ、
Ｂ、Ｃ全部を書換え、A′、B′、C′のように書換
えなければならない。

第２図に戻つて説明を続ける。アドレスA0〜
An−１までに格納されているｎ個の加入者回路
制御データＡが第１フレームを構成し、アドレス
An〜A2n−１までに格納されているｎ個の加入
者回路制御データＢが第２フレームを構成してい
る。同じく、アドレスA2n〜A3n−１までに格納
されているｎ個の加入者回路制御データＣが第３
フレームを構成する。

このメモリの読出しは、アドレスA0〜A3n−
１までシーケンシヤルに読出されるとともに、そ
の時にフレームビツトF0、F1、F2を付加する。
従つて、このメモリから読出された加入者回路制
御データは、第３図に示すようなマルチフレーム
構成のシリアルデータとなる。

このように、メモリの読出しは、ハードウエア
によりアドレスの昇順にシーケンシヤルに行なわ
れるが、メモリの書込みは、中央制御装置により
ランダムに行なわれる。即ち、メモリの書込み
は、加入者回路制御データの更新時にのみ生ず
る。加入者回路制御データは、加入者の状態変化
時に更新されるものであり、中央制御装置は加入
者の状態変化を検出した場合、加入者回路制御装
置に対して、Ａ、Ｂ、Ｃを更新した新たな制御デ
ータA′、B′、C′を送信する。加入者回路制御装
置は、メモリ内の旧加入者回路制御データＡ、
Ｂ、Ｃを新加入者回路制御データA′、B′、C′に
書換える。

ここで、前述した特開昭52−24402号に記載さ
れているように、中央制御装置は、バスを介し
て、加入者回路制御装置内のメモリに加入者回路
制御データを書込む。

〔発明が解決すべき問題点〕

前述したように、メモリ内の加入者回路制御デ
ータの書換えは、中央制御装置によりランダムに
実行される。従つて、書換えのタイミングによつ
ては、旧加入者回路制御データと新加入者回路制
御データとが混在してメモリから読出されて、加
入者回路側へ転送されることがある。このような
状態について、第４図のタイムチヤートを用いて
説明する。

第４図中、１はフレーム単位のメモリ読出しタ
イミングを示す。実際には、第２図からも明らか
なように、１フレーム中にｎ回の加入者回路制御
データの読出しが行なわれる。第４図において
は、簡単のために、１フレーム中に１個の加入者
回路制御データ（加入者回路０の制御データ）が
格納されている場合を例に、書込み及び読出しタ
イミングを示している。メモリクロツクの‘1'レ
ベルの時に加入者回路制御データの書込みが行な
われ、メモリクロツクの‘0'レベルの時にメモリ
から加入者回路制御データが読出される。加入者
回路制御データの書込みは中央制御装置からバス
を介して行なわれる。加入者回路制御装置におけ
るメモリの読出しは、メモリクロツクの読出しタ
イミングに従つて、加入者回路０の制御データが
シーケンシヤルに出力される。

読出された加入者回路制御データは、第４図２
に示すようにマルチフレーム構成となる。

第４図３は、中央制御装置による加入者回路制
御装置内のメモリアクセスタイミング、即ち、メ
モリ内の加入者回路制御データの書換えタイミン
グを示すものである。

いま、t1のタイミングで中央制御装置によりメ
モリの書込みが行なわれる場合を考える。即ち、
t1のタイミングで旧加入者回路制御データＡ、
Ｂ、Ｃが新加入者回路制御データA′、B′、C′に
書換えられる。通常、１フレーム内に複数の加入
者回路制御データが格納されているので、１フレ
ーム内の３つのメモリクロツクの書込みタイミン
グを用いて、A′、B′、C′順に書込まれ、１フレ
ーム内で全ての加入者回路制御データの書込みが
終了する。従つて、第４図３では、一度にA′、
B′、C′の新加入者回路制御データが書込まれる如
く示してある。

一方、メモリの読出しタイミングは、前述した
ように、メモリクロツクの‘0'レベルで行なわれ
る。従つて、この場合は、中央制御装置によるメ
モリの書換えタイミングが加入者回路制御回路に
よるメモリの読出しタイミングより先行している
ことになり、書換えられた新加入者回路制御デー
タA′、B′、C′が、第４図４に示すようにメモリ
から読出される。この場合、加入者回路制御デー
タA′、B′、C′の組み合わせは許可されたもので
あるので、正常に加入者回路制御データが読出さ
れたことになる。

〔発明が解決しようとする課題〕

次に、t2のタイミングで中央制御装置によりメ
モリの書込みが行なわれたとする。この場合、そ
れぞれt2のタイミングで、旧加入者回路制御デー
タA′、B′、C′から新加入者回路制御データA″、
B″、C″に書換えられる。しかしながら、t2のタ
イミングではすでに加入者回路制御データA′が
読出されて加入者回路側に送信された後であり、
実際に加入者回路側に送信される加入者回路制御
データの組み合わせは、第４図４に示すように
A′、B″、C″である。前述したように、加入者回
路制御データの組み合わせは特定のもののみ許可
されており、第４図の例では、（ABC）、
（A′B′C′）、（A″、B″、C″）の組み合わせのみ許
可されるものであり、これら以外の組み合わせの
加入者回路制御データはエラーとなる。従つて、
加入者回路制御データ（A′、B″、C″）の組み合
わせはエラーとなる。

同様に、t3のタイミングで中央制御装置により
メモリの書込みが行なわれた時、メモリから読出
され、加入者回路側に送信される加入者回路制御
データの組み合わせは、A″、B″、Ｃである。こ
の場合もエラーとなる。

このようにエラーとなる加入者回路制御データ
は、加入者回路側で識別して、取り込まないよう
にし、エラーを防止する必要がある。

〔問題点を解決するための手段〕

本発明は上記問題点を解決することを目的とす
るものである。

この目的は、中央制御装置から送信される加入
者回路の制御データを加入者対応に記憶部に記憶
し、前記制御データにフレームビツトを付加し、
マルチフレーム構成で加入者回路側に転送する加
入者回路制御装置において、 該フレームビツトと正フレームビツトとを選択
的に出力する選択手段と、 制御データを前記記憶部に書込む際に、前記選
択手段により誤フレームビツトを選択し、制御デ
ータに誤フレームビツトを付加して、該記憶部に
書込む手段と、 該記憶部から制御データを読出して加入者回路
側に転送する手段と、 該記憶部から読出された制御データのフレーム
ビツトが誤フレームビツトか否かを検査する誤フ
レーム検出手段と、 前記誤フレーム検出手段により、制御データの
フレームビツトとして誤フレームビツトが検出さ
れた際には、該選択手段により正フレームビツト
を選択出力して、この制御データの正フレームビ
ツトとして記憶部に書込む手段とを備えることに
より達成される。

〔実施例〕

前述した特開昭52−24402号第４図に示される
ように中央制御装置CCは、共通バスを介して加
入者走査装置LSCNをアクセスする。一般に各種
制御装置はバスインターフエース装置を介して共
通バスに接続され、中央制御装置と通信を行な
う。また、交換機は信頼性向上のため２重化され
ており、特開昭52−24402号第４図に示される中
央制御装置CC、加入者走査装置LSCN、共通バ
ス等も２重化されているのが一般的である。

本発明の実施例でも、加入者回路制御装置（加
入者走査装置LSCNに対応）はバスインターフエ
ース回路を介して共通バスに接続され、且つ、２
重化されている場合について第１図を参照しつつ
説明する。

第１図は、加入者回路制御装置の要部ブロツク
構成図である。図中１〜１４，２０，２１は現用
系であり、１′〜１４′，２０′，２１′は予備系で
ある。現用系と予備系とは同一の構成、動作を行
うので、以下現用系の構成及び動作を中心に説明
する。

中央制御装置２０は、バス２１を介して、バス
インターフエース１３に加入者回路制御データを
送出する。バスインターフエース１３では、加入
者回路制御データを一旦レジスタ１に保持する。
バスインターフエース１３のタイミング制御回路
１０は、中央制御装置２０より加入者回路制御デ
ータが送出されたことを検出すると所定のタイミ
ングを取つた後、レジスタ１を制御して、加入者
回路制御装置１４内のメモリ８に加入者回路制御
データを送出し、メモリ８に入力される。

この時、タイミング制御回路１０は、誤フレー
ム送出部２と正フレーム送出部３とを制御して、
誤フレームパターン及び正フレームパターンをセ
レクタ６に送出する。セレクタ６は、通常は誤フ
レーム送出部２の出力を選択している。従つて、
レジスタ１から送出された加入者回路制御データ
には誤フレームパターンが付加されて、メモリ８
に書込まれる。

メモリ８に格納されている加入者回路制御デー
タの構成を第２図に示す。第２図では、メモリ８
の各アドレスA0〜A3n−１に格納されている加
入者回路制御データABCの最終ビツトb0にフレ
ームビツトが付加され、制御データABCととも
に記憶されている。このフレームビツトは、第１
フレーム中ではF0、第２フレーム中ではF1、第
３フレーム中ではF2として示されている。そし
て、このフレームビツトは、正常時には、（F0、
F1、F2）＝（１、１、０）の正フレームパターン
とし、加入者回路は、この正フレームパターンを
検出した時のみ加入者回路制御データが正常に受
信されたものとする。

この正フレームパターン以外のパターン、例え
ば、（F0、F1、F2）＝（０、０、０）、（１、１、
１）を検出した時は、許可されない組み合わせの
加入者回路制御データが受信されたものとみな
し、この加入者回路制御データを破棄するように
定める。これらのパターンが誤フレームパターン
である。

第１図に戻つて説明を続ける。

メモリ８への書込みは、中央制御装置２０から
加入者回路制御データが送出され、レジスタ１に
セツトされる度に、タイミング制御回路１０の制
御により実行される。前述したように、セレクタ
６は通常は誤フレーム送出部２の出力を選択して
おり、第２図に示す如く、７ビツトの加入者回路
制御データとセレクタ６により選択された１ビツ
トの誤フレームビツトとがメモリ８に書込まれ
る。加入者回路制御データはABCの３種類の制
御データから構成されているため、この書込み動
作が連続して３回繰り返される。

第２図に示すように、アドレスA0〜A3n−１
の順に、メモリ８に格納された加入者回路制御デ
ータがシーケンシヤルに読出される。バスインタ
ーフエース１３のレジスタ５には、中央制御装置
により、現用系又は予備系の選択信号がセツトさ
れている。現用系を用いる場合、レジスタ５は、
マルチフレームクロツク４の出力を選択するよう
にセレクタ７を制御する。セレクタ７により選択
されたマルチフレームクロツクは、メモリ８の動
作クロツクとなる。

メモリ８からシーケンシヤルに読出された加入
者回路制御データは、セレクタ１１に入力され
る。また、加入者回路制御データのうち、ビツト
b0のフレームビツトは、セレクタ１１に入力さ
れるとともに、誤フレームパターン検出回路９に
入力される。誤フレームパターン検出回路９は、
各加入者回路０〜ｎ−１の加入者回路制御データ
のビツトb0（フレームビツト）を検査し、それぞ
れの加入者回路に対する加入者回路制御データ
ABCのフレームパターン（F0、F1、F2）が誤フ
レームパターンを示すかどうかを検出する。ここ
で、正フレームパターンとして（F0、F1、F2）
＝（１、１、０）、誤フレームパターンとして
（F0、F1、F2）＝（１、１、１）を採用した場合
について検討する。

この場合は、フレームビツトF2として‘1'を検
出した場合に、誤フレームパターンを検出したこ
とになり、例えば、加入者回路０の制御データＣ
（第２図に示すように、メモリ８のアドレスA2n
に格納されている。）のビツトb0のフレームビツ
トF2が‘1'となつている場合を例に説明する。

メモリ８から、アドレスA2nの加入者回路０の
制御データＣが読出された時、誤フレームパター
ン検出部９はフレームビツトF2が、‘1'であるこ
とにより、誤フレームパターンを検出する。該フ
レームパターン検出回路９は、誤フレームパター
ンを検出すると、セレクタ６を切り換え、正フレ
ーム送出部３の出力を選択するよう制御する。同
時に、タイミング制御回路１０に信号を送り、正
フレーム送出部３から、所望のフレームビツトが
出力されるように制御する。そして、次の書込み
タイミングで、正フレーム送出部３より送出され
る正フレームビツトF2＝０をセレクタ６を介し
てメモリ８に書込む。この時、メモリ８は１バイ
ト単位の書込みから、１ビツト単位の書込みに切
換えられ、加入者回路０の制御データが格納され
ているアドレスA2nのビツトb0に‘0'を書込む。

このようにして、誤フレームビツトF2＝１に
代わり、正フレームビツトF2＝０をメモリ８に
書込む。

以後、中央制御装置２０から、バスインターフ
エース１３に加入者回路制御データがセツトされ
る度に、セレクタ６により誤フレーム送出部２の
出力をを選択して、加入者回路制御データに誤フ
レームビツトを付加してメモリ８に書込む。さら
に、メモリ８から読出された加入者回路制御デー
タ中に、誤フレームパターンが検出される度に、
セレクタ６により、正フレーム送出部３の出力を
選択し、この加入者回路制御データが格納されて
いるメモリ８のアドレスに正フレームビツトを書
込む。

メモリ８の読出しは、前述したように、アドレ
スの昇順にシーケンシヤルに行なわれる。現用系
が動作している場合、メモリ８から読出された加
入者回路制御データと、誤フレームビツトまたは
正フレームビツトが、レジスタ５にセツトされた
現用系指定ビツトで切り替わるセレクタ１１によ
り選択される。そして、加入者回路制御データ１
２として第３図に示すマルチフレーム構成で、各
加入者回路側に送出される。

第１図の動作を第５図を用いてさらに詳細に説
明する。従来例のタイムチヤート第４図に対し
て、第５図は第１図の実施例のタイムチヤートで
ある。

第５図３に示すように、T1のタイミングで加
入者回路制御データの書換えが生じた場合、バス
インターフエース１３のレジスタ１には、加入者
回路制御データA′、B′、C′がセツトされる。タ
イミング制御回路１０により所定のタイミングが
取られた後、まず加入者回路制御データA′が、
メモリ８に送出されるとともに、セレクタ６によ
り、誤フレーム送出部２の出力が選択され、フレ
ームビツトF0を‘1'とする。同様に、加入者相回
路制御データB′が送出される時、誤フレーム送
出部２の出力が選択され、フレームビツトF1を
‘1'とし、加入者回路制御データC′が送出される
時、フレームビツトF2を‘1'とし、メモリ８に書
込む。

従つて、第５図４に示すように、メモリ８から
読出された加入者回路制御データは、ABC′の組
み合わせとなるが、フレームパターン（F0、F1、
F2）は誤フレームパターン（１、１、１）とな
る。加入者回路は、この誤フレームパターンを検
出して、加入者回路制御装置１４から送出された
制御データABC′が許可されない組み合わせであ
ることを識別し、これを破棄することができる。

また、この時、誤フレームパターン検出回路９
においても、誤フレームパターン（１、１、１）
が検出される。誤フレームパターン検出回路９は
誤フレームパターン（誤フレームビツトF2＝１）
を検出すると、セレクタ６を切り換え、正フレー
ム送出部３の出力を選択し、メモリ８に格納され
ている加入者回路制御データA′、B′、C′のフレ
ームビツトを正フレームパターン（１、１、０）
となるようにする。即ち、誤フレームビツトF2
＝１を有する加入者回路制御データのビツトb0
に、正フレームビツトF2＝０を書込む。

よつて、次のマルチフレームの加入者回路制御
データは、正フレームビツトとともに読出され
て、加入者回路側に送出される。

T2のタイミングで、メモリ８の加入者回路制
御データを書換える場合、即ち、中央制御装置２
０により、加入者回路制御データがバスインター
フエース１３のレジスタ１にセツトされて、タイ
ミング制御回路１０の制御によりT2のタイミン
グでメモリ８の内容を書換える場合も、前述した
T1のタイミングでの書換え動作と同様である。

加入者回路制御装置１４のメモリ８の加入者回
路制御データを書換える時、セレクタ６により誤
フレーム送出部２の出力を選択して、加入者回路
制御データに誤フレームビツトを付加してメモリ
８に書込むため、書換えの後の１マルチフレーム
周期内で読出された加入者回路制御データは誤フ
レームパターンとともに読出される。このため、
加入者回路側で許可されない加入者回路制御デー
タを未然に破棄することができる。

そして、メモリ８から読出された加入者回路制
御データ中の誤フレームパターンは直ちに検出さ
れて、正フレームパターンが選択されて、メモリ
８に書込まれる。その次のマルチフレーム周期で
は、正フレームパターンを有する加入者回路制御
データが加入者回路側に送出される。

次に、現用系から予備系に切り替わつた場合、
現用バスインターフエース１３のレジスタ５には
予備系を選択するデータがセツトされ、セレクタ
１１は予備系加入者制御装置１４′のメモリ８′の
出力を選択することになる。この時、メモリ８，
８′のマルチフレームクロツク４，４′の間で同期
がはずれていると、セレクタ１１による切り換え
前後で、加入者回路制御データ１２は不連続情報
となる。

そこで、本実施例では、マルチフレームクロツ
ク４，４′をセレクタ７に引き込み、現用系、予
備系を指定するデータ（レジスタ５，５′にセツ
トされている）により、どちらか一方のマルチフ
レーム４，４′を選択して、メモリ８，８′に供給
することで、加入者回路制御データ１２が不連続
となることを防止する。

〔発明の効果〕

以上説明したように、本発明によれば、中央制
御装置による加入者回路制御データの書換えが生
じた場合、中央制御装置の指示により、バスイン
ターフエースが、誤フレームパターンを選択して
中央制御装置より送出された加入者回路制御デー
タのフレームビツトとして加入者回路制御装置の
メモリに書込む。このため、エラーとなる加入者
回路制御データを受信したことを、加入者回路側
で、この誤フレームパターンを検出することで識
別でき、エラーとなる加入者回路制御データの取
り込みを防止できる。

【図面の簡単な説明】

第１図は、本発明の実施例を示す加入者回路制
御装置及びその周辺回路のブロツク図、第２図
は、第１図のメモリに格納された加入者回路制御
データの配列を説明するための図、第３図は、メ
モリから読出される加入者回路制御データのフレ
ーム構成を説明するための図、第４図は、従来の
問題点を説明するためのタイムチヤート、第５図
は、第１図の加入者回路制御装置の動作説明図で
ある。

Claims (1)

1. 【特許請求の範囲】 １ 中央制御装置から送信される加入者回路の制
   御データを加入者対応に記憶部に記憶し、前記制
   御データにフレームビツトを付加し、マルチフレ
   ーム構成で加入者回路側に転送する加入者回路制
   御装置において、 該フレームビツトと正フレームビツトとを選択
   的に出力する選択手段と、 制御データを前記記憶部に書込む際に、前記選
   択手段により誤フレームビツトを選択し、制御デ
   ータに誤フレームビツトを付加して、該記憶部に
   書込む手段と、 該記憶部から制御データを読出して加入者回路
   側に転送する手段と、 該記憶部から読出された制御データのフレーム
   ビツトが誤フレームビツトか否かを検査する誤フ
   レーム検出手段と、 前記誤フレーム検出手段により、制御データの
   フレームビツトとして誤フレームビツトが検出さ
   れた際には、該選択手段により正フレームビツト
   を選択出力して、この制御データの正フレームビ
   ツトとして記憶部に書込む手段とを備えたことを
   特徴とする加入者回路制御装置。