JP2720527B2 - 二重化制御回路 - Google Patents
二重化制御回路Info
- Publication number
- JP2720527B2 JP2720527B2 JP1166148A JP16614889A JP2720527B2 JP 2720527 B2 JP2720527 B2 JP 2720527B2 JP 1166148 A JP1166148 A JP 1166148A JP 16614889 A JP16614889 A JP 16614889A JP 2720527 B2 JP2720527 B2 JP 2720527B2
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- JP
- Japan
- Prior art keywords
- clock signal
- common processing
- circuit
- control circuit
- processing units
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル多重化装置等における共通部処理
部に利用され、特に、二重化制御回路に関する。
部に利用され、特に、二重化制御回路に関する。
本発明は、クロック信号を発生するクロック信号発生
回路を含み二重化して設けられた共通処理部の制御を行
う二重化制御回路において、 各共通処理部のクロック信号発生回路の定常位相誤差
を吸収するためのバッファ回路を設けることにより、 待機中の共通処理部においての警報の発生を防止する
とともに、その正常性を確認できるようにしたものであ
る。
回路を含み二重化して設けられた共通処理部の制御を行
う二重化制御回路において、 各共通処理部のクロック信号発生回路の定常位相誤差
を吸収するためのバッファ回路を設けることにより、 待機中の共通処理部においての警報の発生を防止する
とともに、その正常性を確認できるようにしたものであ
る。
従来、この種の共通処理部における二重化制御回路
は、第２図にその一例を示す構成になっていた。第２図
において、共通処理部1aおよび1bは、それぞれ各種のク
ロック信号11aおよび11bを発生するクロック信号発生回
路（以下、PLO回路という。）4aおよび4bを各々内蔵し
ており、チャネル対応部２には各々の共通処理部1aおよ
び1bからのクロック信号11aおよび11bのいずれかを選択
し選択クロック信号12として出力する選択回路３を含
み、この選択クロック信号12によりチャネル対応部２は
動作するとともに、データ信号13を共通処理部1aおよび
1bへ分配する。
は、第２図にその一例を示す構成になっていた。第２図
において、共通処理部1aおよび1bは、それぞれ各種のク
ロック信号11aおよび11bを発生するクロック信号発生回
路（以下、PLO回路という。）4aおよび4bを各々内蔵し
ており、チャネル対応部２には各々の共通処理部1aおよ
び1bからのクロック信号11aおよび11bのいずれかを選択
し選択クロック信号12として出力する選択回路３を含
み、この選択クロック信号12によりチャネル対応部２は
動作するとともに、データ信号13を共通処理部1aおよび
1bへ分配する。
前述した従来の二重化制御回路の構成は、各々の共通
処理部1aおよび1bに内蔵されるPLO回路4aおよび4bの定
常位相誤差により、待機系の共通処理部1aまたは1bの内
部処理位相とチャネル対応部出力データ信号位相が異な
るため、共通処理部1aおよび1bとチャネル対応部２間の
信号速度が高い場合、待機系の共通処理部1aまたは1bに
おいて警報が発生する問題点がある。
処理部1aおよび1bに内蔵されるPLO回路4aおよび4bの定
常位相誤差により、待機系の共通処理部1aまたは1bの内
部処理位相とチャネル対応部出力データ信号位相が異な
るため、共通処理部1aおよび1bとチャネル対応部２間の
信号速度が高い場合、待機系の共通処理部1aまたは1bに
おいて警報が発生する問題点がある。
この解決策の一つとしては、待機系の警報発生を禁止
することも可能であるが、こうした場合、待機系の正常
性の確認ができなくなり、現用系に切替えた後障害が表
面化する問題点がある。
することも可能であるが、こうした場合、待機系の正常
性の確認ができなくなり、現用系に切替えた後障害が表
面化する問題点がある。
本発明の目的は、前記の問題点を解消することによ
り、待機系においての警報の発生を防止するとともに、
待機系の正常性の確認を行うことができる二重化制御回
路を提供することにある。
り、待機系においての警報の発生を防止するとともに、
待機系の正常性の確認を行うことができる二重化制御回
路を提供することにある。
本発明は、それぞれ第一のクロック信号および第二の
クロック信号を発生出力するクロック信号発生回路を含
む第一および第二の共通処理部と、前記第一および第二
のクロック信号を入力しそのいずれかを選択し選択クロ
ック信号として出力する選択回路を含むチャネル対応部
とを備えた二重化制御回路において、前記チャネル対応
部は、データ信号を前記選択クロック信号により書き込
みそれぞれ前記第一および第二のクロック信号により読
み出し前記第一および第二の共通処理部に入力する第一
および第二のバッファ回路を備えたことを特徴とする。
クロック信号を発生出力するクロック信号発生回路を含
む第一および第二の共通処理部と、前記第一および第二
のクロック信号を入力しそのいずれかを選択し選択クロ
ック信号として出力する選択回路を含むチャネル対応部
とを備えた二重化制御回路において、前記チャネル対応
部は、データ信号を前記選択クロック信号により書き込
みそれぞれ前記第一および第二のクロック信号により読
み出し前記第一および第二の共通処理部に入力する第一
および第二のバッファ回路を備えたことを特徴とする。
データ信号は、選択クロック信号によりそれぞれ第一
および第二のバッファ回路に書き込まれ、一時保持さ
れ、第一および第二のクロック信号により読み出され
て、第一および第二の共通処理部に入力される。
および第二のバッファ回路に書き込まれ、一時保持さ
れ、第一および第二のクロック信号により読み出され
て、第一および第二の共通処理部に入力される。
すなわち、前記バッファ回路においてPLO回路の定常
位相誤差は補償され、各共通処理には常に正常な形のデ
ータ信号が入力されることになり、待機中に警報を発生
することはなくなる。従って、警報の発生の有無により
その正常性を確認することができる。
位相誤差は補償され、各共通処理には常に正常な形のデ
ータ信号が入力されることになり、待機中に警報を発生
することはなくなる。従って、警報の発生の有無により
その正常性を確認することができる。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック構成図であ
る。
る。
本実施例は、それぞれ第一のクロック信号11aおよび
第二のクロック信号11bを発生出力するPLO回路4aおよび
4bを含む第一および第二の共通処理部1aおよび1bと、ク
ロック信号11aおよび11bを入力しそのいずれかを選択し
選択クロック信号12として出力する選択回路３を含むチ
ャネル対応部２とを備えた二重化制御回路において、 本発明の特徴とするところの、チャネル対応部２は、
データ信号13を選択クロック信号12により書き込みそれ
ぞれクロック信号11aおよび11bにより読み出し共通処理
部1aおよび1bに入力する第一および第二のバッファ回路
5aおよび5bを備えている。
第二のクロック信号11bを発生出力するPLO回路4aおよび
4bを含む第一および第二の共通処理部1aおよび1bと、ク
ロック信号11aおよび11bを入力しそのいずれかを選択し
選択クロック信号12として出力する選択回路３を含むチ
ャネル対応部２とを備えた二重化制御回路において、 本発明の特徴とするところの、チャネル対応部２は、
データ信号13を選択クロック信号12により書き込みそれ
ぞれクロック信号11aおよび11bにより読み出し共通処理
部1aおよび1bに入力する第一および第二のバッファ回路
5aおよび5bを備えている。
次に、本実施例の動作について説明する。
二重化された共通処理部1aおよび1bは、各々のPLO回
路４から各々クロック信号11aおよび11bを発生し、チャ
ネル対応部2aに分配する。
路４から各々クロック信号11aおよび11bを発生し、チャ
ネル対応部2aに分配する。
一方、チャネル対応部2aは、共通処理部1aおよび1bか
らのクロック信号11aまたは11bを選択回路３により選択
し、選択クロック信号12を出力する。チャネル対応部２
のデータ信号13は、この選択クロック信号12によりビッ
トバッファ回路5aおよび5bに書込まれた後、各々共通処
理部1aおよび1bからのクロック信号11aおよび11bにより
読み出し、各共通処理部1aおよび1bに分配する。
らのクロック信号11aまたは11bを選択回路３により選択
し、選択クロック信号12を出力する。チャネル対応部２
のデータ信号13は、この選択クロック信号12によりビッ
トバッファ回路5aおよび5bに書込まれた後、各々共通処
理部1aおよび1bからのクロック信号11aおよび11bにより
読み出し、各共通処理部1aおよび1bに分配する。
ここで、このビットバッファ回路5aおよび5bの容量
は、各々のPLO回路４の定常位相誤差を吸収できるだけ
の容量が用意される。
は、各々のPLO回路４の定常位相誤差を吸収できるだけ
の容量が用意される。
これにより、各共通処理部1aおよび1bには、そのクロ
ック信号により正常にデータ信号が入力されるので、警
報を発生することはなくなる。従って、警報発生の有無
によりその正常性が確認できるようになる。
ック信号により正常にデータ信号が入力されるので、警
報を発生することはなくなる。従って、警報発生の有無
によりその正常性が確認できるようになる。
以上説明したように、本発明は、チャネル対応部内
に、各々の共通処理部のPLO定常位相誤差を吸収するた
めのビットバッファ回路を用意することにより、待機系
においての警報の発生を防止するとともに、待機系の正
常性を確認できる効果がある。
に、各々の共通処理部のPLO定常位相誤差を吸収するた
めのビットバッファ回路を用意することにより、待機系
においての警報の発生を防止するとともに、待機系の正
常性を確認できる効果がある。
第１図は本発明の一実施例を示すブロック構成図。 第２図は従来例を示すブロック構成図。 1a、1b……共通処理部、２、2a……チャネル対応部、３
……選択回路、4a、4b……PLO回路、5a、5b……ビット
バッファ回路、11a、11b……クロック信号、12……選択
クロック信号、13……データ信号。
……選択回路、4a、4b……PLO回路、5a、5b……ビット
バッファ回路、11a、11b……クロック信号、12……選択
クロック信号、13……データ信号。
Claims (1)
- 【請求項１】それぞれ第一のクロック信号および第二の
クロック信号を発生出力するクロック信号発生回路を含
む第一および第二の共通処理部と、前記第一および第二
のクロック信号を入力しそのいずれかを選択し選択クロ
ック信号として出力する選択回路を含むチャネル対応部
とを備えた二重化制御回路において、 前記チャネル対応部は、データ信号を前記選択クロック
信号により書き込みそれぞれ前記第一および第二のクロ
ック信号により読み出し前記第一および第二の共通処理
部に入力する第一および第二のバッファ回路を備えた ことを特徴とする二重化制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166148A JP2720527B2 (ja) | 1989-06-27 | 1989-06-27 | 二重化制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166148A JP2720527B2 (ja) | 1989-06-27 | 1989-06-27 | 二重化制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0330538A JPH0330538A (ja) | 1991-02-08 |
| JP2720527B2 true JP2720527B2 (ja) | 1998-03-04 |
Family
ID=15825947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1166148A Expired - Lifetime JP2720527B2 (ja) | 1989-06-27 | 1989-06-27 | 二重化制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2720527B2 (ja) |
-
1989
- 1989-06-27 JP JP1166148A patent/JP2720527B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330538A (ja) | 1991-02-08 |
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