JPH0220133A - タイムスロット入換装置 - Google Patents
タイムスロット入換装置Info
- Publication number
- JPH0220133A JPH0220133A JP17032488A JP17032488A JPH0220133A JP H0220133 A JPH0220133 A JP H0220133A JP 17032488 A JP17032488 A JP 17032488A JP 17032488 A JP17032488 A JP 17032488A JP H0220133 A JPH0220133 A JP H0220133A
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- Pending
Links
- 230000015654 memory Effects 0.000 abstract description 13
- 230000006870 function Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は時分割多重通信におけるディジタル信号のタイ
ムスロット入換装置に関する、。
ムスロット入換装置に関する、。
従来、この種のタイムスロット入換装置は一例を示すと
第３図のように一時記憶装置１１ １２とアドレス選択
回路２＋ 、２２とパリティ発生回路４とパリティ検査
回路５＋ 、５２と４込み読出し制御回路１３とデータ
選択回路１６とからなっ（いる。このタイムスロット入
換装置において、書込みアドレスＷ１と読出しアドレス
ｒ１はアドレス選択回路２１と２２によって選択入力さ
れ、−時２１８ｆｆｉｌ＋ と１２にそれぞれ出力され
る。
第３図のように一時記憶装置１１ １２とアドレス選択
回路２＋ 、２２とパリティ発生回路４とパリティ検査
回路５＋ 、５２と４込み読出し制御回路１３とデータ
選択回路１６とからなっ（いる。このタイムスロット入
換装置において、書込みアドレスＷ１と読出しアドレス
ｒ１はアドレス選択回路２１と２２によって選択入力さ
れ、−時２１８ｆｆｉｌ＋ と１２にそれぞれ出力され
る。
入力データｄｉはパリティ発クー回路４に入力するとと
もに、−時記憶装置１１と１２に入力し、時記憶装置１
１と１２は入力データｄｉを一時的に８Ｃ憶したのち、
それぞれパリティ検査回路５１と５２に送出するととも
に入力データｄ、をともにデータ選択回路１６に送出す
る１、パリティ発生回路４は、入力データｄｉを入力し
てパリティ信号を一時記憶装置１１と１２に送出し、−
時記憶装置１１と１２から送出された入力データｄ、と
パリティ信号をパリティ検査回路５１と５２がそれぞれ
入力して一時記憶装置１１と１２にエラーがあったか否
かを検査し、エラーがあるときはエラー情報ｅ１と０２
をそれぞれ出力する。ｌ込み読出し制御回路１３は、ア
ドレス選択回路２１と２２の書込みアドレスｗ１と読出
しアドレスｒ１の入力選択を制御し、−時記憶ｉｉｉ［
１１と１２の書込み周期と読出し周期を制御するととも
に、データ選択回路１６の入力データの選択を制御して
出力データｄｏを出力させることによりタイムスロット
の入換が行なわれていた。
もに、−時記憶装置１１と１２に入力し、時記憶装置１
１と１２は入力データｄｉを一時的に８Ｃ憶したのち、
それぞれパリティ検査回路５１と５２に送出するととも
に入力データｄ、をともにデータ選択回路１６に送出す
る１、パリティ発生回路４は、入力データｄｉを入力し
てパリティ信号を一時記憶装置１１と１２に送出し、−
時記憶装置１１と１２から送出された入力データｄ、と
パリティ信号をパリティ検査回路５１と５２がそれぞれ
入力して一時記憶装置１１と１２にエラーがあったか否
かを検査し、エラーがあるときはエラー情報ｅ１と０２
をそれぞれ出力する。ｌ込み読出し制御回路１３は、ア
ドレス選択回路２１と２２の書込みアドレスｗ１と読出
しアドレスｒ１の入力選択を制御し、−時記憶ｉｉｉ［
１１と１２の書込み周期と読出し周期を制御するととも
に、データ選択回路１６の入力データの選択を制御して
出力データｄｏを出力させることによりタイムスロット
の入換が行なわれていた。
（発明が解決しようとする課題）
上）！シた従来のタイムスロット入換装置は、２個の一
時記憶装置１１と１２が使用されており、この−時記憶
装置１１．１２内ぐ１ラーが起った場合には、タイムス
［！ット入換勤負ができなくなり、それを防止するには
さらに２個の一時記憶装置が必要になるという欠点があ
る。
時記憶装置１１と１２が使用されており、この−時記憶
装置１１．１２内ぐ１ラーが起った場合には、タイムス
［！ット入換勤負ができなくなり、それを防止するには
さらに２個の一時記憶装置が必要になるという欠点があ
る。
本発明のタイムス［１ット人換ＩＩＩは、第３の一時記
憶装置と、 書込み、読出しアドレスを選択入力して前記第３の一時
記憶装置に出力する第３のアドレス選択回路とを有し、 占込み読出し制御回路は第３のアドレス選択回路の書込
み、読出しアドレス選択入力を制御し、第１．第２の一
時記憶装置にエラーが発生した通知をそれぞれ第１．第
２のパリティ検査回路から受けると、第３の一時記憶装
置に一時記憶されている入力データから前配置う−のア
ドレス情報を前記データ選択回路に読出させて、前記第
１．第２の一時記憶装置に一時記憶された入力データと
合体して出力さヒう。
憶装置と、 書込み、読出しアドレスを選択入力して前記第３の一時
記憶装置に出力する第３のアドレス選択回路とを有し、 占込み読出し制御回路は第３のアドレス選択回路の書込
み、読出しアドレス選択入力を制御し、第１．第２の一
時記憶装置にエラーが発生した通知をそれぞれ第１．第
２のパリティ検査回路から受けると、第３の一時記憶装
置に一時記憶されている入力データから前配置う−のア
ドレス情報を前記データ選択回路に読出させて、前記第
１．第２の一時記憶装置に一時記憶された入力データと
合体して出力さヒう。
第３の一時記憶装置に一時記憶されている入力データか
ら第１の一時記憶装置および第２の一時記憶装置に発生
したエラーのアドレス情報が読出されて、第１の一時記
憶装置および第２の一時記憶装置に一時記憶された入力
データと合体されるので、第１の一時記憶装置および第
２の一時記憶装置にエラーが発生しても、タイムスロッ
ト入換動作を継続することができる。
ら第１の一時記憶装置および第２の一時記憶装置に発生
したエラーのアドレス情報が読出されて、第１の一時記
憶装置および第２の一時記憶装置に一時記憶された入力
データと合体されるので、第１の一時記憶装置および第
２の一時記憶装置にエラーが発生しても、タイムスロッ
ト入換動作を継続することができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のタイムスロット入換装置の一実施例の
ブ【１ツク図、第２図は第１図のタイムスロット入換装
置のタイムチ１１−トである。
ブ【１ツク図、第２図は第１図のタイムスロット入換装
置のタイムチ１１−トである。
このタイムスロット入換Ｂｉｂは第３図のタイムスロッ
ト入換装置に一時記憶装置１３とアドレス選択回路２３
が付加されるとともに、書込み読出し制御回路１３より
機能の多い書込み読出し制御回路３が備えられ、これに
伴ない選択回路６の機能も増加された構成となっている
。アドレス選択回路２３は内込みアドレスＷ１および読
出しアドレスｒ１を選択入力して一時記憶装置１３に送
出する。−時記憶装置１３は、入力したデータｄ。
ト入換装置に一時記憶装置１３とアドレス選択回路２３
が付加されるとともに、書込み読出し制御回路１３より
機能の多い書込み読出し制御回路３が備えられ、これに
伴ない選択回路６の機能も増加された構成となっている
。アドレス選択回路２３は内込みアドレスＷ１および読
出しアドレスｒ１を選択入力して一時記憶装置１３に送
出する。−時記憶装置１３は、入力したデータｄ。
を−時的に記憶し、−時記憶５Ａ置１１および１２中の
町込みアドレス位置および読出しアドレス位置のセルに
エラーが起きたとき、後）ホの占込み読出し制御回路３
の制御によりそのエラーのアドレス情報のみをデータ選
択回路６に送出する。パリティ検査回路５１．５２はそ
れぞれ一時記憶装置１１ １２に前記の１ラーが起きた
とき、それぞれ−時記憶装置１１．１２から送出された
パリティ信号により１ラ一発生を検出すると、検出した
エラー情報ｅ１．ｅ２をそれぞれ出力するとともに、そ
の内容を書込み読出し制御回路３に通知する。由込み読
出し制御回路３は、アドレス選択回路１１．１２に加え
て、アドレス選択回路１３の書込みアドレスＷ１と読出
しアドレス【１の入力選択を制御し、パリティ検′ｒｔ
回路５１．５２から一時記憶装置１１．１２の書込み周
期および講出し周１１１に：ｌエラー起きたことの通知
を受１ノると、入力データｄλを一時２憶している一時
記憶装置１３から発生したエラーのアドレス情報をデー
タ選択回路６に読出させ、−時記憶装＠ｌｔ、１ｚから
読出した入力データｄλと合体して出力データｄ、とじ
て出力させる。
町込みアドレス位置および読出しアドレス位置のセルに
エラーが起きたとき、後）ホの占込み読出し制御回路３
の制御によりそのエラーのアドレス情報のみをデータ選
択回路６に送出する。パリティ検査回路５１．５２はそ
れぞれ一時記憶装置１１ １２に前記の１ラーが起きた
とき、それぞれ−時記憶装置１１．１２から送出された
パリティ信号により１ラ一発生を検出すると、検出した
エラー情報ｅ１．ｅ２をそれぞれ出力するとともに、そ
の内容を書込み読出し制御回路３に通知する。由込み読
出し制御回路３は、アドレス選択回路１１．１２に加え
て、アドレス選択回路１３の書込みアドレスＷ１と読出
しアドレス【１の入力選択を制御し、パリティ検′ｒｔ
回路５１．５２から一時記憶装置１１．１２の書込み周
期および講出し周１１１に：ｌエラー起きたことの通知
を受１ノると、入力データｄλを一時２憶している一時
記憶装置１３から発生したエラーのアドレス情報をデー
タ選択回路６に読出させ、−時記憶装＠ｌｔ、１ｚから
読出した入力データｄλと合体して出力データｄ、とじ
て出力させる。
以上の動作のタイミング関係は第２図に示すとおりで、
自込みエラーＷＱが書込み周期Ｗにある一時記憶装置１
１に起きた場合、−時記憶装置１３に記憶された入力デ
ータｄλのうち、エラーＷｅのアドレス情報ｄ１のみが
一時記憶装置１１の次の読出し周期ｒに読出され、−時
記憶装置１１に記憶された入力データｄ、とデータ選択
回路６で合体される。また、読出しエラーｒθが読出し
周期ｒにある一時記憶装置１２に起きた場合、−時記憶
装置１３に記憶されている入力データｄλのうち、エラ
ーｒＱのアドレス情報ｄ２のみが読出されて一時記憶装
［１２に記憶された入力データｄ、とデータ選択回路６
で合体される。
自込みエラーＷＱが書込み周期Ｗにある一時記憶装置１
１に起きた場合、−時記憶装置１３に記憶された入力デ
ータｄλのうち、エラーＷｅのアドレス情報ｄ１のみが
一時記憶装置１１の次の読出し周期ｒに読出され、−時
記憶装置１１に記憶された入力データｄ、とデータ選択
回路６で合体される。また、読出しエラーｒθが読出し
周期ｒにある一時記憶装置１２に起きた場合、−時記憶
装置１３に記憶されている入力データｄλのうち、エラ
ーｒＱのアドレス情報ｄ２のみが読出されて一時記憶装
［１２に記憶された入力データｄ、とデータ選択回路６
で合体される。
以上のようにして一時記憶装置１１．１２にエラーが発
生しても一時記憶装置１３にエラーのアドレス情報が記
憶されているので、タイムスロット入換を継続して行な
うことができる。
生しても一時記憶装置１３にエラーのアドレス情報が記
憶されているので、タイムスロット入換を継続して行な
うことができる。
（発明の効果）
以１説明したように本発明は、ディジタル信号のタイム
スロット入換装置において、第３のアドレス選択回路か
ら出力する書込みアドレスを読出しアドレスにより入力
データを一時記憶する第３の一時記憶装置を設け、裏込
み読出し制ｔｍ回路が第１の一時記憶装置および第２の
一時記憶装置にエラーが発生したとき第３の一時記憶装
置に一時記憶されている入力データから発生エラーのア
ドレス情報をデータ選択回路に読出させて第１の一時記
憶装置および第２の・−時記憶装置に一時記憶されたデ
ータと合体して出力させる構成とＪることにより、第１
の一時記憶装置および第２の一時記憶装置にエラーが発
生したときウイムス［１ット入換動作が中断されず、第
１．第２の一時記憶装置を２重設備しなくともタイムス
ロット入換動作が継続できる装置が経済的に実現すると
いう効果がある。
スロット入換装置において、第３のアドレス選択回路か
ら出力する書込みアドレスを読出しアドレスにより入力
データを一時記憶する第３の一時記憶装置を設け、裏込
み読出し制ｔｍ回路が第１の一時記憶装置および第２の
一時記憶装置にエラーが発生したとき第３の一時記憶装
置に一時記憶されている入力データから発生エラーのア
ドレス情報をデータ選択回路に読出させて第１の一時記
憶装置および第２の・−時記憶装置に一時記憶されたデ
ータと合体して出力させる構成とＪることにより、第１
の一時記憶装置および第２の一時記憶装置にエラーが発
生したときウイムス［１ット入換動作が中断されず、第
１．第２の一時記憶装置を２重設備しなくともタイムス
ロット入換動作が継続できる装置が経済的に実現すると
いう効果がある。
第１図は本発明のタイムスロット入換装置の一実施例の
ブ【ｌツク図、第２図は第１図のタイムスロット入換装
置のタイムチ１シート、第３図はタイムスロット入換装
置の従来例のブ［１ツク図である。 １＋ 、１２．１３・・・−時記憶装置、２１ ２２．
２３・・・アドレス選択回路、３・・・粛込み読出し制
御回路、 ４・・・パリティ発生回路、 ５＋ 、５２・・・パリティ検査回路、６・・・データ
選択回路、 ｄｌ、ｄｏ・・・データ、 ｗｌ、ｒｌ・・・アドレス、 ｅｌ 、ｅ２・・・エラー情報、 ｗ、ｒ・・・周１１１、 ｄｌ ｄ２・・・アドレス情報。 特許出願人１１末電気株式穴？１′
ブ【ｌツク図、第２図は第１図のタイムスロット入換装
置のタイムチ１シート、第３図はタイムスロット入換装
置の従来例のブ［１ツク図である。 １＋ 、１２．１３・・・−時記憶装置、２１ ２２．
２３・・・アドレス選択回路、３・・・粛込み読出し制
御回路、 ４・・・パリティ発生回路、 ５＋ 、５２・・・パリティ検査回路、６・・・データ
選択回路、 ｄｌ、ｄｏ・・・データ、 ｗｌ、ｒｌ・・・アドレス、 ｅｌ 、ｅ２・・・エラー情報、 ｗ、ｒ・・・周１１１、 ｄｌ ｄ２・・・アドレス情報。 特許出願人１１末電気株式穴？１′
Claims (1)
- 【特許請求の範囲】 １、第１、第２の一時記憶装置と、書込み、読出しアド
レスを選択入力して第１、第２の一時記憶装置にそれぞ
れ出力する第１、第２のアドレス選択回路と、入力デー
タを入力してパリテイ信号を第１、第２の一時記憶装置
に送出するパリテイ発生回路と、第１、第２の一時記憶
装置からそれぞれ送出される入力データとパリテイ信号
を入力して、第１、第２の一時記憶装置にエラーがあつ
たか否かを検査し、該エラーがあったときそれぞれエラ
ー情報を出力する第１、第２のパリテイ検査回路と、第
１、第２の一時記憶装置から送出された入力データを選
択入力して出力データとして出力するデータ選択回路と
、第１、第２のアドレス選択回路の書込み、読出しアド
レスの選択入力を制御し、第１、第２の一時記憶装置の
書込み、読出しを交互に周期的に行なうように制御する
とともに、前記データ選択回路の入力データの選択入力
を制御する書込み読出し制御回路とを有するディジタル
信号のタイムスロット入換装置において、第３の一時記
憶装置と、 前記書込み、読出しアドレスを選択入力して前記第３の
一時記憶装置に出力する第３のアドレス選択回路とを有
し、 前記書込み読出し制御回路は第３のアドレス選択回路の
書込み、読出しアドレス選択入力を制御し、第１、第２
の一時記憶装置にエラーが発生した通知をそれぞれ第１
、第２のパリテイ検査回路から受けると、第３の一時記
憶装置に一時記憶されている入力データから前記エラー
のアドレス情報を前記データ選択回路に読出させて、前
記第１、第２の一時記憶装置に一時記憶された入力デー
タと合体して出力させることを特徴とするタイムスロッ
ト入換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17032488A JPH0220133A (ja) | 1988-07-07 | 1988-07-07 | タイムスロット入換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17032488A JPH0220133A (ja) | 1988-07-07 | 1988-07-07 | タイムスロット入換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0220133A true JPH0220133A (ja) | 1990-01-23 |
Family
ID=15902846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17032488A Pending JPH0220133A (ja) | 1988-07-07 | 1988-07-07 | タイムスロット入換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0220133A (ja) |
-
1988
- 1988-07-07 JP JP17032488A patent/JPH0220133A/ja active Pending
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