JPH05153677A - メモリ監視回路 - Google Patents
メモリ監視回路Info
- Publication number
- JPH05153677A JPH05153677A JP33792891A JP33792891A JPH05153677A JP H05153677 A JPH05153677 A JP H05153677A JP 33792891 A JP33792891 A JP 33792891A JP 33792891 A JP33792891 A JP 33792891A JP H05153677 A JPH05153677 A JP H05153677A
- Authority
- JP
- Japan
- Prior art keywords
- temporary storage
- monitoring
- write
- read
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Monitoring And Testing Of Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 ディジタル信号のタイムスロット入替を行う
一方式であるダブルバッファ方式において、ダブルバッ
ファとして用いる２個の一時記憶回路の正常な書込み，
読出し動作を監視する。。 【構成】 入力されたデータＤINは一時記憶回路（ＲＡ
Ｍ）１の一方に書込まれる。この時、書込みカウンタ８
の値を加算器５を用いて１アドレスずつシフトしてい
く。これを有効データの使用領域がカバーされる範囲ま
で繰り返す。最終位置まで監視した後、初期状態に戻
す。ここで入力データＤINにおいて有効データの前後に
監視用タイムスロットを設け、一時記憶回路１の監視の
ために固定パターンの書込み，読出しを行うこととすれ
ば、有効データが使用する一時記憶回路の全領域に対す
る監視が可能となる。
一方式であるダブルバッファ方式において、ダブルバッ
ファとして用いる２個の一時記憶回路の正常な書込み，
読出し動作を監視する。。 【構成】 入力されたデータＤINは一時記憶回路（ＲＡ
Ｍ）１の一方に書込まれる。この時、書込みカウンタ８
の値を加算器５を用いて１アドレスずつシフトしてい
く。これを有効データの使用領域がカバーされる範囲ま
で繰り返す。最終位置まで監視した後、初期状態に戻
す。ここで入力データＤINにおいて有効データの前後に
監視用タイムスロットを設け、一時記憶回路１の監視の
ために固定パターンの書込み，読出しを行うこととすれ
ば、有効データが使用する一時記憶回路の全領域に対す
る監視が可能となる。
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号のタイム
スロットの入替えを行うタイムスロット入替装置用のメ
モリ監視回路に関し、特にタイムスロット入替えを行う
一方式であるダブルバッファ方式において、ダブルバッ
ファとして用いる２個の一時記憶回路の正常な書込み，
読出し動作を監視する方式に関するものである。
スロットの入替えを行うタイムスロット入替装置用のメ
モリ監視回路に関し、特にタイムスロット入替えを行う
一方式であるダブルバッファ方式において、ダブルバッ
ファとして用いる２個の一時記憶回路の正常な書込み，
読出し動作を監視する方式に関するものである。
【０００２】
【従来の技術】従来、この種のタイムスロット入替装置
において一時記憶回路の監視を行う手段としては、パリ
ティ検査方式が広く用いられている。この方式は有効情
報以外にパリティビットを１ビット付加し、書込み側で
マーク数の合計が奇数個か偶数個かになるように規制を
定めて、読出し側のマーク数がその通りになっているか
どうかを調べることにより、監視を行っていた。
において一時記憶回路の監視を行う手段としては、パリ
ティ検査方式が広く用いられている。この方式は有効情
報以外にパリティビットを１ビット付加し、書込み側で
マーク数の合計が奇数個か偶数個かになるように規制を
定めて、読出し側のマーク数がその通りになっているか
どうかを調べることにより、監視を行っていた。
【０００３】
【発明が解決しようとする課題】しかし上述した従来の
パリティ検査方式では、一時記憶回路にパリティビット
用として余分に１ビット必要であり、一時記憶回路の容
量がその分余分に必要である。また、一時記憶回路の出
力がマーク数が正しい状態で固定されてしまった時には
障害が検出できないという欠点があった。
パリティ検査方式では、一時記憶回路にパリティビット
用として余分に１ビット必要であり、一時記憶回路の容
量がその分余分に必要である。また、一時記憶回路の出
力がマーク数が正しい状態で固定されてしまった時には
障害が検出できないという欠点があった。
【０００４】本発明は以上の点に鑑み、上記のような課
題を解決するためになされたもので、その目的は、タイ
ムスロットの入替えを行うダブルバッファ方式におい
て、ダブルバッファとして用いる２個の一時記憶回路の
正常な書込みと読出し動作を監視することのできるタイ
ムスロット入替装置用のメモリ監視回路を提供すること
にある。
題を解決するためになされたもので、その目的は、タイ
ムスロットの入替えを行うダブルバッファ方式におい
て、ダブルバッファとして用いる２個の一時記憶回路の
正常な書込みと読出し動作を監視することのできるタイ
ムスロット入替装置用のメモリ監視回路を提供すること
にある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め本発明は、前述したタイムスロット入替装置におい
て、データ内に監視用の空タイムスロットを有する入力
データに対しそのデータの書込み，読出しを交互に周期
的に行う２個の一時記憶回路と、これら一時記憶回路の
各出力の一方を選択する第１選択回路と、データを書込
むためのアドレスを発生する書込みカウンタと、データ
を読出すためのアドレスを発生する読出しカウンタと、
書込みカウンタの値をシフトする第１加算器と、読出し
カウンタの値をシフトする第２加算器と、両加算器のシ
フト量を決定する制御回路を有し、さらに書込みアドレ
スと読出しアドレスのいずれか一方を選択する第２選択
回路を各々の一時記憶回路ごとに有するものである。
め本発明は、前述したタイムスロット入替装置におい
て、データ内に監視用の空タイムスロットを有する入力
データに対しそのデータの書込み，読出しを交互に周期
的に行う２個の一時記憶回路と、これら一時記憶回路の
各出力の一方を選択する第１選択回路と、データを書込
むためのアドレスを発生する書込みカウンタと、データ
を読出すためのアドレスを発生する読出しカウンタと、
書込みカウンタの値をシフトする第１加算器と、読出し
カウンタの値をシフトする第２加算器と、両加算器のシ
フト量を決定する制御回路を有し、さらに書込みアドレ
スと読出しアドレスのいずれか一方を選択する第２選択
回路を各々の一時記憶回路ごとに有するものである。
【０００６】
【作用】したがって本発明によれば、入力データにおい
て有効データの前後に監視用タイムスロットを設け、一
時記憶回路の監視のために固定パターンの書込み，読出
しを行うことにより、有効データが使用する一時記憶回
路の全領域に対する監視が可能となる。
て有効データの前後に監視用タイムスロットを設け、一
時記憶回路の監視のために固定パターンの書込み，読出
しを行うことにより、有効データが使用する一時記憶回
路の全領域に対する監視が可能となる。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例によるメモリ監視回路を備
えたタイムスロット入替装置の基本的な回路構成図であ
る。同図において、１はデータ内に監視用の空タイムス
ロットを有する入力データＤINに対しそのデータの書込
み，読出しを交互に周期的に行うためのＲＡＭからなる
２個の一時記憶回路、２はこれら一時記憶回路１の各出
力の一方を選択する第１の選択回路、８はデータを書込
むためのアドレスを発生する書込みカウンタ、９はデー
タを読出すためのアドレスを発生する読出しカウンタで
ある。
る。図１は本発明の一実施例によるメモリ監視回路を備
えたタイムスロット入替装置の基本的な回路構成図であ
る。同図において、１はデータ内に監視用の空タイムス
ロットを有する入力データＤINに対しそのデータの書込
み，読出しを交互に周期的に行うためのＲＡＭからなる
２個の一時記憶回路、２はこれら一時記憶回路１の各出
力の一方を選択する第１の選択回路、８はデータを書込
むためのアドレスを発生する書込みカウンタ、９はデー
タを読出すためのアドレスを発生する読出しカウンタで
ある。
【０００８】また５は書込みカウンタ８の値をシフトす
る第１の加算器、６は読出しカウンタ９の値をシフトす
る第２の加算器、７は両加算器５，６のシフト量を決定
する制御回路であり、３及び４は各加算器５，６からの
書込みアドレスと読出しアドレスのいずれか一方を選択
するための第２の選択回路である。
る第１の加算器、６は読出しカウンタ９の値をシフトす
る第２の加算器、７は両加算器５，６のシフト量を決定
する制御回路であり、３及び４は各加算器５，６からの
書込みアドレスと読出しアドレスのいずれか一方を選択
するための第２の選択回路である。
【０００９】次に動作を説明する。タイムスロット入替
装置は一般的に２個の一時記憶回路（ＲＡＭ）１を備え
ており、一方の一時記憶回路１が書込みである場合は他
方の一時記憶回路１を読出しとし、書込みまたは読出し
のアドレスをランダムとすることにより、タイムスロッ
トの入替を実現している。しかるに本発明では、入力さ
れたデータＤINは一時記憶回路１に一周期ごとに書込
む。このとき通常は一時記憶回路の一定の領域を使用す
るが、本発明では書込みカウンタ８の値を加算器５を用
いて１アドレスずつシフトしていく。この時の様子を図
２の監視シーケンスに示す。
装置は一般的に２個の一時記憶回路（ＲＡＭ）１を備え
ており、一方の一時記憶回路１が書込みである場合は他
方の一時記憶回路１を読出しとし、書込みまたは読出し
のアドレスをランダムとすることにより、タイムスロッ
トの入替を実現している。しかるに本発明では、入力さ
れたデータＤINは一時記憶回路１に一周期ごとに書込
む。このとき通常は一時記憶回路の一定の領域を使用す
るが、本発明では書込みカウンタ８の値を加算器５を用
いて１アドレスずつシフトしていく。この時の様子を図
２の監視シーケンスに示す。
【００１０】すなわち、図２に示すｘ1が初期状態であ
るとすれば、次の書込み時にはｘ2の位置となり、一時
記憶回路１の使用領域が全体に１アドレスシフトしてい
る。これをｘN の位置まで繰り返し、ｘN の位置の後は
ｘ1 の初期状態へ戻す（１サイクル）。ここで、入力デ
ータＤINにおいて有効データ１１の前後に監視用タイム
スロット１２を設け、一時記憶回路１の監視のために固
定パターンの書込み，読出しを行うこととすれば、図２
から明らかなように監視領域は一時記憶回路１のアドレ
スＡ〜Ｂの範囲となる。ここで有効データ１１はアドレ
ス（Ａ＋１）〜（Ｂ−１）の範囲しか使用していない。
この時、書込み側でアドレスをシフトした分読出し側で
補正する必要がある。このため読出しカウンタ９の値を
加算器６で補正する。これらの制御を制御回路７で実施
する。
るとすれば、次の書込み時にはｘ2の位置となり、一時
記憶回路１の使用領域が全体に１アドレスシフトしてい
る。これをｘN の位置まで繰り返し、ｘN の位置の後は
ｘ1 の初期状態へ戻す（１サイクル）。ここで、入力デ
ータＤINにおいて有効データ１１の前後に監視用タイム
スロット１２を設け、一時記憶回路１の監視のために固
定パターンの書込み，読出しを行うこととすれば、図２
から明らかなように監視領域は一時記憶回路１のアドレ
スＡ〜Ｂの範囲となる。ここで有効データ１１はアドレ
ス（Ａ＋１）〜（Ｂ−１）の範囲しか使用していない。
この時、書込み側でアドレスをシフトした分読出し側で
補正する必要がある。このため読出しカウンタ９の値を
加算器６で補正する。これらの制御を制御回路７で実施
する。
【００１１】このように本実施例のメモリ監視回路によ
ると、入力データＤINにおいて有効データ１１の前後に
監視用タイムスロット１２を設け、一時記憶回路１の監
視のために固定パターンの書込み，読出しを行うことに
より、有効データ１１が使用する一時記憶回路１の全領
域に対する監視を行うことができる。
ると、入力データＤINにおいて有効データ１１の前後に
監視用タイムスロット１２を設け、一時記憶回路１の監
視のために固定パターンの書込み，読出しを行うことに
より、有効データ１１が使用する一時記憶回路１の全領
域に対する監視を行うことができる。
【００１２】
【発明の効果】以上説明したように本発明は、監視用タ
イムスロットを一時記憶回路内の有効データが通過する
全アドレスを網羅するように変化させることにより、デ
ータのタイムスロット入替動作に影響を及ぼすことな
く、一時記憶回路内の有効データが通過する全セルの試
験が可能となるという効果を有する。また、同一セルに
書込み試験データを変化させる（例えば“１”，“０”
を交互に書込み）ことにより、一時記憶回路の出力が固
定されるような障害に対しても監視が可能となる効果を
有する。
イムスロットを一時記憶回路内の有効データが通過する
全アドレスを網羅するように変化させることにより、デ
ータのタイムスロット入替動作に影響を及ぼすことな
く、一時記憶回路内の有効データが通過する全セルの試
験が可能となるという効果を有する。また、同一セルに
書込み試験データを変化させる（例えば“１”，“０”
を交互に書込み）ことにより、一時記憶回路の出力が固
定されるような障害に対しても監視が可能となる効果を
有する。
【図１】本発明の一実施例のブロック構成図である。
【図２】上記実施例の動作を説明するための監視シーケ
ンスを示す説明図である。
ンスを示す説明図である。
１ 一時記憶回路（ＲＡＭ） ２ 第１の選択回路 ３ 第２の選択回路 ４ 第２の選択回路 ５ 第１の加算器 ６ 第２の加算器 ７ 制御回路 ８ 書込みカウンタ ９ 読出しカウンタ
Claims (1)
- 【請求項１】 ディジタル信号のタイムスロットの入替
えを行うダブルバッファ方式のタイムスロット入替装置
において、 データ内に監視用の空タイムスロットを有する入力デー
タに対しそのデータの書込み，読出しを交互に周期的に
行う２個の一時記憶回路と、これら一時記憶回路の各出
力の一方を選択する第１選択回路と、データを書込むた
めのアドレスを発生する書込みカウンタと、データを読
出すためのアドレスを発生する読出しカウンタと、前記
書込みカウンタの値をシフトする第１加算器と、前記読
出しカウンタの値をシフトする第２加算器と、前記両加
算器のシフト量を決定する制御回路を有し、かつ書込み
アドレスと読出しアドレスのいずれか一方を選択する第
２選択回路を前記各々の一時記憶回路ごとに有すること
を特徴とするメモリ監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33792891A JP2949984B2 (ja) | 1991-11-28 | 1991-11-28 | メモリ監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33792891A JP2949984B2 (ja) | 1991-11-28 | 1991-11-28 | メモリ監視回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05153677A true JPH05153677A (ja) | 1993-06-18 |
| JP2949984B2 JP2949984B2 (ja) | 1999-09-20 |
Family
ID=18313324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33792891A Expired - Lifetime JP2949984B2 (ja) | 1991-11-28 | 1991-11-28 | メモリ監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2949984B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016115278A (ja) * | 2014-12-17 | 2016-06-23 | 富士通株式会社 | ソフトウェア動作検証プログラム、ソフトウェア動作検証方法、及び、ソフトウェア動作検証装置 |
-
1991
- 1991-11-28 JP JP33792891A patent/JP2949984B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016115278A (ja) * | 2014-12-17 | 2016-06-23 | 富士通株式会社 | ソフトウェア動作検証プログラム、ソフトウェア動作検証方法、及び、ソフトウェア動作検証装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2949984B2 (ja) | 1999-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6042560B2 (ja) | 半導体記憶装置 | |
| JPH0312874A (ja) | ディジタル信号再生装置 | |
| JPH05153677A (ja) | メモリ監視回路 | |
| JPS61292298A (ja) | メモリ回路 | |
| JP2927924B2 (ja) | タイムスロット入れ替え装置データ監視方式 | |
| JPH0352694B2 (ja) | ||
| JPS6014361A (ja) | メモリ監視方式 | |
| JPH05165734A (ja) | 主記憶装置の固定障害診断装置 | |
| JPS63156465A (ja) | 時間スイツチ回路のデ−タ格納域監視方式 | |
| JP2665045B2 (ja) | Ａｔｍセルゆらぎ発生装置 | |
| JPH11102325A (ja) | メモリ監視方式 | |
| SU1065888A1 (ru) | Буферное запоминающее устройство | |
| JPH05236578A (ja) | メモリスイッチ | |
| SU1236559A1 (ru) | Запоминающее устройство с исправлением ошибок | |
| JPH02302855A (ja) | メモリ制御装置 | |
| SU1088073A2 (ru) | Запоминающее устройство с обнаружением ошибок | |
| SU1034070A1 (ru) | Запоминающее устройство с обнаружением ошибок | |
| JP3021577B2 (ja) | Ｒａｍのテスト回路 | |
| JPS5847798B2 (ja) | 記憶装置 | |
| JPH0561777A (ja) | 記憶制御回路 | |
| JPS63182759A (ja) | メモリ監視方式 | |
| JPH0571977B2 (ja) | ||
| JPH01137798A (ja) | タイムスロット入れ替え装置 | |
| JPH03160538A (ja) | メモリチェック方式 | |
| JPH10254788A (ja) | 複数バンク構成記憶回路 |