JPH0522569A

JPH0522569A - 鏡像形成回路

Info

Publication number: JPH0522569A
Application number: JP3173897A
Authority: JP
Inventors: Hiroyuki Horii; 博之堀井
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1991-07-15
Filing date: 1991-07-15
Publication date: 1993-01-29

Abstract

(57)【要約】【目的】メモリ及びアドレス・カウンタを２系統設け
なくて済むようにする。【構成】アップダウン・カウンタ２６は１水平ライン
毎にアップ・カウントとダウン・カウントが切り換わ
る。メモリ１６は、クロック２０の前半周期で書き込み
状態になり、後半周期で読み出し状態になる。メモリ１
６は、それぞれ１ライン分の記憶容量の２つのメモリ・
ブロック１６ａ，１６ｂからなる。排他的オア回路２８
はライン切換え信号と上記クロックの排他的論理和をと
り、その出力はメモリ１６の最上位アドレスに印加され
る。カウンタ２６のカウント値は下位アドレスとしてメ
モリ１６に印加される。排他的オア回路２８の出力によ
り、書き込み又は読み出しするメモリ・ブロック１６
ａ，１６ｂが決定され、１水平ライン毎に切り換えられ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力画像を左右反転し
た画像（以下、鏡像という。）を形成する鏡像形成回路
に関する。

【０００２】

【従来の技術】従来の鏡像形成回路は、ライン分の画像
データを記憶できるライン・メモリ及び当該ライン・メ
モリのアドレスを発生するアップ・ダウン・カウンタか
らなる記憶回路を２系統具備する。そして、一方のライ
ン・メモリに入力画像データをアップ・カウントで書き
込んでいる間に、他方のライン・メモリから記憶される
画像データをダウン・カウントで読み出すようにし、こ
の読み出しと書き込みをライン単位で切り換えることに
より左右対称の鏡像を形成出力する。

【０００３】

【発明が解決しようとする課題】従来例では、このよう
に、メモリ及びアップ・ダウン・カウンタが２系統必要
である。また、２系統のメモリに対するデータの流れを
制御するのに、各メモリの上流と下流に３ステート・バ
ッファを設けなければならなかった。

【０００４】本発明は、より簡単な回路構成の鏡像形成
回路を提示することを目的とする。

【０００５】

【課題を解決するための手段】本発明に係る鏡像形成回
路は、少なくとも１水平ライン分の記憶容量を有する第
１及び第２のメモリ・ブロックからなるメモリ手段と、
入力画像データのサンプリング周波数のクロックを計数
し、当該第１及び第２のメモリ・ブロックのアドレスを
発生するアップダウン・カウンタとからなり、当該メモ
リ手段の一方のメモリ・ブロックに当該クロックの一周
期の一部で書き込みを行ない、当該クロックの一周期の
残部で他方のメモリ・ブロックから読み出しを行ない、
水平ライン毎に、書き込みするメモリ・ブロックと読み
出しするメモリ・ブロックを切り換えると共に、アップ
ダウン・カウンタのカウント方向を切り換えるようにし
たことを特徴とする。

【０００６】

【作用】上記手段により、一方のメモリ・ブロックに着
目すると、入力順に書き込まれた画像データが、次の水
平ラインでは、入力とは逆の順、即ち左右反転した順序
で読み出される。上記クロックの一周期の一部（通常は
半分）で一方のメモリ・ブロックに書き込みを行ない、
残りで他方のメモリ・メモリから読み出しを行なうこと
により、入力画像がリアルタイムで左右反転される。第
１及び第２のメモリ・ブロックのアドレスが同じでよい
ので、アドレス発生手段としては１つのアップダウン・
カウンタで済み、回路構成が簡単になる。

【０００７】

【実施例】以下、図面を参照して本発明の実施例を説明
する。

【０００８】図１は、本発明の一実施例の構成ブロック
図を示す。入力端子１０には、鏡像のもとになる原画像
信号が入力する。Ａ／Ｄ変換器１２は入力端子１０から
の画像信号をディジタル信号に変換し、３ステート・バ
ッファ１４に出力する。３ステート・バッファ１４の出
力は、データ線１５を介して、メモリ１６のデータ入出
力端子Ｄと、Ｄ／Ａ変換器１８の入力に接続する。メモ
リ１６は、夫々１ラインの記憶容量の２つのメモリ・ブ
ロック（又は領域）１６ａ，１６ｂを具備する。

【０００９】メモリ１６は、Ａ／Ｄ変換器１２のサンプ
リング周波数と同じ周波数のクロック２０により書き込
み／読み出しを制御される。即ち、クロック２０はメモ
リ１６の書き込み制御端子に印加され、インバータ２２
により当該クロック２０を反転したパルス信号がメモリ
１６の読み出し制御端子に印加されている。クロック２
０は３ステート・バッファ１４の制御端子にも印加さ
れ、メモリ１６が書き込みサイクルになる時に、Ａ／Ｄ
変換器１２の出力をメモリ１６のデータ線１５上に出力
し、読み出しサイクルではハイインピーダンスになるよ
うに制御される。

【００１０】１／２分周回路２４は、水平同期信号ＨＤ
を１／２分周し、１水平ライン毎にハイ／ローが切り換
わるライン切換え信号を出力する。アップダウン・カウ
ンタ２６の９ビット出力は、メモリ１６の１０ビット・
アドレスの下位９ビットに印加される。アップダウン・
カウンタ２６のアップ／ダウン制御端子には、１／２分
周回路２４からのライン切換え信号が印加され、クロッ
ク入力端子にはクロック２０が印加される。

【００１１】排他的論理和回路２８は、１／２分周回路
２４から出力されるライン切換え信号と、クロック２０
の排他的論理和をとり、その出力はメモリ１６の１０ビ
ット・アドレスの最上位ビットに印加される。排他的論
理和回路２８の出力が、メモリ・ブロック１６ａ，１６
ｂのどちらで書き込み又は読み出しを行なうかを決定す
る。

【００１２】即ち、この排他的論理和により、メモリ・
ブロック１６ａに書き込みが行なわれるときには、メモ
リ・ブロック１６ｂから読み出しが行なわれ、しかも、
書き込み／読み出しが水平ライン毎に切り換えられる。
例えば、ある水平ラインで、メモリ・ブロック１６ａに
書き込みが行なわれ、メモリ・ブロック１６ｂから読み
出しが行なわれているとすると、次の水平ラインでは、
メモリ・ブロック１６ａから読み出しが行なわれ、メモ
リ・ブロック１６ｂに書き込みが行なわれる。

【００１３】メモリ１６の読み出し時に、Ｄ／Ａ変換器
１８はメモリ１６からデータ線１５に読み出されたデー
タをアナログ信号に変換し、出力端子３０に出力する。

【００１４】本実施例の動作を詳細に説明する。入力端
子１０に入力する画像信号はＡ／Ｄ変換器１２によりデ
ィジタル化される。クロック２０が例えばハイのとき
に、３ステート・バッファ１４は、Ａ／Ｄ変換器１２の
出力をデータ線１５に出力し、メモリ１６を書き込みサ
イクルにする。これにより、データ線１５上の画像デー
タがメモリ１６に書き込まれる。

【００１５】他方、分周回路２４の出力により、アップ
ダウン・カウンタ２６は１水平ライン毎に交互に、クロ
ック２０をアップ・カウント又はダウン・カウントす
る。この水平ラインでは、アップ・カウントすると仮定
する。また、上述したように、排他的論理和回路２８の
出力により、メモリ１６のメモリ・ブロック１６ａ，１
６ｂのどちらに書き込み／読み出しを行なうかが決定さ
れる。現在の水平ラインでは、メモリ・ブロック１６ａ
に書き込みが行なわれ、メモリ・ブロック１６ｂから読
み出しが行なわれるとする。

【００１６】従って、３ステート・バッファ１４の出力
（Ａ／Ｄ変換器１２の出力）は、クロック２０に応じ
て、メモリ・ブロック１６ａの、アップダウン・カウン
タ２６のアップ・カウントによるアドレスに書き込ま
れ、また、メモリ・ブロック１６ｂからは、アップダウ
ン・カウンタ２６のアップ・カウントによるアドレスか
らデータが読み出される。

【００１７】このようにして、１ライン分の画像データ
がメモリ１６（具体的には、メモリ・ブロック１６ａ）
に書き込まれると、２ライン目では、分周回路２４及び
排他的論理和回路２８により、メモリ１６では、メモリ
・ブロック１６ａから読み出し、メモリ・ブロック１６
ｂに書き込む動作になる。また、アップダウン・カウン
タ２６は、クロック２０をダウン・カウントする。

【００１８】即ち、Ａ／Ｄ変換器１２から出力される画
像データは、クロック２０により、３ステート・バッフ
ァ１４及びデータ線１５を介して、メモリ・ブロック１
６ｂに書き込まれる。アップダウン・カウンタ２６の示
すアドレスは、クロック２０に応じて減少していくの
で、メモリ・ブロック１６ｂには、１ライン目のメモリ
・ブロック１６ａの書き込みとは逆のアドレス方向に画
像データが書き込まれる。

【００１９】また、メモリ・ブロック１６ａに記憶され
る１ライン目の画像データが、アップダウン・カウンタ
２６の示すアドレスから順次読み出される。１ライン目
の画像データは、メモリ・ブロック１６ａにアドレスの
増加方向の順で書き込まれているので、読み出しは書き
込みとは逆の方向になり、読み出された画像データは、
データ順序が左右反転している。メモリ・ブロック１６
ａから読み出された画像データはデータ線１５を介して
Ｄ／Ａ変換器１８に印加される。Ｄ／Ａ変換器１８は入
力する画像データをアナログ信号に変換し、出力端子３
０に出力する。

【００２０】３ライン目では、アップダウン・カウンタ
２６は、クロック２０をアップ・カウントし、メモリ・
ブロック１６ａに画像データを書き込み、メモリ・ブロ
ック１６ｂからデータ（２ライン目のデータ）を読み出
す動作になる。２ライン目の画像データは、メモリ・ブ
ロック１６ｂにアドレスの減少方向の順で書き込まれて
いるのに対し、読み出しは前ラインと同様に、書き込み
と逆の方向になり、読み出された画像データは、１水平
ラインでデータ順序が左右反転している。以下同様に、
水平ライン毎に、アップダウン・カウンタ２６はアップ
・カウントとダウン・カウントを交互し、メモリ１６で
は、メモリ・ブロック１６ａ，１６ｂの書き込み／読み
出しが交代する。

【００２１】このようにして、出力端子３０からは、入
力端子１０に入力する画像信号にたいして１水平ライン
遅延するが、その左右を反転した信号、即ち鏡像の画像
信号が得られる。

【００２２】図２は、鏡像出力と正像出力を選択できる
ようにした変更実施例の構成ブロック図を示す。図１と
同じ構成要素には同じ符号を付してある。この変更実施
例では、アップダウン・カウンタ２６を分周回路２４の
出力（ライン切換え信号）に関わらずアップ・カウント
又はダウン・カウントに固定できるようにし、また、水
平同期信号ＨＤにより選択的にクリアできるようにし
た。

【００２３】即ち、鏡像／正像切り換え信号３６により
制御するアンド・ゲート３２を介して、分周回路２４の
出力をアップダウン・カウンタ２６のアップ／ダウン制
御端子に印加するようにした。また、同じく、鏡像／正
像切り換え信号３６により制御するゲート３４を介し
て、水平同期信号ＨＤをアップダウン・カウンタ２６の
クリア端子端子に印加するようにした。

【００２４】鏡像／正像切り換え信号３６がハイのとき
には、図２の回路は図１の回路と全く同様に機能し、出
力端子３０から鏡像の画像信号が出力される。他方、鏡
像／正像切り換え信号３６がローのときには、アップダ
ウン・カウンタ２６は、常に、クロック２０をアップ・
カウント（又はダウン・カウント）し、その水平同期信
号ＨＤによりクリアされる。従って、出力端子３０から
は、入力端子１０からの画像信号と同じ画像信号、即ち
正像が出力される。

【００２５】

【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、より簡単な回路構成で鏡像を得る
ことができる。また、鏡像出力と正像出力の切換え機能
も、少数の回路部品を追加するだけで実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成ブロック図である。

【図２】本発明の変更実施例の構成ブロック図であ
る。

【符号の説明】

１０：入力端子１２：Ａ／Ｄ変換器１４：３ステー
ト・バッファ１５：データ線１６：メモリ１６
ａ，１６ｂ：メモリ・ブロック１８：Ｄ／Ａ変換器
２０：クロック２２：インバータ２４：１／２分周
回路２６：アップダウン・カウンタ２８：排他的論
理和回路３０：出力端子３２：アンド・ゲート３
４：ゲート３６：鏡像／正像切換え信号

Claims

【特許請求の範囲】【請求項１】少なくとも１水平ライン分の記憶容量を
有する第１及び第２のメモリ・ブロックからなるメモリ
手段と、入力画像データのサンプリング周波数のクロッ
クを計数し、当該第１及び第２のメモリ・ブロックのア
ドレスを発生するアップダウン・カウンタとからなり、
当該メモリ手段の一方のメモリ・ブロックに当該クロッ
クの一周期の一部で書き込みを行ない、当該クロックの
一周期の残部で他方のメモリ・ブロックから読み出しを
行ない、水平ライン毎に、書き込みするメモリ・ブロッ
クと読み出しするメモリ・ブロックを切り換えると共
に、アップダウン・カウンタのカウント方向を切り換え
るようにしたことを特徴とする鏡像形成回路。