JPH0785652A - Ｒａｍの制御方式 - Google Patents
Ｒａｍの制御方式Info
- Publication number
- JPH0785652A JPH0785652A JP5227322A JP22732293A JPH0785652A JP H0785652 A JPH0785652 A JP H0785652A JP 5227322 A JP5227322 A JP 5227322A JP 22732293 A JP22732293 A JP 22732293A JP H0785652 A JPH0785652 A JP H0785652A
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- JP
- Japan
- Prior art keywords
- circuit
- blocks
- block
- addresses
- writing
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 ＲＡＭの制御方式に係り制御回路である書き
込み回路、読み出し回路、位相比較回路を簡単にし、ゲ
ート数削減と信頼性を向上させることにある。 【構成】 ４パケット分のデータを処理するためのＲＡ
Ｍ１の内部を４ブロックに分割し、書き込み回路２と、
読み出し回路３は、各々ブロック内のアドレスを示す１
３進カウンタＡとブロックを示す４進カウンタＢ、及び
ブロック内アドレスを示す１３進カウンタＡ´とブロッ
クを示す４進カウンタＢ´から構成される。また書き込
み及び読み出しアドレスを比較する位相比較回路４は、
ブロックによる位相比較が可能となる。これにより書き
込み回路２、読み出し回路３は各々０〜１２のアドレス
と０〜３のブロックを発生し、位相比較回路４に入力さ
れる信号は、書き込み側、読み出し側各々２本のブロッ
ク単位で比較できるため単純な回路構成とすることがで
き、ゲート数を削減し、信頼性が向上する。
込み回路、読み出し回路、位相比較回路を簡単にし、ゲ
ート数削減と信頼性を向上させることにある。 【構成】 ４パケット分のデータを処理するためのＲＡ
Ｍ１の内部を４ブロックに分割し、書き込み回路２と、
読み出し回路３は、各々ブロック内のアドレスを示す１
３進カウンタＡとブロックを示す４進カウンタＢ、及び
ブロック内アドレスを示す１３進カウンタＡ´とブロッ
クを示す４進カウンタＢ´から構成される。また書き込
み及び読み出しアドレスを比較する位相比較回路４は、
ブロックによる位相比較が可能となる。これにより書き
込み回路２、読み出し回路３は各々０〜１２のアドレス
と０〜３のブロックを発生し、位相比較回路４に入力さ
れる信号は、書き込み側、読み出し側各々２本のブロッ
ク単位で比較できるため単純な回路構成とすることがで
き、ゲート数を削減し、信頼性が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル回路のＲＡ
Ｍの制御方式、特にデータの書き込み、読み出しに関す
る。
Ｍの制御方式、特にデータの書き込み、読み出しに関す
る。
【０００２】
【従来の技術】従来の制御方式は、ＲＡＭのアドレスを
０番地からｎ番地まで切れ間なく使っていた。図２は、
その従来の方式を示す。この場合、ＲＡＭ１１の容量
は、４パケット分（１パケットは、１３バイト×３２ｂ
ｉｔ）とするため、０〜５１のアドレスが必要である。
そのため書き込みアドレス発生回路２１には５２進カウ
ンタＣ、読み出しアドレス発生回路３１にも同様に５２
進カウンタＣ´を用い各々６本の信号を出力していた。
このため位相比較回路４１は、書き込みタイミングと、
読み出しタイミングを制御する回路のため、各々のアド
レスを常に比較している必要性がある。この場合書き込
み側で６本、読み出し側で６本、計１２本の入力信号を
位相比較回路２１で処理していた。
０番地からｎ番地まで切れ間なく使っていた。図２は、
その従来の方式を示す。この場合、ＲＡＭ１１の容量
は、４パケット分（１パケットは、１３バイト×３２ｂ
ｉｔ）とするため、０〜５１のアドレスが必要である。
そのため書き込みアドレス発生回路２１には５２進カウ
ンタＣ、読み出しアドレス発生回路３１にも同様に５２
進カウンタＣ´を用い各々６本の信号を出力していた。
このため位相比較回路４１は、書き込みタイミングと、
読み出しタイミングを制御する回路のため、各々のアド
レスを常に比較している必要性がある。この場合書き込
み側で６本、読み出し側で６本、計１２本の入力信号を
位相比較回路２１で処理していた。
【０００３】
【発明が解決しようとする課題】上記従来の方式だと、
アドレス発生回路は０番地からｎ番地までのアドレスを
発生する必要があり、位相比較回路はアドレスを基準に
位相比較を行なうために位相比較回路が複雑になり、ゲ
ート数は増大し、信頼性が低くなる傾向にあった。
アドレス発生回路は０番地からｎ番地までのアドレスを
発生する必要があり、位相比較回路はアドレスを基準に
位相比較を行なうために位相比較回路が複雑になり、ゲ
ート数は増大し、信頼性が低くなる傾向にあった。
【０００４】本発明の目的は、回路を単純にし、ゲート
数の削減と信頼性の向上を図ることにある。
数の削減と信頼性の向上を図ることにある。
【０００５】
【課題を解決するための手段】上記本発明の目的は、Ｒ
ＡＭ内部を幾つかのブロックに分割し、その個々のブロ
ックに番号を付け、ブロック単位で位相比較、または書
き込み、読み出しをすることによって達成される。
ＡＭ内部を幾つかのブロックに分割し、その個々のブロ
ックに番号を付け、ブロック単位で位相比較、または書
き込み、読み出しをすることによって達成される。
【０００６】
【作用】上記の手段を採用すると、書き込み、読み出し
は各ブロックのアドレスの発生と、ブロックの指定とに
よって行なわれ、全アドレスを発生させる必要はなくな
る。又、位相比較は書き込み及び読み出しのブロック単
位で比較できる。そのため、比較する数が少なくなり、
回路が単純になり、信頼性の向上につながる。
は各ブロックのアドレスの発生と、ブロックの指定とに
よって行なわれ、全アドレスを発生させる必要はなくな
る。又、位相比較は書き込み及び読み出しのブロック単
位で比較できる。そのため、比較する数が少なくなり、
回路が単純になり、信頼性の向上につながる。
【０００７】
【実施例】以下、本発明の一実施例を図面により説明す
る。例えば図１の様にＲＡＭ１の内部を４個に分割す
る。その結果０〜５１のアドレスを発生するために、０
〜１２のアドレスを発生するカウンタＡとどのブロック
に書き込むかを決定する０〜３のブロックを発生するカ
ウンタＢで構成される書き込み回路２と、０〜１２のア
ドレスを発生するカウンタＡ´と０〜３のブロックを発
生するカウンタＢ´とから成る読み出し回路３とが設け
られる。その結果位相比較はアドレスで比較しないでブ
ロック単位で比較できるため、位相比較回路４に入力さ
れる信号は、書き込み回路２側、読み出し回路３側、各
々２本ずつ計４本の入力となる。これにより従来方式と
比べても入力信号が、１２本から４本となるため、より
単純な回路で同等の機能が構成でき、ゲート数も減り、
信頼性も向上する。
る。例えば図１の様にＲＡＭ１の内部を４個に分割す
る。その結果０〜５１のアドレスを発生するために、０
〜１２のアドレスを発生するカウンタＡとどのブロック
に書き込むかを決定する０〜３のブロックを発生するカ
ウンタＢで構成される書き込み回路２と、０〜１２のア
ドレスを発生するカウンタＡ´と０〜３のブロックを発
生するカウンタＢ´とから成る読み出し回路３とが設け
られる。その結果位相比較はアドレスで比較しないでブ
ロック単位で比較できるため、位相比較回路４に入力さ
れる信号は、書き込み回路２側、読み出し回路３側、各
々２本ずつ計４本の入力となる。これにより従来方式と
比べても入力信号が、１２本から４本となるため、より
単純な回路で同等の機能が構成でき、ゲート数も減り、
信頼性も向上する。
【０００８】なお、ＲＡＭの容量に応じて分割ブロック
数を選択設定することができ、そのブロック数に応じて
アドレスカウンタの設定をすることができる。
数を選択設定することができ、そのブロック数に応じて
アドレスカウンタの設定をすることができる。
【０００９】
【発明の効果】以上のように本発明によれば、ＲＡＭ内
部のブロック単位での位相比較が可能となり、読み出
し、書き込みができ、ＲＡＭ制御回路のゲート数が削減
でき、回路構成が簡単となり、信頼性を向上させること
ができる。
部のブロック単位での位相比較が可能となり、読み出
し、書き込みができ、ＲＡＭ制御回路のゲート数が削減
でき、回路構成が簡単となり、信頼性を向上させること
ができる。
【図１】本発明の一実施例ＲＡＭ制御回路の構成図であ
る。
る。
【図２】従来のＲＡＭ制御回路図である。
１…ＲＡＭ、２…書き込み回路、３…読み出し回路、４
…位相比較回路、Ａ，Ａ´…１３進カウンタ、Ｂ，Ｂ´
…４進カウンタ。
…位相比較回路、Ａ，Ａ´…１３進カウンタ、Ｂ，Ｂ´
…４進カウンタ。
Claims (1)
- 【請求項１】 ＲＡＭの内部をある決まった大きさごと
の幾つかのブロックに分割し、該ＲＡＭの制御回路であ
る書き込み回路と読み出し回路との各々が、各ブロック
のアドレスを発生するカウンタとブロックを発生するカ
ウンタとから成り、該書き込み回路のブロックと読み出
し回路のブロックとを比較する位相比較回路が設けられ
たことを特徴とするＲＡＭの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5227322A JPH0785652A (ja) | 1993-09-13 | 1993-09-13 | Ｒａｍの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5227322A JPH0785652A (ja) | 1993-09-13 | 1993-09-13 | Ｒａｍの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0785652A true JPH0785652A (ja) | 1995-03-31 |
Family
ID=16858995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5227322A Pending JPH0785652A (ja) | 1993-09-13 | 1993-09-13 | Ｒａｍの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785652A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6684378B2 (en) | 1998-04-23 | 2004-01-27 | Matsushita Electric Industrial Co., Ltd. | Method for designing power supply circuit and semiconductor chip |
-
1993
- 1993-09-13 JP JP5227322A patent/JPH0785652A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6684378B2 (en) | 1998-04-23 | 2004-01-27 | Matsushita Electric Industrial Co., Ltd. | Method for designing power supply circuit and semiconductor chip |
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