JPS61131035A

JPS61131035A - デ−タ比較回路

Info

Publication number: JPS61131035A
Application number: JP25245684A
Authority: JP
Inventors: Kiyoshi Morishima; 森島　潔
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1984-11-29
Filing date: 1984-11-29
Publication date: 1986-06-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の属する技術分野本発明は、情報処理装置等に使用されるデータ比較回路
の改良に関する。

従来技術従来、この種のデータ比較回路は、第２図に示すように
構成されている。すなわち、入力データを比較データレ
ジスタ３３に格納し、比較データレジスタ３３に格納さ
れたデータを例えば８ビツトずつに分割して、それぞれ
を部分データ比較回路Ａ−Ｃに入力させ１部分データ比
較回路Ａ−Ｃはそれぞれの入力データを比較すべき複数
の参照データのそれぞれ対応する８ビツトと比較して８
ビット単位でそれぞれの一致を検出する。すなわち、部
分データ比較回路Ａは、入力データを比較するための第
１〜第４の参照データの最上位８ビ　　−ットをそれぞ
れ参照データ保持手段２〜５に格納保持しており、比較
回路１４〜１７によって比較データレジスタ３３から入
力される上位８ビツトのデータ３０と、１＃照デ一タ保
持手段２〜５に保持されたＥｍ１〜第４の参照データの
上位８ビツトとをそれぞれ比較する。Ｆｓ部分データ比
較回路は同様に、参照データ保持手段６〜９に格納保持
された第１〜第４の参照データの第９〜！８ビツトと比
較データレジスタ３３から入力される第９〜１８ビツト
３１とを比較し１部分データ比較回路Ｃは参照データ保
持手段１０〜１３に格納された第１〜第４の参照データ
の下位８ビツトと比較データレジスタ３３から入力され
る下位８ビツト３２とを比較回路２２〜２５によって比
較する。

比較回路＋４　、１８．２２がすべて一致を検出したと
きは、７ンドゲート２Ｂの出力が“１″となり、比較デ
ータレジスタ３３に格納された入力データが第１の参照
データに一致したことが検出される。同様にして、アン
ドゲート２７〜２８の出力によって第２〜第４の参照デ
ータとの一致が検出される。すなわち、７ンドゲート２
６〜２９の出力によって入力データがどの参照データと
一致したかを知ることができる。

と述した従来のデータ比較回路は、すべての部分データ
比較回路Ａ−Ｃの内蔵するすべての比較回路の出力を取
り出して、アンドゲート２Ｂ〜２８に人力させるため１
部分データ比較回路Ａ等の出力ピンの数が多く必要とさ
れるという欠点がある。

このため、部分データ比較回路Ａ等をそれぞれ１つのＬ
Ｓｆによって構成しようとする場合に、参照データの数
が多くなると、　ＬＳＩの出力ピン数が多くなって、　
ＬＳ［作成が困難となる。

発明の目的本発明の目的は、上述の従来の欠点を解決し。

各部分データ比較回路の出力ピン数を減少させることに
よって容易にＬＳＩ化することが可能なデータ比較回路
を提供することにある。

発明の構成本発明のデータ比較回路は、データを比較すべき複数の
参照データのそれぞれ対応するｎビットをそれぞれ格納
する複数の参照データ保持手段を内蔵し、比較される入
力データの対応するｎビットを入力して上記複数の参照
データ保持手段の出力とそれぞれ比較する複数の番号付
けされた比較回路と、入力データと前記参照データ保持
手段の出力の一致を検出した比較回路のうちの最小番号
を検出し出力する最小番号作成回路と、後記最大番号作
成回路から入力される最大番号をデコードしてその最大
番号未満の番号の前記比較回路の出力を抑圧する抑圧手
段とを有する部分データ比較回路を複数個と、該複数個
の部分データ比較回路の前記最小番号作成回路の出力の
うちの最大値を検出する最大番号作成回路と、前記複数
の最小番号外ＪＲ回路の出力のすべての一致を検出する
最小番号−量検出回路とを備えたことを特徴する。

発明の実施例次に、未発明について１図面を参照して詳細に説明する
。

第１図は、本発明の一実施例を示すブロック図である。

すなわち、比較データレジスタ３３に格納された入力デ
ータの上位８ビット３０．ｆｆ１９〜１６ビツト３１．
下位８ビツト３２をそれぞれ部分データ比較回路Ａ、Ｂ
、Ｃに入力させて複数の参照データと比較する６部分デ
ータ比較回路Ａは、入力データを比較すべき複数の参照
データの上位ｎビットをそれぞれ格納する複数の参照デ
ータレジスタ２〜５を内蔵し、比較される入力データの
王位８ビツトを入力して上記複数の参照データレジスタ
２〜５の出力とそれぞれ比較する複数の番号付けされた
比較回路１４〜１７と、比較回路１４〜１７の一致検出
信号を入力して一致を検出した比較回路のうちの最小番
号を検出し出力する最小番号作成回路４１と、後記最大
番号作成回路７３から入力される最大番号をデコードし
てその最大番号未満の番号の前記比較回路の出力を抑圧
して無効とするデコーダ７５とを有する。デコーダ７５
は、′最大番号未満の番号の比較回路の出力を抑圧する
抑圧手段”を構成している。

部分データ比較回路Ｂは、同様に、複数の参照データの
第９〜！８ビツトをそれぞれ格納する複数の参照データ
レジスタ６〜９を内蔵し、比較される入力データの第９
〜１８ビツトを入力して上記複数の参照データレジスタ
６〜９の出力とそれぞれ比較する複数の番号付けされた
比較回路１８〜２１と、比較回路１８〜２１の一致検出
信号を入力して一致を検出した比較回路のうちの最小番
号を検出し出力する最小番号作成回路４２と、後記最大
番号作成回路７３から入力される最大番号をデコードし
てその最大番号未満の番号の前記比較回路の出力を無効
とするデコーダ７６とを有する０部分データ比較回路Ｃ
は同様に、複数の参照データの下位８ビツトをそれぞれ
格納する複数の参照データレジスタ１０〜１３を内蔵し
、比較される入力データの下位８ビツトを入力して上記
複数の参照データレジスタ１０〜１３の出力とそれぞれ
比較する複数の番号付けされた比較回路２２〜２５と、
比較回路２２〜２５の一致検出信号を入力して一致を検
出した比較回路のうちの最小番号を検出し出力する最小
番号作成回路４３と、後記最大番号作成回路７３から入
力される最大番号をデコードしてその最大番号未満の番
号の前記比較回路の出力を無効とするデコーダ７７とを
有する。

そして、複数の部分データ比較回路Ａ−Ｃの各最小番号
作成回路４１〜４３の出力を最大番号作成回路７３に入
力させ、最大番号作成回路７３は上記入力のうちの最大
番号を検出出力して前記デコーダ７５〜７７に入力させ
る。そして、最小番号−置換出回路７２が複数の最小番
号作成回路４１−４３の出力の一致を検出したときの最
大番号作成回路７３の出力によって入力データと一致す
る参照データを知ることができるようにしている。

次に、本実施例の動作について説明する。先ず、入力デ
ータを比較すべき第１の参照データを参照データレジス
タ２．６および１０に格納し、第２の参照データを参照
データレジスタ３　、７　、１１に、第３の参照データ
を参照データレジスタ４゜８．１２に、第４の参照デー
タを参照データレジスタ５　、９　、１３に格納する。

　　　　　　　　　　　　　　　　　　　　１比較デー
タレジスタ３３に格納された入力データの上位８ビツト
３０は、部分データ比較回路Ａに入力され、比較回路１
４〜１７によってそれぞれ参照データ保持手段２〜５の
出力と比較され、一致を検出した比較回路は“ｌ”を出
力する。比較回路１４〜１７は番号付けされていて、そ
れらの出力はその順番で最小番号作成回路４１の入力端
子に入力される。最小番号作成回路４１は一致を検出し
た比較回路の番号のうち最小のものを検出して、その番
号を出力する（参照データレジスタ２〜５には、番号０
〜３がそれぞれ付与されているものとする）６例えば、
比較回路１４のみが一致検出したときは番号“０″を、
比較回路１５と１７が一致検出したときは番号″ｌ″と
“３”のうち最小の番号“１″を、比較回路１８　、１
７が一致検出したときは番号″２″を、比較回路１７の
みが一致検出したときは番号“３”を出力する６部分デ
ータ比較回路Ｂ、Ｃにおいても同様に、最小番号作成回
路４２゜４３は一致検出した比較回路のうちの最小の番
号を出力する。

今、入力データの全ビットが第４の参照データと一致し
、上位８ビツトのみは第２の参照データと同じであり、
第１．第３の参照データとはいずれの８ビツトも異なる
場合を例にとって説明する。この場合、“１”を出力す
る比較回路は、部分データ比較回路Ａの比較回路１５　
、１７と１部分データ比較回路Ｂの比較回路２１と１部
分データ比較回路Ｃの比較回路２５とであるから、Ｍ小
番号作成回路４１は番号“ｌ”を出力し、最小番号作成
回路４２　、４３は共に番号“３″を出力する。従って
。

最大番号作成回路７３は上記番号のうちの最大の番号“
３ｎを出力してデコーダ７５〜７７に入力させる。

次に、デコーダ７５〜７７は、それぞれ番号“３″を解
読して、“３″未満の番号Ｏ〜２の比較回路の出力を抑
制する。従って、比較回路１５の出力する“ｌ”が無効
とされ、最小番号作成回路４１は身動な比較回路１７の
出力によって最小番号を“３′に変更して出力する。ｉ
小番号作成回路４２　、４３は最小番号“３”を出力し
たままである。従って。

最小番号作成回路４１〜４３の出力する番号はすべて“
３”となり、最小番号−置換出回路７２で全部の一致が
検出される。最小番号−置換出回路７２が全部の一致を
検出したときの番号は、すなわち、入力データと一致す
る参照データの番号である。最小番号一致検出回路７２
がすべての一致を検出しないときは、入力データと同じ
参照データが存在しないことを意味することは勿論であ
る。

本実施例においては、各部分データ比較回路Ａは、複数
の比較回路の出力を外部に出す必要がなく、最小番号作
成回路４１の出力を最大番号作成回路７３に入力させ、
最大番号作成回路７３の出力をデコーダ７５に入力させ
るだけでよいから、ビン数を減少することができるとい
う効果がある６部分データ比較回路Ｂ、Ｃについても同
様である。従って、これらを容易にＬＳＩ化することが
できる。

発明の効果以上のように、本発明においては、各部分データ比較回
路内の複数の比較回路を番号付けして。

最小番号作成回路が一致検出した上記比較回路のうちの
最小の番号を作成出力して最大番号作成回路に供給し、
該最大番号作成回路は複数の部分データ比較回路のそれ
ぞれの前記最小番号作成回路の出力のうちの最大の番号
を検出出力してデコーダに供給し、該デコーダは上記最
大番号作成回路から入力された番号未満の番号の比較回
路の出力を抑止するように構成したから、最終的に各部
分データ比較回路の最小番号作成回路の出力する番号が
すべて一致したときの番号によって、入力データと一致
する参照データを検出することが可能である。従って、
各部分データ比較回路の入出力ピン数を減少し、容易に
ＬＳＩ化することが可能となるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。第２ｆｆｉｉｌは従来のデータ比較回路の一例を示すブ
ロック図である。図において、２〜１３：参照データレジスタ、１４〜２
５：比較回路、２８〜２８：アンドゲート、３０：　　
　　　　　　　　１上位８ビット、３１：第９〜１８ビ
ツト、３２：下位８ビツト、３３：比較データレジスタ
、４１〜４３：最小番号作成回路、７２：最小番号一致
検出回路、７３：最大番号作成回路、７５〜７７：デコ
ーダ、Ａ、Ｂ。Ｃ：部分データ比較回路。第１１ＸＩ第２図

Claims

【特許請求の範囲】

データを比較すベき複数の参照データのそれぞれ対応す
るｎビットをそれぞれ格納する複数の参照データ保持手
段を内蔵し、比較される入力データの対応するｎビット
を入力して上記複数の参照データ保持手段の出力とそれ
ぞれ比較する複数の番号付けされた比較回路と、入力デ
ータと前記参照データ保持手段の出力の一致を検出した
比較回路のうちの最小番号を検出し出力する最小番号作
成回路と、後記最大番号作成回路から入力される最大番
号をデコードしてその最大番号未満の番号の前記比較回
路の出力を抑圧する抑圧手段とを有する部分データ比較
回路を複数個と、該複数個の部分データ比較回路の前記
最小番号作成回路の出力のうちの最大値を検出する最大
番号作成回路と、前記複数の最小番号作成回路の出力の
すべての一致を検出する最小番号一致検出回路とを備え
たことを特徴するデータ比較回路。