JPH0830575A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH0830575A JPH0830575A JP6165407A JP16540794A JPH0830575A JP H0830575 A JPH0830575 A JP H0830575A JP 6165407 A JP6165407 A JP 6165407A JP 16540794 A JP16540794 A JP 16540794A JP H0830575 A JPH0830575 A JP H0830575A
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Abstract
(57)【要約】
【目的】出力バッファの切換電流の低減及びノイズの低
減を図る。 【構成】複数の論理信号をレジスタ１１ａ，１１ｂに順
次入力し、レジスタ１１ａ，１１ｂから出力されている
第１の論理信号と、第１の論理信号の直後に出力される
第２の論理信号との不一致のビット数をエクスクルーシ
ブ・ノア部１２ａ，１２ｂ、パラレルカウンタ１３で計
数し、コンパレータ１４，制御部１５でレジスタ１１
ａ，１１ｂを制御する。
減を図る。 【構成】複数の論理信号をレジスタ１１ａ，１１ｂに順
次入力し、レジスタ１１ａ，１１ｂから出力されている
第１の論理信号と、第１の論理信号の直後に出力される
第２の論理信号との不一致のビット数をエクスクルーシ
ブ・ノア部１２ａ，１２ｂ、パラレルカウンタ１３で計
数し、コンパレータ１４，制御部１５でレジスタ１１
ａ，１１ｂを制御する。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサ
（以下、「ＭＰＵ」と略記する）に関する。
（以下、「ＭＰＵ」と略記する）に関する。
【０００２】
【従来の技術】従来よりＭＰＵには、アドレス信号に代
表されるような、それぞれが複数のビットからなる複数
の論理信号を順次外部に向けて出力するために、１つの
論理信号を構成するビットの数に応じた数の出力バッフ
ァが備えられている。例えば、８ビットＭＰＵの場合に
は、一般に、１６ビットのアドレス信号を出力するため
にこれら１６ビットに対応して１６個のアドレス出力バ
ッファが備えられている。これらアドレス出力バッファ
には、外部のメモリやＩ／Ｏペリフェラルが接続され
る。ＭＰＵがこれらのメモリやＩ／Ｏペリフェラルをア
クセスするためには、ＭＰＵに内蔵されたアドレス生成
回路から１６ビットのアドレス信号が出力され、出力さ
れたアドレス信号を構成する１６の各ビット信号が１６
個の各アドレス出力バッファに入力される。入力された
アドレス信号はアドレス出力バッファで電流増幅され、
外部回路、例えば外部のメモリやＩ／Ｏペリフェラルに
出力される。
表されるような、それぞれが複数のビットからなる複数
の論理信号を順次外部に向けて出力するために、１つの
論理信号を構成するビットの数に応じた数の出力バッフ
ァが備えられている。例えば、８ビットＭＰＵの場合に
は、一般に、１６ビットのアドレス信号を出力するため
にこれら１６ビットに対応して１６個のアドレス出力バ
ッファが備えられている。これらアドレス出力バッファ
には、外部のメモリやＩ／Ｏペリフェラルが接続され
る。ＭＰＵがこれらのメモリやＩ／Ｏペリフェラルをア
クセスするためには、ＭＰＵに内蔵されたアドレス生成
回路から１６ビットのアドレス信号が出力され、出力さ
れたアドレス信号を構成する１６の各ビット信号が１６
個の各アドレス出力バッファに入力される。入力された
アドレス信号はアドレス出力バッファで電流増幅され、
外部回路、例えば外部のメモリやＩ／Ｏペリフェラルに
出力される。
【０００３】
【発明が解決しようとする課題】上述のアドレス出力バ
ッファは、アドレス信号を電流増幅し外部に向けて出力
する必要上大電力を消費する。特に順次出力されるアド
レス信号があるアドレス信号が次のアドレス信号へと切
り換わる際にそれら２つのアドレス信号の互いに対応す
るビットどうしの論理が不一致であると、その論理の切
り換えに伴いアドレス出力バッファの出力側の配線を充
放電する必要上大きな電流が流れる。したがって、それ
ら２つのアドレス信号の論理が不一致のビットの数が多
いとそれだけ大きな切り換え電流が流れることになる。
このため、従来では、例えばアドレス信号の全ビットの
論理が同時に反転するような最悪の事態を予想し、ＭＰ
Ｕ内部の電源パターンのレイアウト面積やグラウンドパ
ターンのレイアウト面積をそれに見合っただけの大面積
にする必要があり、これらパターンのレイアウト面積の
ため他の回路のレイアウト面積が制限されるという問題
があった。また、その最悪の事態にも対処し得るよう、
ＭＰＵの電源端子の数やグラウンド端子の数を増やす必
要もあり、他の機能のための端子の数が制限されるとい
う問題もあった。さらに、この大きな切換電流に伴いノ
イズの発生や電源変動が生じ、耐ノイズ性が低下すると
いう問題もある。
ッファは、アドレス信号を電流増幅し外部に向けて出力
する必要上大電力を消費する。特に順次出力されるアド
レス信号があるアドレス信号が次のアドレス信号へと切
り換わる際にそれら２つのアドレス信号の互いに対応す
るビットどうしの論理が不一致であると、その論理の切
り換えに伴いアドレス出力バッファの出力側の配線を充
放電する必要上大きな電流が流れる。したがって、それ
ら２つのアドレス信号の論理が不一致のビットの数が多
いとそれだけ大きな切り換え電流が流れることになる。
このため、従来では、例えばアドレス信号の全ビットの
論理が同時に反転するような最悪の事態を予想し、ＭＰ
Ｕ内部の電源パターンのレイアウト面積やグラウンドパ
ターンのレイアウト面積をそれに見合っただけの大面積
にする必要があり、これらパターンのレイアウト面積の
ため他の回路のレイアウト面積が制限されるという問題
があった。また、その最悪の事態にも対処し得るよう、
ＭＰＵの電源端子の数やグラウンド端子の数を増やす必
要もあり、他の機能のための端子の数が制限されるとい
う問題もあった。さらに、この大きな切換電流に伴いノ
イズの発生や電源変動が生じ、耐ノイズ性が低下すると
いう問題もある。
【０００４】本発明は、上記事情に鑑み、出力バッファ
の切換電流の低減及びノイズの低減が図られたＭＰＵを
提供することを目的とする。
の切換電流の低減及びノイズの低減が図られたＭＰＵを
提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明の第１のＭＰＵは、 （１）それぞれが複数のビットからなる複数の論理信号
を順次入力することによりその複数の論理信号を外部に
向けて順次出力する、１つの論理信号が複数に分割され
てなる各部分ビットパターン毎に互いに異なるタイミン
グで、あるいは１つの論理信号全体を構成するビットパ
ターンを１回のタイミングで入力することが自在なレジ
スタ （２）上記複数の論理信号のうち、上記レジスタに入力
されることにより外部に向けて出力されている第１の論
理信号と、その第１の論理信号の直後に出力される第２
の論理信号との不一致のビット数を計数する不一致ビッ
ト数計数回路 （３）上記不一致ビット数計数回路により所定数を越え
るビット数が計数されるか否かに応じて、上記第２の論
理信号を、それぞれ、その第２の論理信号の上記各部分
ビットパターン毎に順次異なるタイミングで、あるいは
その第２の論理信号全体を構成するビットパターンを１
回のタイミングで上記レジスタに入力するように上記レ
ジスタを制御する出力制御回路を備えたことを特徴とす
るものである。
の本発明の第１のＭＰＵは、 （１）それぞれが複数のビットからなる複数の論理信号
を順次入力することによりその複数の論理信号を外部に
向けて順次出力する、１つの論理信号が複数に分割され
てなる各部分ビットパターン毎に互いに異なるタイミン
グで、あるいは１つの論理信号全体を構成するビットパ
ターンを１回のタイミングで入力することが自在なレジ
スタ （２）上記複数の論理信号のうち、上記レジスタに入力
されることにより外部に向けて出力されている第１の論
理信号と、その第１の論理信号の直後に出力される第２
の論理信号との不一致のビット数を計数する不一致ビッ
ト数計数回路 （３）上記不一致ビット数計数回路により所定数を越え
るビット数が計数されるか否かに応じて、上記第２の論
理信号を、それぞれ、その第２の論理信号の上記各部分
ビットパターン毎に順次異なるタイミングで、あるいは
その第２の論理信号全体を構成するビットパターンを１
回のタイミングで上記レジスタに入力するように上記レ
ジスタを制御する出力制御回路を備えたことを特徴とす
るものである。
【０００６】また、上記目的を達成するための本発明の
第２のＭＰＵは、 （１）それぞれが複数のビットからなる複数の論理信号
を順次入力することによりその複数の論理信号を外部に
向けて順次出力する、１つの論理信号が複数に分割され
てなる各部分ビットパターン毎に互いに異なるタイミン
グで、あるいは１つの論理信号全体を構成するビットパ
ターンを１回のタイミングで入力することが自在なレジ
スタ （２）上記複数の論理信号のうち、上記レジスタに入力
されることにより外部に向けて出力されている第１の論
理信号から、その第１の論理信号の直後に出力される第
２の論理信号へと変化する際に、’Ｈ’レベルまたは’
Ｌ’レベルのうちのいずれか所定の一方から所定の他方
への一方向に変化するビットの数を計数する不一致ビッ
ト数計数回路 （３）上記不一致ビット数計数回路により所定数を越え
るビット数が計数されるか否かに応じて、上記第２の論
理信号を、それぞれ、その第２の論理信号の上記各部分
ビットパターン毎に順次異なるタイミングで、あるいは
その第２の論理信号全体を構成するビットパターンを１
回のタイミングで上記レジスタに入力するように上記レ
ジスタを制御する出力制御回路 を備えたことを特徴とするものである。
第２のＭＰＵは、 （１）それぞれが複数のビットからなる複数の論理信号
を順次入力することによりその複数の論理信号を外部に
向けて順次出力する、１つの論理信号が複数に分割され
てなる各部分ビットパターン毎に互いに異なるタイミン
グで、あるいは１つの論理信号全体を構成するビットパ
ターンを１回のタイミングで入力することが自在なレジ
スタ （２）上記複数の論理信号のうち、上記レジスタに入力
されることにより外部に向けて出力されている第１の論
理信号から、その第１の論理信号の直後に出力される第
２の論理信号へと変化する際に、’Ｈ’レベルまたは’
Ｌ’レベルのうちのいずれか所定の一方から所定の他方
への一方向に変化するビットの数を計数する不一致ビッ
ト数計数回路 （３）上記不一致ビット数計数回路により所定数を越え
るビット数が計数されるか否かに応じて、上記第２の論
理信号を、それぞれ、その第２の論理信号の上記各部分
ビットパターン毎に順次異なるタイミングで、あるいは
その第２の論理信号全体を構成するビットパターンを１
回のタイミングで上記レジスタに入力するように上記レ
ジスタを制御する出力制御回路 を備えたことを特徴とするものである。
【０００７】ここで、上記第１、第２のＭＰＵにおい
て、「論理信号」は典型的には従来で述べたようなアド
レス信号をいうが、アドレス信号に限られず、例えば順
次出力される論理データ等であってもよい。また、上記
目的を達成するための本発明の第３のＭＰＵは、 （１）それぞれが複数のビットからなる複数のアドレス
信号を順次入力することによりその複数のアドレス信号
を外部に向けて順次出力する、１つのアドレス信号が複
数に分割されてなる各部分ビットパターン毎に互いに異
なるタイミングで、あるいは１つのアドレス信号全体を
構成するビットパターンを１回のタイミングで入力する
ことが自在なレジスタ （２）上記複数のアドレス信号のうち、上記レジスタに
入力されることにより外部に向けて出力されている第１
のアドレス信号と、その第１のアドレス信号の直後に出
力される第２のアドレス信号との不一致のビット数を計
数するビット数計数回路 （３）上記不一致ビット数計数回路により所定数を越え
るビット数が計数されるか否かに応じて、上記第２のア
ドレス信号を、それぞれ、その第２のアドレス信号の上
記各部分ビットパターン毎に順次異なるタイミングで、
あるいはその第２のアドレス信号全体を構成するビット
パターンを１回のタイミングで上記レジスタに入力する
ように上記レジスタを制御する出力制御回路 を備えたことを特徴とするものである。
て、「論理信号」は典型的には従来で述べたようなアド
レス信号をいうが、アドレス信号に限られず、例えば順
次出力される論理データ等であってもよい。また、上記
目的を達成するための本発明の第３のＭＰＵは、 （１）それぞれが複数のビットからなる複数のアドレス
信号を順次入力することによりその複数のアドレス信号
を外部に向けて順次出力する、１つのアドレス信号が複
数に分割されてなる各部分ビットパターン毎に互いに異
なるタイミングで、あるいは１つのアドレス信号全体を
構成するビットパターンを１回のタイミングで入力する
ことが自在なレジスタ （２）上記複数のアドレス信号のうち、上記レジスタに
入力されることにより外部に向けて出力されている第１
のアドレス信号と、その第１のアドレス信号の直後に出
力される第２のアドレス信号との不一致のビット数を計
数するビット数計数回路 （３）上記不一致ビット数計数回路により所定数を越え
るビット数が計数されるか否かに応じて、上記第２のア
ドレス信号を、それぞれ、その第２のアドレス信号の上
記各部分ビットパターン毎に順次異なるタイミングで、
あるいはその第２のアドレス信号全体を構成するビット
パターンを１回のタイミングで上記レジスタに入力する
ように上記レジスタを制御する出力制御回路 を備えたことを特徴とするものである。
【０００８】また、上記目的を達成するための本発明の
第４のＭＰＵは、 （１）それぞれが複数のビットからなる複数のアドレス
信号を順次入力することによりその複数のアドレス信号
を外部に向けて順次出力する、１つのアドレス信号が複
数に分割されてなる各部分ビットパターン毎に互いに異
なるタイミングで、あるいは１つのアドレス信号全体を
構成するビットパターンを１回のタイミングで入力する
ことが自在なレジスタ （２）上記複数のアドレス信号のうち、上記レジスタに
入力されることにより外部に向けて出力されている第１
のアドレス信号から、その第１のアドレス信号の直後に
出力される第２のアドレス信号へと変化する際に、’
Ｈ’レベルまたは’Ｌ’レベルのうちのいずれか所定の
一方から所定の他方への一方向に変化するビットの数を
計数する不一致ビット数計数回路 （３）上記不一致ビット数計数回路により所定数を越え
るビット数が計数されるか否かに応じて、上記第２のア
ドレス信号を、それぞれ、その第２のアドレス信号の上
記各部分ビットパターン毎に順次異なるタイミングで、
あるいはその第２のアドレス信号全体を構成するビット
パターンを１回のタイミングで上記レジスタに入力する
ように上記レジスタを制御する出力制御回路 を備えたことを特徴とするものである。
第４のＭＰＵは、 （１）それぞれが複数のビットからなる複数のアドレス
信号を順次入力することによりその複数のアドレス信号
を外部に向けて順次出力する、１つのアドレス信号が複
数に分割されてなる各部分ビットパターン毎に互いに異
なるタイミングで、あるいは１つのアドレス信号全体を
構成するビットパターンを１回のタイミングで入力する
ことが自在なレジスタ （２）上記複数のアドレス信号のうち、上記レジスタに
入力されることにより外部に向けて出力されている第１
のアドレス信号から、その第１のアドレス信号の直後に
出力される第２のアドレス信号へと変化する際に、’
Ｈ’レベルまたは’Ｌ’レベルのうちのいずれか所定の
一方から所定の他方への一方向に変化するビットの数を
計数する不一致ビット数計数回路 （３）上記不一致ビット数計数回路により所定数を越え
るビット数が計数されるか否かに応じて、上記第２のア
ドレス信号を、それぞれ、その第２のアドレス信号の上
記各部分ビットパターン毎に順次異なるタイミングで、
あるいはその第２のアドレス信号全体を構成するビット
パターンを１回のタイミングで上記レジスタに入力する
ように上記レジスタを制御する出力制御回路 を備えたことを特徴とするものである。
【０００９】また、上記目的を達成するための本発明の
第５のＭＰＵは、 （１）複数のビットからなるアドレス信号を１回のタイ
ミングあるいはそのアドレス信号をいくつかの部分に分
割して各部分毎に異なるタイミングで入力することがで
きるアドレス外部出力用レジスタ （２）次アドレス信号を生成する回路 （３）そのレジスタの保持しているアドレス信号とその
次アドレス信号を生成する回路が生成した次アドレス信
号を比較してアドレスの各ビットが反転するビットの数
が所定数を越えるとき内部的にウエイトサイクルを挿入
しながら上記レジスタへの次アドレスをいくつかの部分
に分割して各部分毎に異なるタイミングで入力し、それ
以外ではウエイトサイクルを挿入せず上記レジスタへの
次アドレスを１回のタイミングで入力するように制御す
る制御回路 を備えたことを特徴とするものである。
第５のＭＰＵは、 （１）複数のビットからなるアドレス信号を１回のタイ
ミングあるいはそのアドレス信号をいくつかの部分に分
割して各部分毎に異なるタイミングで入力することがで
きるアドレス外部出力用レジスタ （２）次アドレス信号を生成する回路 （３）そのレジスタの保持しているアドレス信号とその
次アドレス信号を生成する回路が生成した次アドレス信
号を比較してアドレスの各ビットが反転するビットの数
が所定数を越えるとき内部的にウエイトサイクルを挿入
しながら上記レジスタへの次アドレスをいくつかの部分
に分割して各部分毎に異なるタイミングで入力し、それ
以外ではウエイトサイクルを挿入せず上記レジスタへの
次アドレスを１回のタイミングで入力するように制御す
る制御回路 を備えたことを特徴とするものである。
【００１０】また、上記目的を達成するための本発明の
第６のＭＰＵは、 （１）複数のビットからなるアドレス信号を１回のタイ
ミングあるいはそのアドレス信号をいくつかの部分に分
割して各部分毎に異なるタイミングで入力することがで
きるアドレス外部出力用レジスタ （２）次アドレス信号を生成する回路 （３）そのレジスタの保持しているアドレス信号とその
次アドレス信号を生成する回路が生成した次アドレス信
号を比較してアドレスの各ビットが’Ｈ’レベルまた
は’Ｌ’レベルのうちのいずれか所定の一方から所定の
他方への一方向に変化するビットの数が所定数を越える
とき内部的にウエイトサイクルを挿入しながら上記レジ
スタへの次アドレスをいくつかの部分に分割して各部分
毎に異なるタイミングで入力し、それ以外ではウエイト
サイクルを挿入せず上記レジスタへの次アドレスを１回
のタイミングで入力するように制御する制御回路 を備えたことを特徴とするものである。
第６のＭＰＵは、 （１）複数のビットからなるアドレス信号を１回のタイ
ミングあるいはそのアドレス信号をいくつかの部分に分
割して各部分毎に異なるタイミングで入力することがで
きるアドレス外部出力用レジスタ （２）次アドレス信号を生成する回路 （３）そのレジスタの保持しているアドレス信号とその
次アドレス信号を生成する回路が生成した次アドレス信
号を比較してアドレスの各ビットが’Ｈ’レベルまた
は’Ｌ’レベルのうちのいずれか所定の一方から所定の
他方への一方向に変化するビットの数が所定数を越える
とき内部的にウエイトサイクルを挿入しながら上記レジ
スタへの次アドレスをいくつかの部分に分割して各部分
毎に異なるタイミングで入力し、それ以外ではウエイト
サイクルを挿入せず上記レジスタへの次アドレスを１回
のタイミングで入力するように制御する制御回路 を備えたことを特徴とするものである。
【００１１】また、上記目的を達成するための本発明の
第７のＭＰＵは、 （１）次アドレス信号を生成する回路 （２）外部へ出力しているアドレス信号とその次アドレ
ス信号を生成する回路が生成した次アドレス信号を比較
してアドレスの各ビットが’Ｈ’レベルまたは’Ｌ’レ
ベルのうちのいずれか所定の一方から所定の他方への一
方向に変化するビットの数が所定数を越えるとき内部的
にウエイトサイクルを挿入しながら外部アドレス出力の
次アドレスへの更新をいくつかの部分に分割して各部分
毎に異なるタイミングで行い、それ以外ではウエイトサ
イクルを挿入せず外部アドレスの次アドレスへの更新を
１回のタイミングで入力するように制御する制御回路 を備えたことを特徴とするものである。
第７のＭＰＵは、 （１）次アドレス信号を生成する回路 （２）外部へ出力しているアドレス信号とその次アドレ
ス信号を生成する回路が生成した次アドレス信号を比較
してアドレスの各ビットが’Ｈ’レベルまたは’Ｌ’レ
ベルのうちのいずれか所定の一方から所定の他方への一
方向に変化するビットの数が所定数を越えるとき内部的
にウエイトサイクルを挿入しながら外部アドレス出力の
次アドレスへの更新をいくつかの部分に分割して各部分
毎に異なるタイミングで行い、それ以外ではウエイトサ
イクルを挿入せず外部アドレスの次アドレスへの更新を
１回のタイミングで入力するように制御する制御回路 を備えたことを特徴とするものである。
【００１２】また、上記目的を達成するための本発明の
第８のＭＰＵは、 （１）次アドレス信号演算を行う際に現アドレス信号と
次アドレス信号を比較してアドレスの各ビットが’Ｈ’
レベルまたは’Ｌ’レベルのうちのいずれか所定の一方
から所定の他方への一方向に変化するビットの数が所定
数を越えることを予測し、内部的にウエイトサイクルを
挿入しながら次アドレスの生成をいくつかの部分に分割
して各部分毎に異なるタイミングで行い、それ以外では
ウエイトサイクルを挿入せず次アドレスの生成を１回の
タイミングで行うように制御する次アドレス信号生成回
路を備えたことを特徴とするものである。
第８のＭＰＵは、 （１）次アドレス信号演算を行う際に現アドレス信号と
次アドレス信号を比較してアドレスの各ビットが’Ｈ’
レベルまたは’Ｌ’レベルのうちのいずれか所定の一方
から所定の他方への一方向に変化するビットの数が所定
数を越えることを予測し、内部的にウエイトサイクルを
挿入しながら次アドレスの生成をいくつかの部分に分割
して各部分毎に異なるタイミングで行い、それ以外では
ウエイトサイクルを挿入せず次アドレスの生成を１回の
タイミングで行うように制御する次アドレス信号生成回
路を備えたことを特徴とするものである。
【００１３】
【作用】本発明の第１のＭＰＵは、上記のような構成の
ため、例えば第１の論理信号と第２の論理信号との不一
致のビット数が多く発生した場合であっても、出力バッ
ファの切換電流が異なるタイミングで流れ、切換電流の
ピークが低減される。このため従来のＭＰＵのように論
理信号の切り換え時に、出力バッファに大きなピークを
有する切換電流が同時に流れるようなこともない。従っ
て、ＭＰＵ内部の電源パターンのレイアウト面積やグラ
ウンドパターンのレイアウト面積が小さくて済み、他の
回路のレイアウト面積の有効利用が図られる。また、Ｍ
ＰＵの電源端子の数やグラウンド端子の数も削減され、
これら電源端子やグラウンド端子に代わる他の機能を有
する端子が備えることができ、ＭＰＵの機能が向上す
る。また、出力バッファの切換電流の低減に伴い、ノイ
ズの発生や電源変動も抑えられ、信頼性が向上する。
ため、例えば第１の論理信号と第２の論理信号との不一
致のビット数が多く発生した場合であっても、出力バッ
ファの切換電流が異なるタイミングで流れ、切換電流の
ピークが低減される。このため従来のＭＰＵのように論
理信号の切り換え時に、出力バッファに大きなピークを
有する切換電流が同時に流れるようなこともない。従っ
て、ＭＰＵ内部の電源パターンのレイアウト面積やグラ
ウンドパターンのレイアウト面積が小さくて済み、他の
回路のレイアウト面積の有効利用が図られる。また、Ｍ
ＰＵの電源端子の数やグラウンド端子の数も削減され、
これら電源端子やグラウンド端子に代わる他の機能を有
する端子が備えることができ、ＭＰＵの機能が向上す
る。また、出力バッファの切換電流の低減に伴い、ノイ
ズの発生や電源変動も抑えられ、信頼性が向上する。
【００１４】ここで、切り換え電流は、ビットの論理
が、’Ｈ’レベルから’Ｌ’レベルに変化する場合と’
Ｌ’レベルから’Ｈ’レベルに変化する場合とでは、異
なる場合もあり、その場合、それら’Ｈ’レベル，’
Ｌ’レベルのうち、切換電流の大きい、一方のレベルか
ら他方のレベルへの一方向の変化のみを捉えて上記第１
のＭＰＵと同様のことを行なってもよい。本発明の第２
のＭＰＵはそのように構成されたものであり、第１の論
理信号から第２の論理信号へと変化する際、切換電流の
変化の大きい一方向への変化のビット数が所定数を越え
た場合、出力バッファの切換電流が異なるタイミングで
流れ、切換電流のピークが低減される。このため、上述
の第１のＭＰＵの場合と同様、従来のＭＰＵのように論
理信号の切り換え時に、出力バッファに大きなピークを
有する切換電流が流れることが防止される。従って、Ｍ
ＰＵ内部のグラウンドパターンのレイアウト面積または
電源パターンのレイアウト面積のうち、少なくともいず
れか一方のレイアウト面積が小さくて済み、他の回路の
ためのレイアウト面積の有効利用が図られる。また、Ｍ
ＰＵのグラウンド端子の数または電源端子の数のうち、
少なくともいずれか一方の端子の数が削減され、これら
電源端子もしくはグラウンド端子に代わる他の機能を有
する端子を備えることができ、ＭＰＵの機能が向上す
る。また、ノイズの発生や電源変動が抑えられるため信
頼性も向上する。
が、’Ｈ’レベルから’Ｌ’レベルに変化する場合と’
Ｌ’レベルから’Ｈ’レベルに変化する場合とでは、異
なる場合もあり、その場合、それら’Ｈ’レベル，’
Ｌ’レベルのうち、切換電流の大きい、一方のレベルか
ら他方のレベルへの一方向の変化のみを捉えて上記第１
のＭＰＵと同様のことを行なってもよい。本発明の第２
のＭＰＵはそのように構成されたものであり、第１の論
理信号から第２の論理信号へと変化する際、切換電流の
変化の大きい一方向への変化のビット数が所定数を越え
た場合、出力バッファの切換電流が異なるタイミングで
流れ、切換電流のピークが低減される。このため、上述
の第１のＭＰＵの場合と同様、従来のＭＰＵのように論
理信号の切り換え時に、出力バッファに大きなピークを
有する切換電流が流れることが防止される。従って、Ｍ
ＰＵ内部のグラウンドパターンのレイアウト面積または
電源パターンのレイアウト面積のうち、少なくともいず
れか一方のレイアウト面積が小さくて済み、他の回路の
ためのレイアウト面積の有効利用が図られる。また、Ｍ
ＰＵのグラウンド端子の数または電源端子の数のうち、
少なくともいずれか一方の端子の数が削減され、これら
電源端子もしくはグラウンド端子に代わる他の機能を有
する端子を備えることができ、ＭＰＵの機能が向上す
る。また、ノイズの発生や電源変動が抑えられるため信
頼性も向上する。
【００１５】また、本発明の第３のＭＰＵは、上記のよ
うな構成のため、例えば第１のアドレス信号と第２のア
ドレス信号との不一致のビット数が多く発生した場合で
あっても、アドレス出力バッファの切換電流が異なるタ
イミングで流れ、切換電流のピークが低減される。この
ため従来のＭＰＵのようにアドレス信号の切り換え時
に、アドレス出力バッファに大きなピークを有する切換
電流が同時に流れるようなこともない。従って、ＭＰＵ
内部の電源パターンのレイアウト面積やグラウンドパタ
ーンのレイアウト面積が小さくて済み、他の回路のレイ
アウト面積の有効利用が図られる。また、ＭＰＵの電源
端子の数やグラウンド端子の数も削減され、これら電源
端子やグラウンド端子に代わる他の機能を有する端子が
備えることができ、ＭＰＵの機能が向上する。また、ア
ドレス出力バッファの切換電流の低減に伴い、ノイズの
発生や電源変動も抑えられ、信頼性が向上する。
うな構成のため、例えば第１のアドレス信号と第２のア
ドレス信号との不一致のビット数が多く発生した場合で
あっても、アドレス出力バッファの切換電流が異なるタ
イミングで流れ、切換電流のピークが低減される。この
ため従来のＭＰＵのようにアドレス信号の切り換え時
に、アドレス出力バッファに大きなピークを有する切換
電流が同時に流れるようなこともない。従って、ＭＰＵ
内部の電源パターンのレイアウト面積やグラウンドパタ
ーンのレイアウト面積が小さくて済み、他の回路のレイ
アウト面積の有効利用が図られる。また、ＭＰＵの電源
端子の数やグラウンド端子の数も削減され、これら電源
端子やグラウンド端子に代わる他の機能を有する端子が
備えることができ、ＭＰＵの機能が向上する。また、ア
ドレス出力バッファの切換電流の低減に伴い、ノイズの
発生や電源変動も抑えられ、信頼性が向上する。
【００１６】また、本発明の第４のＭＰＵは、第１のア
ドレス信号から第２のアドレス信号へと変化する際、切
換電流の変化の大きい一方向への変化のビット数が所定
数を越えた場合、アドレス出力バッファの切換電流が異
なるタイミングで流れ、切換電流のピークが低減され
る。このため、上述の第３のＭＰＵの場合と同様、従来
のＭＰＵのようにアドレス信号の切り換え時に、アドレ
ス出力バッファに大きなピークを有する切換電流が流れ
ることが防止される。従って、ＭＰＵ内部のグラウンド
パターンのレイアウト面積または電源パターンのレイア
ウト面積のうち、少なくともいずれか一方のレイアウト
面積が小さくて済み、他の回路のためのレイアウト面積
の有効利用が図られる。また、ＭＰＵのグラウンド端子
の数または電源端子の数のうち、少なくともいずれか一
方の端子の数が削減され、これら電源端子もしくはグラ
ウンド端子に代わる他の機能を有する端子を備えること
ができ、ＭＰＵの機能が向上する。また、ノイズの発生
や電源変動が抑えられるため信頼性も向上する。
ドレス信号から第２のアドレス信号へと変化する際、切
換電流の変化の大きい一方向への変化のビット数が所定
数を越えた場合、アドレス出力バッファの切換電流が異
なるタイミングで流れ、切換電流のピークが低減され
る。このため、上述の第３のＭＰＵの場合と同様、従来
のＭＰＵのようにアドレス信号の切り換え時に、アドレ
ス出力バッファに大きなピークを有する切換電流が流れ
ることが防止される。従って、ＭＰＵ内部のグラウンド
パターンのレイアウト面積または電源パターンのレイア
ウト面積のうち、少なくともいずれか一方のレイアウト
面積が小さくて済み、他の回路のためのレイアウト面積
の有効利用が図られる。また、ＭＰＵのグラウンド端子
の数または電源端子の数のうち、少なくともいずれか一
方の端子の数が削減され、これら電源端子もしくはグラ
ウンド端子に代わる他の機能を有する端子を備えること
ができ、ＭＰＵの機能が向上する。また、ノイズの発生
や電源変動が抑えられるため信頼性も向上する。
【００１７】また、本発明の第５及び第６のＭＰＵは、
ウエイトサイクルの挿入の有無によりアドレス信号をア
ドレス外部出力用レジスタへ入力するタイミングが制御
されているため、ウエイト機能を有するＭＰＵにおいて
採用されると回路構成が容易となる。また、本発明の第
７のＭＰＵは、ウエイトサイクルの挿入の有無により外
部アドレスの次アドレスへの更新のタイミングが制御さ
れているため、ウエイト機能を有するＭＰＵにおいて採
用されると、やはり回路構成が容易となる。
ウエイトサイクルの挿入の有無によりアドレス信号をア
ドレス外部出力用レジスタへ入力するタイミングが制御
されているため、ウエイト機能を有するＭＰＵにおいて
採用されると回路構成が容易となる。また、本発明の第
７のＭＰＵは、ウエイトサイクルの挿入の有無により外
部アドレスの次アドレスへの更新のタイミングが制御さ
れているため、ウエイト機能を有するＭＰＵにおいて採
用されると、やはり回路構成が容易となる。
【００１８】さらに、本発明の第８のＭＰＵは、次アド
レス信号演算を行う際に現アドレス信号と次アドレス信
号を比較して、アドレスの、変化するビットの数が所定
数を越えることを予測し、内部的にウエイトサイクルを
挿入しながら次アドレスの生成をいくつかの部分に分割
して各部分毎に異なるタイミングで行っているため、例
えばパイプライン構造を有するＭＰＵにおいて採用され
ると回路構成も容易となる。
レス信号演算を行う際に現アドレス信号と次アドレス信
号を比較して、アドレスの、変化するビットの数が所定
数を越えることを予測し、内部的にウエイトサイクルを
挿入しながら次アドレスの生成をいくつかの部分に分割
して各部分毎に異なるタイミングで行っているため、例
えばパイプライン構造を有するＭＰＵにおいて採用され
ると回路構成も容易となる。
【００１９】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明のＭＰＵの一実施例の特徴部分のブロック
図である。図１に示す、各ビット毎のアドレス信号Ａ１
５〜Ａ０をそれぞれ出力する１６本のアドレス線１６＿
１５〜１６＿０のうち、上位側の８本のアドレス線１６
＿１５〜１６＿８は、レジスタ１１ａの８個の入力端子
Ｄ１５〜Ｄ８及びエクスクルーシブ・ノア部１２ａの８
個の入力端子Ｘ１５〜Ｘ８にそれぞれ接続されている。
また、下位側の８本のアドレス線１６＿７〜１６＿０
は、レジスタ１１ｂの８個の入力端子Ｄ７〜Ｄ０及びエ
クスクルーシブノア部１２ｂの８個の入力端子Ｘ７〜Ｘ
０にそれぞれ接続されている。また、レジスタ１１ａ，
１１ｂの入力端子Ｇ１，Ｇ２は、後述する制御部１５の
出力端子ＯＵＴ１，ＯＵＴ２とそれぞれ接続されてい
る。この出力端子ＯＵＴ１，ＯＵＴ２の制御信号により
レジスタ１１ａ，１１ｂの入力端子Ｄ１５〜Ｄ８，Ｄ７
〜Ｄ０に印加されているアドレス信号Ａ１５〜Ａ８，Ａ
７〜Ａ０がレジスタ１１ａ，１１ｂに格納され、これに
よりレジスタ１１ａ，１１ｂの出力端子Ｑ１５〜Ｑ８，
Ｑ７〜Ｑ０に出力される。レジスタ１１ａ，１１ｂの各
８個の出力端子Ｑ１５〜Ｑ８，Ｑ７〜Ｑ０は、エクスク
ルーシブ・ノア部１２ａ，１２ｂの各８個の入力端子
Ｘ’１５〜Ｘ’８，Ｘ’７〜Ｘ’０にそれぞれ接続され
ている。さらにレジスタ１１ａ，１１ｂの各８個の出力
端子Ｑ１５〜Ｑ８，Ｑ７〜Ｑ０から出力される信号は、
アドレス出力バッファ１７ａ，１７ｂを経由して、ＭＰ
Ｕ１０の外部にも出力されており、例えば複数のメモリ
やＩ／Ｏペリフェラルに接続される。
１は、本発明のＭＰＵの一実施例の特徴部分のブロック
図である。図１に示す、各ビット毎のアドレス信号Ａ１
５〜Ａ０をそれぞれ出力する１６本のアドレス線１６＿
１５〜１６＿０のうち、上位側の８本のアドレス線１６
＿１５〜１６＿８は、レジスタ１１ａの８個の入力端子
Ｄ１５〜Ｄ８及びエクスクルーシブ・ノア部１２ａの８
個の入力端子Ｘ１５〜Ｘ８にそれぞれ接続されている。
また、下位側の８本のアドレス線１６＿７〜１６＿０
は、レジスタ１１ｂの８個の入力端子Ｄ７〜Ｄ０及びエ
クスクルーシブノア部１２ｂの８個の入力端子Ｘ７〜Ｘ
０にそれぞれ接続されている。また、レジスタ１１ａ，
１１ｂの入力端子Ｇ１，Ｇ２は、後述する制御部１５の
出力端子ＯＵＴ１，ＯＵＴ２とそれぞれ接続されてい
る。この出力端子ＯＵＴ１，ＯＵＴ２の制御信号により
レジスタ１１ａ，１１ｂの入力端子Ｄ１５〜Ｄ８，Ｄ７
〜Ｄ０に印加されているアドレス信号Ａ１５〜Ａ８，Ａ
７〜Ａ０がレジスタ１１ａ，１１ｂに格納され、これに
よりレジスタ１１ａ，１１ｂの出力端子Ｑ１５〜Ｑ８，
Ｑ７〜Ｑ０に出力される。レジスタ１１ａ，１１ｂの各
８個の出力端子Ｑ１５〜Ｑ８，Ｑ７〜Ｑ０は、エクスク
ルーシブ・ノア部１２ａ，１２ｂの各８個の入力端子
Ｘ’１５〜Ｘ’８，Ｘ’７〜Ｘ’０にそれぞれ接続され
ている。さらにレジスタ１１ａ，１１ｂの各８個の出力
端子Ｑ１５〜Ｑ８，Ｑ７〜Ｑ０から出力される信号は、
アドレス出力バッファ１７ａ，１７ｂを経由して、ＭＰ
Ｕ１０の外部にも出力されており、例えば複数のメモリ
やＩ／Ｏペリフェラルに接続される。
【００２０】エクスクルーシブ・ノア部１２ａ，１２ｂ
の各８個の出力端子Ｙ１５〜Ｙ８，Ｙ７〜Ｙ０は、パラ
レルカウンタ１３の１６個の入力端子Ｐ１５〜Ｐ１に接
続されている。またパラレルカウンタ１３の出力端子Ｒ
４〜Ｒ０は、コンパレータ１４の入力端子Ｃ４〜Ｃ０に
それぞれ接続されている。さらにコンパレータ１４の出
力端子Ｅ０は、制御回路１５の入力端子Ｗに接続されて
いる。
の各８個の出力端子Ｙ１５〜Ｙ８，Ｙ７〜Ｙ０は、パラ
レルカウンタ１３の１６個の入力端子Ｐ１５〜Ｐ１に接
続されている。またパラレルカウンタ１３の出力端子Ｒ
４〜Ｒ０は、コンパレータ１４の入力端子Ｃ４〜Ｃ０に
それぞれ接続されている。さらにコンパレータ１４の出
力端子Ｅ０は、制御回路１５の入力端子Ｗに接続されて
いる。
【００２１】尚、本実施例においては、本発明にいうレ
ジスタとしてレジスタ１１ａ，１１ｂの組合せ、不一致
ビット数計数回路としてエクスクルーシブ部１２ａ，１
２ｂおよびパラレルカウンタ１３の組合せ、出力制御回
路としてコンパレータ１４および制御部１５の組合せが
それぞれ対応している。アドレス線１６＿１５〜１６＿
０には、１６ビットのアドレス信号Ａ１５〜Ａ０が１６
ビットパラレルに順次出力される。ここで、ある時点に
おける状態として、レジスタ１１ａ，１１ｂには第１の
アドレス信号Ａ’１５〜Ａ’８，Ａ’７〜Ａ’０が格納
され、その出力端子Ｑ１５〜Ｑ８，Ｑ７〜Ｑ０から、そ
の第１のアドレス信号Ａ’１５〜Ａ’８，Ａ’７〜Ａ’
０が出力されているものとし、レジスタ１１ａ，１１ｂ
の入力端子Ｄ１５〜Ｄ８，Ｄ７〜Ｄ０およびエクスクル
ーシブ・ノア部１２ａ，１２ｂの入力端子Ｘ１５〜Ｘ
８，Ｘ７〜Ｘ０には、この第１のアドレス信号Ａ’１５
〜Ａ’８，Ａ’７〜Ａ’０の直後に出力される第２のア
ドレス信号Ａ１５〜Ａ８，Ａ７〜Ａ０が印加されている
ものとする。レジスタ１１ａ，１１ｂの出力端子Ｑ１５
〜Ｑ８，Ｑ７〜Ｑ０から出力されている第１のアドレス
信号Ａ’１５〜Ａ’８，Ａ’７〜Ａ’０により、図示し
ないメモリやＩ／０ペリフェラルが指定される。また第
１のアドレス信号Ａ’１５〜Ａ’８，Ａ’７〜Ａ’０は
エクスクルーシブ・ノア部１２ａ，１２ｂの入力端子
Ｘ’１５〜Ｘ’８，Ｘ’７〜Ｘ’０にも入力されてい
る。
ジスタとしてレジスタ１１ａ，１１ｂの組合せ、不一致
ビット数計数回路としてエクスクルーシブ部１２ａ，１
２ｂおよびパラレルカウンタ１３の組合せ、出力制御回
路としてコンパレータ１４および制御部１５の組合せが
それぞれ対応している。アドレス線１６＿１５〜１６＿
０には、１６ビットのアドレス信号Ａ１５〜Ａ０が１６
ビットパラレルに順次出力される。ここで、ある時点に
おける状態として、レジスタ１１ａ，１１ｂには第１の
アドレス信号Ａ’１５〜Ａ’８，Ａ’７〜Ａ’０が格納
され、その出力端子Ｑ１５〜Ｑ８，Ｑ７〜Ｑ０から、そ
の第１のアドレス信号Ａ’１５〜Ａ’８，Ａ’７〜Ａ’
０が出力されているものとし、レジスタ１１ａ，１１ｂ
の入力端子Ｄ１５〜Ｄ８，Ｄ７〜Ｄ０およびエクスクル
ーシブ・ノア部１２ａ，１２ｂの入力端子Ｘ１５〜Ｘ
８，Ｘ７〜Ｘ０には、この第１のアドレス信号Ａ’１５
〜Ａ’８，Ａ’７〜Ａ’０の直後に出力される第２のア
ドレス信号Ａ１５〜Ａ８，Ａ７〜Ａ０が印加されている
ものとする。レジスタ１１ａ，１１ｂの出力端子Ｑ１５
〜Ｑ８，Ｑ７〜Ｑ０から出力されている第１のアドレス
信号Ａ’１５〜Ａ’８，Ａ’７〜Ａ’０により、図示し
ないメモリやＩ／０ペリフェラルが指定される。また第
１のアドレス信号Ａ’１５〜Ａ’８，Ａ’７〜Ａ’０は
エクスクルーシブ・ノア部１２ａ，１２ｂの入力端子
Ｘ’１５〜Ｘ’８，Ｘ’７〜Ｘ’０にも入力されてい
る。
【００２２】ここでレジスタ１１ａ，１１ｂの入力端子
Ｇ１，Ｇ２には、制御部１５の出力端子ＯＵＴ１，ＯＵ
Ｔ２からの、レジスタ１１ａ，１１ｂへの格納を指示す
る制御信号がまだ入力されておらず、レジスタ１１ａ，
１１ｂの入力端子Ｄ１５〜Ｄ８，Ｄ７〜Ｄ０に印加され
ているアドレス信号Ａ１５〜Ａ８，Ａ７〜Ａ０は、レジ
スタ１１ａ，１１ｂ内に取り込まれていない状態にあ
る。
Ｇ１，Ｇ２には、制御部１５の出力端子ＯＵＴ１，ＯＵ
Ｔ２からの、レジスタ１１ａ，１１ｂへの格納を指示す
る制御信号がまだ入力されておらず、レジスタ１１ａ，
１１ｂの入力端子Ｄ１５〜Ｄ８，Ｄ７〜Ｄ０に印加され
ているアドレス信号Ａ１５〜Ａ８，Ａ７〜Ａ０は、レジ
スタ１１ａ，１１ｂ内に取り込まれていない状態にあ
る。
【００２３】一方、エクスクルーシブ・ノア部１２ａ，
１２ｂは、入力端子Ｘ’１５〜Ｘ８’，Ｘ’７〜Ｘ’０
に入力されている第１のアドレス信号Ａ’１５〜Ａ’
８，Ａ’７〜Ａ’０それぞれの論理レベルと、入力端子
Ｘ１５〜Ｘ８，Ｘ７〜Ｘ０に入力されている第２のアド
レス信号Ａ１５〜Ａ８，Ａ７〜Ａ０それぞれの論理レベ
ルとを比較し、互いに同じ論理レベルの場合には、対応
する出力端子Ｙ１５〜Ｙへ’Ｈ’レベルの信号を出力
し、一方互いに異なる論理レベルの場合には、対応する
出力端子Ｙ１５〜Ｙ８，Ｙ７〜Ｙ０へ’Ｌ’レベルの信
号を出力する。エクスクルーシブ・ノア部１２ａ，１２
ｂの出力端子Ｙ１５〜Ｙ８，Ｙ７〜Ｙ０に出力されたこ
れら’Ｈ’レベルの信号もしくは’Ｌ’レベルの信号
は、パラレルカウンタ１３の入力端子Ｐ１５〜Ｐ１に入
力される。パラレルカウンタ１３は、入力端子Ｐ１５〜
Ｐ１に入力された’Ｌ’レベルの信号の数をカウント
し、第１のアドレス信号Ａ’１５〜Ａ’０それぞれの論
理レベルと第２のアドレス信号Ａ１５〜Ａ０それぞれの
論理レベルとの不一致ビット数を５ビットの信号に変換
する。変換された５ビットの信号は、パラレルカウンタ
１３の出力端子Ｒ４〜Ｒ０から出力される。パラレルカ
ウンタ１３の出力端子Ｒ４〜Ｒ０から出力された信号
は、コンパレータ１４の入力端子Ｃ４〜Ｃ０に入力され
る。
１２ｂは、入力端子Ｘ’１５〜Ｘ８’，Ｘ’７〜Ｘ’０
に入力されている第１のアドレス信号Ａ’１５〜Ａ’
８，Ａ’７〜Ａ’０それぞれの論理レベルと、入力端子
Ｘ１５〜Ｘ８，Ｘ７〜Ｘ０に入力されている第２のアド
レス信号Ａ１５〜Ａ８，Ａ７〜Ａ０それぞれの論理レベ
ルとを比較し、互いに同じ論理レベルの場合には、対応
する出力端子Ｙ１５〜Ｙへ’Ｈ’レベルの信号を出力
し、一方互いに異なる論理レベルの場合には、対応する
出力端子Ｙ１５〜Ｙ８，Ｙ７〜Ｙ０へ’Ｌ’レベルの信
号を出力する。エクスクルーシブ・ノア部１２ａ，１２
ｂの出力端子Ｙ１５〜Ｙ８，Ｙ７〜Ｙ０に出力されたこ
れら’Ｈ’レベルの信号もしくは’Ｌ’レベルの信号
は、パラレルカウンタ１３の入力端子Ｐ１５〜Ｐ１に入
力される。パラレルカウンタ１３は、入力端子Ｐ１５〜
Ｐ１に入力された’Ｌ’レベルの信号の数をカウント
し、第１のアドレス信号Ａ’１５〜Ａ’０それぞれの論
理レベルと第２のアドレス信号Ａ１５〜Ａ０それぞれの
論理レベルとの不一致ビット数を５ビットの信号に変換
する。変換された５ビットの信号は、パラレルカウンタ
１３の出力端子Ｒ４〜Ｒ０から出力される。パラレルカ
ウンタ１３の出力端子Ｒ４〜Ｒ０から出力された信号
は、コンパレータ１４の入力端子Ｃ４〜Ｃ０に入力され
る。
【００２４】ここでコンパレータ１４には、第１のアド
レス信号Ａ’１５〜Ａ’０から第２のアドレス信号Ａ１
５〜Ａ０の切り換え時にアドレス出力バッファ１７ａ，
１７ｂに流れる切換電流が十分少ない範囲内であるか否
かを定めるしきい値として、不一致ビット数を示す所定
数が予め設定されている。コンパレータ１４は、この予
め設定された所定数と、入力端子Ｃ４〜Ｃ０に入力され
ている５ビットの信号、即ち第１のアドレス信号Ａ’１
５〜Ａ’０それぞれと第２のアドレス信号Ａ１５〜Ａ０
それぞれとの不一致ビット数とを比較する。比較された
結果、不一致ビット数の方が、予め設定された所定数を
越えると判断された場合は、コンパレータ１４から出力
端子Ｅ０に’Ｈ’レベルの信号が出力される。この信号
は制御部１５の入力端子Ｗに入力される。すると、制御
部１５は、入力端子Ｗに入力された信号のレベルに応じ
てその信号が’Ｌ’レベルのときは、出力端子ＯＵＴ
１，ＯＵＴ２から同時に、レジスタ１１ａ，１１ｂに第
２のアドレス信号Ａ１５〜Ａ８，Ａ７〜Ａ０の格納を指
示する制御信号が出力され、入力端子Ｗに入力された信
号が’Ｈ’レベルのときは、出力端子ＯＵＴ１，出力端
子ＯＵＴ２の順に、図示しないシステムクロックの１ク
ロック分ずれたタイミングで、レジスタ１１ａ，１１ｂ
に第２のアドレス信号Ａ１５〜Ａ８，Ａ７〜Ａ０の格納
を指示する制御信号が出力される。
レス信号Ａ’１５〜Ａ’０から第２のアドレス信号Ａ１
５〜Ａ０の切り換え時にアドレス出力バッファ１７ａ，
１７ｂに流れる切換電流が十分少ない範囲内であるか否
かを定めるしきい値として、不一致ビット数を示す所定
数が予め設定されている。コンパレータ１４は、この予
め設定された所定数と、入力端子Ｃ４〜Ｃ０に入力され
ている５ビットの信号、即ち第１のアドレス信号Ａ’１
５〜Ａ’０それぞれと第２のアドレス信号Ａ１５〜Ａ０
それぞれとの不一致ビット数とを比較する。比較された
結果、不一致ビット数の方が、予め設定された所定数を
越えると判断された場合は、コンパレータ１４から出力
端子Ｅ０に’Ｈ’レベルの信号が出力される。この信号
は制御部１５の入力端子Ｗに入力される。すると、制御
部１５は、入力端子Ｗに入力された信号のレベルに応じ
てその信号が’Ｌ’レベルのときは、出力端子ＯＵＴ
１，ＯＵＴ２から同時に、レジスタ１１ａ，１１ｂに第
２のアドレス信号Ａ１５〜Ａ８，Ａ７〜Ａ０の格納を指
示する制御信号が出力され、入力端子Ｗに入力された信
号が’Ｈ’レベルのときは、出力端子ＯＵＴ１，出力端
子ＯＵＴ２の順に、図示しないシステムクロックの１ク
ロック分ずれたタイミングで、レジスタ１１ａ，１１ｂ
に第２のアドレス信号Ａ１５〜Ａ８，Ａ７〜Ａ０の格納
を指示する制御信号が出力される。
【００２５】このように第２のアドレス信号Ａ１５〜Ａ
０の上位８ビットのアドレス信号Ａ１５〜Ａ８，下位８
ビットのアドレス信号Ａ７〜Ａ０は、第１のアドレス信
号Ａ’１５〜Ａ’０との不一致のビット数が多い場合、
レジスタ１１ａ，１１ｂそれぞれに順次異なるタイミン
グで取り込まれ、第１のアドレス信号Ａ’１５〜Ａ’０
から第２のアドレス信号Ａ１５〜Ａ０への切り換え時に
アドレス出力バッファ１７ａ，１７ｂ全体に流れる切換
電流のピークは、第２のアドレス信号Ａ〜１５〜Ａ８，
Ａ７〜Ａ０がレジスタ１１ａ，１１ｂに取り込まれる場
合と比較し低減される。
０の上位８ビットのアドレス信号Ａ１５〜Ａ８，下位８
ビットのアドレス信号Ａ７〜Ａ０は、第１のアドレス信
号Ａ’１５〜Ａ’０との不一致のビット数が多い場合、
レジスタ１１ａ，１１ｂそれぞれに順次異なるタイミン
グで取り込まれ、第１のアドレス信号Ａ’１５〜Ａ’０
から第２のアドレス信号Ａ１５〜Ａ０への切り換え時に
アドレス出力バッファ１７ａ，１７ｂ全体に流れる切換
電流のピークは、第２のアドレス信号Ａ〜１５〜Ａ８，
Ａ７〜Ａ０がレジスタ１１ａ，１１ｂに取り込まれる場
合と比較し低減される。
【００２６】不一致のビット数が多い場合、レジスタ１
１ａ，１１ｂにはアドレス信号が２クロック分の時間を
使って順次格納され、次のバスサイクルは１クロック分
遅れて始まることになる。したがってその分ＭＰＵ１０
の動作速度が低下することになるが、順次連続する２つ
のアドレス信号の不一致のビット数が極端に多いことは
極めてまれであり、したがって、そのような極めてまれ
な場合のみ、上記のようにアドレス信号の格納を２クロ
ックに分けたとしても実質的にはほとんど動作速度の低
下はない。
１ａ，１１ｂにはアドレス信号が２クロック分の時間を
使って順次格納され、次のバスサイクルは１クロック分
遅れて始まることになる。したがってその分ＭＰＵ１０
の動作速度が低下することになるが、順次連続する２つ
のアドレス信号の不一致のビット数が極端に多いことは
極めてまれであり、したがって、そのような極めてまれ
な場合のみ、上記のようにアドレス信号の格納を２クロ
ックに分けたとしても実質的にはほとんど動作速度の低
下はない。
【００２７】尚、上記実施例は、第１のアドレス信号と
第２のアドレス信号を第１のアドレス信号の対応するビ
ットの論理が異なっているビット数を数える例である
が、例えば第１のアドレスの’Ｌ’レベルのビットが、
第２のアドレスでは’Ｈ’レベルに変化するビット数の
みカウントし、第１のアドレスの’Ｈ’レベルのビット
が第２のアドレスでは’Ｌ’レベルに変化するビット数
はカウントしない等、一方向に変化するビット数のみを
カウントし、そのカウント値に応じて、上記と同様に、
アドレス信号を２クロックに分けて、あるいは１クロッ
クで同時にレジスタ１ａ，１１ｂに格納してもよい。
第２のアドレス信号を第１のアドレス信号の対応するビ
ットの論理が異なっているビット数を数える例である
が、例えば第１のアドレスの’Ｌ’レベルのビットが、
第２のアドレスでは’Ｈ’レベルに変化するビット数の
みカウントし、第１のアドレスの’Ｈ’レベルのビット
が第２のアドレスでは’Ｌ’レベルに変化するビット数
はカウントしない等、一方向に変化するビット数のみを
カウントし、そのカウント値に応じて、上記と同様に、
アドレス信号を２クロックに分けて、あるいは１クロッ
クで同時にレジスタ１ａ，１１ｂに格納してもよい。
【００２８】また、上記実施例は、アドレス信号を格納
するにあたり、アドレス信号を２分割して１クロック
で、あるいは２クロックに分けて格納する例であるが、
必要に応じアドレス信号を３分割以上に分割して３クロ
ック以上にわけて格納するように構成してもよいことは
もちろんである。多段のパイプライン構造を持ったＭＰ
Ｕでは該レジスタは複数のパイプラインレジスタに相当
することもあるが、それぞれのレジスタにアドレス信号
を格納する際に本発明を適用してもよい。
するにあたり、アドレス信号を２分割して１クロック
で、あるいは２クロックに分けて格納する例であるが、
必要に応じアドレス信号を３分割以上に分割して３クロ
ック以上にわけて格納するように構成してもよいことは
もちろんである。多段のパイプライン構造を持ったＭＰ
Ｕでは該レジスタは複数のパイプラインレジスタに相当
することもあるが、それぞれのレジスタにアドレス信号
を格納する際に本発明を適用してもよい。
【００２９】また、ハーバードアーキテクチャを採用し
たＭＰＵでは命令用とデータ用の２つのアドレスバスを
持つが、それぞれのアドレス信号格納用レジスタに本発
明を適用してもよいし、２つのアドレスバスを１つのア
ドレスバスとみなして本発明を適用することも可能であ
る。さらに、外部に出力されるアドレスをレジスタに格
納する手段でなく、マルチプレクサで切り替わる手段で
実現している場合も、該マルチプレクサ切替制御信号に
本発明の制御信号ＯＵＴ１，ＯＵＴ２を適用することが
できる。
たＭＰＵでは命令用とデータ用の２つのアドレスバスを
持つが、それぞれのアドレス信号格納用レジスタに本発
明を適用してもよいし、２つのアドレスバスを１つのア
ドレスバスとみなして本発明を適用することも可能であ
る。さらに、外部に出力されるアドレスをレジスタに格
納する手段でなく、マルチプレクサで切り替わる手段で
実現している場合も、該マルチプレクサ切替制御信号に
本発明の制御信号ＯＵＴ１，ＯＵＴ２を適用することが
できる。
【００３０】さらに、上記実施例はアドレス信号の出力
例であるが、アドレス信号に限らず、順次出力されるデ
ータ信号等に本発明を適用してもよいことはもちろんで
ある。また、本発明の実施例では、あるアドレス信号と
次のアドレス信号の互いに対応するビットどうしの論理
の不一致をアドレス信号格納用のレジスタとエクスクル
ーシブ・ノア部とパラレルカウンタとコンパレータを用
いて検出しているが、ＭＰＵ内部のアドレス演算用のハ
ードウェア（例えばＡＬＵやインクリメンタ）の演算結
果やキャリー情報をパラレルカウンタやコンパレータに
与えて同様の機能を持たせることが可能である。
例であるが、アドレス信号に限らず、順次出力されるデ
ータ信号等に本発明を適用してもよいことはもちろんで
ある。また、本発明の実施例では、あるアドレス信号と
次のアドレス信号の互いに対応するビットどうしの論理
の不一致をアドレス信号格納用のレジスタとエクスクル
ーシブ・ノア部とパラレルカウンタとコンパレータを用
いて検出しているが、ＭＰＵ内部のアドレス演算用のハ
ードウェア（例えばＡＬＵやインクリメンタ）の演算結
果やキャリー情報をパラレルカウンタやコンパレータに
与えて同様の機能を持たせることが可能である。
【００３１】
【発明の効果】以上説明したように、本発明のＭＰＵ
は、レジスタから外部に向けて出力されている第１の論
理信号と、第１の論理信号の直後に出力される第２の論
理信号との不一致のビット数を計数し、レジスタを制御
するものであるため、レジスタに内蔵された出力バッフ
ァの切換電流が低減される。これに伴いアドレス信号の
切換時に発生するノイズ及び電源変動も低減される。
は、レジスタから外部に向けて出力されている第１の論
理信号と、第１の論理信号の直後に出力される第２の論
理信号との不一致のビット数を計数し、レジスタを制御
するものであるため、レジスタに内蔵された出力バッフ
ァの切換電流が低減される。これに伴いアドレス信号の
切換時に発生するノイズ及び電源変動も低減される。
【図１】本発明のＭＰＵの一実施例の特徴部分のブロッ
ク図である。
ク図である。
１０ ＭＰＵ １１ａ、１１ｂ レジスタ １２ａ、１２ｂ エクスクルーシブ・ノア部 １３ パラレルカウンタ １４ コンパレータ １５ 制御部 １６＿１５，…，１６＿０ アドレス線 １７ａ，１７ｂ アドレス出力バッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (8)
- 【請求項１】 それぞれが複数のビットからなる複数の
論理信号を順次入力することにより該複数の論理信号を
外部に向けて順次出力する、１つの論理信号が複数に分
割されてなる各部分ビットパターン毎に互いに異なるタ
イミングで、あるいは１つの論理信号全体を構成するビ
ットパターンを１回のタイミングで入力することが自在
なレジスタと、 前記複数の論理信号のうち、前記レジスタに入力される
ことにより外部に向けて出力されている第１の論理信号
と、該第１の論理信号の直後に出力される第２の論理信
号との不一致のビット数を計数するビット数計数回路
と、 前記不一致ビット数計数回路により所定数を越えるビッ
ト数が計数されるか否かに応じて、前記第２の論理信号
を、それぞれ、該第２の論理信号の前記各部分ビットパ
ターン毎に順次異なるタイミングで、あるいは該第２の
論理信号全体を構成するビットパターンを１回のタイミ
ングで前記レジスタに入力するように前記レジスタを制
御する出力制御回路とを備えたことを特徴とするマイク
ロプロセッサ。 - 【請求項２】 それぞれが複数のビットからなる複数の
論理信号を順次入力することにより該複数の論理信号を
外部に向けて順次出力する、１つの論理信号が複数に分
割されてなる各部分ビットパターン毎に互いに異なるタ
イミングで、あるいは１つの論理信号全体を構成するビ
ットパターンを１回のタイミングで入力することが自在
なレジスタと、 前記複数の論理信号のうち、前記レジスタに入力される
ことにより外部に向けて出力されている第１の論理信号
から、該第１の論理信号の直後に出力される第２の論理
信号へと変化する際に、’Ｈ’レベルまたは’Ｌ’レベ
ルのうちのいずれか所定の一方から所定の他方への一方
向に変化するビットの数を計数する不一致ビット数計数
回路と、 前記不一致ビット数計数回路により所定数を越えるビッ
ト数が計数されるか否かに応じて、前記第２の論理信号
を、それぞれ、該第２の論理信号の前記各部分ビットパ
ターン毎に順次異なるタイミングで、あるいは該第２の
論理信号全体を構成するビットパターンを１回のタイミ
ングで前記レジスタに入力するように前記レジスタを制
御する出力制御回路とを備えたことを特徴とするマイク
ロプロセッサ。 - 【請求項３】 それぞれが複数のビットからなる複数の
アドレス信号を順次入力することにより該複数のアドレ
ス信号を外部に向けて順次出力する、１つのアドレス信
号が複数に分割されてなる各部分ビットパターン毎に互
いに異なるタイミングで、あるいは１つのアドレス信号
全体を構成するビットパターンを１回のタイミングで入
力することが自在なレジスタと、 前記複数のアドレス信号のうち、前記レジスタに入力さ
れることにより外部に向けて出力されている第１のアド
レス信号と、該第１のアドレス信号の直後に出力される
第２のアドレス信号との不一致のビット数を計数するビ
ット数計数回路と、 前記不一致ビット数計数回路により所定数を越えるビッ
ト数が計数されるか否かに応じて、前記第２のアドレス
信号を、それぞれ、該第２のアドレス信号の前記各部分
ビットパターン毎に順次異なるタイミングで、あるいは
該第２のアドレス信号全体を構成するビットパターンを
１回のタイミングで前記レジスタに入力するように前記
レジスタを制御する出力制御回路とを備えたことを特徴
とするマイクロプロセッサ。 - 【請求項４】 それぞれが複数のビットからなる複数の
アドレス信号を順次入力することにより該複数のアドレ
ス信号を外部に向けて順次出力する、１つのアドレス信
号が複数に分割されてなる各部分ビットパターン毎に互
いに異なるタイミングで、あるいは１つのアドレス信号
全体を構成するビットパターンを１回のタイミングで入
力することが自在なレジスタと、 前記複数のアドレス信号のうち、前記レジスタに入力さ
れることにより外部に向けて出力されている第１のアド
レス信号から、該第１のアドレス信号の直後に出力され
る第２のアドレス信号へと変化する際に、’Ｈ’レベル
または’Ｌ’レベルのうちのいずれか所定の一方から所
定の他方への一方向に変化するビットの数を計数する不
一致ビット数計数回路と、 前記不一致ビット数計数回路により所定数を越えるビッ
ト数が計数されるか否かに応じて、前記第２のアドレス
信号を、それぞれ、該第２のアドレス信号の前記各部分
ビットパターン毎に順次異なるタイミングで、あるいは
該第２のアドレス信号全体を構成するビットパターンを
１回のタイミングで前記レジスタに入力するように前記
レジスタを制御する出力制御回路とを備えたことを特徴
とするマイクロプロセッサ。 - 【請求項５】 複数のビットからなるアドレス信号を１
回のタイミングあるいは該アドレス信号をいくつかの部
分に分割して各部分毎に異なるタイミングで入力するこ
とができるアドレス外部出力用レジスタと、 次アドレス信号を生成する回路と、 該レジスタの保持しているアドレス信号と該次アドレス
信号を生成する回路が生成した次アドレス信号を比較し
てアドレスの各ビットが反転するビットの数が所定数を
越えるとき内部的にウエイトサイクルを挿入しながら前
記レジスタへの次アドレスをいくつかの部分に分割して
各部分毎に異なるタイミングで入力し、それ以外ではウ
エイトサイクルを挿入せず前記レジスタへの次アドレス
を１回のタイミングで入力するように制御する制御回路
とを備えたことを特徴とするマイクロプロセッサ。 - 【請求項６】 複数のビットからなるアドレス信号を１
回のタイミングあるいは該アドレス信号をいくつかの部
分に分割して各部分毎に異なるタイミングで入力するこ
とができるアドレス外部出力用レジスタと、 次アドレス信号を生成する回路と、 該レジスタの保持しているアドレス信号と該次アドレス
信号を生成する回路が生成した次アドレス信号を比較し
てアドレスの各ビットが’Ｈ’レベルまたは’Ｌ’レベ
ルのうちのいずれか所定の一方から所定の他方への一方
向に変化するビットの数が所定数を越えるとき内部的に
ウエイトサイクルを挿入しながら前記レジスタへの次ア
ドレスをいくつかの部分に分割して各部分毎に異なるタ
イミングで入力し、それ以外ではウエイトサイクルを挿
入せず前記レジスタへの次アドレスを１回のタイミング
で入力するように制御する制御回路とを備えたことを特
徴とするマイクロプロセッサ。 - 【請求項７】 次アドレス信号を生成する回路と、 外部へ出力しているアドレス信号と該次アドレス信号を
生成する回路が生成した次アドレス信号を比較してアド
レスの各ビットが’Ｈ’レベルまたは’Ｌ’レベルのう
ちのいずれか所定の一方から所定の他方への一方向に変
化するビットの数が所定数を越えるとき内部的にウエイ
トサイクルを挿入しながら外部アドレス出力の次アドレ
スへの更新をいくつかの部分に分割して各部分毎に異な
るタイミングで行い、それ以外ではウエイトサイクルを
挿入せず外部アドレスの次アドレスへの更新を１回のタ
イミングで入力するように制御する制御回路とを備えた
ことを特徴とするマイクロプロセッサ。 - 【請求項８】 次アドレス信号演算を行う際に現アドレ
ス信号と次アドレス信号を比較してアドレスの各ビット
が’Ｈ’レベルまたは’Ｌ’レベルのうちのいずれか所
定の一方から所定の他方への一方向に変化するビットの
数が所定数を越えることを予測し、内部的にウエイトサ
イクルを挿入しながら次アドレスの生成をいくつかの部
分に分割して各部分毎に異なるタイミングで行い、それ
以外ではウエイトサイクルを挿入せず次アドレスの生成
を１回のタイミングで行うように制御する次アドレス信
号生成回路を備えたことを特徴とするマイクロプロセッ
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6165407A JPH0830575A (ja) | 1994-07-18 | 1994-07-18 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6165407A JPH0830575A (ja) | 1994-07-18 | 1994-07-18 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0830575A true JPH0830575A (ja) | 1996-02-02 |
Family
ID=15811829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6165407A Withdrawn JPH0830575A (ja) | 1994-07-18 | 1994-07-18 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0830575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1802917A4 (en) * | 2004-10-22 | 2015-08-19 | Sandvik Intellectual Property | METHOD AND DEVICE FOR IGNITION AND MONITORING A BURNER |
-
1994
- 1994-07-18 JP JP6165407A patent/JPH0830575A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1802917A4 (en) * | 2004-10-22 | 2015-08-19 | Sandvik Intellectual Property | METHOD AND DEVICE FOR IGNITION AND MONITORING A BURNER |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |