JPH01255947A - メモリチップアドレス供給回略 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 挟工欠ヱ 本発明はメモリチップアドレス供給回路に関し、特にメ
モリチップの障害時におけるアドレス供給方式に関する
。

値米韮韮 従来、データ処理装置においては、キャッシュやＴ　Ｌ
　Ｂ　（Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋａｓｉｄｅ
　Ｂｕｆｆｅｒ）　、あるいはトレーサメモリといった
メモリチップを必要とする部分があり、この部分に必要
とされるアドレス範囲はシステム構成に応じである程度
限定されている。

ところが、近年のＬＳＩ（大規模集積回路）化技術の向
上にともなって、メモリチップの高密度化、大容量化が
進んでおり、商品化されているメモリチップには広いア
ドレス範囲を有するものが増加してきている。

この高密度化、大容量化が進んだメモリチップがキャッ
シュやＴＬＢ、あるいはトレーサメモリとして使用され
た場合には、それらキャッシュやＴＬＢ、あるいはトレ
ーサメモリが必要とするアドレス範囲よりもそのメモリ
チップのアドレス範囲のほうが大きいなめに、メモリチ
ップはその一部しか使用されないこととなる。

このような従来のデータ処理装置では、メモリチップを
必要とする部分においてはその必要とされるアドレス範
囲がシステム構成に応じである程度限定されているので
、この限定されたアドレス範囲の容量のメモリチップが
ない場合には、その容量よりも大きな容量のメモリチッ
プを使用せざるをえず、メモリチップの使用効率が大幅
に低下するという欠点がある。

また、大きな容量のメモリチップが使用されている場合
には、そのメモリチップに障害が発生し、その障害の波
及範囲が使用領域に限定され、未使用領域では正常に動
作可能であっても、この障害の発生によりそのメモリチ
ップが使用できなくなるという欠点がある。

九肌立亘勲 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、メモリチップの使用効率を向上させるこ
とができ、システムの信頼性を向上させることができる
メモリチップアドレス供給回路の提供を目的とする。

北５レソ１國 本発明によるメモリチップアドレス供給回路は、メモリ
チップにおける障害の有無を検出する検出手段と、前記
検出手段により前記メモリチップの障害が検出されたと
き、前記メモリチップに供給されるアドレスの上位ｎビ
ット（ｎは正の整数）を可変する可変手段とを有するこ
とを特徴とする。

聚腹ヨ 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、本発明の一実施例によるデータ処理装
置は、メモリチップ１と、モードフリップフロップ（以
下モードＦ／Ｆとする）２と、障害検出回路３と、オア
ゲート４とを含んで構成されている。

メモリチップ１は１０２４ワードのアドレス可能領域を
有しており、各ワードには４ビツトの情報を格納するこ
とができる。ここで、本発明の一実施例によるデータ処
理装置ではメモリチップ１のアドレス可能領域１０２４
ワードのうち５１２ワードのアドレス領域が使用される
ものとする。

このメモリチップ１にはアドレス信号線ＡＯ＼Ａ９が接
続されており、これらのアドレス信号線ＡＯ〜Ａ９を介
してアドレスが供給されると、メモリチップ１からはデ
ータ信号線ＲＯ〜Ｒ３を介して４ビツトの読出しデータ
が出力される。

このとき、障害検出回路３ではメモリチップ１から出力
された読出しデータのパリティチエツクが行われ、読出
しデータにおける障害の有無が検出される。

モードＦ／Ｆ２はファームウェアにより“０″または“
１″のセットが可能となっており、またオアゲート４か
らのモードＦ／Ｆセット信号（ＳＥＴ）により“１″が
セットされる。

すなわち、オアゲート４においては図示せぬマイクロ命
令デコード部からのマイクロ命令セット信号（１４ＳＴ
　）と、障害検出回路３からのエラー信号（ＥＲＲ）と
の論理和演算が行われており、その演算結果がモードＦ
／Ｆセット信号としてモードＦ／Ｆ２に出力される。ま
た、モードＦ／Ｆ２にはマイクロ命令デコード部からマ
イクロ命令リセット信号（ＨＲＴ）が入力されている。

データ処理装置の立上げ前に、モードＦ／Ｆ２にはファ
ームウェアによって“０″および“１”がセットされ、
アドレス信号線ＡＯの値が“Ｏ′。

および１１１７１に設定されることにより、メモリチッ
プ１のアドレス可能領域１０２４ワードすべてが初期化
される。

データ処理装置の立−ヒげ後、通常の運用状態のときに
はモードＦ／Ｆ２がリセット状態となっており、アドレ
ス信号線ＡＯの値は“０″になっている。このとき、メ
モリチップ１は図示せぬメモリ制御部からのアドレス信
号線Ａ１〜Ａ９により直接アドレスされている。

したがって、アドレス信号線ＡＯの値がメモリチップ１
に対するアドレスの最上位ビットであるとすると、メモ
リチップ１はアドレス可能領域１０２４ワードのうち下
位５１２ワードしか使用されていないことになる。

この状態で、障害検出回路３によってメモリチップ１か
らの読出しデータに異常が検出されると、障害検出口Ｆ
！＠３からオアゲート４へのエラー信号が“１″となっ
て、オアゲート４からのモードＦ／Ｆセット信号により
モードＦ／Ｆ２に“】”がセットされる。

これにより、モードＦ／Ｆ２からメモリチップ１へのア
ドレス信号線ＡＯの値が“１′”となり、これ以後メモ
リチップ１においてはアドレス可能領域１０２４ワード
のうち上位５１２ワードが使用されることになる。

このように、メモリチップ１のアドレス可能領域１０２
４ワードのうち一部が使用されている場合、その使用領
域から読出された読出しデータに障害が検出されたとき
にメモリチップ１へのアドレスの最上位ビットをモード
Ｆ／Ｆ２により反転するようにすることによって、メモ
リチップ１の未使用領域を使用することが可能となるの
で、データ処理装置を障害発生前の状態と同等に運用さ
せることができる。

よって、メモリチップ１の使用効率を向上させることが
でき、システムの信頼性を向上させることができる。

尚、本発明の一実施例においてはメモリチップ１のアド
レス可能領域１０２４ワードのうち半分を使用する場合
について述べたが、メモリチップ１を１／４使用する場
合についても適用できることは明白である。また、メモ
リチップ１を複数使用し、アドレス信号線ＡＯ〜Ａ９を
共用するような場合にも適用できることは明白であり、
これらに限定されない。

九匪立羞逮 以上説明したように本発明によれば、メモリチップの障
害が検出されたとき、このメモリチップに供給されるア
ドレスの上位ｎビット（ｎは正の整数）を可変するよう
にすることによって、メモリチップの使用効率を向上さ
せることができ、システムの信頼性を向上させることが
できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １・・・・−・メモリチップ ２・・・・・・モードフリップフロヅプ３・・・・・・
障害検出回路 ４・・・・・・オアゲート

Claims (1)

【特許請求の範囲】
1. （１）メモリチップにおける障害の有無を検出する検出
   手段と、前記検出手段により前記メモリチップの障害が
   検出されたとき、前記メモリチップに供給されるアドレ
   スの上位ｎビット（ｎは正の整数）を可変する可変手段
   とを有することを特徴とするメモリチップアドレス供給
   回路。