JPH04283845A - キャッシュメモリ一致処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はキャッシュメモリ一致処理回路に
関し、特にキャッシュメモリのデータが主記憶に格納さ
れたデータと異なるときに実行するキャッシュメモリ一
致処理方式に関する。

【０００２】

【従来技術】従来、この種のキャッシュメモリ一致処理
方式においては、他装置により主記憶内のデータが書換
えられたとき、自装置内のキャッシュメモリのデータと
主記憶のデータとを一致させるために該データに対応す
るアドレスアレイの有効ビットをクリアしている。この
キャッシュメモリ一致処理（以下一致処理とする）はデ
ータが書換えられた主記憶のアドレスとアドレスアレイ
のアドレスとが一致する毎に実行されていた。

【０００３】このような従来のキャッシュメモリ一致処
理方式では、データが書換えられた主記憶のアドレスと
アドレスアレイのアドレスとが一致する毎に、該アドレ
スに対応するアドレスアレイの有効ビットをクリアして
いるので、このクリア処理が行われる毎に通常のキャッ
シュ処理および一致処理が待たされることとなり、一致
処理においてアドレスが毎回一致した場合、通常のキャ
ッシュ処理および一致処理でアドレスアレイを使う時間
の半分がクリア処理によって使われてしまうという問題
があった。

【０００４】

【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、キャッシュ処理および
キャッシュメモリ一致処理を止める回数を削減し、処理
効率を向上させることができるキャッシュメモリ一致処
理回路の提供を目的とする。

【０００５】

【発明の構成】本発明によるキャッシュメモリ一致処理
回路は、キャッシュメモリのデータが主記憶に格納され
たデータと異なるときに実行するキャッシュメモリ一致
処理に用いられる複数の一致処理用アドレスアレイと、
前記キャッシュメモリ一致処理を要求する要求アドレス
と前記複数の一致処理用アドレスアレイ各々に格納され
たアドレスとを比較する比較手段と、連続して入力され
た第１および第２の要求アドレスに対する前記比較手段
の比較結果がともに一致を示すときに前記第１および第
２の要求アドレスによる前記一致処理用アドレスアレイ
へのアクセスアドレスが同一アドレスか否かを検出する
検出手段と、前記検出手段によって前記同一アドレスが
検出されたときに前記一致処理用アドレスアレイに対す
る前記キャッシュメモリ一致処理を同時に実行する手段
とを設けたことを特徴とする。

【０００６】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【０００７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、レジスタ１は選択回路９か
らの出力信号１２５　を保持し、その保持内容を出力信
号１０４　としてレジスタ２に出力する。このレジスタ
１の保持内容の上位ビットはアドレスキー１０１　とし
て比較器１２，１３に出力される。また、その保持内容
の最下位ビットを除く下位ビットはワードアドレス１０
２　として一致処理用アドレスアレイ５〜８およびワー
ド位置比較器１４に出力される。さらに、その保持内容
の最下位ビットはアドレスアレイ選択信号１０３　とし
て選択回路１０，１１およびライトイネーブルデータ作
成回路（以下データ作成回路とする）１６に出力される
。

【０００８】レジスタ２はレジスタ１からの出力信号１
０４　を保持し、その保持内容を出力信号１０５　とし
て選択回路９に出力する。このレジスタ２の保持内容の
最下位ビットを除く下位ビットはワードアドレス１０６
　としてワード位置比較器１４に出力される。また、そ
の保持内容の最下位ビットはアドレスアレイ選択信号１
０７　としてデータ作成回路１６に出力される。

【０００９】レジスタ３は一致信号マスク回路１５から
の出力信号１２４　を保持し、その保持内容を出力信号
１１１　としてデータ作成回路１６に出力する。ライト
イネーブルレジスタ４はデータ作成回路１６からのライ
トイネーブルデータ１１２　を保持し、その保持内容を
ライトイネーブル信号１１３　〜１１６　として一致処
理用アドレスアレイ５〜８に夫々出力する。

【００１０】一致処理用アドレスアレイ５〜８は夫々図
示せぬキャッシュメモリのアドレスアレイと同一内容を
有し、一致処理用アドレスアレイ５，７と一致処理用ア
ドレスアレイ６，８とは夫々レジスタ１の保持内容の最
下位ビットで切り分けて使用される。また、一致処理用
アドレスアレイ５，６はレジスタ１からワードアドレス
１０２　が供給されると、そのワードアドレス１０２　
に対応する番地から読出された上位アドレスを出力信号
１１７　，１１８　として選択回路１０に出力する。同
様に、一致処理用アドレスアレイ７，８はレジスタ１か
らワードアドレス１０２　が供給されると、そのワード
アドレス１０２　に対応する番地から読出された上位ア
ドレスを出力信号１１９　，１２０　として選択回路１
１に出力する。さらに、一致処理用アドレスアレイ５〜
８はライトイネーブルレジスタ４からのライトイネーブ
ル信号１１３　〜１１６　が入力されると、該当するア
ドレスに対応する有効ビットをクリアする。

【００１１】選択回路９は一致処理アドレス１００　と
レジスタ２からの出力信号１０５　とのうち一方を選択
し、選択した信号を出力信号１２５　としてレジスタ１
に出力する。 選択回路１０はレジスタ１からのアドレスアレイ選択信
号１０３　に応じて一致処理用アドレスアレイ５，６か
らの出力信号１１７　，１１８　のうち一方を選択し、
選択した信号をコンパートメント出力信号１２１　とし
て比較器１２に出力する。また、選択回路１１はレジス
タ１からのアドレスアレイ選択信号１０３　に応じて一
致処理用アドレスアレイ７，８からの出力信号１１９　
，１２０　のうち一方を選択し、選択した信号をコンパ
ートメント出力信号１２２　として比較器１３に出力す
る。

【００１２】比較器１２はレジスタ１からのアドレスキ
ー１０１　と選択回路１０からのコンパートメント出力
信号１２１　とを比較し、その比較結果を一致信号１０
９　として一致信号マスク回路１５およびデータ作成回
路１６に出力する。比較器１３はレジスタ１からのアド
レスキー１０１　と選択回路１１からのコンパートメン
ト出力信号１２２とを比較し、その比較結果を一致信号
１１０　として一致信号マスク回路１５およびデータ作
成回路１６に出力する。 ワード位置比較器１４はレジスタ１からのワードアドレ
ス１０２　とレジスタ２からのワードアドレス１０６　
とを比較し、その比較結果をワード位置一致信号１０８
　としてデータ作成回路１６に出力する。

【００１３】一致信号マスク回路１５はデータ作成回路
１６からのマスク有効信号１２３　に応じて比較器１２
，１３からの一致信号１０９　，１１０　をマスクし、
その結果を出力信号１２４　としてレジスタ３に出力す
る。データ作成回路１６はレジスタ１からのアドレスア
レイ選択信号１０３　と、レジスタ２からのアドレスア
レイ選択信号１０７　と、レジスタ３からの出力信号１
１１　と、比較器１２，１３からの一致信号１０９　，
１１０　と、ワード位置比較器１４からのワード位置一
致信号１０８　とによりライトイネーブルデータ１１２
　のデータとマスク有効信号１２３　とを作成し、ライ
トイネーブルデータ１１２　をライトイネーブルレジス
タ４に、マスク有効信号１２３　を一致信号マスク回路
１５に夫々出力する。

【００１４】この図１を用いて本発明の一実施例の動作
について説明する。一致処理アドレス１００　が選択回
路９を介してレジスタ１に入力されると、レジスタ１か
らのワードアドレス１０２　によって一致処理用アドレ
スアレイ５〜８が索引される。この索引によって一致処
理用アドレスアレイ５，６から出力された出力信号１１
７　，１１８のうち一方は選択回路１０でレジスタ１か
らのアドレスアレイ選択信号１０３　に応じて選択され
、コンパートメント出力信号１２１　として比較器１２
に出力される。また、この索引によって一致処理用アド
レスアレイ７，８から出力された出力信号１１９　，１
２０　のうち一方は選択回路１１でレジスタ１からのア
ドレスアレイ選択信号１０３　に応じて選択され、コン
パートメント出力信号１２２　として比較器１３に出力
される。

【００１５】比較器１２ではレジスタ１からのアドレス
キー１０１　と選択回路１０からのコンパートメント出
力信号１２１　とが比較され、その比較結果が一致信号
１０９　として一致信号マスク回路１５およびデータ作
成回路１６に出力される。また、比較器１３ではレジス
タ１からのアドレスキー１０１　と選択回路１１からの
コンパートメント出力信号１２２　とが比較され、その
比較結果が一致信号１１０　として一致信号マスク回路
１５およびデータ作成回路１６に出力される。

【００１６】この場合、前回一致処理アドレスがないた
め、索引結果が不一致となり、データ作成回路１６から
のマスク有効信号１２３　は無効のままである。よって
、比較器１２，１３からの一致信号１０９　，１１０　
は一致信号マスク回路１５でマスクされることなく、そ
のまま一致信号マスク回路１５から出力信号１２４　と
してレジスタ３に出力される。

【００１７】次のタイミングで、レジスタ３は一致信号
マスク回路１５からの出力信号１２４を保持し、レジス
タ２はレジスタ１からの出力信号１０４　を保持する。 また、このときレジスタ３の保持内容が一致を示してい
なければ、レジスタ２からの出力信号１０５　は選択回
路９によって選択されず、レジスタ１には選択回路９を
介して次の一致処理アドレス１００　が入力される。

【００１８】一方、レジスタ３の保持内容が一致を示し
ていて、しかもレジスタ１からのワードアドレス１０２
　とレジスタ２からのワードアドレス１０６　とがワー
ド位置比較器１４で一致が検出された場合、上述の処理
と同様に、レジスタ１からのワードアドレス１０２　に
よって一致処理用アドレスアレイ５〜８が索引される。 この索引によって一致処理用アドレスアレイ５〜８から
出力されて選択回路１０，１１で選択され、比較器１２
，１３でレジスタ１からのアドレスキー１０１　と比較
された結果が一致信号１０９　，１１０　として一致信
号マスク回路１５およびデータ作成回路１６に出力され
る。

【００１９】これら比較器１２，１３からの一致信号１
０９　，１１０　のうちどちらかが一致していた場合、
データ作成回路１６はレジスタ１からのアドレスアレイ
選択信号１０３と、レジスタ２からのアドレスアレイ選
択信号１０７　と、レジスタ３からの出力信号１１１　
と、比較器１２，１３からの一致信号１０９　，１１０
　と、ワード位置比較器１４からのワード位置一致信号
１０８　とによりライトイネーブルデータ１１２　のデ
ータを作成し、マスク有効信号１２３　を有効とする。

【００２０】この場合、選択回路９がレジスタ２からの
出力信号１０５　を選択するとともに、一致信号マスク
回路１５がデータ作成回路１６からのマスク有効信号１
２３　によって比較器１２，１３からの一致信号１０９
　，１１０　をマスクし、出力信号１２４　として不一
致をレジスタ３に出力する。よって、次のタイミングで
二つの一致処理アドレスに該当する一致処理用アドレス
アレイ５〜８の有効ビットがライトイネーブルレジスタ
４からのライトイネーブル信号１１３　〜１１６　によ
って同時にクリアされる。

【００２１】たとえば、アドレス「ａ」が一致処理用ア
ドレスアレイ８に格納され、アドレス「ａ＋１」が一致
処理用アドレスアレイ５に格納されていて、一致処理ア
ドレスとしてアドレス「ａ」，「ａ＋１」が連続して入
力された場合について以下説明する。

【００２２】まず、一致処理アドレス「ａ」が選択回路
９を介してレジスタ１に入力されると、一致処理用アド
レスアレイ８から読出されて選択回路１１で選択された
アドレスとレジスタ１からのアドレスキー１０１　との
一致が比較器１３で検出される。この比較器１３からの
一致信号１１０　は一致信号マスク回路１５でマスクさ
れることなくレジスタ３に保持される。

【００２３】このとき、レジスタ２には一致処理アドレ
ス「ａ」が保持され、レジスタ１には次の一致処理アド
レス「ａ＋１」が保持される。よって、比較器１４は一
致処理アドレス「ａ」および一致処理アドレス「ａ＋１
」各々のワード部分の一致を検出する。また、一致処理
用アドレスアレイ５から読出されて選択回路１０で選択
されたアドレスとレジスタ１からのアドレスキー１０１
　との一致が比較器１２で検出される。したがって、デ
ータ作成回路１６は一致処理用アドレスアレイ５，８の
一致処理アドレス「ａ」，「ａ＋１」に対応する有効ビ
ットをクリアするためのライトイネーブルデータ１１２
　を作成し、マスク有効信号１２３　を有効とする。

【００２４】これにより、一致処理用アドレスアレイ５
，８ではレジスタ１からのワードアドレス１０２　とラ
イトイネーブルレジスタ４からのライトイネーブル信号
１１３　，１１６　とによって、一致処理アドレス「ａ
」，「ａ＋１」に対応する有効ビットが同時にクリアさ
れる。また、比較器１２からの一致信号１０９　は一致
信号マスク回路１５でマスクされるので、レジスタ３に
不一致が保持される。よって、一致処理用アドレスアレ
イ５の一致処理アドレス「ａ＋１」に対応する有効ビッ
トのクリア動作が二重に行われることはない。

【００２５】このように、第１の一致処理アドレスと、
そのアドレスに続く第２の一致処理アドレスとのワード
位置が同一であることが比較器１４によって検出され、
しかもそれらのアドレスが一致処理用アドレスアレイ５
〜８内にあることが比較器１２，１３によって検出され
たとき、それらのアドレスに対応する一致処理用アドレ
スアレイ５〜８の有効ビットのクリアを１回の処理で行
うようにすることによって、キャッシュメモリ一致処理
においてアドレスが毎回一致した場合でも、クリア処理
によって一致処理用アドレスアレイ５〜８が使われる時
間を削減することができる。よって、通常のキャッシュ
処理およびキャッシュメモリ一致処理を待たす回数、つ
まりキャッシュ処理およびキャッシュメモリ一致処理を
止める回数を削減することができ、処理効率を向上させ
ることができる。

【００２６】

【発明の効果】以上説明したように本発明によれば、連
続して入力された第１および第２の要求アドレスがとも
に複数の一致処理用アドレスアレイ各々に格納されたア
ドレスと一致し、しかも第１および第２の要求アドレス
による一致処理用アドレスアレイへのアクセスアドレス
が同一アドレスであることが検出されたときに一致処理
用アドレスアレイに対するキャッシュメモリ一致処理を
同時に実行するようにすることによって、キャッシュ処
理およびキャッシュメモリ一致処理を止める回数を削減
し、処理効率を向上させることができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【符号の説明】

１〜３　　レジスタ ４　　ライトイネーブルレジスタ ５〜８　　一致処理用アドレスアレイ ９〜１１　　選択回路 １２，１３　　比較器 １４　　ワード位置比較器 １５　　一致信号マスク回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　キャッシュメモリのデータが主記憶に
   格納されたデータと異なるときに実行するキャッシュメ
   モリ一致処理に用いられる複数の一致処理用アドレスア
   レイと、前記キャッシュメモリ一致処理を要求する要求
   アドレスと前記複数の一致処理用アドレスアレイ各々に
   格納されたアドレスとを比較する比較手段と、連続して
   入力された第１および第２の要求アドレスに対する前記
   比較手段の比較結果がともに一致を示すときに前記第１
   および第２の要求アドレスによる前記一致処理用アドレ
   スアレイへのアクセスアドレスが同一アドレスか否かを
   検出する検出手段と、前記検出手段によって前記同一ア
   ドレスが検出されたときに前記一致処理用アドレスアレ
   イに対する前記キャッシュメモリ一致処理を同時に実行
   する手段とを設けたことを特徴とするキャッシュメモリ
   一致処理回路。