JPH03122739A - キャッシュメモリ - Google Patents
キャッシュメモリInfo
- Publication number
- JPH03122739A JPH03122739A JP1261108A JP26110889A JPH03122739A JP H03122739 A JPH03122739 A JP H03122739A JP 1261108 A JP1261108 A JP 1261108A JP 26110889 A JP26110889 A JP 26110889A JP H03122739 A JPH03122739 A JP H03122739A
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- JP
- Japan
- Prior art keywords
- data
- compartments
- compartment
- signal
- selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 16
- 230000004044 response Effects 0.000 claims abstract description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はキャッシュメモリに関し、特に情報処理装置に
使用されるフレキシブルキャッシュメモリに関する。
使用されるフレキシブルキャッシュメモリに関する。
従来技術
従来、この種のキャッシュメモリは複数のコンパートメ
ントからなり、各コンパートメント毎にアドレスアレイ
に対応して異なるデータが書込まれていた。
ントからなり、各コンパートメント毎にアドレスアレイ
に対応して異なるデータが書込まれていた。
このような従来のキャッシュメモリでは、各コンパート
メントから読出されたデータの１ビツトエラー訂正や２
ビツトエラー検出を１ビツトエラー訂正回路を用いて行
っているので、２ビツトエラー以上の訂正ができず、高
信頼度に対する要求を満足させることができないという
欠点がある。
メントから読出されたデータの１ビツトエラー訂正や２
ビツトエラー検出を１ビツトエラー訂正回路を用いて行
っているので、２ビツトエラー以上の訂正ができず、高
信頼度に対する要求を満足させることができないという
欠点がある。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、高信頼度に対する要求を満足させること
ができるキャッシュメモリの提供を目的とする。
されたもので、高信頼度に対する要求を満足させること
ができるキャッシュメモリの提供を目的とする。
発明の構成
本発明によるキャッシュメモリは、複数のコンパートメ
ントからなるキャッシュメモリであって、外部指令に応
答して少なくとも３つのコンバートメントに同一データ
を書込む書込み手段と、前記書込み手段により前記同一
データが書込まれた該コンパートメント各々から読出さ
れたデータの多数決演算を行う多数決手段と、前記多数
決手段の演算結果に応じて該コンパートメント各々から
のデータのうち一つを選択する選択手段とを有すること
を特徴とする。
ントからなるキャッシュメモリであって、外部指令に応
答して少なくとも３つのコンバートメントに同一データ
を書込む書込み手段と、前記書込み手段により前記同一
データが書込まれた該コンパートメント各々から読出さ
れたデータの多数決演算を行う多数決手段と、前記多数
決手段の演算結果に応じて該コンパートメント各々から
のデータのうち一つを選択する選択手段とを有すること
を特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、本発明の一実施例によるフレキシブル
キャッシュメモリはコンパートメント＃０〜＃３で示さ
れるキャッシュメモリ１〜４から構成されている。
る。図において、本発明の一実施例によるフレキシブル
キャッシュメモリはコンパートメント＃０〜＃３で示さ
れるキャッシュメモリ１〜４から構成されている。
コンパートメント＃０〜＃３には夫々書込みデータ部６
から供給される書込みデータ１０２〜１０５がアドレス
１０６によって指定される番地に書込まれる。
から供給される書込みデータ１０２〜１０５がアドレス
１０６によって指定される番地に書込まれる。
また、アドレス１０６によって指定されるコンパートメ
ント＃０〜＃３の番地から読出されたデータ１０７〜１
１０はコンパートメント選択部７および多数決回路９に
送出される。
ント＃０〜＃３の番地から読出されたデータ１０７〜１
１０はコンパートメント選択部７および多数決回路９に
送出される。
モードレジスタ５にはコンパートメント＃０〜＃３毎に
異なるデータを書込むよう指示する標準モード、または
コンパートメント＃０〜＃３のうち少なくとも３つに同
一データを書込むよう指示する高信頼度モードがスキャ
ンパス１００を介して設定される。
異なるデータを書込むよう指示する標準モード、または
コンパートメント＃０〜＃３のうち少なくとも３つに同
一データを書込むよう指示する高信頼度モードがスキャ
ンパス１００を介して設定される。
書込みデータ部６はモードレジスタ５からのモード信号
１０１に応じてコンパートメント＃０〜＃３に夫々書込
みデータ１０２〜１０５を供給する。
１０１に応じてコンパートメント＃０〜＃３に夫々書込
みデータ１０２〜１０５を供給する。
コンパートメント選択部７は選択回路１０からの選択信
号１１４に応じてコンパートメント＃０〜＃３からのデ
ータ１０７〜ｌｌＯのうち一つを選択し、該データをデ
ータＵｔとして送出する。
号１１４に応じてコンパートメント＃０〜＃３からのデ
ータ１０７〜ｌｌＯのうち一つを選択し、該データをデ
ータＵｔとして送出する。
コンパートメント選択信号生成部８はアドレス１０Ｂが
どのコンパートメント＃０〜＃３へのアドレスかを判断
し、その判断結果をコンパートメント選択信号１１２と
して選択回路１０に出力する。
どのコンパートメント＃０〜＃３へのアドレスかを判断
し、その判断結果をコンパートメント選択信号１１２と
して選択回路１０に出力する。
多数決回路９はコンパートメント＃０〜＃３からのデー
タ１０７〜１１０の多数決演算を行い、その演算結果を
多数決信号１１３として選択回路１０に出力する。
タ１０７〜１１０の多数決演算を行い、その演算結果を
多数決信号１１３として選択回路１０に出力する。
選択回路１０はモードレジスタ５からのモード信号１０
１に応じてコンパートメント選択信号生成部８からのコ
ンパートメント選択信号１１２と多数決回路９からの多
数決信号１１３とのうち一方を選択し、該信号を選択信
号１１４としてコンパートメント選択部７に出力する。
１に応じてコンパートメント選択信号生成部８からのコ
ンパートメント選択信号１１２と多数決回路９からの多
数決信号１１３とのうち一方を選択し、該信号を選択信
号１１４としてコンパートメント選択部７に出力する。
次に、第１図を用いて本発明の一実施例の動作について
説明する。
説明する。
標準モード時にはモードレジスタ５にスキャンバス１０
０を介して論理“０”が設定され、書込みデータ部６お
よび選択回路１０へのモード信号ｌＯ１が論理“０”と
なる。
０を介して論理“０”が設定され、書込みデータ部６お
よび選択回路１０へのモード信号ｌＯ１が論理“０”と
なる。
よって、書込みデータ部６ではモードレジスタ５からの
モード信号ｌ旧によりコンパートメント＃０〜＃３に夫
々異なる書込みデータ１０２〜１０５を供給し、コンパ
ートメント＃０〜＃３各々にコンパートメント＃０〜＃
３各々のアドレスアレイ（図示せず）に対応して異なる
データが書込まれる。
モード信号ｌ旧によりコンパートメント＃０〜＃３に夫
々異なる書込みデータ１０２〜１０５を供給し、コンパ
ートメント＃０〜＃３各々にコンパートメント＃０〜＃
３各々のアドレスアレイ（図示せず）に対応して異なる
データが書込まれる。
一方、コンパートメント＃０〜＃３各々からデータが読
出されるときには、アドレス１０６により各コンパート
メント＃０〜＃３から読出されたデータ１０７〜１１０
がコンパートメント選択部７に入力される。
出されるときには、アドレス１０６により各コンパート
メント＃０〜＃３から読出されたデータ１０７〜１１０
がコンパートメント選択部７に入力される。
このとき、選択回路１０ではモードレジスタ５からのモ
ード信号１０１によりコンパートメント選択信号生成部
８からのコンパートメント選択信号１１２が選択される
ので、コンパートメント選択信号１１２が選択信号１１
４としてコンパートメント選択部７に出力される。
ード信号１０１によりコンパートメント選択信号生成部
８からのコンパートメント選択信号１１２が選択される
ので、コンパートメント選択信号１１２が選択信号１１
４としてコンパートメント選択部７に出力される。
したがって、コンパートメント選択部７では選択回路１
０からの選択信号１１４、すなわちコンパートメント選
択信号生成部８からのコンパートメント選択信号１１２
によりコンパートメント＃０〜＃３からのデータ１０７
〜１１０のうち一つが選択されてデータＩｌｌとして送
出される。
０からの選択信号１１４、すなわちコンパートメント選
択信号生成部８からのコンパートメント選択信号１１２
によりコンパートメント＃０〜＃３からのデータ１０７
〜１１０のうち一つが選択されてデータＩｌｌとして送
出される。
高信頼度モード時にはモードレジスタ５にスキャンパス
１００を介して論理“１°が設定され、書込みデータ部
６および選択回路１０へのモード信号１０１が論理“１
”となる。
１００を介して論理“１°が設定され、書込みデータ部
６および選択回路１０へのモード信号１０１が論理“１
”となる。
よって、書込みデータ部６ではモードレジスタ５からの
モード信号１０１によりコンパートメント＃０〜＃２に
同一内容の書込みデータ１０２〜１０４を供給し、コン
パートメント＃０〜＃２各々に同一内容のデータが書込
まれる。
モード信号１０１によりコンパートメント＃０〜＃２に
同一内容の書込みデータ１０２〜１０４を供給し、コン
パートメント＃０〜＃２各々に同一内容のデータが書込
まれる。
一方、コンパートメント＃０〜＃２各々からデータが読
出されるときには、アドレス１０Ｂにより各コンパート
メント＃０〜＃２から読出されたデータ１０７〜１０９
に対する多数決演算が多数決回路９で行われる。
出されるときには、アドレス１０Ｂにより各コンパート
メント＃０〜＃２から読出されたデータ１０７〜１０９
に対する多数決演算が多数決回路９で行われる。
すなわち、多数決回路９は各コンパートメント＃０〜＃
２から読出されたデータ１０７〜１０９を比較し、それ
らのうち同じ内容のデータが２つ以上あれば、そのデー
タがコンパートメント選択部７で選択されるように多数
決信号１１３を生成して選択回路１０に出力する。
２から読出されたデータ１０７〜１０９を比較し、それ
らのうち同じ内容のデータが２つ以上あれば、そのデー
タがコンパートメント選択部７で選択されるように多数
決信号１１３を生成して選択回路１０に出力する。
たとえば、コンパートメント＃０から読出されたデータ
１０７とコンパートメント＃２から読出されたデータ１
０９とが全ビット同じ値で、コンパートメント＃１から
読出されたデータ１０８だけが異なる場合、コンパート
メント＃Ｏ，＃２から読出されたデータ１０７ 、１０
９のうち一方がコンパートメント選択部７で選択される
ように、多数決回路９で多数決信号ｌ１３が生成される
。
１０７とコンパートメント＃２から読出されたデータ１
０９とが全ビット同じ値で、コンパートメント＃１から
読出されたデータ１０８だけが異なる場合、コンパート
メント＃Ｏ，＃２から読出されたデータ１０７ 、１０
９のうち一方がコンパートメント選択部７で選択される
ように、多数決回路９で多数決信号ｌ１３が生成される
。
ここで、多数決回路９において各コンパートメント＃０
〜＃２から読出されたデータ１０７〜１０９の各ビット
毎に２つ以上同じ値となった直がコンパートメント選択
部７で選択されるように多数決信号１１３を生成するこ
とも可能である。
〜＃２から読出されたデータ１０７〜１０９の各ビット
毎に２つ以上同じ値となった直がコンパートメント選択
部７で選択されるように多数決信号１１３を生成するこ
とも可能である。
選択回路１０ではモードレジスタ５からのモード信号１
０１により多数決回路９からの多数決信号１１３が選択
されるので、多数決信号１１３が選択信号１１４として
コンパートメント選択部７に出力される。
０１により多数決回路９からの多数決信号１１３が選択
されるので、多数決信号１１３が選択信号１１４として
コンパートメント選択部７に出力される。
したがって、コンパートメント選択部７では選択回路１
０からの選択信号１１４、すなわち多数決回路９からの
多数決信号１１３によりコンパートメント＃０〜＃２か
らのデータ１０７〜１０９のうち一つが選択されてデー
タｌｌｌとして送出される。
０からの選択信号１１４、すなわち多数決回路９からの
多数決信号１１３によりコンパートメント＃０〜＃２か
らのデータ１０７〜１０９のうち一つが選択されてデー
タｌｌｌとして送出される。
このように、モードレジスタ５に高信頼度モードが設定
されたとき、該高信頼度モードに応答して少なくとも３
つのコンパートメント＃０〜＃２に同一データを書込み
、その後にこれらのコンパートメント＃０〜＃２各々か
ら読出されたデータ１０７〜１０９の多数決演算を多数
決回路９で行って、その演算結果に応じて該コンパート
メント＃０〜＃２各々からのデータ１０７〜１０９のう
ち一つを選択するようにすることによって、標準モード
と高信頼度モードとの切替えをダイナミックに行うこと
が可能となる。
されたとき、該高信頼度モードに応答して少なくとも３
つのコンパートメント＃０〜＃２に同一データを書込み
、その後にこれらのコンパートメント＃０〜＃２各々か
ら読出されたデータ１０７〜１０９の多数決演算を多数
決回路９で行って、その演算結果に応じて該コンパート
メント＃０〜＃２各々からのデータ１０７〜１０９のう
ち一つを選択するようにすることによって、標準モード
と高信頼度モードとの切替えをダイナミックに行うこと
が可能となる。
よって、高い性能は要求されないが、高い信頼度が要求
される処理を行う場合に、その高信頼度に対する要求を
満足させることができる。
される処理を行う場合に、その高信頼度に対する要求を
満足させることができる。
尚、本発明の一実施例では４つのコンパートメント＃０
〜＃３からなるフレキシブルキャッシュメモリについて
述べたが、５つ以上のコンパートメントからなるフレキ
シブルキャッシュメモリにも適用できることは明白であ
り、またその場合に高信頼度モード時に４つ以上のコン
パートメントに同一データを書込んでもよく、これらに
限定されない。
〜＃３からなるフレキシブルキャッシュメモリについて
述べたが、５つ以上のコンパートメントからなるフレキ
シブルキャッシュメモリにも適用できることは明白であ
り、またその場合に高信頼度モード時に４つ以上のコン
パートメントに同一データを書込んでもよく、これらに
限定されない。
発明の詳細
な説明したように本発明によれば、外部指令に応答して
少なくとも３つのコンパートメントに同一データを書込
み、その同一データが書込まれた該コンパートメント各
々から読出されたデータの多数決演算の演算結果に応じ
て該コンパートメント各々からのデータのうち一つを選
択するようにすることによって、高信頼度に対する要求
を満足させることができるという効果がある。
少なくとも３つのコンパートメントに同一データを書込
み、その同一データが書込まれた該コンパートメント各
々から読出されたデータの多数決演算の演算結果に応じ
て該コンパートメント各々からのデータのうち一つを選
択するようにすることによって、高信頼度に対する要求
を満足させることができるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １〜４・・・・・・キャッシュメモリ ５・・・・・・モードレジスタ １ ６・・・・・・書込みデータ部 ７・・・・・・コンパートメント選択部８・・・・・・
コンパートメント選択信号生成部９・・・・・・多数決
回路 ０・・・・・・選択回路
る。 主要部分の符号の説明 １〜４・・・・・・キャッシュメモリ ５・・・・・・モードレジスタ １ ６・・・・・・書込みデータ部 ７・・・・・・コンパートメント選択部８・・・・・・
コンパートメント選択信号生成部９・・・・・・多数決
回路 ０・・・・・・選択回路
Claims (1)
- （１）複数のコンパートメントからなるキャッシュメモ
リであって、外部指令に応答して少なくとも３つのコン
パートメントに同一データを書込む書込み手段と、前記
書込み手段により前記同一データが書込まれた該コンパ
ートメント各々から読出されたデータの多数決演算を行
う多数決手段と、前記多数決手段の演算結果に応じて該
コンパートメント各々からのデータのうち一つを選択す
る選択手段とを有することを特徴とするキャッシュメモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261108A JPH03122739A (ja) | 1989-10-05 | 1989-10-05 | キャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261108A JPH03122739A (ja) | 1989-10-05 | 1989-10-05 | キャッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03122739A true JPH03122739A (ja) | 1991-05-24 |
Family
ID=17357198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1261108A Pending JPH03122739A (ja) | 1989-10-05 | 1989-10-05 | キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03122739A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7673216B2 (en) | 2005-08-04 | 2010-03-02 | Fujitsu Microelectronics Limited | Cache memory device, semiconductor integrated circuit, and cache control method |
| JP2011507073A (ja) * | 2007-12-06 | 2011-03-03 | フリースケール セミコンダクター インコーポレイテッド | 設定可能なウェイの冗長を用いるキャッシュメモリのエラー検出器 |
-
1989
- 1989-10-05 JP JP1261108A patent/JPH03122739A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7673216B2 (en) | 2005-08-04 | 2010-03-02 | Fujitsu Microelectronics Limited | Cache memory device, semiconductor integrated circuit, and cache control method |
| JP2011507073A (ja) * | 2007-12-06 | 2011-03-03 | フリースケール セミコンダクター インコーポレイテッド | 設定可能なウェイの冗長を用いるキャッシュメモリのエラー検出器 |
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