JPH09282141A - バッファメモリ回路 - Google Patents

Abstract

(57)【要約】 【課題】 複数の演算部を２つの演算部各々に対応して
設けることなく、回路規模を小型化する。 【解決手段】 バッファメモリ回路３のスイッチ回路３
１はクロック信号１０３がハイレベルの時に演算データ
１０１をダブルバッファ３０のＡ面３ａに送り、クロッ
ク信号１０３がローレベルの時に演算データ１０２をダ
ブルバッファ３０のＢ面３ｂに送る。スイッチ回路３２
はクロック信号１０３がハイレベルの時にダブルバッフ
ァ３０のＡ面３ａのデータを複数の演算部への信号線１
０５上に出力し、クロック信号１０３がローレベルの時
にダブルバッファ３０のＢ面３ｂのデータを複数の演算
部への信号線１０５上に出力する。クロック変換回路３
３はクロック信号１０３と割込み信号１０４と選択信号
１３１とを入力し、複数の演算部に書込み信号１３２を
出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はバッファメモリ回路
に関し、特に時系列にて信号処理を行う信号処理回路の
バッファメモリ回路に関する。

【０００２】

【従来の技術】従来、この種の信号処理回路において
は、図５に示すように、演算部１，２と、演算部１，２
各々に対応する演算部４ａ，４ｂ，５ａ，５ｂ，６ａ，
６ｂとから構成されている。

【０００３】演算部１，２は、図６に示すように、割込
み信号１０４に同期して同一のタイミングで処理を行っ
ており、演算部１の処理結果が演算部４ａ，５ａ，６ａ
に夫々出力され、演算部２の処理結果が演算部４ｂ，５
ｂ，６ｂに夫々出力される。

【０００４】

【発明が解決しようとする課題】上述した従来の信号処
理回路では、２つの演算部が同一タイミングで作動する
とともに、その演算に時間がかかるため、割込み信号の
同期内では処理を行った後にその処理データを夫々個別
に出力しなければならず、２つの演算部各々に対応する
複数の演算部が夫々必要となり、回路規模が大きくなっ
てしまう。

【０００５】そこで、本発明の目的は上記の問題点を解
消し、複数の演算部を２つの演算部各々に対応して設け
ることなく、回路規模を小型化することができるバッフ
ァメモリ回路を提供することにある。

【０００６】

【課題を解決するための手段】本発明によるバッファメ
モリ回路は、第１及び第２の演算手段と、前記第１及び
第２の演算手段各々の演算結果に対して演算を行う複数
の演算器とが予め設定された周期で入力される割込み信
号に応答して演算処理を行う信号処理回路のバッファメ
モリ回路であって、前記第１の演算手段の演算結果を一
面に記憶しかつ前記第２の演算手段の演算結果を他面に
記憶するダブルバッファメモリと、前記割込み信号の一
つの周期内において前記第１の演算手段の演算結果の前
記一面への書込みと前記第２の演算手段の演算結果の前
記他面への書込みとを切替える第１の切替え手段と、前
記割込み信号の一つの周期内において前記第１の演算手
段の演算結果の前記一面からの読出しと前記第２の演算
手段の演算結果の前記他面からの読出しとを切替える第
２の切替え手段とを備えている。

【０００７】本発明による他のバッファメモリ回路は、
上記の構成のほかに、前記割込み信号の一つの周期内に
おいて前記第２の切替え手段により切替えられた前記第
１及び第２の演算手段各々の演算結果を夫々前記複数の
演算器に振り分ける振り分け手段を具備している。

【０００８】本発明による別のバッファメモリ回路は、
上記の構成において、前記第１の切替え手段を、高レベ
ル及び低レベルを周期的に繰返す信号が前記高レベル及
び低レベルのうちの一方の時に前記第１の演算手段の演
算結果の前記一面への書込みとしかつ当該信号が前記高
レベル及び低レベルのうちの他方の時に前記第２の演算
手段の演算結果の前記他面への書込みとするよう構成
し、前記第２の切替え手段を、当該信号が前記高レベル
及び低レベルのうちの一方の時に前記第１の演算手段の
演算結果の前記一面からの読出しとしかつ当該信号が前
記高レベル及び低レベルのうちの他方の時に前記第２の
演算手段の演算結果の前記他面からの読出しとするよう
構成している。

【０００９】本発明によるさらに別のバッファメモリ回
路は、上記の構成において、前記振り分け手段を、高レ
ベル及び低レベルを周期的に繰返す信号が前記高レベル
及び低レベルのうちの一方の時に前記第１の切替え手段
により切替えられた前記第１の演算手段の演算結果を夫
々前記複数の演算器に振り分けかつ当該信号が前記高レ
ベル及び低レベルのうちの他方の時に前記第２の切替え
手段により切替えられた前記第２の演算手段の演算結果
を夫々前記複数の演算器に振り分けるよう構成してい
る。

【００１０】

【発明の実施の形態】まず、本発明の作用について以下
に述べる。

【００１１】第１の演算部の演算データをＡ面に記憶し
かつ第２の演算部の演算データをＢ面に記憶するバッフ
ァメモリ回路において、割込み信号の一つの周期内でク
ロック信号がハイレベルの時に第１の演算部の演算デー
タを第１のスイッチ回路を介してＡ面に書込みかつクロ
ック信号がローレベルの時に第２の演算部の演算データ
を第１のスイッチ回路を介してＢ面に書込む。

【００１２】また、割込み信号の一つの周期内でクロッ
ク信号がハイレベルの時にＡ面に書込まれたデータを第
２のスイッチ回路を介して複数の演算部に順次送出しか
つクロック信号がローレベルの時にＢ面に書込まれたデ
ータを第２のスイッチ回路を介して複数の演算部に順次
送出する。

【００１３】これによって、複数の演算部を第１及び第
２の演算部各々に対応して設ける必要がなくなるので、
回路規模を小型化することが可能となる。

【００１４】次に、本発明の一実施例について図面を参
照して説明する。図１は本発明の一実施例の構成を示す
ブロック図である。図において、本発明の一実施例によ
る信号処理回路は演算部１，２と、バッファメモリ
［（Ａ），（Ｂ）］回路３ａ，３ｂと、演算部１，２各
々に共通に配設された演算部４〜６とから構成されてお
り、各部は割込み信号１０４に同期して動作する。

【００１５】演算部１はその演算データ１０１をバッフ
ァメモリ回路３ａに出力し、演算部２は演算部１の動作
に同期してその演算データ１０２をバッファメモリ回路
３ｂに出力する。バッファメモリ回路３ａ，３ｂは夫々
記憶した演算データ１０１，１０２を信号線１０５を介
して演算部４〜６に出力する。

【００１６】図２は本発明の一実施例によるバッファメ
モリ回路の構成を示すブロック図である。図において、
バッファメモリ回路３はＡ面［バッファメモリ（Ａ）回
路３ａ］及びＢ面［バッファメモリ（Ｂ）回路３ｂ］か
らなるダブルバッファ３０と、スイッチ回路３１，３２
と、クロック変換回路３３とから構成されている。

【００１７】スイッチ回路３１はクロック信号（ＣＬＫ
０）１０３がハイレベルの時に演算部１の演算データ１
０１をダブルバッファ３０のＡ面に送り、クロック信号
１０３がローレベルの時に演算部２の演算データ１０２
をダブルバッファ３０のＢ面に送る。

【００１８】スイッチ回路３２はクロック信号１０３が
ハイレベルの時にダブルバッファ３０のＡ面のデータを
演算部４〜６への信号線１０５上に出力し、クロック信
号１０３がローレベルの時にダブルバッファ３０のＢ面
のデータを演算部４〜６への信号線１０５上に出力す
る。

【００１９】クロック変換回路３３はクロック信号１０
３と割込み信号１０４と選択信号１３１とを入力し、演
算部４〜６に書込み信号１３２を出力する。書込み信号
１３２内の２ビットは演算部４〜６各々の選択信号とな
り、２ビットが“００”であれば演算部４が選択され、
２ビットが“０１”であれば演算部５が選択され、２ビ
ットが“１０”であれば演算部６が選択される。

【００２０】図３及び図４は本発明の一実施例の動作を
示すタイミングチャートである。これら図１〜図４を用
いて本発明の一実施例の動作について説明する。演算部
１はその演算データ１０１をバッファメモリ回路３に出
力し、演算部２は演算部１の動作に同期してその演算デ
ータ１０２をバッファメモリ回路３に出力する。

【００２１】バッファメモリ回路３では演算部１，２か
ら演算データ１０１，１０２が入力されると、スイッチ
回路３１はクロック信号１０３がハイレベルの時に演算
部１の演算データ１０１をダブルバッファ３０のＡ面
［バッファメモリ（Ａ）回路３ａ］に送り、クロック信
号１０３がローレベルの時に演算部２の演算データ１０
２をダブルバッファ３０のＢ面［バッファメモリ（Ｂ）
回路３ｂ］に送る。

【００２２】このとき、ダブルバッファ３０のＡ面及び
Ｂ面に割込み信号１０４の同期前に書込まれたデータは
その入力時と同じアドレスで演算部４〜６に出力され
る。すなわち、スイッチ回路３２はクロック信号１０３
がハイレベルの時にダブルバッファ３０のＡ面のデータ
を演算部４〜６に送り、クロック信号１０３がローレベ
ルの時にダブルバッファ３０のＢ面のデータを演算部４
〜６に送る。

【００２３】クロック変換回路３３は上記のスイッチ回
路３１，３２がダブルバッファ３０のＡ面及びＢ面を切
替えるタイミングに同期して、演算部４〜６に対して書
込み信号１３２を出力する。

【００２４】したがって、クロック信号１０３がハイレ
ベルの時には演算部１の演算データ１０１がスイッチ回
路３１を介してダブルバッファ３０のＡ面に書込まれる
とともに、割込み信号１０４の同期前にダブルバッファ
３０のＡ面に書込まれていたデータがスイッチ回路３２
及び信号線１０５を介して演算部４〜６に順次出力され
る。

【００２５】また、クロック信号１０３がローレベルの
時には演算部２の演算データ１０２がスイッチ回路３１
を介してダブルバッファ３０のＢ面に書込まれるととも
に、割込み信号１０４の同期前にダブルバッファ３０の
Ｂ面に書込まれていたデータがスイッチ回路３２及び信
号線１０５を介して演算部４〜６に順次出力される。

【００２６】よって、演算部４〜６各々は演算部１，２
の演算データ１０１，１０２をダブルバッファ３０のＡ
面及びＢ面を通して個別にかつ割込み信号１０４の一つ
の周期内に夫々入力することができる。

【００２７】このように、演算部１の演算データ１０１
をＡ面に記憶しかつ演算部２の演算データ１０２をＢ面
に記憶するバッファメモリ回路３において、割込み信号
１０４の一つの周期内でクロック信号１０３がハイレベ
ルの時に演算部１の演算データ１０１をスイッチ回路３
１を介してＡ面に書込みかつクロック信号１０３がロー
レベルの時に演算部２の演算データ１０２をスイッチ回
路３１を介してＢ面に書込むとともに、割込み信号１０
４の一つの周期内でクロック信号１０３がハイレベルの
時にＡ面に書込まれたデータをスイッチ回路３２を介し
て演算部４〜６に順次送出しかつクロック信号１０３が
ローレベルの時にＢ面に書込まれたデータをスイッチ回
路３２を介して演算部４〜６に順次送出することによっ
て、複数の演算部を２つの演算部１，２各々に対応して
設けることなく、回路規模を小型化することができる。

【００２８】

【発明の効果】以上説明したように本発明によれば、第
１及び第２の演算手段と、前記第１及び第２の演算手段
各々の演算結果に対して演算を行う複数の演算器とが予
め設定された周期で入力される割込み信号に応答して演
算処理を行う信号処理回路において、第１の演算手段の
演算結果を一面に記憶しかつ第２の演算手段の演算結果
を他面に記憶するダブルバッファメモリを設け、割込み
信号の一つの周期内において第１の演算手段の演算結果
の一面への書込みと第２の演算手段の演算結果の他面へ
の書込みとを切替えるとともに、割込み信号の一つの周
期内において第１の演算手段の演算結果の一面からの読
出しと第２の演算手段の演算結果の他面からの読出しと
を切替えることによって、複数の演算器を２つの演算手
段各々に対応して設けることなく、回路規模を小型化す
ることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例によるバッファメモリ回路の
構成を示すブロック図である。

【図３】本発明の一実施例の動作を示すタイミングチャ
ートである。

【図４】本発明の一実施例の動作を示すタイミングチャ
ートである。

【図５】従来例の構成を示すブロック図である。

【図６】従来例の動作を示すタイミングチャートであ
る。

【符号の説明】

１，２，４〜６ 演算部 ３ バッファメモリ回路 ３ａ バッファメモリ（Ａ）回路 ３ｂ バッファメモリ（Ｂ）回路 ３１，３２ スイッチ回路 ３３ クロック変換回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１及び第２の演算手段と、前記第１及
   び第２の演算手段各々の演算結果に対して演算を行う複
   数の演算器とが予め設定された周期で入力される割込み
   信号に応答して演算処理を行う信号処理回路のバッファ
   メモリ回路であって、前記第１の演算手段の演算結果を
   一面に記憶しかつ前記第２の演算手段の演算結果を他面
   に記憶するダブルバッファメモリと、前記割込み信号の
   一つの周期内において前記第１の演算手段の演算結果の
   前記一面への書込みと前記第２の演算手段の演算結果の
   前記他面への書込みとを切替える第１の切替え手段と、
   前記割込み信号の一つの周期内において前記第１の演算
   手段の演算結果の前記一面からの読出しと前記第２の演
   算手段の演算結果の前記他面からの読出しとを切替える
   第２の切替え手段とを有することを特徴とするバッファ
   メモリ回路。
2. 【請求項２】 前記割込み信号の一つの周期内において
   前記第２の切替え手段により切替えられた前記第１及び
   第２の演算手段各々の演算結果を夫々前記複数の演算器
   に振り分ける振り分け手段を含むことを特徴とする請求
   項１記載のバッファメモリ回路。
3. 【請求項３】 前記第１の切替え手段は、高レベル及び
   低レベルを周期的に繰返す信号が前記高レベル及び低レ
   ベルのうちの一方の時に前記第１の演算手段の演算結果
   の前記一面への書込みとしかつ当該信号が前記高レベル
   及び低レベルのうちの他方の時に前記第２の演算手段の
   演算結果の前記他面への書込みとするよう構成し、 前記第２の切替え手段は、当該信号が前記高レベル及び
   低レベルのうちの一方の時に前記第１の演算手段の演算
   結果の前記一面からの読出しとしかつ当該信号が前記高
   レベル及び低レベルのうちの他方の時に前記第２の演算
   手段の演算結果の前記他面からの読出しとするよう構成
   したことを特徴とする請求項１または請求項２記載のバ
   ッファメモリ回路。
4. 【請求項４】 前記振り分け手段は、高レベル及び低レ
   ベルを周期的に繰返す信号が前記高レベル及び低レベル
   のうちの一方の時に前記第１の切替え手段により切替え
   られた前記第１の演算手段の演算結果を夫々前記複数の
   演算器に振り分けかつ当該信号が前記高レベル及び低レ
   ベルのうちの他方の時に前記第２の切替え手段により切
   替えられた前記第２の演算手段の演算結果を夫々前記複
   数の演算器に振り分けるよう構成したことを特徴とする
   請求項２記載のバッファメモリ回路。