JPH042296A - デイジタル入力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 例えば、道路に沿って設けられた子局から親局が道路情
報を収集する際、子局で使用するディジタル入力回路に
関し、 入力情報数が増加しても消費電力が少ない状態に維持で
きる様にすることを目的とし、 電源オン信号が印加された時に動作状態になって入力し
た状態情報を受信し、対応する出力を送出するディジタ
ル入力部分を複数個有するディジタル入力手段と該複数
個のディジタル入力部分に対応する情報格納領域を有し
、格納可信号が加えられた情報格納領域に対応するディ
ジタル入力部分の出力が格納されるメモリ手段と外部よ
りの動作開始指令が印加された時、該ディジタル入力部
分と対応する情報格納領域を順次セレクトし、セレクト
したディジタル入力部分と対応する情報格納傾城に対し
て、セレクトしている間だけ該電源オン信号と格納可信
号とを同時に送出し、セレクトが一巡した時に該電源オ
ン信号と格納可信号の送出を断にするシーケンス制御手
段とを有する様に構成する。

〔産業上の利用分野〕

本発明は、例えば、道路に沿って設けられた子局から親
局が道路情報を収集する際、子局で使用するディジタル
入力回路に関するものである。

第４図は子局の要部ブロック図の一例を示す。

図の左側にあるセンサ（図示せず）から風速、雨量、渋
滞情報（２値の信号）などの並列データがディジタル入
力回路１１〜１４を介してデータセレクタ１５に常時、
加えられている。

ここで、−点鎖線で囲った部分がディジタル入カニニッ
トで１枚のプリント板上に構成される。

さて、ＣＰＵ　３１は必要な並列データを収集する為に
対応するプリント板のアドレスとディジタル入力回路の
アドレスとをＣＰＵバスを介してアドレス検出回路１７
に送出する。アドレス検出回路は自プリント板のアドレ
スと一致することを確認してドライバ１６をオンにする
と共に、ディジタル入力回路のアドレスをデータセレク
タ１５に送出する。

そこで、データセレクタは、例えばディジタル入力回路
１１〜１４を順次セレクトするので、この回路に入力さ
れたデータがデータセレクタ１５、ドライバ１６を介し
てメモリ２１に書き込まれる。

ＣＰＬＩは上記と同じ動作を繰り返して別のデータを順
次メモリに書き込むが、この動作を周期的に行う。そし
て、メモリ２１に書き込まれたデータは定められた時間
に回線インタフェース３２．電話回線などを介して親局
に送られる。

この時、ディジタル入力回路としては、入力情報数が増
加しても消費電力が少ない状態に維持できる様にするこ
とをか必要である。

〔従来の技術〕

第５図は従来例のブロック図、第６図は第５図の動作説
明図を示す。

ここで、第５図は第４図からディジタル入力回路１１〜
１４、データセレクタ１５、ドライバ１６、アドレス検
出回路１７を省略し、ディジタル入力口ｉｌｌに入力す
る並列データ数を８にしたものであるが、機能としては
ほぼ同じである。また、上記の並列データはそれぞれ対
応するリレー接点の開閉状態に対応するもので、閉の時
は０．開の時はｌとする。以下、第６図を参照して第５
図の動作を説明する。

先ず、第５図のディジタル入力部分Ｉｌｌはリレー接点
０Ａ−１が閉状態になると、＋　１５Ｖからの電流の大
部分は抵抗Ｒ１＋　ダイオードＤＩ＋　　リレー接点Ｄ
Ａ〜１を介して流れる（第６図−ＤＡ−１参照）。

この時、抵抗Ｒ１とダイオードＤ、の接続点が０．７Ｖ
程度になるが、この電圧は抵抗Ｒ２とＲ３で分圧された
０、３ν程度の電圧が論理Ｏとしてデータレジスタ２に
格納される。

しかし、ディジタル入力部分１１８ではリレー接点ＤＡ
−８が開状態になっているので、第６図−〇Ａ−８に示
す様にリレー接点ＤＡ−８に電流が流れない。また、＋
１５ｖが　抵抗（Ｒｔ　＋Ｒｓ）と抵抗Ｒ１とで分圧さ
れた５ｖ程度の電圧が論理ｌとしてデータレジスタ２に
格納される。

さて、データレジスタ２には常時、最新の入力データが
格納されているが、ＣＰＵ３は予め設定された時間にな
ればデータレジスタのデータを読み出して親局に送出す
る。

〔発明が解決しようとする課題〕

ここで、ディジタル入力部分には常時、＋１５νが印加
されているので、リレー接点が閉状態になると、第６図
−ＤＡ−１，２，４などに示す様に電流が流れる。

この様に、閉状態にあるものに対しては、常に電流が流
れており、閉状態の入力点数が多くなれば、その総和に
より、消費電流が大きくなると云う問題がある。

本発明はディジタル入力回路として入力情報数が増加し
ても消費電力が少ない状態に維持できる様にすることを
目的とする。

〔課題を解決する為の手段〕

第１図は本発明の原理ブロック図を示す。

図中、４は電源オン信号が印加された時に動作状態にな
って入力した状態情報を受信し、対応する出力を送出す
るディジタル入力部分を複数個有するディジタル入力手
段で、５は該複数個のディジタル入力部分に対応する情
報格納領域を有し、格納可信号が加えられた情報格納領
域に対応するディジタル入力部分の出力が格納されるメ
モリ手段である。

また、６は外部よりの動作開始指令が印加された時、該
ディジタル入力部分と対応する情報格納８ＪｆＭを順次
セレクトし、セレクトしたディジタル入力部分と対応す
る情報格納領域に対して、セレクトしている間だけ該電
源オン信号と格納可信号とを同時に送出し、セレクトが
一巡した時に該電源オン信号と格納可信号の送出を断に
するシーケンス制御手段である。

〔作用〕

本発明はシーケンス制御手段に動作開始指令が入力した
時、この制御手段により複数のディジタル入力部分を順
次セレクトするが、セレクトされたディジタル入力部分
に対してセレクトしている間だけ、電源電圧を供給して
動作状態にする。

そして、セレクトが一巡した時にセレクト動作を停止し
て、セレクト入力手段への電源供給を断にする。

即ち、シーケンス制御手段に動作開始信号が入力すると
、この制御手段より複数のディジタル入力部分のうち、
セレクトされたディジタル入力部分にしか電源供給をせ
ず、しかもセレクトが一巡すれば電源供給を断にするの
で、入力情報数が増加しても消費電力が少ない状態に維
持できる。

〔実施例〕

第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図を示す。尚、第３図中の■〜■はセレクト
順序を示す。

ここで、ディジタル入力部分４１．４８はディジタル入
力手段４の構成部分、ランチ回路５１．データレジスタ
５２はメモリ手段５の構成部分を示す。

また、ディジタル入力部分４１はダイオードＤＩ＋スイ
ッチＳＷａ＋−抵抗Ｒ，〜Ｒ３＋　コンデンサＣ３で構
成されているが、ディジタル入力部分４８も同一構成で
ある。

以下曵ディジタル入力部分は８個として、第３図を参照
して第２図の動作を説明する。

先ず、従来例と同様にリレー接点が閉の時は０゜開の時
は１がディジタル入力部分に加えられるとする。また、
ラッチ回路５１にはディジタル入力部分に対応するラッ
チ部分５１１．５１８（例えば、フリップフロップ）持
ち、データレジスタタ５２は従来例と同様にディジタル
入力部分に対応する情報格納領域を持っているとする。

さて、コンピュータ３１はデータを収集する為、コマン
ドレジスタ部分３２にデータ収集指令を送出し、コマン
ドレジスタ部分はシーケンス制御部６１に対してレディ
（特許請求の範囲の動作開始指令に対応する）を送出す
る。

シーケンス制御部６１は、例えば制御部分、電源オン信
号発生部分、格納可信号発生部分、第１のセレクタ、第
２のセレクタ（いずれも図示せず）などから構成されて
いて、レディが入力すると制御部分は電源オン信号発生
部分、格納可信号発生部分を動作させると共に、第１お
よび第２のセレクタにセレクト駆動信号を同期して送出
する。

ここで、第１のセレクタはディジタル入力部分を、第２
のセレクタはランチ部分をセレクト駆動信号によってセ
レクトすると仮定する。

今、第１のセレクタがディジタル入力部分４１をセレク
トすると、印加された電源オン信号によりセレクトされ
ている間だけスイッチＳ−４，が閉状態になり、この入
力部分が動作状態となる。そこで、リレー接点ＤＡ−１
が閉状態にあると云う状態情報が受信されて対応するラ
ンチ部分５１１に加えられる。

一方、第１のセレクタに同期してセレクト動作をする第
２のセレクタからの格納可信号が加えられるので、論理
０がランチ部分５１１を介してデータレジスタ内の対応
する情報格納領域に格納される（第３図ＤＡ−１参照）
。

次に、時間を経過すると第１のセレクタは次のディジタ
ル入力部分をセレクトするので、ディジタル入力部分４
１のスイッチ５−４１はオフになって非動作状態となる
。

また、次にセレクトされたディジタル入力部分はセレク
トされている間だけ動作状態となり、上記と同様にリレ
ー接点ＤＡ−２の状態情報を受信し、この情報を対応す
るラッチ部分を介してデータレジスタに格納される（第
３図ＤＡ−２参照）。

これを繰り返えしてデータレジスタ５２に８つの状態情
報が格納されると、シーケンス制御部内の制御部分は終
了をレディ割り込み部分３３に送出すると共に、シーケ
ンス制御部の動作を停止する。

また、終了が入力したレディ割り込み部分３３はＣＰＵ
　３１に対して割り込みを通知するので、ＣＰＵは割り
込み通知を受けてデータレジスタ５２の内容を読み出す
。

即ち、シーケンス制御部はＣＰＵからレディが入力する
と複数のディジタル人力部分を順次セレクトし、セレク
トされたディジタル入力部分にしか電源供給をせず、し
かもセレクトが一巡すれば電源供給を断にするので、入
力情報数が増加しても消費電力を少ない状態に維持でき
る。

〔発明の効果〕

以上詳細に説明した様に本発明によれば、入力情報数が
増加しても常に最大１ビット分の消費電流となって消費
電力を少ない状態に維持できると云う効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、 第４図は子局の要部ブロック図の一例、第５図は従来例
のブロック図、 第６図は第５図の動作説明図、 図において、 ４はディジタル入力手段、 ５はメモリ手段、 ６はシーケンス制御手段を示す。 本発明の原理フ゛ロッグ図 第　１　図 子屈の９部ブロッグ図の一４ＦＪ 第４図

Claims (1)

1. 【特許請求の範囲】 電源オン信号が印加された時に動作状態になって入力し
   た状態情報を受信し、対応する出力を送出するディジタ
   ル入力部分を複数個有するディジタル入力手段（４）と 該複数個のディジタル入力部分に対応する情報格納領域
   を有し、格納可信号が加えられた情報格納領域に対応す
   るディジタル入力部分の出力が格納されるメモリ手段（
   ５）と 外部よりの動作開始指令が印加された時、該ディジタル
   入力部分と対応する情報格納領域を順次セレクトし、 セレクトしたディジタル入力部分と対応する情報格納領
   域に対して、セレクトしている間だけ該電源オン信号と
   格納可信号とを同時に送出し、セレクトが一巡した時に
   該電源オン信号と格納可信号の送出を断にするシーケン
   ス制御手段（６）とを有することを特徴とするディジタ
   ル入力回路。