JP2014157508A - 演算装置、アレイ型演算装置およびその制御方法、情報処理システム - Google Patents
演算装置、アレイ型演算装置およびその制御方法、情報処理システム Download PDFInfo
- Publication number
- JP2014157508A JP2014157508A JP2013028344A JP2013028344A JP2014157508A JP 2014157508 A JP2014157508 A JP 2014157508A JP 2013028344 A JP2013028344 A JP 2013028344A JP 2013028344 A JP2013028344 A JP 2013028344A JP 2014157508 A JP2014157508 A JP 2014157508A
- Authority
- JP
- Japan
- Prior art keywords
- configuration information
- unit
- array type
- processing
- supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
- G06F9/4411—Configuring for operating with peripheral devices; Loading of device drivers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
- G06F15/17381—Two dimensional, e.g. mesh, torus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
- G06F9/442—Shutdown
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
- G06F9/5094—Allocation of resources, e.g. of the central processing unit [CPU] where the allocation takes into account power or heat criteria
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computer Security & Cryptography (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Power Sources (AREA)
- Microcomputers (AREA)
Abstract
【解決手段】電源供給を制御可能な第1の領域と電源が常時供給される第2の領域とを含むアレイ型演算装置において、第1の領域に配置され、それぞれが複数の演算要素と該複数の演算要素の接続を制御するルータとを含む複数の演算手段と、第2の領域に配置され、複数の演算手段の中の1以上の演算手段に構成情報を供給する構成情報供給手段と、第2の領域に配置され、複数の演算手段に対する電源供給を制御する電源供給制御手段と、を有し、構成情報供給手段は、外部から構成情報を受信し該構成情報を保持可能に構成された保持手段と、保持手段により保持された構成情報の中から1つの構成情報を選択する選択手段と、選択手段により選択された構成情報を該構成情報が利用される1以上の演算手段に供給する供給手段と、を有する。
【選択図】図1
Description
本発明に係るアレイ型演算装置の第1実施形態として、利用する演算要素を動的に変更するアレイ型演算装置を例に挙げて以下に説明する。特に、アレイ型演算装置において電源遮断領域(Power Shut Off(PSO)領域)を配置する場合においても、構成情報の書き換え(第1設定データから第2設定データへの書き換え)を好適に実行可能とする構成について説明する。
図1は、第1実施形態に係るアレイ型演算装置の内部構成を示すブロック図である。アレイ型演算装置は電源の遮断が可能に構成されたPSO領域(第1の領域)101と、電源が常時供給される領域(第2の領域)で構成される。PSO領域101は、電源供給のON/OFFが切替制御の対象となる領域である。PSO領域101は内部に後述するルータ109、PE110、ネットワーク信号線106が配置される。ここでは、PSO領域101へ配置されない要素は、常時電源が供給される領域に配置されるものとする。
図2は、第1実施形態に係るアレイ型演算装置の供給部104の詳細を示す図である。また、図3は、供給部104の詳細の他の例を示す図である。なお、図2及び図3においては、図1と共通の要素には同一番号を付し、説明を省略する。
図13は、アレイ型演算装置を含む情報処理システムの全体構成を示す図である。CPU1301は装置全体の制御を司る機能部である。ROM1302は、ブートプログラムなどを記憶する機能部であり、RAM1303はCPU1301のワークエリア、あるいは、オペレーティングシステム(OS)、アプリケーションを格納する機能部である。
図4は、供給部で使用される各種テーブルを例示的に示す図である。テーブル400a〜400dを用いた構成情報の保持制御と構成情報の切替制御の方法を説明する。なお、図4においては、テーブルに記載されている論理値は、全て正論理で記載している。そのため、以下の説明においてアサートは”1”に対応し、デアサートは”0”に対応する。
第1実施形態に係るアレイ型演算装置において、ある一連の処理を実行すべく複数の構成情報を順次切り替える例について以下に説明する。ここでは、ある一連の処理として互いに異なる5個の構成情報(図6)を用いた処理を例に挙げて説明する。
・アレイ型演算装置の構成を、構成情報1→構成情報2→構成情報3→構成情報4→構成情報5の順番で書き換え遷移させる。
・ドメインA、ドメインB、ドメインC、ドメインDは、それぞれ、電源遮断された状態から電源復帰を行い電源安定状態に移行するのに要する時間は6000クロックサイクルである。電源復帰のための処理は、次に使用する構成情報が確定した時点で実行開始するものとする。また、電源復帰のための処理の対象となる領域は、現在実行中の構成情報と次に使用する構成情報との差分から導出するものとする。つまり、電源復帰のための処理は、現在実行中の構成情報で未使用であり、かつ、次に使用する構成情報で使用される領域に対して実行される。
・構成情報1を用いたデータ処理時間は10000クロックサイクルである。同様に、構成情報2を用いたデータ処理時間は18000クロックサイクル、構成情報3を用いたデータ処理時間は10000クロックサイクル、構成情報4を用いたデータ処理時間は26000クロックサイクル、構成情報5を用いたデータ処理時間は12000クロックサイクル、である。
第2実施形態では、PSO領域毎に供給部を配置する例について説明する。なお、以下の説明においては、第1実施形態における要素と共通の要素には同一番号を付し詳細な説明を省略する。
図8は、第2実施形態に係るアレイ型演算装置におけるPSO領域と供給部の関係を示すブロック図である。図8においては、4つのPSO領域805、806、807、808が配置されている。以下、PSO領域805をドメインA、PSO領域806をドメインB、PSO領域807をドメインC、PSO領域808をドメインDと呼ぶ。
図9は、供給部の内部構成を示す図である。バス制御部901は、構成情報転送バス810および811のバス制御と、後述する構成情報保持部902への構成情報の書き込み指示を行う機能部である。
図10は、供給部における構成情報の保持制御を説明するフローチャートである。
第3実施形態では、ルータ及びPEが配置されたPSO領域への電源がONからOFFへ遷移した際、当該ルータ及びPEが自身に供給されている構成情報をリテンションレジスタに退避する構成について説明する。
図11は、第3実施形態に係るアレイ型演算装置の内部構成を示すブロック図である。ルータ109及びPE110は、それぞれ、供給部104から出力された構成情報を保持するレジスタ1101と共に当該レジスタ1101に対応するリテンションレジスタ1102を含んでいる。なお、図11は、動作の説明に必要な個数のルータ109、PE110が示されているのみであり、図11に記載される個数に限定されるものではない。
図12は、ルータ、PEにおける構成情報の退避動作を説明するフローチャートである。なお、図12に示す動作は、システム初期化後に供給部104へ最初の構成情報の書き込みが行われた時と、切替指示信号105がアサートされた時に実行されるものとする。
Claims (15)
- 電源供給を制御可能な第1の領域と電源が常時供給される第2の領域とを含むアレイ型演算装置であって、
前記第1の領域に配置され、それぞれが複数の演算要素と該複数の演算要素の接続を制御するルータとを含む複数の演算手段と、
前記第2の領域に配置され、前記複数の演算手段の中の1以上の演算手段に構成情報を供給する構成情報供給手段と、
前記第2の領域に配置され、前記複数の演算手段に対する電源供給を制御する電源供給制御手段と、
を有し、
前記構成情報供給手段は、
外部から構成情報を受信し該構成情報を保持可能に構成された保持手段と、
前記保持手段により保持された構成情報の中から1つの構成情報を選択する選択手段と、
前記選択手段により選択された構成情報を該構成情報が利用される1以上の演算手段に供給する供給手段と、
を有し、
前記アレイ型演算装置における処理を第1の構成情報を用いた処理から第2の構成情報と用いた処理に切り替える場合、前記保持手段は、前記第1の構成情報を用いた処理が完了する前に前記第2の構成情報を外部から受信して保持し、前記電源供給制御手段は、前記第1の構成情報を用いた処理が完了する前に前記第2の構成情報で使用される1以上の演算手段に電源が安定して供給されるように電源供給を制御し、前記選択手段は、前記第1の構成情報を用いた処理の完了に応じて前記第2の構成情報を選択する、
ことを特徴とするアレイ型演算装置。 - 前記電源供給制御手段は、前記第1の構成情報を用いた処理の完了に応じて、前記第1の構成情報を用いた処理で使用されかつ前記第2の構成情報を用いた処理で使用されない1以上の演算手段に対する電源供給を制御する
ことを特徴とする請求項1に記載のアレイ型演算装置。 - 前記構成情報供給手段は、複数の演算手段に対して1つ設けられる
ことを特徴とする請求項2に記載のアレイ型演算装置。 - 前記構成情報供給手段は、1つの演算手段に対して1つ設けられる
ことを特徴とする請求項2に記載のアレイ型演算装置。 - 前記電源供給制御手段による電源供給の制御は、電源電圧の制御と電源の供給・遮断制御とを含む
ことを特徴とする請求項1乃至4の何れか一項に記載のアレイ型演算装置。 - 前記保持手段は、シフトレジスタにより構成される
ことを特徴とする請求項1乃至5の何れか一項に記載のアレイ型演算装置。 - 前記演算手段は、該演算手段に対して電源供給が遮断されている間、構成情報を退避して保持する退避手段を有している
ことを特徴とする請求項1乃至6の何れか一項に記載のアレイ型演算装置。 - 前記退避手段は、リテンションレジスタにより構成される
ことを特徴とする請求項7に記載のアレイ型演算装置。 - 設定データに応じた処理をそれぞれ割り当て可能な複数の演算要素と、
前記設定データに応じた接続環境を当該複数の演算手段に提供する接続要素と、
前記複数の演算要素において第1設定データに応じた処理が完了したことを検出し、検出に応じて第2設定データを前記演算要素および接続要素に供給する供給手段と、
前記複数の演算要素と前記接続要素とを含む演算部と、前記供給手段を含む制御部と、に供給する電源の電圧を制御する制御手段と、
を有することを特徴とする演算装置。 - 前記制御手段は、演算部へ供給する電源の電圧の遮断制御と供給制御が可能である
ことを特徴とする請求項9に記載の演算装置。 - 前記供給手段を、前記制御手段により制御される領域毎に備える
ことを特徴とする請求項9に記載の演算装置。 - 前記複数の演算要素と前記接続要素とを含む演算部は、前記制御手段からの電源の供給が無い場合に前記第1設定データを退避する退避手段を有する
ことを特徴とする請求項9に記載の演算装置。 - 前記供給手段は、前記設定データを複数保持し、第1設定データに応じた処理が完了したことを検出し、検出に応じて前記制御手段による第2設定データを供給する時間を変更する
ことを特徴とする請求項12に記載の演算装置。 - 請求項1乃至8の何れか一項に記載のアレイ型演算装置と、
構成情報を前記保持手段に送信する送信手段と、
前記複数の演算手段による処理の実行状態を検出する検出手段と、
前記検出手段による前記第1の構成情報を用いた処理が終了に応じて、前記第2の構成情報の選択を指示する信号を前記選択手段に送信する選択制御手段と、
を有することを特徴とする情報処理システム。 - 電源供給を制御可能な第1の領域と電源が常時供給される第2の領域とを含むアレイ型演算装置の制御方法であって、前記アレイ型演算装置は、前記第1の領域に配置され、それぞれが複数の演算要素と該複数の演算要素の接続を制御するルータとを含む複数の演算手段と、前記第2の領域に配置され、前記複数の演算手段の中の1以上の演算手段に構成情報を供給する構成情報供給手段と、前記第2の領域に配置され、前記複数の演算手段に対する電源供給を制御する電源供給制御手段と、を有し、
前記構成情報供給手段は、外部から構成情報を受信し該構成情報を保持可能に構成された保持手段と、前記保持手段により保持された構成情報の中から1つの構成情報を選択する選択手段と、前記選択手段により選択された構成情報を該構成情報が利用される1以上の演算手段に供給する供給手段と、を有し、
前記制御方法は、前記アレイ型演算装置における処理を第1の構成情報を用いた処理から第2の構成情報と用いた処理に切り替える場合、
前記保持手段が、前記第1の構成情報を用いた処理が完了する前に前記第2の構成情報を外部から受信して保持するステップと、
前記電源供給制御手段が、前記第1の構成情報を用いた処理が完了する前に前記第2の構成情報で使用される1以上の演算手段に電源が安定して供給されるように電源供給を制御するステップと、
前記選択手段が、前記第1の構成情報を用いた処理の完了に応じて前記第2の構成情報を選択するステップと、
を含むことを特徴とするアレイ型演算装置の制御方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013028344A JP6092649B2 (ja) | 2013-02-15 | 2013-02-15 | 演算装置、アレイ型演算装置およびその制御方法、情報処理システム |
US14/178,479 US9916166B2 (en) | 2013-02-15 | 2014-02-12 | Power supply control for a processing device, array-type processing device,and information processing system, and control method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013028344A JP6092649B2 (ja) | 2013-02-15 | 2013-02-15 | 演算装置、アレイ型演算装置およびその制御方法、情報処理システム |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2014157508A true JP2014157508A (ja) | 2014-08-28 |
JP2014157508A5 JP2014157508A5 (ja) | 2016-02-25 |
JP6092649B2 JP6092649B2 (ja) | 2017-03-08 |
Family
ID=51352168
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013028344A Active JP6092649B2 (ja) | 2013-02-15 | 2013-02-15 | 演算装置、アレイ型演算装置およびその制御方法、情報処理システム |
Country Status (2)
Country | Link |
---|---|
US (1) | US9916166B2 (ja) |
JP (1) | JP6092649B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022510852A (ja) * | 2018-11-21 | 2022-01-28 | サンバノヴァ システムズ, インク. | 再構成可能データ・プロセッサの構成ロード |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11055657B2 (en) * | 2017-03-02 | 2021-07-06 | Micron Technology, Inc. | Methods and apparatuses for determining real-time location information of RFID devices |
US10075392B1 (en) | 2017-03-02 | 2018-09-11 | Micron Technology, Inc. | Methods and apparatuses for processing multiple communications signals with a single integrated circuit chip |
CN107807901A (zh) * | 2017-09-14 | 2018-03-16 | 武汉科技大学 | 一种可扩展的可重构多核处理器连接方法 |
US11188497B2 (en) | 2018-11-21 | 2021-11-30 | SambaNova Systems, Inc. | Configuration unload of a reconfigurable data processor |
US10698853B1 (en) | 2019-01-03 | 2020-06-30 | SambaNova Systems, Inc. | Virtualization of a reconfigurable data processor |
US10768899B2 (en) | 2019-01-29 | 2020-09-08 | SambaNova Systems, Inc. | Matrix normal/transpose read and a reconfigurable data processor including same |
JP7325210B2 (ja) * | 2019-04-08 | 2023-08-14 | キヤノン株式会社 | 情報処理装置及びその制御方法 |
US11386038B2 (en) | 2019-05-09 | 2022-07-12 | SambaNova Systems, Inc. | Control flow barrier and reconfigurable data processor |
US11055141B2 (en) | 2019-07-08 | 2021-07-06 | SambaNova Systems, Inc. | Quiesce reconfigurable data processor |
US11809908B2 (en) | 2020-07-07 | 2023-11-07 | SambaNova Systems, Inc. | Runtime virtualization of reconfigurable data flow resources |
US11782729B2 (en) | 2020-08-18 | 2023-10-10 | SambaNova Systems, Inc. | Runtime patching of configuration files |
US11556494B1 (en) | 2021-07-16 | 2023-01-17 | SambaNova Systems, Inc. | Defect repair for a reconfigurable data processor for homogeneous subarrays |
US11327771B1 (en) | 2021-07-16 | 2022-05-10 | SambaNova Systems, Inc. | Defect repair circuits for a reconfigurable data processor |
US11409540B1 (en) | 2021-07-16 | 2022-08-09 | SambaNova Systems, Inc. | Routing circuits for defect repair for a reconfigurable data processor |
US11487694B1 (en) | 2021-12-17 | 2022-11-01 | SambaNova Systems, Inc. | Hot-plug events in a pool of reconfigurable data flow resources |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006163815A (ja) * | 2004-12-07 | 2006-06-22 | Matsushita Electric Ind Co Ltd | 再構成可能な信号処理プロセッサ |
JP2008097463A (ja) * | 2006-10-13 | 2008-04-24 | Canon Inc | データ処理装置 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7539878B2 (en) * | 2001-09-19 | 2009-05-26 | Freescale Semiconductor, Inc. | CPU powerdown method and apparatus therefor |
JP2005011166A (ja) * | 2003-06-20 | 2005-01-13 | Renesas Technology Corp | 情報処理装置 |
US7183825B2 (en) * | 2004-04-06 | 2007-02-27 | Freescale Semiconductor, Inc. | State retention within a data processing system |
US7257723B2 (en) * | 2005-01-07 | 2007-08-14 | Atheros Communications, Inc. | Reducing power consumption in embedded systems by controlling voltage based on system state and partition designation |
US7659746B2 (en) * | 2005-02-14 | 2010-02-09 | Qualcomm, Incorporated | Distributed supply current switch circuits for enabling individual power domains |
KR101053903B1 (ko) * | 2007-10-19 | 2011-08-04 | 삼성전자주식회사 | 네트워크온칩에서 전압 및 주파수 제어 장치 및 방법 |
US7830039B2 (en) * | 2007-12-28 | 2010-11-09 | Sandisk Corporation | Systems and circuits with multirange and localized detection of valid power |
US8140830B2 (en) * | 2008-05-22 | 2012-03-20 | International Business Machines Corporation | Structural power reduction in multithreaded processor |
JP5431003B2 (ja) | 2009-04-03 | 2014-03-05 | スパンション エルエルシー | リコンフィギュラブル回路及びリコンフィギュラブル回路システム |
US8468373B2 (en) * | 2011-01-14 | 2013-06-18 | Apple Inc. | Modifying performance parameters in multiple circuits according to a performance state table upon receiving a request to change a performance state |
US9229524B2 (en) * | 2012-06-27 | 2016-01-05 | Intel Corporation | Performing local power gating in a processor |
US9405357B2 (en) * | 2013-04-01 | 2016-08-02 | Advanced Micro Devices, Inc. | Distribution of power gating controls for hierarchical power domains |
-
2013
- 2013-02-15 JP JP2013028344A patent/JP6092649B2/ja active Active
-
2014
- 2014-02-12 US US14/178,479 patent/US9916166B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006163815A (ja) * | 2004-12-07 | 2006-06-22 | Matsushita Electric Ind Co Ltd | 再構成可能な信号処理プロセッサ |
JP2008097463A (ja) * | 2006-10-13 | 2008-04-24 | Canon Inc | データ処理装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022510852A (ja) * | 2018-11-21 | 2022-01-28 | サンバノヴァ システムズ, インク. | 再構成可能データ・プロセッサの構成ロード |
Also Published As
Publication number | Publication date |
---|---|
JP6092649B2 (ja) | 2017-03-08 |
US20140237227A1 (en) | 2014-08-21 |
US9916166B2 (en) | 2018-03-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6092649B2 (ja) | 演算装置、アレイ型演算装置およびその制御方法、情報処理システム | |
KR100806284B1 (ko) | 동적 전압 스케일링을 적용한 고효율 프로세서 | |
JP2009200739A (ja) | 半導体集積回路 | |
US8341436B2 (en) | Method and system for power-state transition controllers | |
KR20110121357A (ko) | 디버깅 기능을 지원하는 타겟 장치 및 그것을 포함하는 테스트 시스템 | |
US7743237B2 (en) | Register file bit and method for fast context switch | |
WO2004068279A2 (en) | Method and apparatus for controlling a data processing system during debug | |
JP5102789B2 (ja) | 半導体装置及びデータプロセッサ | |
US20080024163A1 (en) | Programmable logic device | |
US10659396B2 (en) | Joining data within a reconfigurable fabric | |
JP4421390B2 (ja) | 半導体集積回路 | |
KR100591524B1 (ko) | 버스 구조하에서 다이나믹 클록 게이팅이 가능한 슬레이브장치 및 그 동작방법 | |
JP2001202155A (ja) | 低消費電力処理装置 | |
JP2008059300A (ja) | マイクロコンピュータ | |
JP2017138785A (ja) | メモリを制御する制御装置及びその制御方法 | |
JP2012168724A (ja) | 半導体装置 | |
US20140040910A1 (en) | Information processing apparatus and control method thereof | |
US8667319B2 (en) | System and method for clock control for power-state transitions | |
JP2005523510A (ja) | マイクロプロセッサおよびその電力を管理する方法 | |
JP2008197943A (ja) | コンピュータシステム | |
JP2004070869A (ja) | 演算システム | |
JP6141073B2 (ja) | 情報処理装置及び情報処理装置の制御方法 | |
JP2023149269A (ja) | 半導体集積回路 | |
JPH09146662A (ja) | サスペンド・レジューム方法およびコンピュータシステム | |
JP2015088058A (ja) | 情報処理装置およびその制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160107 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160107 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160727 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160829 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160926 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170113 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170209 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 6092649 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |