JP2008197943A

JP2008197943A - コンピュータシステム

Info

Publication number: JP2008197943A
Application number: JP2007032902A
Authority: JP
Inventors: Takayuki Kurosawa; 隆之黒澤
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2007-02-14
Filing date: 2007-02-14
Publication date: 2008-08-28

Abstract

【課題】省電力化を実現できるとともに、同期完了後、速やかに次の命令実行を可能としたコンピュータシステムを、比較的簡単な構成で実現する。
【解決手段】プロセッサエレメント３０１には、ｎ個のクロックゲート回路４０１が１対１で接続され、各クロックゲート回路４０１は、クロック制御レジスタ１０１によって、それぞれ独立してゲーティング動作が制御される。また、クロック制御レジスタ１０１と同じｎビットのレジスタで構成され、各ビットが各プロセッサエレメント３０１に１対１で対応付けられたクロックグループレジスタ１０２が設けられている。クロック制御レジスタ１０１の設定値およびクロックグループレジスタ１０２の設定値は、マスタークロックに同期して条件リセット回路２０１に定期的に読み出され、両者が一致した場合には、リセット信号がクロック制御レジスタ１０１に与えられる構成となっている。
【選択図】図１

Description

本発明はコンピュータシステムに関し、特に、バリア同期システムを有するコンピュータシステムに関する。

近年、コンピュータシステムに関しては、省電力化への要求が厳しくなるとともに、動作周波数の向上については限界が近づいており、１つのプロセッサエレメントを有するプロセッサチップをシステム内に複数備えたマルチプロセッサシステムだけでなく、１チップ内に複数のプロセッサエレメントを統合的に有し、それらを並列動作させるマルチコアシステムが注目されつつある。

しかし、現状ではマルチプロセッサシステムやマルチコアシステムに対応した並列化技術として、ソフトウエアによる並列化技術については十分には確立されておらず、効率的なソフトウエア開発には大きな開発コストがかかるという問題がある。

すなわち、一般的なプログラミング言語を利用して並列化を実現する場合、命令間の依存関係に注意する必要がある。例えば、第１の演算命令の結果を利用しないと、第２の演算命令を実行できないような場合、第１の演算命令と第２の演算命令とは依存関係にありると言える。並列化において、このような依存関係を有する命令を別個独立した命令として並列的に扱うと動作に問題が生じることになる。

これを解決するための手法としては、幾つかの方法があるが、バリア同期はそのようなプロセッサ間同期技術の一つであり、実装やソフトウエアの方式が比較的簡単なため、マルチプロセッサシステムなどで利用されることが多い。

上述したように、バリア同期ではプロセッサ間同期を取るため、バリア同期に参加する全てのプロセッサエレメントの処理が終了するまで、同期ポイントにて待ち合わせを行い、バリア同期に参加する全てのプロセッサエレメントが同期した状態で実行を再開するという方法を採る。

これによって依存関係にある後続の命令が、確実に同期ポイントの後で実行されることとなり、依存関係にある命令が２つのプログラムブロックに分かれて存在する場合、コンパイル時にバリア同期命令を入れるだけで依存関係の解決ができるため、ソフトウエアコストを低くすることができる。

ここで、バリア同期の実現例としては、例えば、非特許文献１では、図２に示されるように、各プロセッサエレメントの処理の終了を監視するためのハードウエアを有し、当該ハードウエアによって同期の完了を確認する構成を開示している。

また、非特許文献２では、バリア同期のための専用のハードウエアを設けるのではなく、図３−４で示されるようなフローに従ったソフトウエアによりバリア同期を実行する方法が開示されている。

茶屋道宏貴、他１名、情報処理学会論文誌，Vol.43,No5,pp.1390-1398(2002)．中村友洋、他４名、情報処理学会研究報告，IPSJ SIG Technical Report,Vol.2003 No.119 2003-ARC-155．

上述した非特許文献１で開示されるバリア同期の方法では、各プロセッサエレメントの処理の終了を監視するためのハードウエアが必要であり、また、当該ハードウエアによって同期の完了を確認した後は、割り込み処理が必要となり、割り込み処理を行うため、ＣＰＵ（Central Processing Unit）のステートが一度切り替わってしまうので、無駄なサイクルを必要として、処理速度が低下するなどの課題があった。

また、非特許文献２で開示されるバリア同期の方法では、各ＣＰＵが同期フラグと呼ばれる変数を持ち、同期フラグに各ＣＰＵが処理を完了したバリアポイント番号を保持し、この値が並列処理に参加しているＣＰＵ間で一定の条件に達するのを待つことでバリア同期を実現しているが、各ＣＰＵが他のＣＰＵの同期フラグを監視することになり、無駄な電力を消費することになるという課題があった。

本発明は、省電力化を実現できるとともに、同期完了後、速やかに次の命令実行を可能としたコンピュータシステムを、比較的簡単な構成で実現することを目的とする。

本発明に係る１の実施の形態においては、以下のコンピュータシステムが開示されている。すなわち、各プロセッサエレメントには、クロックゲート回路が１対１で接続され、各クロックゲート回路は、クロック制御レジスタによって、それぞれ独立してゲーティング動作が制御される構成となっている。

上記実施の形態によれば、バリア同期に参加するプロセッサエレメントは、同期ポイントに到達すると、クロック制御レジスタの対応するビットを書き換える。クロック制御レジスタは、書き換えられたビットに対応するプロセッサエレメントに接続されたクロックゲート回路に、クロック供給を停止させる制御信号を与え、対応するプロセッサエレメントへのクロック供給を停止する。このため、バリア同期に参加し、同期処理の終了を待っているプロセッサエレメントにはクロックが供給されず、消費電力を削減することができる。

＜実施の形態＞
＜装置構成＞
図１は、本発明に係る実施の形態のコンピュータシステム１００の構成を示すブロック図である。

図１に示すように、コンピュータシステム１００においては、ｎ個のプロセッサエレメント３０１を有するマルチコアシステムを採用しており、ｎ個のプロセッサエレメント３０１には、便宜的に、ＰＥ１〜ＰＰＥｎ−１、Ｅｎの番号を振り当てている。

そして、各プロセッサエレメント３０１には、ｎ個のクロックゲート回路４０１が１対１で接続され、各クロックゲート回路４０１は、クロック制御レジスタ１０１（第１のレジスタ）によって、それぞれ独立してゲーティング動作が制御される構成となっている。ｎ個のクロックゲート回路４０１には、便宜的に、Ｇ１〜Ｇｎ−１、Ｇｎの番号を振り当てている。

なお、クロックゲート回路４０１は、例えばＡＮＤ回路で構成され、クロック制御レジスタ１０１からの制御信号Ｓ１〜Ｓｎ−１、Ｓｎが、それぞれＧ１〜Ｇｎのクロックゲート回路４０１に与えられ、クロックジェネレータ１０３からのマスタークロックを、対応するプロセッサエレメント３０１に供給したり、供給を停止するゲーティング動作を行う。

クロック制御レジスタ１０１は、ｎビットのレジスタで構成され、各ビットは各プロセッサエレメント３０１に１対１で対応付けられている。

クロック制御レジスタ１０１は、ビットごとに対応するプロセッサエレメント３０１からアクセス可能であり、ＰＥ１〜ＰＥｎの各プロセッサエレメント３０１は、書き換え信号Ｃ１〜Ｃｎ−１、Ｃｎをそれぞれクロック制御レジスタ１０１に与えることで、クロック制御レジスタ１０１の対応するビットを書き換えて第１の設定値を与えることができる。

なお、クロック制御レジスタ１０１は、「１」に設定されたビットに対応するプロセッサエレメント３０１には、クロックジェネレータ１０３からのマスタークロックが供給されるようにクロックゲート回路４０１に対して制御信号を与え、「０」に設定されたビットに対応するプロセッサエレメント３０１には、マスタークロックの供給を停止するようにクロックゲート回路４０１に対して制御信号を与える。

また、クロック制御レジスタ１０１と同じｎビットのレジスタで構成され、各ビットが各プロセッサエレメント３０１に１対１で対応付けられたクロックグループレジスタ１０２（第２のレジスタ）が設けられている。

クロックグループレジスタ１０２は、バリア同期処理に先立って、例えばＰＥ１のプロセッサエレメント３０１から、バリア同期に参加するプロセッサエレメントに対応するビットが有意値となった設定値を受ける。これを第２の設定値と呼称する。

例えば、バリア同期に参加するプロセッサエレメント３０１については、対応するビットが「０」に設定され、バリア同期に参加しないプロセッサエレメント３０１については、対応するビットが「１」に設定されるような設定値である。

なお、上記では、ＰＥ１のプロセッサエレメント３０１をマスターＣＰＵとする例を示し、ＰＥ１のプロセッサエレメント３０１からバリア同期に参加するプロセッサエレメントの情報をクロックグループレジスタ１０２に与えるものとして説明したが、マスターＣＰＵは、ｎ個のプロセッサエレメント３０１の何れを用いても良い。

なお、各プロセッサエレメント３０１には、コンピュータシステム１００を制御するプログラムを受けた自動化コンパイラ（図示せず）が、当該プログラムをコンパイルして、バリア同期に参加すべきプロセッサエレメント３０１の指定や、バリア同期に参加するプロセッサエレメント３０１のそれぞれの同期ポイントが命令として与えられる。このとき、マスターＣＰＵには、バリア同期に参加するプロセッサエレメント３０１の情報が与えられることになる。

また、クロック制御レジスタ１０１の設定値（第１の設定値）およびクロックグループレジスタ１０２の設定値（第２の設定値）は、マスタークロックに同期して条件リセット回路２０１に定期的に読み出され、条件リセット回路２０１内の比較回路によって比較される構成となっている。そして、両者が一致した場合には、当該比較回路がパルス信号を出力して、リセット信号としてクロック制御レジスタ１０１に与える構成となっている。リセット信号を受けた、クロック制御レジスタ１０１は、設定値を全て同一値（ここでは全て「１」（all１））にすることでリセットする。

なお、条件リセット回路２０１内の比較回路は、例えば、クロック制御レジスタ１０１の設定値およびクロックグループレジスタ１０２の設定値を、上位ビットあるいは下位ビットから順に読み込んで、１つでも一致しないビットの組がある場合にはパルス信号を出力しないという構成が考えられるが、これは一例に過ぎず、当業者であれば、同様の機能を有した構成は容易に想到可能である。

＜動作＞
次に、コンピュータシステム１００におけるバリア同期処理について、図２および図３に示すタイミングチャートを用いて説明する。

＜全てのプロセッサエレメントがバリア同期に参加＞
図２は、ｎ個のプロセッサエレメント３０１が全てバリア同期に参加する場合のバリア同期処理を説明するタイミングチャートである。

図２の（ａ）部には、クロックジェネレータ１０３から出力されるマスタークロックを示し、（ｂ）部、（ｃ）部および（ｄ）部には、それぞれＰＥ１、ＰＥ２およびＰＥｎのプロセッサエレメント３０１に与えられるクロックを示す。

また、図２の（ｅ）部には、クロック制御レジスタ１０１の設定値を、図２の（ｆ）部には、クロックグループレジスタ１０２の設定値を、図２の（ｇ）部には、条件リセット回路２０１が出力するリセットパルスの出力タイミングを示している。

まず、マスターとなるプロセッサエレメント３０１（ここではＰＥ１）がクロックグループレジスタ１０２を所定の値に設定（この場合は全ビットを全て「０」（all０）に設定）することで、バリア同期処理を開始する。

ここで、クロック制御レジスタ１０１は、当初は全ビットが全て「１」に設定されており、クロック制御レジスタ１０１の出力する制御信号Ｓ１〜Ｓｎは、それぞれの対応するクロックゲート回路４０１Ｇ１〜Ｇｎを開放する信号として与えられ、マスタークロックが、各プロセッサエレメント３０１に供給された状態となっている。

図２においては、まず、ＰＥ１のプロセッサエレメント３０１が同期ポイントに到達し、以後、ＰＥ２、ＰＥ３の順で同期ポイントに到達する例を示している。

ＰＥ１のプロセッサエレメント３０１は、同期ポイントＴ１に到達すると、クロック制御レジスタ１０１の対応するビットに書き換え信号Ｃ１を与えて、当該ビットに「０」を書き込む。クロック制御レジスタ１０１は、「０」を書き込まれたビットに対応するプロセッサエレメント３０１、この場合はＰＥ１のプロセッサエレメント３０１に接続されたＧ１のクロックゲート回路４０１に、クロック供給を停止させる制御信号Ｓ１を与え、ＰＥ１のプロセッサエレメント３０１へのクロック供給を停止する。

なお、この書き込みは、通常のレジスタに対する書き込みと同様に、パイプライン処理、例えば、命令フェッチ、命令デコード、命令実行、実行結果のレジスタ書き込みの順に実行されるため、書き込みの次のクロックのサイクルで、クロック制御レジスタ１０１からの制御信号Ｓ１に基づいて、ＰＥ１のプロセッサエレメント３０１へのクロック供給が停止する。

次に、ＰＥ２のプロセッサエレメント３０１が同期ポイントＴ２に到達すると、クロック制御レジスタ１０１の対応するビットに書き換え信号Ｃ２を与えて、当該ビットに「０」を書き込み、クロック制御レジスタ１０１は、ＰＥ２のプロセッサエレメント３０１に接続されたＧ２のクロックゲート回路４０１に、クロック供給を停止させる制御信号Ｓ２を与え、ＰＥ２のプロセッサエレメント３０１へのクロック供給を停止する。

同様に、他のプロセッサエレメント３０１は、それぞれの同期ポイントに到達する順にクロック制御レジスタ１０１の対応するビットに書き換え信号を与え、クロック制御レジスタ１０１は、その都度、「０」を書き込まれたビットに対応するプロセッサエレメント３０１へのクロック供給を停止させる。

最後に、ＰＥｎのプロセッサエレメント３０１が同期ポイントＴｎに到達すると、クロック制御レジスタ１０１の対応するビットに書き換え信号Ｃｎを与えて、当該ビットに「０」を書き込み、クロック制御レジスタ１０１は、ＰＥｎのプロセッサエレメント３０１に接続されたＧｎのクロックゲート回路４０１に、クロック供給を停止させる制御信号Ｓｎを与え、ＰＥｎのプロセッサエレメント３０１へのクロック供給を停止する。

以上説明した、クロック制御レジスタ１０１の書き換え動作により、クロック制御レジスタ１０１は、全ビットが全て「０」（all０）に設定されることとなる。

なお、ＰＥｎのプロセッサエレメント３０１が同期ポイントＴｎに到達した段階で、全てのプロセッサエレメント３０１での一連の演算処理が終わったこととなり、各プロセッサエレメント３０１は、それぞれの同期ポイントでの待ち合わせを解消して、次の演算処理に移ることとなる。次の演算処理に移るための動作が、条件リセット回路２０１によるリセット動作である。

すなわち、クロック制御レジスタ１０１の設定値と、クロックグループレジスタ１０２の設定値とが等しくなると、条件リセット回路２０１は、ＰＥｎのプロセッサエレメント３０１へのクロック供給が停止したクロックのサイクルで、リセットパルスを生成してクロック制御レジスタ１０１に与える。

リセット信号を受けた、クロック制御レジスタ１０１は、設定値を全て「１」（all１）にすることでリセットされ、各プロセッサエレメント３０１へのクロック供給が再開されて、次の演算処理に移ることができる。

換言すれば、バリア同期に参加した全てのプロセッサエレメント３０１が同期ポイントに到達した１サイクル後に演算処理を再開できる。

＜一部のプロセッサエレメントがバリア同期に参加＞
図３は、ｎ個のプロセッサエレメント３０１のうち、一部だけがバリア同期に参加する場合のバリア同期処理を説明するタイミングチャートである。

図３の（ａ）部には、クロックジェネレータ１０３から出力されるマスタークロックを示し、（ｂ）部、（ｃ）部および（ｄ）部には、それぞれＰＥ１、ＰＥ３、およびＰＥ５のプロセッサエレメント３０１に与えられるクロックを示す。

まず、マスターとなるプロセッサエレメント３０１（ここではＰＥ１）がクロックグループレジスタ１０２を所定の値に設定する。この場合はバリア同期に参加するプロセッサエレメント３０１に対応するビットのみが「０」となり、他のビットは「１」となったｎビットの値に設定することで、バリア同期処理を開始する。

図３においては、まず、ＰＥ１のプロセッサエレメント３０１が同期ポイントに到達し、以後、ＰＥ２、ＰＥ５の順で同期ポイントに到達する例を示している。

ＰＥ１のプロセッサエレメント３０１は、同期ポイントＴ１に到達すると、クロック制御レジスタ１０１の対応するビットに書き換え信号Ｃ１を与えて、当該ビットに「０」を書き込み、クロック制御レジスタ１０１は、ＰＥ１のプロセッサエレメント３０１へのクロック供給を停止する。

次に、ＰＥ３のプロセッサエレメント３０１が同期ポイントＴ３に到達すると、クロック制御レジスタ１０１の対応するビットに書き換え信号Ｃ３を与えて、当該ビットに「０」を書き込み、クロック制御レジスタ１０１は、ＰＥ３のプロセッサエレメント３０１へのクロック供給を停止する。

なお、ＰＥ２のプロセッサエレメント３０１はバリア同期に参加していないため、クロックは間断なく与えられ続けているが、図示は省略している。これは、他のバリア同期に参加しないプロセッサエレメント３０１についても同じである。

最後に、ＰＥ５のプロセッサエレメント３０１が同期ポイントＴ５に到達すると、クロック制御レジスタ１０１の対応するビットに書き換え信号Ｃ５を与えて、当該ビットに「０」を書き込み、クロック制御レジスタ１０１は、ＰＥ５のプロセッサエレメント３０１へのクロック供給を停止する。

以上説明した、クロック制御レジスタ１０１の書き換え動作により、クロック制御レジスタ１０１は、バリア同期に参加するプロセッサエレメント３０１に対応するビットが「０」となり、他のビットが「１」となったｎビットの値に設定されることとなる。

なお、ＰＥ５のプロセッサエレメント３０１が同期ポイントＴ５に到達した段階で、バリア同期に参加した全てのプロセッサエレメント３０１での一連の演算処理が終わったこととなり、バリア同期に参加した各プロセッサエレメント３０１は、それぞれの同期ポイントでの待ち合わせを解消して、次の演算処理に移ることとなる。

なお、条件リセット回路２０１によるリセット動作は、図２を用いて説明した動作と同じであり、当該リセット動作により、バリア同期に参加した全てのプロセッサエレメント３０１が同期ポイントに到達した１サイクル後に演算処理を再開できる。

＜バリア同期処理のバリエーション＞
なお、図２および図３を用いて説明した例では、プロセッサエレメント３０１が、番号の小さい方から、順次同期ポイントに到達する例を示したが、これに限定されるものではなく、プロセッサエレメント３０１が同期ポイントに到達するタイミングが、どのような順番であっても本発明の適用は可能である。

また、複数のプロセッサエレメント３０１が、同時に同期ポイントに到達する場合でも本発明の適用は可能である。

＜効果＞
以上説明した、本実施の形態に係るコンピュータシステム１００においては、バリア同期に参加するプロセッサエレメント３０１は、同期ポイントに到達すると、クロック制御レジスタ１０１の対応するビットを書き換える。クロック制御レジスタ１０１は、書き換えられたビットに対応するプロセッサエレメント３０１に接続されたクロックゲート回路４０１に、クロック供給を停止させる制御信号を与え、対応するプロセッサエレメント３０１へのクロック供給を停止する。このため、バリア同期に参加し、同期処理の終了を待っているプロセッサエレメント３０１にはクロックが供給されず、消費電力を削減することができる。

また、各プロセッサエレメントの処理の終了を、ポーリングして監視するものでもなく、監視のためのハードウエアや調停回路を設ける必要もないので、無駄な電力消費や、ハードウエアコストの増大を防止できる。

また、一連のバリア同期処理の終了後、再び処理を再開するに際しては、構造的に簡単な条件リセット回路２０１によるリセット動作を行うだけで済むので、割り込み処理を使用する場合に比べてＣＰＵのステートを切り替える必要がなく、切り替えに伴うパイプライン処理の無効化や再ロード等が不要となって、無駄な処理サイクルが発生しない。このため、処理速度の低下を防止して効率良く処理を再開することが可能となる。

また、クロックグループレジスタ１０２は、バリア同期処理に先立って、プロセッサエレメント３０１の１つから第２の設定値を受ける構成となっているので、既存のハードウエアの有効利用を図ることができる。

＜変形例＞
なお、以上説明した実施の形態においては、バリア同期処理への適用を前提として説明したが、コンピュータシステム１００を利用すれば、不要なプロセッサエレメント３０１については、クロック制御レジスタ１０１の書き換え動作により、クロックを供給しないスリープ状態としておき、必要な時にリセット動作により、起動させるという処理も可能となる。

本発明に係る実施の形態のコンピュータシステムの構成を説明するブロック図である。本発明に係る実施の形態のコンピュータシステムの動作を説明するタイミングチャートである。本発明に係る実施の形態のコンピュータシステムの動作を説明するタイミングチャートである。

符号の説明

３０１プロセッサエレメント、４０１ゲート回路。

Claims

複数のプロセッサエレメントと、
前記複数のプロセッサエレメントのそれぞれに１対１で対応して接続され、前記複数のプロセッサエレメントのそれぞれに対するクロックの供給および停止を制御する複数のゲート回路と、
前記複数のプロセッサエレメントと同数のビット数を有し、各ビットが前記複数のプロセッサエレメントおよび前記複数のゲート回路に、それぞれ１対１で対応付けられ、各ビットでの設定値に基づいて、前記複数のゲート回路のゲーティング動作を個々に制御する第１のレジスタと、を備え、
前記第１のレジスタは、
前記各ビットでの設定値が、前記複数のプロセッサエレメントのうち、対応するプロセッサエレメントから書き換え可能に構成され、前記各ビットでの設定値の書き換えは、前記対応するプロセッサエレメントでの処理が予め定めた段階に到達したタイミングで実行され、前記各ビットでの設定値は、前記対応するプロセッサエレメントへの前記クロックの供給を停止する値に書き換えられる、コンピュータシステム。
前記コンピュータシステムは、
前記第１のレジスタと同じビット数を有し、各ビットが前記複数のプロセッサエレメントに１対１で対応付けられた第２のレジスタと、
前記第１のレジスタの第１の設定値と、前記第２のレジスタの第２の設定値とを比較し、両者が一致した場合に、前記第１のレジスタをリセットするリセット信号を出力するリセット回路と、を備え、
前記第１の設定値は、書き換えられた後の前記各ビットでの設定値を含み、
前記第２の設定値は、前記複数のプロセッサエレメントでのバリア同期処理に基づいて予め設定され、
前記予め定めた段階に到達したタイミングは、前記複数のプロセッサエレメントのそれぞれにおいて、同期ポイントに到達したタイミングに相当する、請求項１記載のコンピュータシステム。
前記複数のプロセッサエレメントの中の何れか１つがマスタープロセッサとして機能し、
前記第２の設定値は、前記マスタープロセッサが、前記複数のプロセッサエレメントのうち、前記バリア同期処理に参加するプロセッサエレメントに対応する前記第２のレジスタのビットに有意値を設定することで得られる、請求項２記載のコンピュータシステム。