JP2006163815A - 再構成可能な信号処理プロセッサ - Google Patents
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Abstract
【解決手段】信号処理プロセッサは、回路再構成によってマッピングされたプロセッサ・エレメント501、回路再構成の結果マッピングされなかったプロセッサ・エレメント502a,502b、電源電圧供給エリア503、電源電圧遮断エリア504、システム制御用CPU505、コンフィギュレーション情報蓄積メモリ506、コンフィギュレーション制御信号デコード部507、コンフィギュレーション制御回路508、電源供給部のコンフィギュレーション制御回路509、データメモリ510、グローバル・バス(高電圧側)511およびグローバル・バス用のスイッチ(高電圧側)512を含み、実行させる信号処理内容に応じた各プロセッサ・エレメント501間の回路再構成と、プロセッサ・エレメント501へ供給する電圧を変更する機能を有する。
【選択図】 図5
Description
102, 202, 311, 401 プロセッサ・エレメント
103a 入力レジスタ
103b 出力レジスタ
104a, 204a 演算器(バレルシフタ)
104b, 204b 演算器(ALU)
105, 205 バス
201a, 201b レベルシフタ内蔵レジスタ
301, 303 低電圧を供給する電源配線
302 高電圧を供給する電源配線
304 電源IC制御信号
305, 410, 509, 609 電源供給部のコンフィギュレーション制御回路
306 電源配線コンフィグレーション制御信号
307 電源電圧可変ブロック
308 電源電圧を低電圧から更に降圧制御された電源ライン(vdd1)
309 電源電圧を低電圧から更に降圧制御された電源ライン(Vdd2)
310, 320 レベルシフタ(信号降圧部)
312, 411 レベルシフタ(信号昇圧部)
409, 507, 607 コンフィギュレーション制御信号デコード部
501, 601 回路再構成によってマッピングされたプロセッサ・エレメント
502a, 502b, 602a, 602b 回路再構成の結果マッピングされなかったプロセッサ・エレメント
503, 603 電源電圧供給エリア
504, 604 電源電圧遮断エリア
505, 605 システム制御用CPU
506, 606 コンフィギュレーション情報蓄積メモリ
508, 608 コンフィギュレーション制御回路
510, 610 データメモリ
512, 612 スイッチ
611 グローバル・バス
613 ローカル・バス
Claims (9)
- 算術および論理演算を行う演算器を含む複数のプロセッサ・エレメントと、前記複数のプロセッサ・エレメント間を接続するバスと、前記バスの接続を変更するスイッチ部と、ソフトウェアに応じて前記スイッチ部を制御する制御回路とを有する信号処理プロセッサであって、
前記スイッチ部の電源電圧と、前記プロセッサ・エレメントの電源電圧と、前記制御回路の電源電圧とが異なる信号処理プロセッサ。 - 請求項1記載の信号処理プロセッサであって、
前記プロセッサ・エレメントの電源電圧を、前記スイッチ部または前記制御回路の電源電圧より低く設定する信号処理プロセッサ。 - 請求項1記載の信号処理プロセッサであって、
回路再構成に関する情報を格納するメモリと、
前記メモリに格納された情報に基づいて、前記プロセッサ・エレメントの電源電圧を制御する電源制御回路とを有し、
実行させる信号処理内容に応じて、前記複数のプロセッサ・エレメント間の接続を変更するとともに、前記プロセッサ・エレメントの電源電圧を変更する信号処理プロセッサ。 - 請求項3記載の信号処理プロセッサであって、
前記電源制御回路は、所定期間の信号処理に使用しない前記プロセッサ・エレメントの電源電圧を低下させる信号処理プロセッサ。 - 請求項3記載の信号処理プロセッサであって、
前記電源制御回路は、所定期間の信号処理に使用しない前記プロセッサ・エレメントへの電源電圧の供給を遮断する信号処理プロセッサ。 - 演算器の入力部に入力レジスタを備えるとともに、前記演算器の出力部に出力レジスタを備える複数のプロセッサ・エレメントと、前記複数のプロセッサ・エレメント間を接続するバスと、前記バスの接続を変更するスイッチ部と、ソフトウェアに応じて前記スイッチ部を制御する制御回路とを有する信号処理プロセッサであって、
前記プロセッサ・エレメントが連続して信号処理を行う第一の動作モードと、
前記プロセッサ・エレメントによる信号処理と、前記プロセッサ・エレメントの前記出力レジスタから前記入力レジスタへのデータ転送処理とを交互に行い、前記プロセッサ・エレメントによる信号処理期間に、前記複数のプロセッサ・エレメント間の接続を変更する第二の動作モードとを有する信号処理プロセッサ。 - 請求項6記載の信号処理プロセッサであって、
信号処理を実行する順番に関するスケジューリング情報を格納するメモリを備え、
前記制御回路は、前記第二の動作モードにおいて、前記スケジューリング情報に従って時分割に回路再構成を行う信号処理プロセッサ。 - 算術および論理演算を行う演算器を含む複数のプロセッサ・エレメントと、前記複数のプロセッサ・エレメント間を接続するバスと、前記バスの接続を変更するスイッチ部と、ソフトウェアに応じて前記スイッチ部を制御する制御回路とを有する信号処理プロセッサであって、
前記制御回路は、回路再構成のための情報中に、組合せ演算命令あるいは前記演算器のビット幅に対する倍精度演算命令がある場合に、近接して配置された前記複数のプロセッサ・エレメントを、ループ接続、直列接続あるいは並列接続に回路再構成する信号処理プロセッサ。 - 演算器の入力部に入力レジスタを備えるとともに、前記演算器の出力部に出力レジスタを備える複数のプロセッサ・エレメントと、前記複数のプロセッサ・エレメント間を接続するバスと、前記バスの接続を変更するスイッチ部と、ソフトウェアに応じて前記スイッチ部を制御する制御回路とを有する信号処理プロセッサであって、
前記入力レジスタを線形フィードバック・シフトレジスタに再構成するとともに、前記出力レジスタをマルチ・インプット・シグネチャ・レジスタに再構成し、前記プロセッサ・エレメント、前記バスおよび前記スイッチ部を自己テストするテストモードを有する信号処理プロセッサ。
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