CN101073074A - 可重新配置的信号处理器 - Google Patents

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Abstract

减小了电路规模和功耗。一种信号处理器包括通过电路重新配置而被映射的处理器元件(501)、未作为电路重新配置的结果而映射的处理器元件(502a、502b)；电源电压供应区(503)、电源电压中断区(504)、用于系统控制的CPU(505)、配置信息累积存储器(506)、配置控制信号解码部件(507)、配置控制电路(508)、用于电源供应部件的配置控制电路(509)、数据存储器(510)、全局总线(高电压侧)(511)、以及用于全局总线的开关(高电压侧)(512)。信号处理器被提供有响应于要执行的信号处理内容而重新配置处理器元件(501)之间的电路的功能、以及改变要提供给处理器元件(501)的电压的功能。

Description

可重新配置的信号处理器
技术领域
本发明涉及一种可重新配置的信号处理器。
背景技术
近年来，对用来安装用于执行各种信号处理的多个电路的总括式系统LSI、即片上系统(SoC)提出了要求。然而，对于SoC来说，集成在系统LSI上的所有电路或功能将被同时操作极少见，并且，通常，仅仅操作全部电路的百分之几到40％。此外，当所安装的各个电路块被分解为具有特定尺寸的组时，在几乎所有情况下，重复执行相似的信号处理或计算操作。作为在这种情况下减小面积(dimension)和功耗的手段，提出了动态可重新配置处理器(以下简称为DRP)。
在DRP中，以矩阵的形式布置多个计算单元，并且DRP包括用于在一个时钟周期内重新建立(配置)所述计算单元的连接(电路结构)的功能。结果，利用较少的电路资源而允许对各种信号处理电路的改变，从而提供减小的电路面积和用电的减少。
图13是示出处理器元件1301、系统控制CPU1305、配置信息存储存储器1306、配置控制电路1308、数据存储器1310、总线1311和开关单元1312的传统的可重新配置的处理器的说明图。
此外，图14是当不包括电源重新配置功能时的传统示例中的总线和开关单元的说明图，其中示出了总线1401、开关单元1402、配置信息存储存储器1403、配置信息解码器1404、配置控制电路1405、输入寄存器1406和处理器元件(计算单元)1407。
发明内容
<本发明要解决的问题>
由于传统的DRP在一个机器周期(machine circle)中重新配置电路，因此信号处理部件的开关电路被复杂化，并且这增大了电路的尺寸。此外，存在这样的情况，其中，以矩阵的形式布置非常多的计算资源(计算单元)，以便执行各种信号处理；然而，也存在很多应用，其中，除了特殊的信号处理以外，没有使用大部分计算资源。此外，信号处理所需的要处理的信号的数量(MIPS(每秒百万条指令))不能被唯一地确定，并且必须使用为信号处理假设的最大值来指定所述数量。结果，由于电路规模增大导致的开销成为问题。
本发明的一个目的是提供一种能够减小电路规模和要消耗的功率的信号处理器。
本发明的另一目的是提供一种信号处理器，其中，可以在重新配置之后容易地测试处理器元件及其连接体(connector)。
<解决该问题的手段>
对于根据本发明的信号处理器，在用于执行配置的装置以及在计算单元的I/F单元处布置电平转换器，并且以低电源电压操作计算单元，而以高电源电压操作配置控制电路，从而减小开关电路的电路尺寸。
此外，由于计算单元的电源电压与MIPS量一致地动态改变，因此在设计阶段提供满足最大处理速度规范的晶体管尺寸，以便消除增大电路尺寸的因素。
另外，由于电源电压是待机电压，或者由于根据应用而对于不使用的计算单元将状态设置为电源关闭状态，因此允许关闭泄漏减小。此外，为了对计算单元执行电源控制，根据从配置信息存储存储器接收的指令来执行相关联的配置。
另外，由于在计算单元之前和之后布置寄存器，并且提供一种用于提供时钟以便交替地操作前面的寄存器和后面的寄存器的模式，因此允许以分时的方式映射计算资源。
此外，由于在计算单元内部布置较小的控制电路，并且此电路包括可执行位宽度扩展、多运算(例如，双重加法double addition)或循环执行的功能，以及由于也要为配置所覆盖的控制规模的最小化/局部减小而执行所述配置，因此提供用于整个系统的控制电路。
此外，提供一种用于使用测试模式信号来将输入寄存器改变为线性反馈寄存器的功能，以便使得能够执行自测试。
另外，本发明的信号处理器具有这样的电路配置，其中，在计算单元(处理器元件)的输入/输出I/F处布置电平转换器，并且电源电压在重新配置控制电路、多路复用器单元(包括总线)和处理器元件中不同。此外，为电路重新配置开关电路(多路复用器单元和总线单元)设置高电源电压，以便提高处理速度，而为处理器元件设置低电源电压，以便减小信号处理的功率。
此外，根据所述电路配置，可以根据在为之进行了电路重新配置的信号处理期间处理的信号数量(MIPS计数)来改变处理器元件的电源电压。通过使用重新配置信息(软件)，由内部确定电路和位于芯片外部的编译器来执行处理器元件的电源控制。或者，在完成了电路重新配置之后，切断用于未被映射的处理器元件的电源电压。
另外，将输入寄存器和输出寄存器分别布置在处理器元件的输入部分和输出部分处。由于包括(1)在电路重新配置之后依序执行信号处理的模式、以及(2)交替地操作用于执行从输出寄存器到输入寄存器的传递的阶段和用于执行诸如计算处理的信号处理的阶段的模式，因此提高了处理器元件使用效率。
此外，由于根据配置信息来识别处理器元件的电路配置，因此由内部确定电路和位于芯片外部的编译器来提供以分时的方式自动映射处理器元件的功能。此外，包括这样的功能，其中，可以将未被映射或处于待机状态下的处理器元件的电源电压设置为待机电压(例如，可以保持寄存器内容的最低电压)。
另外，包括了一种用于使用配置信息来执行对于信号处理内容的调度的功能。并且，提供了一种电路配置，使得提取重复相同信号处理所在的部分、要执行多个计算所在的部分、或者要应用位宽度扩展所在的部分(或者执行双精度计算所在的部分)，并且可以执行循环功能、多计算(相乘累加、移位相加、ACS计算、除法等)、或者相邻元件之间的位扩展。
此外，所述电路结构还包括：当设置测试模式时可将输入寄存器或输出寄存器重新配置为线性反馈移位寄存器的功能、以及可将输入寄存器或输出寄存器重新配置为多输入特征寄存器的功能，从而允许DRP的自测试。
<本发明的效果>
根据本发明，可以提供配置电路的处理速度的提高，而不增大电路尺寸。此外，可以降低处理器元件消耗的功率，并且不需要将处理器元件的操作速度设计为超过规范。结果，允许减小电路尺寸。
此外，传统上，根据处理器元件的速度规范和以矩阵形式排列的处理器元件的数目来确定最大信号处理量，而在本发明中，可以灵活地增大处理量。此外，传统上，由于处理器元件的速度规范是固定的，并且由于以矩阵的形式排列一定(consistent)数目的处理器元件，因此根据要执行的信号处理而存在未被使用的元件，并且降低了使用效率。然而，在本发明中，在元件未被使用的情况下，划分这些元件以进行并行处理并且降低电压，从而可以降低要消耗的功率，并且可以减少漏电流(current leakage)。
此外，由于传统上处理器元件的速度规范是固定的，并且由于以矩阵形式排列的处理器元件的数目是一定的，因此根据要执行的信号处理，信号处理能力可能不足，使得映射可能被禁止。然而，在本发明中，即使在这样的情况下，也可以使用分时映射功能，并且如果所处理的信号数量在物理上不足，那么这可以沿着时间轴来解决。
此外，根据本发明的信号处理器，不仅在空间上分配基于重新配置信息而被映射的处理器元件，还以分时的方式分配它们。因此，可以减少要安装在系统LSI上的元件数量。并且，当这一功能和电源切断功能被一起使用时，可以提供低功耗和漏电流的减少。
此外，减小了多路复用器单元和总线单元的电路尺寸，并且提高了处理器元件的使用效率，从而消耗较少的功率并且所处理的信号数量增大。并且，可以在不增大电路尺寸的情况下减少测试成本。
附图说明
图1是根据本发明实施方式的信号处理器的处理器元件的示意配置图。
图2是用于本发明实施方式的信号处理器的处理器元件的示意配置图。
图3是由用于本发明实施方式的信号处理器执行的电源控制的说明图。
图4是用于本发明实施方式的信号处理器的配置控制电路的示意配置图。
图5是示出根据本发明的可重新配置的信号处理器的第一实施例(在电源切断控制期间)的说明图。
图6是示出根据本发明的可重新配置的信号处理器的第二实施例(在电源切断控制期间)的说明图。
图7是示出根据本发明的可重新配置的信号处理器的第三实施例(在电压控制期间)的说明图。
图8是由根据所述实施方式的信号处理器执行的顺序操作模式下的电路重新配置控制的时序图。
图9是由根据所述实施方式的信号处理器执行的交替操作模式下的电路重新配置控制的时序图。
图10是示出根据所述实施方式的信号处理器的交替操作模式下的时钟控制电路的说明图。
图11是根据所述实施方式的信号处理器的总线和开关单元的说明图。
图12是示出与由根据所述实施方式的信号处理器执行的局部电路重新配置有关的实施例的说明图。
图13是传统的可重新配置的处理器的说明图。
图14是不包括电源重新配置功能的传统示例的总线和开关单元的说明图。
图15是用于所述实施方式的信号处理器的说明图，其中，将使用自测试电路来重新配置输入寄存器。
<参考标号和参考标记的描述>
101a、101b：电平转换器
102、202、311、401：处理器元件
103a：输入寄存器
103b：输出寄存器
104a、204a：计算单元(桶式移位器)
104b、204b：计算单元(ALU)
105、205：总线
201a、201b：包含寄存器的电平转换器
301、303：用于提供低电压的馈电线
302：用于提供高电压的馈电线
304：电源IC控制信号
305、410、509、609：电源单元的配置控制电路
306：馈电线配置控制信号
307：电源电压调节块(power voltage variable block)
308：电源线(Vdd1)，沿着该电源线从低电压起进一步降低电源电压
309：电源线(Vdd2)，沿着该电源线从低电压起进一步降低电源电压
310、320：电平转换器(信号降压(dropping)单元)
312、411：电平转换器(信号升压单元)
409、507、607：配置控制信号解码器
501、601：通过电路重新配置映射的处理器元件
502a、502b、602a、602b：仍然没有通过电路重新配置而被映射的处理器元件
503、603：电源电压供应区
504、604：电源电压切断区
505、605：系统控制CPU
506、606：配置信息存储存储器
508、608：配置控制电路
510、610：数据存储器
512、612：开关
611：全局总线
613：局部总线
具体实施方式
图1和图2是示出根据本发明一个实施方式的信号处理器的处理器元件的示意配置图。在图1中示出了电平转换器101a和101b、处理器元件102、输入寄存器103a、输出寄存器103b、诸如桶式移位器的计算单元104a、诸如ALU的计算单元104b、以及总线105。在此情况下，电源线例如处于高电源电压Vdd1＝1.5V以及低电源电压Vdd2＝0.8至1.3V。
此外，当参照图2时，示出了包含寄存器的电平转换器201a和201b、处理器元件202、诸如桶式移位器的计算单元204a、诸如ALU的计算单元204b、以及总线205。同样，在此情况下，电源线例如处于高电源电压Vdd1＝1.5V以及低电源电压Vdd2＝0.8至1.3V。
图3是由根据本发明的实施方式的信号处理器执行的电源控制的说明图。当参照此图时，示出了：馈电线301，用于提供低电压；馈电线302，用于提供高电压；馈电线303，用于提供低电压；电源IC控制信号304；用于电源单元的配置控制电路305；馈电线配置控制信号306；电源电压调节块307；电源线308(Vdd1)，沿着该电源线从更低的电压起进一步降低电源电压；以及电源线309(Vdd2)，沿着该电源线从低电压起进一步降低电源电压。在此情况下，Vdd2≠Vdd1。此外，示出了电平转换器(电平降低单元)310和320、处理器元件311和321、以及电平转换器(信号升压单元)312和322。应当注意：尽管在信号处理器中存在多个处理器元件等，但是仅仅示出它们中的两个以进行说明。
如图3所示，此实施方式中的信号处理器的结构包括：处理器元件311和321，其由执行基本算术运算和逻辑运算的计算单元组成；总线(未示出)，其连接处理器元件311和321；以及开关单元313，其选择处理器元件311和321的连接，并且使用软件来自由地改变处理器元件311和321的连接关系。并且，将用于选择处理器元件311和321的连接的开关单元313的电源电压302、用于处理器元件311和321的电源电压303、以及用于改变处理器元件311和321的连接关系的控制电路314和315的电源电压301指定为彼此不同。此外，电平转换器310、312、320和322位于处理器元件311和321的输入/输出I/F处。
在此情况下，例如，馈电线301可以处于1.2V，馈电线302可以处于1.5V，并且馈电线303可以处于0.8至1.3V。因此，当外部电源IC316提供1.2V作为电源电压303时，电源电压调节块307包含的运算放大器可以沿着电源线308提供1.2V(Vdd1)，并且可以沿着电源线309提供从1.2V降低的0.9V(Vdd2)。
或者，当外部电源IC提供1.2V的电源电压303时，电源电压调节块307包含的运算放大器可以沿着电源线308提供1.2V(Vdd1)，并且可以断开电源线309以便提供0V(Vdd2)。
如上所述，这一实施方式的信号处理器(DRP)可以应付两类处理：存在用于处理器元件的电源电压(图1的Vdd2)降低的情况；以及对于每个处理器元件，对将降低或将不降低电压所在的部分或者将提供零电压所在的部分进行确定的情况。
当将通过映射用于特定信号处理的算法来重新配置电路时，为信号处理器中的特定处理器元件311分配需要少量处理的运算，而为其它处理器元件321分配需要大量处理和高速运算的运算。在此情况下，将不同的电源电压提供给各个处理器元件，并且不提供统一的高电压(例如1.2V或1.3V)，使得可以减少用电。
此外，在以上示例中，将电源302指定为1.5V；然而，当不需要以高速进行的重新配置(例如，单元(cell)映射的切换速度较低)时，只需将电源302降低到1.3V或1.2V，使得可以减少用电。在很多情况下，希望以高速进行重新配置；然而，当根据运算速度确定电压时，将增大处理器元件中的计算单元消耗的功率。因此，如图1所示，可以将电源划分为电压Vdd1和电压Vdd2。
图3中的电平转换器310或320对应于图1中的电平转换器101a或者图2中的包含寄存器的电平转换器201a，并且图3中的处理器元件311和321对应于图1中的输入/输出寄存器103a或103b和计算单元104a或104b或者图2中的计算单元204a或204b。此外，图3中的电平转换器312或322对应于图1中的电平转换器101b或图2中的包含寄存器的电平转换器201b。
图4是示出根据本发明实施方式的信号处理器的配置控制电路的示意配置图。当参照此图时，在其中示出了：处理器元件401；配置信息保持使能信号402a、402b和402c；配置信息解码结果(多路复用器控制信号)403；用于配置控制信号解码结果保持单元的输出ENABLE(使能)404；配置控制信号解码结果保持单元的信号输出部分405、配置控制信号解码结果写入控制信号406、配置控制信号解码结果保持单元407、配置软件存储存储器408、配置控制信号解码器409、电源单元的配置控制电路410、以及电平转换器(信号升压单元，Vdd1：高电压侧)411。
根据这一实施方式的信号处理器，特别是可以通过为处理器元件401设置极低的工作时钟频率来降低功耗。此外，改变处理器元件401的连接，并且，对于可自由地改变要执行的信号处理内容的电路重新配置控制部分，可以通过设置比处理器元件401的电源电压更高的电源电压来以高速进行重新配置，而不会增大晶体管电路的尺寸。
图5是根据本发明的可重新配置的信号处理器的第一实施例(在电源切断控制期间)的说明图。当参照此图时，在其中示出了：处理器元件501，其通过电路重新配置而被映射；处理器元件502a和502b，其未通过电路重新配置而被映射；电源电压供应区503；电源电压切断区504；系统控制CPU505；配置信息存储存储器506；配置控制信号解码器507；配置控制电路508；用于电源单元的配置控制电路509；数据存储器510；全局总线(高电压侧)511；以及全局总线开关(高电压侧)512。
用于电源单元的配置控制电路509对应于图3中的305或图4中的410。配置控制电路508对应于图3中的315并且对应于图4中的配置控制电路412，其中从图4中的配置控制电路412去除了配置软件存储存储器408、配置控制信号解码器409和用于电源单元的配置控制电路410。
图5所示的所有组件都被包括在DRP中。此外，除了图3中的电源IC316以外，图5中的配置对应于图3中的配置。另外，在图5和图4中，没有示出馈电线和电源单元的重新配置的机构。这些部分在图3中被示出为图3中的电源线308和309、馈电线301、302和303、信号线304、以及电源电压调节块307。
这一实施方式中的信号处理器包括：开关512，其可以根据要执行的信号处理的内容来选择多个处理器元件501的连接；配置信息存储存储器506，在其中存储用于控制电路重新配置的信息；以及配置控制电路509，其根据用于电路重新配置的信息来选择用于处理器元件的电源电压。因此，信号处理器具有根据要执行的信号处理的内容来进行各个处理器元件501的电路重新配置的功能、以及改变要提供给各个处理器元件501的电压的功能。
图6是根据本发明的可重新配置的信号处理器的第二实施例(在电源切断控制期间)的说明图。当参照此图时，示出了：处理器元件601，其通过电路重新配置而被映射；处理器元件602a和602b，其未通过电路重新配置而被映射；电源电压供应区603；电源电压切断区604；系统控制CPU605；配置信息存储存储器606；配置控制信号解码器607；配置控制电路608；用于电源单元的配置控制电路609；数据存储器610；全局总线611；局部总线开关(选择器)612；以及局部总线613。
根据这一实施方式的信号处理器，对于未被用于要执行的信号处理的处理器元件602a和602b，即，对于当根据用于电路重新配置的控制信息而改变了处理器元件的连接时未被映射的处理器元件602a和602b，大幅降低电源电压。因此，可以抑制在当前的信号处理中未被使用的计算单元中的关闭漏电流(off-leak current)的出现。
例如，当设计LSI的布局时，全局总线611可以连接任意处理器元件，并且允许具有高自由度的重新配置。另一方面，局部总线613必须连接互相邻近地布置的处理器元件，并且降低了可用于处理器元件(计算单元)的组合的自由度。然而，应当注意：使用局部总线613来连接例如相邻的8位ALU以便组成16位ALU。在此情况下，也可以使用全局总线611；然而，将对开关部分施加较大的负荷，并且电路尺寸将增大。
此外，局部总线613被准备为用于通过组合上面和下面的单元(cell)来组成循环运算单元、组合运算单元、或者ALU-MUL、移位(Sift)-ALU或ACS(相加-比较-选择)计算单元的专用功能。
图7是根据本发明的可重新配置的信号处理器的第三实施例(在电压控制期间)的说明图。当参照此图时，在其中示出了：处理器元件(操作使能的电源电压供应区)701，其通过电路重新配置而被映射；处理器元件(待机电源电压供应区)702a和702b，其未通过电路重新配置而被映射；系统控制CPU705；配置信息存储存储器706；配置控制信号解码器707；配置控制电路708；用于电源单元的配置控制电路709；数据存储器710；总线703；以及开关704。
根据这一实施方式的信号处理器，对于未被用于要执行的信号处理的处理器元件702a和702b，即，对于当根据用于电路重新配置的控制信息而改变了计算单元的连接时未被映射的处理器元件702a和702b，切断电源电压的供应。因此，可以抑制未被用于当前的信号处理的计算单元中的关闭漏电流(off-leak)的出现。
图8是根据这一实施方式的信号处理器的顺序操作模式下的电路重新配置控制的时序图。当参照此图时，在其中示出了：顺序操作模式下的主时钟801；顺序操作模式下的配置ENABLE(使能)802；顺序操作模式下的电路重新配置时段(period)803；顺序操作模式下的输入寄存器时钟信号804；顺序操作模式下的输出寄存器时钟信号805；顺序操作模式下的信号处理执行阶段(运算阶段)806；以及顺序操作模式下的信号处理暂停阶段(不执行运算)807。在此情况下，顺序操作模式是例如处理器元件每个周期执行一次运算的模式。
顺序操作模式下的配置ENABLE802对应于图4中的配置控制信号解码结果保持单元的输出ENABLE404，并且对应于将在后面描述的图10中的使能控制信号1010、1011、1012或1013。
在图8中，EX1a、EX1b等806表示执行阶段，在该执行阶段期间，特定的计算单元(DRP中的特定处理器元件)执行对应的指令(EX1a、EX1b等)。例如，当EX1a、EX1b等是乘法指令时，开关704被切换到能够执行乘法的处理器元件，并且通过数据总线703将数据传送给该能够执行乘法的处理器元件。此外，当EX2a、EX2b等是加法指令时，连接具有加法功能的处理器元件以便执行加法。
另一方面，NOP807表示无运算(NoOperation)，其为将用来执行任何运算的指令(或阶段)。由于NOP807是不发出指令的阶段，因此在此空闲时间内执行切换的时段是配置ENABLE802有效的时段803。
配置控制电路608和708传送主时钟801、配置ENABLE 802、输入寄存器时钟信号804和输出寄存器时钟信号805。与这些指令相对应的信息被存储在配置信息存储存储器606和706中，并且被配置控制信号解码器607和707解码。
主时钟801是要提供给配置信息存储存储器606和706、配置控制信号解码器607和707、以及配置控制电路607和708的时钟。基于由配置控制信号解码器607和707获得的解码结果来准备配置ENABLE 802，并且配置控制电路608和708使用并输出所述配置ENABLE802。此外，配置控制电路608和708基于主时钟801，根据通过将指令解码而获得的信号来产生寄存器时钟804和805。
图9是示出根据这一实施方式的信号处理器的交替操作模式下的电路重新配置控制的电路的时序图。当参照此图时，在其中示出了：交替模式(分时映射模式)下的主时钟901；交替模式(分时映射模式)下的配置ENABLE902；交替模式(分时映射模式)下的电路重新配置时段903；交替模式(分时映射模式)下的输入寄存器时钟信号904；交替模式(分时映射模式)下的输出寄存器时钟信号905；交替模式(分时映射模式)下的信号处理执行阶段(运算阶段)906；以及交替模式(分时映射模式)下的数据传递阶段907。
在图9中，在时钟周期中的(3)和(4)之间的部分、(7)和(8)之间的部分、以及(9)和(10)(以下没有示出)之间的部分是上述空闲部分。也就是说，除了EX906(处理器元件进行计算的时段)和TR907(从数据RAM或处理器元件到处理器或下一处理器元件的数据传递时段)之外的时段是可用于切换的时段。在此时段期间，使配置ENABLE902有效，并且进行切换(重新配置/重新连接)。在此情况下，当切换与寄存器时钟904的后沿同步时，获得最充足的内部延迟时间。
配置ENABLE902是切换(重新配置/重新连接)使能信号。在图9中的交替操作模式下，EX(计算)时段和TR(传递)时段交替出现，并且由于总线部分也将被重新配置以便进行重新配置/重新连接，因此在TR时段期间不进行切换。因此，在交替操作模式下，使用EX(计算)周期来进行切换。
如上所述，根据这一实施方式的信号处理器，在顺序操作模式(第一操作模式)下，根据信号处理内容，对被布置在处理器元件的数据输入部分和数据输出部分处的输入寄存器和输出寄存器进行重新配置，并且处理器元件依序执行诸如计算处理的数字信号处理。此外，在交替操作模式(第二操作模式)下，交替执行诸如计算的数字信号处理、以及用于将数据从输出寄存器传递到输入寄存器的处理，并且，在处理器元件执行数字信号处理的时段期间，执行用于改变处理器元件的连接的电路重新配置操作。因此，提高了处理器元件的使用效率，并且降低了要消耗的功率。
应当注意：当布置了输入寄存器或输出寄存器时，处理器元件也可以依序执行计算处理等。例如，除非寄存器首先接收到由特定处理器元件获得的计算结果，否则将所述结果直接传送给下一处理器元件。并且，当连续不断地传送计算数据时，总线的切换或重新配置被禁止。此外，由于需要与时钟信号的同步，因此寄存器应当位于输入部分或输出部分处。当寄存器被布置在输入部分和输出部分二者处时，可以准备EX(计算)阶段和TR(传递)阶段。
当在单位小时期间要处理大量信号时，指定第一模式(高速操作模式或高吞吐量模式)。另一方面，第二模式是比第一模式更低的功率模式。
处理器元件的功率由C×f×Vdd^2表示，其中，电容为C，时钟频率为f，并且电源电压为Vdd。以主时钟801的一半频率输入图8中的寄存器时钟804，而图9中的寄存器时钟904等于间歇地输入的图8中的寄存器时钟804。例如，当主时钟801的频率为100MHz时，图8中的寄存器时钟804的频率为50MHz，图9中的寄存器时钟904的频率对应于25MHz。由于减小了上述表达式中的频率f，可以减少用电。
如上所述，根据这一实施方式的信号处理器，由于在处理器元件的输入侧和输出侧提供寄存器，因此可以在处理器元件执行数字信号处理的时段期间改变处理器元件的连接。
也就是说，在输入寄存器输出信号、处理器元件进行计算、并且将信号传送到输出寄存器的时段(计算时段)期间改变总线的连接。另一方面，在输出寄存器通过总线将信号传递给输入寄存器的时段(禁止重新配置的时段)期间，处理器元件不执行任何计算操作。因此，功耗较低。
此外，根据这一实施方式的信号处理器，按照与执行信号处理内容的时间相对应的顺序将用于调度的信息存储在配置信息存储存储器中。因此，当要执行的信号处理的内容被映射到可重新配置的信号处理器时，并且当不能映射所有处理时，可以根据执行时间的顺序来调度信号处理的内容，并且可以使用第二操作模式以分时的方式来映射信号处理的内容。
图10是用于根据所述实施方式的信号处理器的交替操作模式的时钟控制电路的说明图。当参照此图时，在其中示出了：处理器元件1001；电平转换器1002；输入寄存器1003a；输出寄存器1003b；计算单元1004；输出寄存器的时钟信号(在交替模式下向其提供时钟的部分)1005；输入寄存器的时钟信号(未被映射的处理器元件)1007；输出寄存器的时钟信号(未被映射的处理器元件)1008；主时钟1009；在交替模式下和在映射期间的输出寄存器使能控制信号1010；在交替模式下和在映射期间的输入寄存器使能控制信号1011；在交替模式下和在未映射时的输入寄存器使能控制信号1012；在交替模式下和在未映射时的输出寄存器使能控制信号1013；总线1014；以及开关1015。
图10所示的电路是配置控制电路708的内部电路的一部分，并且例如由配置控制解码器707传送使能控制信号1012、1010、1011和1013。使能控制信号1010用来确定处理器元件的输入部分有效的时段，使能控制信号1011用来确定处理器元件的输出部分有效的时段。与主时钟1009同步地输出这些信号。
在图10中的上层示出的处理器元件从总线接收数据，并且在由使能控制信号1010形成的时钟信号1005所指示的时段期间进行计算(EX)。另一方面，在由使能控制信号1011形成的时钟信号1006的时段期间，由在图10中的上层示出的处理器元件向在下层中示出的处理器元件执行数据传递(TR)。
图11是根据所述实施方式的信号处理器的总线和开关单元的说明图。当参照此图时，在其中示出了：总线1101；开关单元1102；配置信息存储存储器1103；配置信息解码器1104；配置控制电路1105；电平转换器1106；输入寄存器1107；计算单元1108；输出寄存器1109；以及电平转换器1110。
开关单元1102对应于图5中的512、图6中的612或图7中的704。配置控制电路1105产生配置使能信号(重新配置控制信号)，以便确定是否应当将总线1102上的数据传送给输入寄存器1107、计算单元1108和输出寄存器1109以进行计算。因此，当配置使能信号有效时，形成从总线1101到开关单元1102、输入寄存器1107、计算单元1108和输出寄存器1109的路径，并且进行计算。
例如，在图10中示出6个处理器元件，并且开关单元1102确定由在右上端的处理器元件获得的计算结果的下一传送目的地、以及应当进行下一计算的处理器元件。
在每个处理器元件的输入处提供开关单元1102，并且配置控制电路1105指示是否应当获取总线1101上的数据以及是否应当进行计算。当配置控制电路1105输出的配置使能信号无效时，不将沿着总线1105的信号传送给开关单元1102、输入寄存器1107、计算单元1108和输出寄存器1109。因此，相关的处理器元件不是重新配置的目标。
图12是与根据所述实施方式的信号处理器的局部电路重新配置有关的实施例的说明图。当参照此图时，在其中示出了：循环(loop)运算配置使能信号1201a和1201b；多运算配置使能信号1202；右移扩展信号1203a；左移扩展信号1203b；被布置在偶数编号的列中的处理器元件1204a；被布置在奇数编号的列中的处理器元件1204b；电平转换器1205a和1205b；电平转换器1206a和1206b；输入寄存器1207a和1207b；输出寄存器1208a和1208b；计算单元(ALU、乘法器等)1209a和1209b；移位计算单元(桶式移位器等)1210a和1210b；以及移位计算单元扩展电路1211。
当被布置在偶数编号的列中的处理器元件1204a以及被布置在奇数编号的列中的处理器元件1204b是4位ALU时，可以横着重新配置这二者，以便充当8位ALU。因此，处理器元件1204a和1204b彼此不同之处在于：位扩展信号用于低位和高位。例如，处理器元件1209b从处理器元件1209a的ALU(算术和逻辑单元)接收进位信号(carry signal)。
循环运算配置使能信号1201a等是用于使用少量的计算单元的资源(单元)来进行重新配置的控制信号。也就是说，在计算单元1209b以及计算单元1209b的ALU重复执行5次加法的情况下，例如，不是使用5个处理器单元来重新配置串联连接，而是使用一个处理器元件来执行5次加法。
当不存在这一信号以便依序执行5次加法时，应当串联地映射用来执行加法的5个处理器元件来进行计算。此外，当使用重新配置功能时，仅仅一个处理器元件就足以进行计算，但是由于必须通过外部总线来使数据循环，因此可能降低使用总线的效率。为了增大使用总线的自由度，优选的是尽可能少地使用全局总线。
因此，如在这一实施方式中那样，当使用循环运算配置使能信号1201a和1201b时，可以通过仅仅使用一个处理器元件来进行循环运算。此外，由于可以在内部独立地使用所述处理器元件而不必使用外部的全局总线，因此可以抑制总线使用效率的降低。
多运算配置使能信号1202是位扩展功能信号。例如，当处理器元件1209a和1209b是4位ALU时，通过使用多运算配置使能信号1202，这两个元件可以充当8位ALU。当通过使用多运算配置使能信号1202来进行位扩展时，处理器元件1209a传送C信号，并且处理器元件1209b充当用于高位的处理器元件。
假设移位计算单元1210a和1210b是4位移位器，当使得右移扩展信号1203a和左移扩展信号1203b为OFF(关断)时，移位计算单元1210a和1210b充当单独的4位移位器。而当使得右移扩展信号1203a为ON(开启)时，移位计算单元1210a和1210b充当用于右移的8位移位器。当使得左移扩展信号1203b为ON时，移位计算单元1210a和1210b充当用于左移的8位移位器。
配置控制电路1105、708和608传送循环运算配置使能信号1201a和1201b、多运算配置使能信号1202、右移扩展信号1203a和左移扩展信号1203b。
例如，当在循环运算配置使能信号1201a中输入“1”时，选择选择器的左箭头，将信号S0和S1传送给计算单元1209a，并且进行循环运算。
此外，当在循环运算配置使能信号1201a中输入“0”时，选择选择器的右箭头输入，将用于输入寄存器1209a的寄存器信息传送给计算单元1209a，并且形成正常路径。
根据这一实施方式的信号处理器，检测这样的情况，其中，在通过软件提供的电路重新配置信息中包括诸如重复计算或相乘累加(multiplyaccumulation)的组合计算、或者处理器元件的计算单元的位宽度所需的双精度计算。由于通过环路来串联或并联连接位置互相靠近的处理器元件，因此可以减小包括处理器元件的总线连接的电路的尺寸。
在图5或图7中，可以全局地连接任意组的处理器元件。然而，当可以获得所有组的连接时，增加了总线线路和开关部分，并且将出现与电路尺寸和功耗有关的权衡。这一实施方式的信号处理器可以解决这一问题。
图15是这一实施方式的信号处理器的情况的说明图，其中，输入寄存器将被重新配置为自测试电路。当参照此图时，在其中示出了：电平转换器1501；到计算单元的输出1502；输入寄存器(具有扫描测试功能的触发器)1503；测试模式信号(配置控制信号)1504；以及测试模式下的复位信号1505。
为了向该实施方式的信号处理器提供测试功能，通过使用图1 5所示的电路来构造输入侧寄存器。根据电路重新配置，当输入侧寄存器被改变为线性反馈寄存器电路时，将伪随机信号传送给处理器元件(计算单元)。
另一方面，按照相同的方式来重新配置处理器元件的输出侧寄存器，以便提供MISR(多输入特征寄存器)。然后，将随机输入数据经由处理器元件传送给MISR。由于MISR是压缩器(compressor)，因此将压缩的随机数据与DRP外部的期望值进行多次比较，使得可以进行对LSI的扫描测试。按照相同的方式，可以进行对总线的扫描测试。
<工业实用性>
本发明的信号处理器可以提供特定的效果，例如可以在不增大电路尺寸的情况下实现配置电路速度的增大，并且，本发明的信号处理器可被用作可重新配置的信号处理器等。

Claims (9)

1.一种信号处理器，包括：
多个处理器元件，包含用于执行算术运算和逻辑运算的计算单元；
总线，用于连接所述多个元件；
开关单元，用于改变所述总线的连接；以及
控制单元，用于根据软件来控制所述开关单元，
其中，用于所述开关单元的电源电压、用于所述处理器元件的电源电压、以及用于所述控制电路的电源电压彼此不同。
2.如权利要求1所述的信号处理器，其中，将用于所述处理器元件的电源电压设置为比用于所述开关单元或所述控制电路的电源电压低。
3.如权利要求1所述的信号处理器，包括：
存储器，用于存储与电路重新配置有关的信息；以及
电源控制电路，用于使用存储在所述存储器中的信息来控制用于所述处理器元件的电源电压，
其中，根据要执行的信号处理的内容，改变所述处理器元件的连接，并且改变用于所述处理器元件的电源电压。
4.如权利要求3所述的信号处理器，其中，所述电源控制电路在预定时间段期间降低未被用于信号处理的处理器元件的电源电压。
5.如权利要求3所述的信号处理器，其中，所述电源控制电路在预定时间段期间切断向未被用于信号处理的处理器元件的电源电压的供应。
6.一种信号处理器，包括：
多个处理器元件，每个包括在计算单元的输入部分处的输入寄存器以及在该计算单元的输出部分处的输出寄存器；
总线，用于连接所述多个处理器元件；
开关单元，用于改变所述总线的连接；以及
控制电路，用于根据软件来控制所述开关单元，
其中，存在第一操作模式和第二操作模式，在所述第一操作模式期间，所述处理器元件依序执行信号处理，在所述第二操作模式期间，交替执行由所述处理器元件执行的信号处理以及由所述处理器元件的输出寄存器向所述输入寄存器的数据传递处理，并且，在所述处理器元件执行该信号处理的时段期间改变所述多个处理器元件的连接。
7.如权利要求6所述的信号处理器，包括：
存储器，用于存储与执行信号处理的顺序有关的调度信息，
其中，在所述第二操作模式下，所述控制电路根据所述调度信息以分时的方式来执行电路重新配置。
8.一种信号处理器，包括：
多个处理器元件，包含用于执行算术运算和逻辑运算的计算单元；
总线，用于连接所述多个处理器元件；
开关单元，用于改变所述总线的连接；以及
控制电路，用于根据软件来控制所述开关单元，
其中，当在电路重新配置信息中包括组合计算指令或与所述计算单元的位宽度有关的双精度计算指令时，所述控制单元进行电路重新配置，以便通过环路串联或并联连接被互相邻近地布置的所述多个处理器元件。
9.一种信号处理器，包括：
多个处理器元件，每个包含在计算单元的输入部分处的输入寄存器和在该计算单元的输出部分处的输出寄存器；
总线，用于连接所述多个处理器元件；
开关单元，用于改变所述总线的连接；以及
控制电路，用于根据软件来连接所述开关单元，
其中，将所述输入寄存器重新配置为移位寄存器，以提供线性反馈，重新配置所述输出寄存器以便提供多输入特征寄存器，以及
其中，存在用于执行所述处理器元件、所述总线和所述开关单元的自测试的测试模式。
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