JP7433931B2 - 情報処理装置及びその制御方法及びプログラム - Google Patents

Description

本発明は、情報処理装置及びその制御方法及びプログラムに関するものである。

回路の内部機能を自由に構成することができるＦＰＧＡ（Field Programmable Gate Array）またはＰＬＤ（Programmable Logic Device）等のプログラマブル回路が知られている。このようなプログラマブル回路は、例えば内部に複数持つ要素回路であるＡＬＵ（Arithmetic and Logic Unit）を使用して所望の処理回路を実現することができる。また、このようなプログラマブル回路では、ＡＬＵの機能を規定するコンフィギュレーション情報を書き換えることで処理回路を切り替えることが可能となる（特許文献１）。

また、プログラマブル回路は、その自由度を確保するため、１つの処理回路のみに特化した専用回路であるＡＳＩＣ（Application Specific Integrated Circuit）に比べて回路規模が大きく、消費電力が大きい。そのため、演算に使用されないＡＬＵに対して、供給される電源電圧を下げる技術もある（特許文献２）。

特開２００６－２５３７９号公報 特開２００６－２４４５１９号公報

しかしながら、コンフィギュレーション情報を書き換える際には、データの破壊を防ぐために、処理回路が入力信号を演算完了した後に書き換える必要がある。そのため、演算完了するまで入力データを停止する必要があり、スループットを向上させることが困難である。特許文献２のように、処理回路から演算結果を全て出力してから電源電圧を下げる構成では、演算結果を出力し終える前に演算が完了しているＡＬＵ単位での消費電力削減を行うことが困難である。

本発明は上記課題に鑑みて成されたものであり、これまでよりもプログラマブル回路のスループットを向上させつつ、その消費電力を抑制する技術を提供しようとするものである。

この課題を解決するため、例えば本発明の情報処理装置は以下の構成を備える。すなわち、
複数の、２入力１出力のＡＬＵ（Arithmetic and Logic Unit）を有するプログラマブル回路と、
設定されたタイミングで設定された回路情報に従い、前記プログラマブル回路を更新する更新部とを有する情報処理装置であって、
前記プログラマブル回路における前記複数のＡＬＵのそれぞれは、
設定された種類の演算を２つのデータに対して行い、前記演算の結果を出力する演算部と、
入力された２つのデータを、独立して設定された遅延量に従ってそれぞれ遅延し、前記遅延された２つのデータを前記演算部に供給する遅延部と、
外部から設定された情報に従い、前記遅延部に対する遅延量と前記演算部に対する演算を行うタイミングとを制御する制御部を有し、
前記更新部は、
前記プログラマブル回路における着目ＡＬＵが第１の処理回路として処理すべき最終データを入力したとき、前記遅延部が有する複数の遅延素子それぞれに対して、それぞれに応じたクロックゲーティングの開始タイミングを設定する
ことを特徴とする。

本発明によればプログラマブル回路のスループットを向上させつつ、その消費電力を抑制することが可能になる。

第１の実施形態における信号処理装置を示すブロック図。 第１の実施形態における信号処理装置の動作を示すフローチャート。 第１の実施形態におけるＡＬＵの構成を示すブロック図。 第１の実施形態におけるクロックゲート制御部の構成を示すブロック図。 プログラマブル回路のＡＬＵの遷移図。 図５Ａのプログラマブル回路のタイミングチャート。 第１の実施形態におけるプログラマブル回路のＡＬＵの遷移図。 図６Ａのプログラマブル回路のタイミングチャート。 第３の実施形態におけるＡＬＵの構成を示すブロック図。 第４の実施形態におけるＡＬＵの構成を示すブロック図。 パルス生成回路をＡＬＵで構成した場合の具体的なブロック図。 第４の実施形態におけるプログラマブル回路のタイミングチャート。 第４の実施形態における遅延調整部内の遅延部の構成を示すブロック図。 第２の実施形態におけるＡＬＵの構成を示すブロック図。 第２の実施形態におけるプログラマブル回路のタイミングチャート。 第４の実施形態におけるプログラマブル回路のタイミングチャート。

以下、添付図面を参照して実施形態を詳しく説明する。尚、以下の実施形態は特許請求の範囲に係る発明を限定するものでない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

［第１の実施形態］
図１は、第１の実施形態にかかわる情報処理装置のブロック構成図である。この装置は、装置全体の制御を司るＣＰＵ１０７、データ記憶装置１０６ａ，１０６ｂ、信号処理装置１００、外部記憶装置１１０を有する。なお、本実施形態の情報処理装置は、デジタルカメラに代表される撮像装置に実装されるものとして説明する。撮像装置には、様々なハードウェアが設けられているが、それらについては本実施形態の主眼ではないので、図１では実施形態に関する部分のみを示していると理解されたい。

信号処理装置１００は、プログラマブル回路部１０１、コンフィギュレーション制御部１０３、回路情報記憶部１１３、タイミング制御部１０４、データフロー制御部１０８から構成される。

プログラマブル回路部１０１はＦＰＧＡ又はＰＬＤ等で構成され、データ記憶部１０６ｂに保持されている処理データを被処理データとして入力し、設定された信号処理を実行する。そして、プログラマブル回路部１０１は、コンフィギュレーション情報を保持する複数のデータ記憶部１１２、要素回路である複数のＡＬＵ（Arithmetic and Logic Unit）１０２、及びデータ記憶部１１４を有する。データ記憶部１１２はコンフィギュレーション制御部１０３より渡されるコンフィギュレーション情報を保持するレジスタである。ＡＬＵ１０２は、２入力１出力の論理演算器であり、データ記憶部１１２に保持されたコンフィギュレーション情報に基づいて複数の信号の中から２つの信号を選択し、この２つの信号に対して、例えば加算や減算などの所望の演算を行い、その結果を出力する。このＡＬＵ１０２を組み合わせることで所望の処理回路を実現することが出来る。

回路情報記憶部１１３は、データ記憶部１０６ａに保持されている回路情報（書き換えタイミングに関する情報も含まれる）を保持するＳＲＡＭに代表されるメモリである。後述のコンフィギュレーション制御部１０３は回路情報を複数回参照する。このため、回路路情報をあらかじめ信号処理装置１００内の高速アクセス可能な回路情報記憶部１１３に保存しておく。これが、回路情報記憶部１１３がＳＲＡＭで構成される理由である。

コンフィギュレーション制御部１０３は、回路情報記憶部１１３に保持されている回路情報を読み出す。そして、コンフィギュレーション制御部１０３は、読み出した回路情報をデコードして得た情報を、コンフィギュレーション情報として、所望のデータ記憶部１１２に転送し、設定する。また、コンフィギュレーション制御部１０３は、後述のタイミング制御部１０４において、後述の書き換え信号１０５を生成するタイミングを規定する。また、コンフィギュレーション制御部１０３は、後述のデータフロー制御部１０８に、入力処理データのフロー制御に必要な制御情報を設定する。

タイミング制御部１０４は、コンフィギュレーション情報制御部１０３の制御下にて、後述の書き換え信号１０５を任意のタイミングでパルス生成し、入力される被処理データに同期して伝搬させる。

書き換え信号１０５は、複数のＡＬＵ１０２のコンフィギュレーション情報を更新するタイミングを知らせるロード信号であり、プログラマブル回路部１０１内にて伝搬していく。

書き換え信号１０５を生成するタイミングは、所望の処理回路で処理するデータの最終処理タイミングで発行することが望ましい。処理するデータの最終処理タイミングで発行することで、各ＡＬＵがそれぞれ所望のデータ数分処理を完了した後に、コンフィギュレーション情報を更新することができる。また、書き換え信号は処理するデータの最初のタイミングで発行してもよい。書き換え信号をデータの最終処理タイミングで発行する場合、一番目の処理回路を実行する前に、全てのＡＬＵに対してコンフィギュレーション情報を更新する必要がある。書き換え信号を処理するデータの最初のタイミングで発行する場合、更新されるタイミングで１サイクルのデータ停止期間が必要となるが、前述の更新動作を省略することができる。

データフロー制御部１０８は、プログラマブル回路部１０１に入出力される処理データを制御する。また、データフロー制御部１０８は、コンフィギュレーション制御部１０３から渡される制御情報に基づいて、入力を制御する動作を行う。

データ記憶部１１４は、プログラマブル回路部１０１内での、演算の結果を一時的に保持するためのバッファメモリであり、高速アクセスのためにＳＲＡＭで構成される。このデータ記憶部１１４は、例えば、シェーディング補正を行うための１ライン分の補正値や、フィルタ処理を行うためのラインバッファの役割を果たす。

データ記憶部１０６ａは、本実施形態の信号処理装置１００で使用する回路情報を記憶する一時記憶手段であり、ＤＲＡＭに代表されるメモリで構成される。また、データ記憶部１０６ｂは、本実施形態の信号処理装置１００で使用する処理データを記憶する一時記憶手段であり、ＤＲＡＭに代表されるメモリで構成される。また後述のＣＰＵ１０７のｗｏｒｋ領域を提供する。

ＣＰＵ１０７は、内部のＲＯＭに格納されたプログラムに従って演算処理及び制御処理を実行するプロセッサ等の制御部であり、本装置全体の制御を司る。外部記憶部１１０は、ＣＦ（コンパクトフラッシュ（登録商標））やＳＤカード等のデータを記録することが出来るデータ保持部である。

次に、信号処理装置１００におけるＡＬＵ１０２の内部構成を説明する。信号処理装置１００内の多数のＡＬＵ１０２は、いずれも同じ構成である。図３は、その中の１つのＡＬＵ１０２の構成を示している。

ＡＬＵ１０２は、大きく分けると、入力選択部３０１、遅延調整部３０２、演算部３０３、クロックゲート制御部３１６、及び、書き換え信号遅延部３２５により構成される。２入力１出力の算術演算回路として扱うが、各入力は独立した遅延量調整を可能として、内部の演算器の直前で選択された入力信号の遅延がそろうように構成している。

入力選択部３０１は、複数の信号３０４から、ＡＬＵ１０２で使用する２つの信号を選択する。複数の信号３０４は、例えばデータ記憶部１０６ｂから入力される処理データや、複数存在する他のＡＬＵ１０２の出力信号の内の１つを選択することができる。選択された信号は、それぞれＡ側入力データＡ＿ＩＮ、Ｂ側入力データＢ＿ＩＮとして出力される。具体的には、Ａ側入力セレクタ３０５ａは、複数の入力信号から、Ａ側入力データ選択レジスタＡｉｎＳｅｌ３０６ａの設定値に基づいて選択した信号を、Ａ＿ＩＮとして遅延調整部３０２に出力する。Ｂ側入力セレクタ３０５ｂは、複数の入力信号から、Ｂ側入力データ選択レジスタＢｉｎＳｅｌ３０６ｂの設定値に基づいて選択した信号を、Ｂ＿ＩＮとして遅延調整部３０２に出力する。

ＡＬＵ１０２内に存在する複数のデータ記憶部３０６ａ、３０６ｂ、３０９ａ、３０９ｂ、３１２それぞれは、信号を選択するセレクタの設定値を保持するレジスタで構成される。これら複数のレジスタに設定される設定値は、データ記憶部１１２に保持されたコンフィギュレーション情報の一部である。

入力データを選択するための設定値を保持するデータ記憶部３０６ａ、３０６ｂは、それぞれのデータ記憶部３０６ａ、３０６ｂに対応したセレクタ３０５ａ、３０５ｂが出力した信号に同期して伝搬されている書き換え信号１０５を参照する。そして、データ記憶部３０６ａ、３０６ｂは、それら書き換え信号１０５がＨｉｇｈの場合、自身に保持された設定値をロード（更新）する。例えばＡ側入力データ選択レジスタ３０６ａは、信号Ａ＿ＩＮに同期して伝搬されている書き換え信号３０７ａを参照し、３０７ａがＨｉｇｈの時、データ記憶部１１２に保持された設定値３１８ａを設定する。このように、書き換え信号を入力信号に同期して伝搬することで、複数のレジスタそれぞれにおける最終処理タイミングで設定値を更新することが可能となる。

遅延調整部３０２は、入力選択部３０１によって選択された入力信号Ａ＿ＩＮとＢ＿ＩＮを入力し、それらの出力するタイミングを調整（遅延調整）する。このため、遅延調整部３０２は、多段の遅延部３０８ａ、３０８ｂを持ち、シフトレジスタを構成する事で遅延調整を実現することが出来る。図３では例として５段分の遅延量調整が可能な構成を示しているが、遅延調整可能な段数はこれに限らない。Ａ側遅延選択レジスタ３０９ａを設定することで、遅延調整部３０２は、遅延部３０８ａによる所望の段数で遅延させた入力信号Ａ＿ＩＮを、後段の演算部３０３に出力する。同様に、Ａ側遅延選択レジスタ３０９ｂを設定することで、遅延調整部３０２は、遅延部３０８ｂによる所望の段数で遅延させた入力信号Ｂ＿ＩＮを、後段の演算部３０３に出力する。

演算部３０３は、遅延調整された２つの入力信号を用いて、設定された演算を行う。図に示している演算器は本実施形態の一例であり、演算器の種類は特に制限はない。例えばＡＮＤ，ＯＲ等の論理演算器や、比較演算器などを搭載してもよい。また、演算器の後にビットシフトする機構を設けてもよい。演算結果選択セレクタ３１１は、演算結果選択レジスタ３１２の設定値に基づいて演算結果を選択し、ＡＬＵ１０２の出力として後段に出力する。演算結果選択セレクタ３１１は、後述の書き換え信号遅延部３２５で遅延調整を行った書き換え信号１０５が演算結果選択セレクタ３１１に到達したタイミングで次の設定値に更新される。図３ではＡ側の書き換え信号３２２ａを使用しているが、３２２ｂと選択できる構成にしてもよい。

書き換え信号遅延部３２５は、入力選択部３０１から出力された書き換え信号３０７ａ、３０７ｂを遅延する。書き換え信号３０７ａ、３０７ｂの遅延量は、遅延調整部３０２で設定する遅延量と等しくするため、遅延選択レジスタ３０９ａ、３０９ｂの設定値が参照される。

この結果、書き換え信号が入力されたとき、その直前に入力されたデータに対して、１つ前の書き換え信号で定義された演算処理を演算部３０３が実行できるようになる。

クロックゲート制御部３１６は、遅延調整部３０２、演算部３０３のクロックゲーティング（クロックの停止）を行う。クロックゲート制御部３１６は、複数のクロックゲート部３１７１ａ～３１７５ａ、３１７１ｂ～３１７５ｂ、３１７６、クロックイネーブル設定レジスタ３２０を持つ。

本実施形態におけるプログラマブル回路１０１は、複数のＡＬＵ１０２を用いて所望の処理を実現する。目的とする処理を実現するために使用されないＡＬＵのクロックゲーティングを行うことで、プログラマブル回路１０１の消費電力を削減することが可能となる。クロックゲート制御部３１６は、ＡＬＵ１０２に対してクロックゲートのイネーブル信号を、書き換え信号１０５がクロックイネーブル設定レジスタ３２０に到達したタイミングで更新し、各クロックゲート部３１７１ａ，３１７１ｂ，…，３１７５ａ，３１７５ｂに遅延して伝搬させる。書き換え信号１０５は処理するデータの最終タイミングに同期して伝搬されるため、各遅延部単位でデータを出力したタイミングでそれぞれクロックゲーティングを行うことが可能となる。図３ではＡ側の書き換え信号３０７ａを使用しているが、３０７ｂと選択できる構成にしてもよい。

図４（ａ）に、実施形態におけるクロックゲート部の構成を示す。図４（ａ）では、例としてクロックゲート部３１７２ａを示している。図示の如く、２つのＡＮＤゲート４０１，４０２、及び、コンパレータ４０３で構成される。

図４（ｂ）は同図（ａ）における各信号のタイミングチャートを示す。クロックゲート部３１７２ａは、多段の遅延部３０８ａの２段目の遅延部のクロックゲーティングを制御する。そのため、コンパレータ４０３が比較で参照する閾値には“２”が設定される。この閾値は、コンフィギュレーション制御部１０３により設定される。この結果、クロックイネーブルがＨｉｇｈかつＡ側の遅延調整量ＡＤｅｌａｙＳｅｌが２以上の時になってはじめてクロックが供給される。他のクロックゲート部も同じ構成であるが、コンパレータに設定される閾値がそれぞれに適した値を持つことになる。このような構成とすることで、遅延調整量に応じたクロックゲーティングが可能となる。

プログラマブル回路部１０１は、上述したＡＬＵ１０２を複数組み合わせて所望の処理回路として機能する。プログラマブル回路部１０１を、パルス生成回路として機能させた例を図９に示す。図９は、ＡＬＵ１０２を２個使用して作られたパルス生成回路である。参照符号９００及び９０１は前記ＡＬＵ１０２にコンフィギュレーション情報を設定して得た演算回路の例示である。ＡＬＵ９００は、カウンタ（積算回路）を実現しており、２入力のうちの１入力のみを使用している。入力信号９０２を固定値１とすることで、インクリメントするカウンタ構成を実現できる。一方、ＡＬＵ９０１は比較器を構成し、ＡＬＵ９００のカウント値が比較値９０３と等価な時にＨｉｇｈ、異なる場合にＬｏｗとしてパルス信号９０５を出力する。このようにＡＬＵを組み合わせることで、パルス生成回路等の所望の回路を実現することが可能となる。

＜プログラマブル回路処理例＞
本実施形態では、イメージセンサー上の分割画素を用いた瞳分割方式によるデフォーカス量の取得から距離マップを形成する処理フローの一部を、プログラマブル回路１０１で実施する例を説明する。分割画素を持つイメージセンサーの構成や、視差画像に対応した距離マップの取得手法については、既知の技術を使用するものとする。

図２は、視差画像からデフォーカス量を検出して距離マップを作成する処理のフローチャートである。撮像面からの視差画素取得及び、距離マップ生成自体は従来の技術であり、本実施形態の本旨には影響しないため、その説明は割愛する。ここでは距離マップ取得のための演算処理の一部をプログラマブル回路１０１で実施する際の、回路の書き換え信号１０５の伝搬を例示する。視差画像は本実施形態では２分割画素とし、それぞれＡ像、Ｂ像と定義する。

Ｓ２００にて、ＣＰＵ１０７は、Ａ像信号から輝度値（以下、Ｙ値とする）を取得する。Ｓ２０１にて、ＣＰＵ１０７は、Ｂ像信号からＹ値を取得する。

Ｓ２０２にて、ＣＰＵ１０７は、Ｓ２００とＳ２０１で得られたＹ値から、視差間の相関演算を行う。

Ｓ２０３にて、ＣＰＵ１０７は、Ｓ２０２の相関演算で得た視差間の相対的な像ズレ量からデフォーカス量を推定する。

Ｓ２０４にて、ＣＰＵ１０７は、レンズ収差による面内のデフォーカス量ムラを補正する。

本実施形態では、前記のＳ２００～Ｓ２０４それぞれのステップにて、プログラマブル回路部１０１内のＡＬＵ構成を切り替える。つまり、ＣＰＵ１０７は、Ｓ２００～Ｓ２０４それぞれにて、プログラマブル回路１０１に対して、それぞれに対応する回路情報２００～２０４を設定する。回路情報２００～２０４は、図１のデータ記憶部１０６ａ上にあらかじめ格納されている。ＣＰＵ１９７は、プログラマブル回路部１０１の初期化時に、回路情報２００～２０４を回路情報記憶部１１３に転送する。

コンフィギュレーション制御部１０３は、回路情報２００をデコードして、図３の３０６ａ、３０６ｂ等で示したような複数のレジスタ設定値を、各ＡＬＵ１０２に渡す。プログラマブル回路部１０１の回路コンフィギュレーションに係るレジスタは、データ記憶部１１２のようなプライマリレジスタと、３０６ａ，３０６ｂのようなセカンダリレジスタのダブルバッファ構成を取る。コンフィギュレーション制御部１０３は、回路情報２００に基づいてプライマリレジスタに渡した値を各ＡＬＵ１０２に搭載したセカンダリレジスタに転送させる。そして、転送完了後に、コンフィギュレーション制御部１０３は、プライマリレジスタを次の回路情報に更新すべく、回路情報記憶部１１３に対して回路情報２０１の転送を要求する。

各ＡＬＵ１０２内に存在するセカンダリレジスタが設定値を更新するタイミングは、各設定レジスタで設定したセレクタの出力信号に同期して伝搬されている書き換え信号が、各設定レジスタに到達したタイミングである。書き換え信号は、タイミング制御部１０８により任意のタイミングで生成され、プログラマブル回路部１０１の入力信号に同期して伝搬している。このようにすることで、それぞれのＡＬＵ１０２における１つ目の回路設定における処理が終了した次のサイクルで、２つ目の回路設定における処理を開始することが可能となる。複数のＡＬＵ１０２を伝搬し、最終段のＡＬＵ１０２から出力された書き換え信号は、１つ目の回路設定における処理がすべて終了したことを知らせるパルス信号と等価である。そのため、コンフィギュレーション制御部１０３は、最終段のＡＬＵ１０２から出力された書き換え信号を読み取り、プライマリレジスタに次の回路設定値を設定する。

上記書き換え信号を伝搬することによる効果を、図５Ａ，５Ｂと図６Ａ，６Ｂを参照して説明する。

図６Ａは本実施形態の主旨である書き換え信号１０５を用いた場合の処理回路切り替えの様を示し、図６Ｂはそのタイミングチャートである。図５Ａ、５Ｂは、図６Ａ、６Ｂと比較するために、書き換え信号を用いない従来の場合の処理回路切り替えの様とそのタイミングチャートである。

図５Ａは、１つのＡＬＵ００が異なる処理回路へ遷移するシーケンスを示している。図示の処理回路１は、入力データＩＤＡＴを２倍にするための加算回路ＡＬＵ００で構成される様を示している。そして、同図の処理回路２は、ＡＬＵ００以外のＡＬＵを用いて所望の処理回路を実現しているため、ＡＬＵ００は演算を行わないことを示している。そして、同図の処理回路３は、入力データＩＤＡＴと、ＡＬＵ０１の演算結果を加算する加算回路ＡＬＵ００を示している。

入力データＩＤＡＴとＡＬＵ０１の演算結果の加算するタイミングを調整するために、処理回路３ではＢ側の遅延調整量を５から２に変更する。処理回路１，２，３はそれぞれ１０サイクル分の入力データを処理するものとする。図５Ｂは処理回路１，２，３のタイミングチャートを示している。

まず、タイミングｔ５０３にて、信号処理が開始される。タイミングｔ５０４は、処理回路１で処理すべき最終データの入力タイミングである。図５Ａ，Ｂの場合、従来のように、全てのレジスタを一斉に切り替える。そのため、全てのＡＬＵで処理回路１の演算が完了するまで、入力データを停止する必要がある。タイミングｔ５０７から、全てのＡＬＵの処理回路１における処理が完了するタイミングｔ５０４までの期間、入力データを停止している。タイミングｔ５０４にて全てのレジスタに対して切り替え信号５０１が発行され、処理回路１の設定から処理回路２の設定に切り替わる。

タイミングｔ５０４からタイミングｔ５０５の期間では、処理回路２の処理が実行されるが、ＡＬＵ００は処理を行わないため、クロックゲーティングされている。タイミングｔ５０５からタイミングｔ５０６の期間では、処理回路３の処理が実行される。

このように従来のシーケンスの場合、処理回路を切り替えるごとに、データの入力を停止する。このため、プログラマブル回路部１０１の他のＡＬＵが処理回路２として機能している期間でのＡＬＵ００の低消費電力化はできても、肝心のスループットを向上させることはできない。

これに対して、本実施形態が適用する図６Ａ，６Ｂの場合、回路設定の切り替えに、タイミング制御部１０４より生成された書き換え信号を使用する。以下、図６Ａ，６Ｂを参照し、場合によっては図３のＡＬＵ構成を参照して説明する。

詳細は以下で明らかにするが、本第１の実施形態においては、ＡＬＵのスループットを従来よりも高くするため、ＡＬＵを書き換えるタイミングは、そのＡＬＵデータが前回に設定した処理回路として機能している際の、演算すべき最終データを入力するタイミングとする。このため、プログラマブル回路部１０１内の着目しているＡＬＵ００が「処理回路１」として最終データを入力するタイミングｔ６０４で、着目ＡＬＵ００以外の他のＡＬＵに「処理回路２」として機能する書き換えを行う。

また、コンフィギュレーション制御部１０３は、このタイミングｔ６０４で、着目ＡＬＵ００に対し、「処理回路１」として最後の演算結果のデータを出力する期間にて、用済みとなった遅延部３０８ａ、３０８ｂの遅延素子それぞれに対し、それぞれに応じたクロックゲーティングの開始タイミングを設定する。これにより、着目ＡＬＵ００が処理回路として、その役割を終えるまでの消費電力を低くできる。

更に、コンフィギュレーション制御部１０３は、着目ＡＬＵ以外の「処理回路２」として機能しているＡＬＵによる最終データを入力するタイミングｔ６０５、言い換えれば、着目ＡＬＵ００が「処理回路３」として機能するタイミングで、ＡＬＵ００の内部の遅延部３０８ａ、３０８ｂに、演算対象のデータが揃って格納されるように設定する。この際、ＡＬＵ００の内部の遅延部３０８ａ、３０８ｂへの演算対象のデータの格納の開始するタイミング以前では、遅延部３０８ａ、３０８ｂの全てはクロックゲーティングが行われた状態となる。また、着目ＡＬＵ００が「処理回路３」として機能する際に、遅延部３０８ａ、３０８ｂ内の未利用となる幾つかの遅延素子（図６ＢではＢＤｅｌｅｙ３～５）は、クロックゲーティングを継続する。この結果、着目ＡＬＵ００が「処理回路１」→「処理回路３」と切り替わる間の消費電力を低くでき、且つ、従来よりも高いスループットを実現できる。以下、その具体例を説明する。

図６Ｂでは、書き換え信号をＵｐｄａｔｅ６０１ｂとして示している。Ｕｐｄａｔｅ６０１ｂは、処理回路１の最終データであるｔ６０４のタイミングで発行され、入力データＩＤＡＴに同期して各ＡＬＵを伝搬する。そのため、Ｂ側の入力信号選択レジスタＢｉｎＳｅｌが処理回路２に書き換わるタイミングはタイミングｔ６０４である。Ｂ側の遅延調整量選択レジスタＢＤｅｌａｙＳｅｌが書き換わるタイミングは５サイクル遅延したタイミングｔ６１１である。また、処理回路２から処理回路３に切り替わるタイミングは、ＡＬＵ０１の出力タイミングであるタイミングｔ６１２である。

Ｂ側遅延部の出力ＢＤｅｌａｙ１～ＢＤｅｌａｙ５はそれぞれタイミングｔ６０４から順次遅延したタイミングｔ６０７～ｔ６１１で処理回路２に切り替わり、クロックゲーティングされる。このようにすることで、処理回路を切り替えるための停止期間が必要なくなり、スループットを向上させることが可能となる。また、処理回路２から処理回路３では、タイミングｔ６１１から順次クロックがオンになる。ただし、処理回路３ではＢ側の遅延調整量が２であり、ＢＤｅｌａｙ３～５は処理回路３において使用されないため、クロックゲーティングされる。このように、演算に使用するＡＬＵであっても、遅延部単位でクロックゲーティングを行う。近年ＬＳＩは大規模化する傾向にあり、プログラマブル回路のＡＬＵの数も増加傾向にあるため、本実施系のようにＡＬＵ１０２中の遅延部単位でクロックゲーティングを行うことで、消費電力の削減効果を高めることが可能となる。

以上説明したように、本実施形態によれば、書き換え信号をデータ信号に同期して伝搬させ、書き換え信号と、ＡＬＵ内の遅延調整量に基づいてクロックゲーティングを行う構成とした。このようにすることで、回路情報の書き換えをパイプライン形式に実行し、プログラマブル回路のスループットを向上させつつ、遅延部単位でクロックゲーティングを行うことで消費電力を削減することが可能な信号処理装置を提供することができる。

［第２の実施形態］
次に、本発明に係る第２の実施形態を説明する。上記第１の実施形態では、処理回路の変化によって入力データの遅延量が増えた分だけ、ＡＬＵ内の遅延調整量を減少させた時に、遅延調整部に不要なデータが入る期間が存在した。具体的には図６Ａ，Ｂの場合には、ＢＤｅｌａｙ１に対するタイミングｔ６１４～ｔ６１６の期間、及び、ＢＤｅｌａｙ２に対するタイミングｔ６１５～ｔ６１７の期間である。この期間はＡＬＵ００の出力に寄与しないにもかかわらずクロックが入っているため、消費電力を増やす要因となる。そこで本第２の実施形態では、処理回路の変化によってＡＬＵ内の遅延調整量が変化する量に応じて、クロックゲーティング期間を延長する構成とした。

図１２に本第３の実施形態におけるＡＬＵの構成を示す。図３と同一の構成要素には同一の参照符号を付している。図１２において、図３との大きな違いは、クロックゲートのイネーブル信号に対してクロックゲーティング期間を延長するためのカウンタ１２０１が追加された点である。処理回路が変更した時の遅延調整量の変化量１３０２をコンフィギュレーション制御部１０３が計算し、その値をカウンタ１２０１に設定する。これにより、遅延調整量が減少した数だけ、クロックゲートのイネーブル期間（クロック停止の期間）を延長させることができる。

図１３に、本第２の実施形態におけるＡＬＵの遷移に係るタイミングチャートを示す。なお、ＡＬＵの遷移は図６Ａと同じであるものとする。

第１の実施形態のクロックイネーブル信号３２０に対して、クロックイネーブル期間を延長した信号１３０１を使用することで、タイミングｔ６１４～ｔ６１６の期間、ｔ６１５～ｔ６１７の期間でそれぞれ遅延部ＢＤｅｌａｙ１、ＢＤｅｌａｙ２がクロックゲーティングされる。

以上説明したように、本第２の実施形態では、処理回路の変化によってＡＬＵ内の遅延調整量が変化する量に応じて、クロックゲーティング期間を延長する構成とすることで、ＡＬＵ内の遅延部のクロックゲーティング期間を最適化し、実施形態１に比べて消費電力を削減することが可能となる。

［第３の実施形態］
次に、本発明に係る第３の実施形態を説明する。先の第１の実施形態では、クロックゲート制御部１０６内でクロックゲートのイネーブル信号を遅延して伝搬したが、コンフィギュレーション制御部１０３が直接制御してもよい。

図７に本第３の実施形態におけるＡＬＵの構成を示す。図３と同一の構成要素には同一の参照符号を付している。図７では、クロックゲート制御部３１６内に、クロックゲートのイネーブル信号を遅延させるための遅延部が無く、コンフィギュレーション制御部１０３から各クロックゲート部３１７にクロックイネーブル信号が接続されている。コンフィギュレーション制御部１０３は回路情報記憶部１１３からコンフィギュレーション情報を取得し、各ＡＬＵ１０２の遅延調整量とクロックイネーブル状態を把握することができる。そのため、ＡＬＵ１０２の各遅延部にそれぞれクロックイネーブルを直接設定することが可能である。プログラマブル回路内の柔軟性を確保するため、ＡＬＵ１０２の数は多いので、ＡＬＵ１０２のクロックイネーブル遅延部を削除することで回路規模を削減することが可能となる。

以上説明したように、本第３の実施形態では、コンフィギュレーション制御部から各ＡＬＵ内の遅延部に対してそれぞれクロックイネーブル設定を行うことで、実施形態１に比較して回路規模を抑えることが可能となる。

［第４の実施形態］
次に、本発明にかかる第４の実施形態を説明する。第１の実施形態では演算に使用しないＡＬＵに対してクロックゲート制御を行うことで消費電力を削減したが、固定値を入力する構成としてもよい。

図８に本第４の実施形態におけるＡＬＵの構成を示す。図３と同一の構成要素には同一の参照符号を付している。図８では、クロックゲート制御部３１６が無い。また、クロックゲートを行わないため、書き換え信号の遅延調整は遅延調整部３０２により行われる。

本第４の実施形態では、所望の処理回路の演算に未利用となるＡＬＵに対して固定値を入力させる。このためには、未利用となるＡＬＵについては、固定値を選択するように予め設定した回路情報を容易すればよい。ＣＭＯＳＬＳＩの動作時の電力であるダイナミック電力は、各遅延部のデータが変化する際に発生するスイッチング電力が支配的である。そのため、演算に使用しないＡＬＵに対して固定値を入力することで、各ＡＬＵのスイッチング電力を削減することが可能となる。

図１０に本実施形態におけるタイミングチャートを示す。また、ＡＬＵの遷移は図６Ａと同様に、処理回路１，２，３を処理する。違いは処理回路２においてクロックゲート制御は行わず、固定値０を入力することである。

このような構成とすることで、クロックゲーティング制御を行わずに回路規模を抑えつつ、演算に使用しない期間のスイッチング電力を削減することが可能となる。

また、遅延調整部３０２の遅延部３０８ａ、３０９ｂを図１１のような構成とすることで、第１の実施形態と同様に、ＡＬＵとして演算に使用されている場合でも、遅延部単位でスイッチング電力を削減することが可能となる。ＤｅｌａｙＮｕｍ１１０１は遅延部３０８ａの段数を表す。このようにすることで、遅延調整量ＡＤｅｌａｙＳｅｌより大きい遅延段数の遅延部に対して固定値０を入力することができ、消費電力を更に削減することが可能となる。図１４にタイミングチャートを示す。また、図６ＡのＡＬＵの遷移において、処理回路２のクロックゲートされていた箇所が固定値０となる。

また、固定値は例えば１０等の、０以外の値でもよい。例えば第一の処理回路で積分器を構成し、第二の処理回路で演算に使用しないためＡＬＵの入力値を０以外の固定値にした場合、意図せず積分値が更新されてしまうことがある。そのため、積分動作を制御するイネーブル信号を用いることで不要な積分動作による消費電力の増加を抑えることが可能となる。

以上説明したように本第４の実施形態によれば、演算に使用しないＡＬＵに対して固定値を入力することで、スイッチング電力を削減することが可能となる。

以上、第１乃至第４の実施形態を説明したが、上記からもわかるように、回路情報の書き換えをパイプライン方式で実行し、プログラマブル回路のスループットを向上させつつ、遅延部の遅延素子単位でクロックゲーティングを行うことで消費電力を削減することができる。

（その他の実施例）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。

１００…信号処理装置、１０１…プログラマブル回路、１０２…ＡＬＵ、１０３…コンフィギュレーション制御部、１０４…タイミング制御部、１０５…書き換え信号

Claims (7)

1. 複数の、２入力１出力のＡＬＵ（Arithmetic and Logic Unit）を有するプログラマブル回路と、
   設定されたタイミングで設定された回路情報に従い、前記プログラマブル回路を更新する更新部とを有する情報処理装置であって、
   前記プログラマブル回路における前記複数のＡＬＵのそれぞれは、
   設定された種類の演算を２つのデータに対して行い、前記演算の結果を出力する演算部と、
   入力された２つのデータを、独立して設定された遅延量に従ってそれぞれ遅延し、前記遅延された２つのデータを前記演算部に供給する遅延部と、
   外部から設定された情報に従い、前記遅延部に対する遅延量と前記演算部に対する演算を行うタイミングとを制御する制御部を有し、
   前記更新部は、
   前記プログラマブル回路における着目ＡＬＵが第１の処理回路として処理すべき最終データを入力したとき、前記遅延部が有する複数の遅延素子それぞれに対して、それぞれに応じたクロックゲーティングの開始タイミングを設定する
   ことを特徴とする情報処理装置。
2. 前記更新部は、
   前記プログラマブル回路における着目ＡＬＵ以外のＡＬＵが第２の処理回路として最終データを入力したとき、前記着目ＡＬＵが第３の処理回路として機能するために前記遅延部において利用される遅延素子に対するクロックの供給の開始のタイミングを設定し、前記第３の処理回路として利用しない遅延素子に対するクロックゲーティングを継続するように設定する
   ことを特徴とする請求項１に記載の情報処理装置。
3. 前記プログラマブル回路は、ＦＰＧＡ（Field Programmable Gate Array）またはＰＬＤ（Programmable Logic Device）であることを特徴とする請求項１または２に記載の情報処理装置。
4. 複数の、２入力１出力のＡＬＵ（Arithmetic and Logic Unit）を有するプログラマブル回路を有する情報処理装置の制御方法であって、
   前記プログラマブル回路における前記複数のＡＬＵのそれぞれは、
   設定された種類の演算を２つのデータに対して行い、前記演算の結果を出力する演算部と、
   入力された２つのデータを、独立して設定された遅延量に従ってそれぞれ遅延し、前記遅延された２つのデータを前記演算部に供給する遅延部と、
   外部から設定された情報に従い、前記遅延部に対する遅延量と前記演算部に対する演算を行うタイミングとを制御する制御部を有し、
   前記制御方法は、設定されたタイミングで設定された回路情報に従い、前記プログラマブル回路を更新する更新工程を有し、
   前記更新工程は、
   前記プログラマブル回路における着目ＡＬＵが第１の処理回路として処理すべき最終データを入力したとき、前記遅延部が有する複数の遅延素子それぞれに対して、それぞれに応じたクロックゲーティングの開始タイミングを設定する
   ことを特徴とする情報処理装置の制御方法。
5. 前記更新工程は、
   前記プログラマブル回路における着目ＡＬＵ以外のＡＬＵが第２の処理回路として最終データを入力したとき、前記着目ＡＬＵが第３の処理回路として機能するために前記遅延部において利用される遅延素子に対するクロックの供給の開始のタイミングを設定し、前記第３の処理回路として利用しない遅延素子に対するクロックゲーティングを継続するように設定する
   ことを特徴とする請求項４に記載の情報処理装置の制御方法。
6. 前記プログラマブル回路は、ＦＰＧＡ（Field Programmable Gate Array）またはＰＬＤ（Programmable Logic Device）であることを特徴とする請求項４または５に記載の情報処理装置の制御方法。
7. コンピュータが読み込み実行することで、前記コンピュータに、請求項４に記載の方法が有する工程を実行させるためのプログラム。

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