JP2022009069A - 撮像装置 - Google Patents

撮像装置 Download PDF

Info

Publication number
JP2022009069A
JP2022009069A JP2021167834A JP2021167834A JP2022009069A JP 2022009069 A JP2022009069 A JP 2022009069A JP 2021167834 A JP2021167834 A JP 2021167834A JP 2021167834 A JP2021167834 A JP 2021167834A JP 2022009069 A JP2022009069 A JP 2022009069A
Authority
JP
Japan
Prior art keywords
transistor
layer
register
image processing
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021167834A
Other languages
English (en)
Other versions
JP7185744B2 (ja
Inventor
隆之 池田
Takayuki Ikeda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2022009069A publication Critical patent/JP2022009069A/ja
Application granted granted Critical
Publication of JP7185744B2 publication Critical patent/JP7185744B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/709—Circuitry for control of the power supply
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/02—Comparing digital values
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/47—Image sensors with pixel address output; Event-driven image sensors; Selection of pixels to be read out based on image data
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/53—Control of the integration time
    • H04N25/532—Control of the integration time by controlling global shutters in CMOS SSIS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H04N25/571—Control of the dynamic range involving a non-linear response
    • H04N25/573—Control of the dynamic range involving a non-linear response the logarithmic type
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/703—SSIS architectures incorporating pixels for producing signals other than image signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/766—Addressed sensors, e.g. MOS or CMOS sensors comprising control or output lines used for a plurality of functions, e.g. for pixel output, driving, reset or power
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/767—Horizontal readout lines, multiplexers or registers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Electromagnetism (AREA)
  • Mathematical Analysis (AREA)
  • General Engineering & Computer Science (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Computational Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Studio Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Image Processing (AREA)

Abstract

【課題】電源をオフとした場合でも、パラメータを保持する機能を有するメモリが設けられ、高速に動作し、低消費電力な撮像装置を提供する。【解決手段】撮像回路、二以上の画像処理ブロック２２及び二以上のセレクタ２３を有する撮像装置において、画像処理ブロックは、画像処理部３３及び保持回路３０を有し、セレクタ２３は、スイッチ部３４及び保持回路３０を有する。撮像回路は、撮像動作を行うことにより画像データを生成する。画像処理部は、撮像回路が生成した画像データを処理する。画像処理ブロックが有する保持回路は、画像処理部が処理を行う際に必要なパラメータを受信し、保持する。スイッチ部は、撮像回路が生成した画像データ及び画像処理部が処理した画像データの一つを出力する。セレクタが有する保持回路は、スイッチ部が出力するためのパラメータを受信し、保持する。保持回路は、チャネル形成領域に金属酸化物を含むトランジスタを有する。【選択図】図２

Description

本発明の一態様は、撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書などで開示する発明
の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発
明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション
・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発
明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明
装置、蓄電装置、記憶装置、撮像装置、製造装置、それらの動作方法、または、それらの
製造方法、を一例として挙げることができる。
なお、本明細書などにおいて半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置
、表示装置、撮像装置、電子機器、製造装置は、半導体装置を有する場合がある。
トランジスタに適用可能な半導体材料として、酸化物半導体が注目されている。例えば、
酸化物半導体として酸化亜鉛、またはＩｎ－Ｇａ－Ｚｎ系酸化物半導体を用いてトランジ
スタを作製する技術が特許文献１および特許文献２に開示されている。チャネル形成領域
に酸化物半導体を含むトランジスタ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジ
スタ、以下、ＯＳトランジスタという）はオフ電流が極めて低いという特徴を有する。
オフ電流が小さいことを利用して、ＯＳトランジスタを不揮発性の記憶装置に用いる例が
特許文献３に開示されている。
また、ＯＳトランジスタを画素回路の一部に用いる構成の撮像装置が特許文献４に開示さ
れている。これにより、グローバルシャッタ方式を適用することができ、動体の撮像であ
っても歪のない画像を得ることができる。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報 特開２０１１－１５１３８３号公報 特開２０１１－１１９７１１号公報
撮像装置には、生成した撮像データに対してガンマ補正、調光、調色、ノイズ除去、歪み
補正、符号化、復号化などの画像処理を行うために、画像処理プロセッサを搭載する場合
が多い。また、画像処理プロセッサを搭載することにより、撮像装置が顔検出、自動シー
ン認識、ハイダイナミックレンジ合成（Ｈｉｇｈ Ｄｙｎａｍｉｃ Ｒａｎｇｅ ｉｍａ
ｇｉｎｇ、以下、ＨＤＲという）などの機能を有することができる。
上記機能は、必ずしも全てを使用する必要はなく、例えばユーザーが使用する機能を選択
できるようにすることが好ましい。例えば、使用する機能および使用しない機能を表すパ
ラメータを、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などのホスト
が生成し、当該パラメータを画像処理プロセッサに供給することにより、使用する機能を
選択することができる。また、画像処理プロセッサが画像処理などを行う際は、当該画像
処理に必要な情報を表すパラメータがホストにより生成され、当該パラメータが画像処理
プロセッサに供給される。
画像処理プロセッサには、上記パラメータを保持する機能を有するレジスタなどのメモリ
、および画像処理を行う画像処理部が設けられる。ホストが生成したパラメータを当該メ
モリに保持し、必要に応じて画像処理部がメモリからパラメータを読み出す。
上記メモリが揮発性メモリである場合、撮像装置の電源をオフにするとメモリに保持した
パラメータが消失する。このため、撮像装置の電源をオンとすると、プロセッサが再びパ
ラメータを生成する。これにより、電源をオンとしてから、撮像を行えるようになるまで
に時間を要する。
本発明の一態様は、電源をオフとした場合であっても、パラメータを保持する機能を有す
るメモリが設けられた撮像装置を提供することを課題の一とする。または、本発明の一態
様は、高速に動作する撮像装置を提供することを課題の一とする。または、本発明の一態
様は、低消費電力の撮像装置を提供することを課題の一とする。または、本発明の一態様
は、新規な撮像装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１の回路（例えば、撮像回路）と、第１のコントローラと、二以上
の第２の回路（例えば、画像処理ブロック）と、二以上のセレクタと、を有し、第２の回
路はそれぞれ、画像処理部と、第１の保持回路と、を有し、セレクタはそれぞれ、スイッ
チ部と、第２の保持回路と、を有し、第１の保持回路は、第１のトランジスタを有し、第
２の保持回路は、第２のトランジスタを有し、第１の回路は、撮像動作を行うことにより
画像データを生成する機能を有し、第１のコントローラは、第２の回路への電源供給を制
御する機能を有し、第２の回路が有する画像処理部は、第１の回路が生成した画像データ
を処理する機能を有し、第２の回路の一が有する画像処理部は、他の第２の回路が有する
画像処理部が処理した画像データを処理する機能を有し、第１の保持回路は、第１のパラ
メータを受信する機能を有し、第１の保持回路は、第２の回路への電源供給が遮断されて
いる状態で、第１のパラメータを保持する機能を有し、スイッチ部は、第１の回路が生成
した画像データおよび画像処理部が処理した画像データの中から選択された、一の画像デ
ータを出力する機能を有し、第２の保持回路は、第２のパラメータを受信する機能を有し
、第２の保持回路は、セレクタへの電源供給が遮断されている状態で、第２のパラメータ
を保持する機能を有し、第１のトランジスタおよび第２のトランジスタは、チャネル形成
領域に金属酸化物を含む撮像装置である。
また、上記態様において、第１のパラメータは、画像処理部が処理を行う際に必要な情報
を表し、第２のパラメータは、スイッチ部から出力される画像データを表してもよい。
また、上記態様において、第１の保持回路は、第１のレジスタと、第２のレジスタと、を
有し、第２の保持回路は、第３のレジスタと、第４のレジスタと、を有し、第１のレジス
タは、第１のパラメータを第２のレジスタに供給する機能を有し、第２のレジスタは、第
１のレジスタから受信した第１のパラメータを、画像処理部に出力する機能を有し、第３
のレジスタは、第２のパラメータを第４のレジスタに供給する機能を有し、第４のレジス
タは、第３のレジスタから受信した第２のパラメータを、スイッチ部に出力する機能を有
してもよい。
また、上記態様において、第２のレジスタは、第１のトランジスタを有し、第４のレジス
タは、第２のトランジスタを有し、第２のレジスタは、第２の回路への電源供給が遮断さ
れている状態で、第１のパラメータを保持する機能を有し、第４のレジスタは、セレクタ
への電源供給が遮断されている状態で、第２のパラメータを保持する機能を有してもよい
。
また、上記態様において、第１のレジスタおよび第３のレジスタは、フリップフロップ回
路を有してもよい。
また、上記態様において、第２の回路をｎ個（ｎは２以上の整数）有し、セレクタをｎ＋
１個有してもよい。
また、上記態様において、第１の保持回路は、第１の容量素子を有し、第２の保持回路は
、第２の容量素子を有し、第１のトランジスタのソースまたはドレインは、第１の容量素
子と電気的に接続され、第２のトランジスタのソースまたはドレインは、第２の容量素子
と電気的に接続されていてもよい。
また、上記態様において、第２のコントローラを有し、第２のコントローラは、第１の回
路および第１のコントローラへの電源供給を制御してもよい。
また、上記態様において、ホストを有し、ホストは、第１のパラメータおよび第２のパラ
メータを生成する機能を有してもよい。
また、上記態様において、第１のコントローラは、ホストが生成した第１のパラメータを
受信する機能を有し、第１のコントローラは、ホストが生成した第２のパラメータを受信
する機能を有し、第１のコントローラは、受信した第１のパラメータを、第２の回路に供
給する機能を有し、第１のコントローラは、受信した第２のパラメータを、セレクタに供
給する機能を有してもよい。
また、本発明の一態様の撮像装置と、操作用のボタンと、を有する電子機器も、本発明の
一態様である。
本発明の一態様により、電源をオフとした場合であっても、パラメータを保持する機能を
有するメモリが設けられた撮像装置を提供することができる。または、本発明の一態様に
より、高速に動作する撮像装置を提供することができる。または、本発明の一態様により
、低消費電力の撮像装置を提供することができる。または、本発明の一態様により、新規
な撮像装置を提供することができる。
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態
様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合も
ある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、こ
れらの効果を有さない場合もある。
撮像装置の構成例を示すブロック図。 画像処理ブロックの構成例を示すブロック図。 レジスタの構成例を示す回路図。 レジスタの構成例を示す回路図。 レジスタの構成例を示す回路図。 レジスタの動作例を示すタイミングチャート。 パラメータを説明する図。 撮像回路の構成例を説明するブロック図。 画素の回路を説明する図。 グローバルシャッタおよびローリングシャッタの動作を説明するための図。 画素回路の構成例を説明する図。 画素回路の構成例を説明する図。 画素回路の動作例を説明する図。 画素回路の構成例を説明する図。 撮像装置の構成例を説明する断面図。 撮像装置の構成例を説明する断面図。 光電変換素子の接続形態の一例を説明する断面図。 光電変換素子の接続形態の一例を説明する断面図。 撮像装置の構成例を説明する断面図。 光電変換素子の接続形態の一例を説明する断面図。 撮像装置の構成例を説明する断面図。 撮像装置の構成例を説明する断面図。 撮像装置の構成例を説明する断面図。 撮像装置の構成例を説明する断面図。 撮像装置の構成例を説明する断面図。 撮像装置の構成例を説明する断面図。 トランジスタの構成例を説明する上面図および断面図。 トランジスタの構成例を説明する上面図および断面図。 トランジスタの構成例を説明する上面図および断面図。 トランジスタの構成例を説明する上面図および断面図。 トランジスタの構成例を説明する上面図および断面図。 撮像装置を収めたパッケージの斜視図および断面図。 撮像装置を収めたパッケージの斜視図および断面図。 電子機器の一例を説明する図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は
、以下の実施の形態の記載内容に限定して解釈されるものではない。また、以下に示され
る複数の実施の形態は、適宜組み合わせることが可能である。
また、図面などにおいて、大きさ、層の厚さ、領域などは、明瞭化のため誇張されている
場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式
的に示したものであり、図面に示す形状又は値などに限定されない。
また、図面などにおいて、同一の要素または同様な機能を有する要素、同一の材質の要素
、あるいは同時に形成される要素などには同一の符号を付す場合があり、その繰り返しの
説明は省略する場合がある。
また、本明細書などにおいて、「膜」という用語と、「層」という用語とは、互いに入れ
替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変
更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」
という用語に変更することが可能な場合がある。
また、本明細書などにおいて、「上」や「下」などの配置を示す用語は、構成要素の位置
関係が、「直上」または「直下」であることを限定するものではない。例えば、「ゲート
絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要
素を含むものを除外しない。
また、本明細書などにおいて、「第１」、「第２」、「第３」などの序数詞は、構成要素
の混同を避けるために付したものであり、数的に限定するものではない。
また、本明細書などにおいて、「電気的に接続」とは、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジス
タなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有
する素子などが含まれる。
また、本明細書などにおいて、「電圧」とは、ある電位と基準の電位（例えば、グラウン
ド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電
位、電圧、電圧差と言い換えることが可能である。
また、本明細書などにおいて、トランジスタとは、ゲートと、ドレインと、ソースとを含
む、少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレ
イン領域、またはドレイン電極）とソース（ソース端子、ソース領域、またはソース電極
）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレイン
との間に電流を流すことができるものである。なお、本明細書などにおいて、チャネル形
成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動
作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細
書などにおいては、ソースやドレインの用語は、入れ替えて用いることができるものとす
る。
また、本明細書などにおいて、特に断りがない場合、オフ電流とは、トランジスタがオフ
状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態と
は、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖ
ｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソ
ースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。つまり、ｎチャネル
型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔ
ｈよりも低いときのドレイン電流、という場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流
は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合がある。
また、本明細書などでは、オフ電流と同じ意味で、リーク電流と記載する場合がある。ま
た、本明細書などにおいて、オフ電流とは、トランジスタがオフ状態にあるときに、ソー
スとドレインの間に流れる電流を指す場合がある。
本明細書などにおいて、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属
の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む
）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）
などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属
酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用
、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物
半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳというこ
とができる。また、ＯＳ ＦＥＴと記載する場合においては、金属酸化物または酸化物半
導体を有するトランジスタと換言することができる。
また、本明細書などにおいて、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘ
ｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅ
ｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書などにおいて、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａ
ｌ）、及びＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合
がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一
例を表す。
また、本明細書などにおいて、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは
、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体で
は半導体としての機能を有する。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉ
ｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（ま
たはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能で
ある。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッ
チングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ
ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉ
ｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることが
できる。
また、本明細書などにおいて、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、
導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁
性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性
領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域
とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウ
ド状に連結して観察される場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶
縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ
以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを
有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉ
ｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナ
ローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に
、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップ
を有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有す
る成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記Ｃ
ＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に
用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、
及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材
（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ
ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を用いて説明する。
＜撮像装置＞
図１は、撮像装置１０の構成例を示すブロック図である。撮像装置１０は、撮像回路１１
、画像処理回路１２、ホスト１３、およびコントローラ１４を有する。
撮像回路１１は、撮像動作を行い、画像データＩＤを生成する機能を有する。詳細は後述
するが、撮像回路１１には光電変換素子を有する画素がマトリクス状に配列されており、
当該光電変換素子が外部から照射された光、つまり環境光を検出し、検出された光に応じ
た画像データＩＤを撮像回路１１が生成する。
画像処理回路１２は、画像データＩＤに対して、画像処理を行う機能を有する。画像処理
として、例えばガンマ補正、調光、調色、ノイズ除去、歪み補正、符号化、復号化などを
行うことができる。また、画像処理回路１２は、顔検出、自動シーン認識、ＨＤＲなどの
処理を行う機能を有する。ここで、自動シーン認識とは、外部環境などのシーンを認識し
て、露光、フォーカス、フラッシュなどを自動的に調整することをいう。
画像処理回路１２は、上記の処理のすべてを行わなくてもよく、一部の処理のみ行うこと
ができる。例えば、画像処理回路１２は、画像データＩＤに対して、ガンマ補正およびノ
イズ除去のみを行い、歪み補正、符号化、復号化などは行わないとすることができる。ま
た、画像処理回路１２は、顔検出は行うが、自動シーン認識およびＨＤＲは行わないとす
ることができる。画像処理回路１２が行う処理は、例えば撮像装置１０のユーザーが選択
することができる。または、画像処理回路１２が行う処理は、例えば外部環境に応じて自
動で選択することができる。例えば、画像データＩＤにおいて、最も明るい部分と最も暗
い部分の明るさの比が一定値以下である場合は、ＨＤＲを行わないとすることができる。
なお、画像処理回路１２として、例えばプロセッサとすることができる。
ホスト１３は、画像処理回路１２が必要とするパラメータを生成する機能を有する回路で
ある。例えば、画像処理の際に必要な情報を表すパラメータを生成することができる。例
えば、画像処理回路１２に供給された画像データＸを所定の式により画像データＹに変換
する場合、当該式の係数を表すパラメータをホスト１３が生成することができる。また、
詳細は後述するが、ホスト１３は、例えば画像データＩＤに対して行う処理を表すパラメ
ータを生成することができる。
また、ホスト１３は、画像処理回路１２から出力された画像データを受信し、外部機器に
出力する機能を有する回路である。ここで、外部機器とは、撮像装置１０の外部に設けら
れた機器を示し、例えば表示装置、記憶装置などとすることができる。なお、ホスト１３
は、受信した画像データを基にして、生成するパラメータを変更することができる。
なお、ホスト１３は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メ
モリなどを有する。ＣＰＵは、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎ
ｉｔ）を有してもよい。
コントローラ１４は、撮像回路１１および画像処理回路１２への電源供給を制御する機能
を有する回路である。例えば、撮像装置１０のユーザーが撮像装置１０を使用しない場合
は、撮像回路１１および画像処理回路１２への電源供給を遮断することができる。これに
より、撮像装置１０の消費電力を低減することができる。
画像処理回路１２は、コントローラ２１、画像処理ブロック２２、およびセレクタ２３を
有する。例えば、画像処理ブロック２２をｎ個（ｎは２以上の整数）設けることができ、
セレクタ２３をｍ個（ｍは２以上の整数）設けることができる。なお、ｍは、例えばｎ＋
１とすることができる。図１では、ｍ＝ｎ＋１とする場合を示している。以後、ｍ＝ｎ＋
１である場合について説明する。
本明細書において、同じ符号を用いる場合であっても、特にその中で区別する必要がある
場合には、符号に［０］、［１］、［ｎ］などの識別用の符号を付記して記載する場合が
ある。例えば、複数の画像処理ブロック２２および複数のセレクタ２３を区別するために
、［１］、［２］、［ｎ］などの符号を用いている。
セレクタ２３は、入力端子、出力端子、選択制御入力端子、および選択制御出力端子を有
する。セレクタ２３は、例えば入力端子をｍ本（ｎ＋１本）有し、出力端子、選択制御入
力端子、および選択制御出力端子をそれぞれ１本ずつ有する。
画像処理ブロック２２［１］乃至［ｎ］は直列に接続されている。つまり、例えば画像処
理ブロック２２［１］は画像処理ブロック２２［２］と電気的に接続され、画像処理ブロ
ック２２［２］は画像処理ブロック２２［１］および画像処理ブロック２２［３］と電気
的に接続され、画像処理ブロック２２［ｎ］は画像処理ブロック２２［ｎ－１］と電気的
に接続されている。
セレクタ２３［１］乃至［ｎ＋１］は、選択制御入力端子および選択制御出力端子を介し
て直列に接続されている。つまり、例えばセレクタ２３［１］の選択制御出力端子はセレ
クタ２３［２］の選択制御入力端子と電気的に接続され、セレクタ２３［ｎ］の選択制御
出力端子はセレクタ２３［ｎ＋１］の選択制御入力端子と電気的に接続されている。
コントローラ２１は、ホスト１３が生成したパラメータを受信し、当該パラメータを画像
処理ブロック２２［１］またはセレクタ２３［１］などに供給する機能を有する回路であ
る。例えば、ホスト１３は、生成するパラメータにヘッダを設け、当該ヘッダにパラメー
タの供給先に関する情報を書き込むことができる。この場合、コントローラ２１がパラメ
ータのヘッダを読み出し、当該パラメータの供給先を決定することができる。例えば、画
像処理ブロック２２［１］とセレクタ２３［１］のどちらにパラメータを供給するかを決
定することができる。なお、パラメータをセレクタ２３［１］に供給する場合、セレクタ
２３［１］の選択制御入力端子にパラメータを供給することができる。
本明細書などにおいて、画像処理ブロック２２に供給するパラメータをパラメータＰ１と
し、セレクタ２３に供給するパラメータをパラメータＰ２とする。
なお、画像処理ブロック２２［２］乃至［ｎ］へは、前の画像処理ブロック２２を介して
順にパラメータＰ１を供給することができる。例えば、画像処理ブロック２２［３］へは
、画像処理ブロック２２［１］および画像処理ブロック２２［２］を介してコントローラ
２１からパラメータＰ１を供給することができる。例えば、画像処理ブロック２２［ｎ］
へは、画像処理ブロック２２［１］乃至［ｎ－１］を介してコントローラ２１からパラメ
ータＰ１を供給することができる。また、セレクタ２３［２］乃至［ｎ＋１］へは、前の
セレクタ２３を介して順にパラメータＰ２を供給することができる。例えば、セレクタ２
３［３］へは、セレクタ２３［１］およびセレクタ２３［２］を介してコントローラ２１
からパラメータＰ２を供給することができる。例えば、セレクタ２３［ｎ＋１］へは、セ
レクタ２３［１］乃至［ｎ］を介してコントローラ２１からパラメータＰ２を供給するこ
とができる。
また、画像処理ブロック２２［ｎ］へ供給されたパラメータＰ１は、コントローラ２１に
供給することができる。また、セレクタ２３［ｎ＋１］の選択制御入力端子に供給された
パラメータＰ２は、セレクタ２３［ｎ＋１］の選択制御出力端子からコントローラ２１に
供給することができる。画像処理ブロック２２［ｎ］からコントローラ２１に供給された
パラメータＰ１、およびセレクタ２３［ｎ＋１］からコントローラ２１に供給されたパラ
メータＰ２は、ホスト１３に供給することができる。これにより、例えばパラメータＰ１
が全ての画像処理ブロック２２に正しく供給されたこと、およびパラメータＰ２が全ての
セレクタ２３に正しく供給されたことを、ホスト１３が認識することができる。また、画
像処理ブロック２２がパラメータＰ１を書き換える場合、書き換わったパラメータＰ１を
ホスト１３が認識することができる。なお、画像処理ブロック２２［ｎ］へ供給されたパ
ラメータＰ１、およびセレクタ２３［ｎ＋１］の選択制御入力端子に供給されたパラメー
タＰ２を、コントローラ２１に供給しなくてもよい。
なお、図１では、画像処理回路１２が、パラメータＰ１を画像処理ブロック２２へ供給す
るパスと、パラメータＰ２をセレクタ２３へ供給するパスと、をそれぞれ１本ずつ有する
構成を示しているが、本発明の一態様はこれに限らない。例えば、パラメータＰ１を画像
処理ブロック２２へ供給するパスと、パラメータＰ２をセレクタ２３へ供給するパスと、
をそれぞれ２本ずつ有してもよいし、それぞれｉ本（ｉは自然数）ずつ有してもよい。パ
ラメータを供給するパスの数を増加させることにより、撮像装置１０の動作を高速化する
ことができる。なお、パラメータＰ１を画像処理ブロック２２へ供給するパスの本数と、
パラメータＰ２をセレクタ２３へ供給するパスの本数と、を異ならせてもよい。
また、コントローラ２１は、画像処理ブロック２２への電源供給を制御する機能を有する
回路である。詳細は後述するが、撮像装置１０では、画像処理ブロック２２［１］乃至［
ｎ］の内、一部を使用しないとすることができる。この場合、コントローラ２１は、使用
しない画像処理ブロック２２への電源供給を遮断することができる。これにより、撮像装
置１０の消費電力を低減することができる。なお、コントローラ２１は、セレクタ２３へ
の電源供給を制御する機能を有してもよい。例えば、詳細は後述するが、セレクタ２３［
１］乃至［ｎ＋１］の内、出力端子が使用しない画像処理ブロック２２と電気的に接続さ
れているセレクタ２３への電源供給を遮断することができる。
画像処理回路１２が図１に示す構成である場合、コントローラ１４は、コントローラ２１
への電源供給を制御することができる。コントローラ２１への電源供給を遮断する場合は
、コントローラ２１は、画像処理ブロック２２［１］乃至［ｎ］の例えばすべてへの電源
供給を遮断することができる。また、セレクタ２３［１］乃至［ｎ＋１］の例えばすべて
への電源供給を遮断することができる。なお、コントローラ１４は、例えば撮像回路１１
への電源供給を遮断した場合に、コントローラ２１への電源供給を遮断することができる
。
画像処理ブロック２２は、パラメータＰ１を基にして画像データＳＤを処理し、画像デー
タＰＤとして出力する機能を有する回路である。画像処理ブロック２２は、画像処理ブロ
ック２２が出力した画像データＰＤを、パラメータＰ１を基にして処理する機能を有する
回路である。つまり、例えば画像処理ブロック２２［１］から出力された画像データＰＤ
は、画像処理ブロック２２［１］乃至［ｎ］により処理することができる。
画像処理ブロック２２［１］乃至［ｎ］は、それぞれ異なる処理を行うことができる。つ
まり、画像処理ブロック２２［１］乃至［ｎ］は、それぞれ異なる機能を有する。例えば
、画像処理ブロック２２［１］によりガンマ補正を行い、画像処理ブロック２２［２］に
よりノイズ除去を行い、画像処理ブロック２２［ｎ－１］により顔検出を行い、画像処理
ブロック２２［ｎ］によりＨＤＲを行うことができる。
セレクタ２３は、画像処理ブロック２２により処理を行う画像データを選択し、画像デー
タＳＤとして出力する機能を有する回路である。また、セレクタ２３は、外部機器に出力
する画像データを選択し、画像データＳＤとして出力する機能を有する回路である。図１
に示すように、例えばセレクタ２３［ｋ］（ｋは１以上ｎ以下の整数）の出力端子は、画
像処理ブロック２２［ｋ］と電気的に接続されている。また、例えばセレクタ２３［ｎ＋
１］の出力端子は、ホスト１３と電気的に接続されている。つまり、例えばセレクタ２３
［１］乃至［ｎ］は、対応する画像処理ブロック２２により処理を行う画像データを選択
し、画像データＳＤとして出力する機能を有する。また、例えばセレクタ２３［ｎ＋１］
は、外部機器に出力する画像データを選択し、画像データＳＤとして出力する機能を有す
る。
本明細書などにおいて、画像処理ブロック２２［ｋ］から出力される画像データＰＤを、
画像データＰＤ［ｋ］と表記する。また、セレクタ２３［ｋ］から出力される画像データ
ＳＤを、画像データＳＤ［ｋ］と表記する。つまり、画像処理ブロック２２［ｋ］は、画
像データＳＤ［ｋ］を処理し、画像データＰＤ［ｋ］として出力する機能を有する。
セレクタ２３の入力端子には、画像データＩＤ、および画像データＰＤ［１］乃至［ｎ］
を供給することができる。つまり、セレクタ２３は、画像データＩＤ、および画像データ
ＰＤ［１］乃至［ｎ］の中から選択された一の画像データを出力することができる。なお
、セレクタ２３の入力端子に供給した画像データの内、画像データＳＤとして出力する画
像データは、選択制御入力端子に供給されるパラメータＰ２により選択することができる
。
セレクタ２３は、詳細は後述するが、選択制御入力端子に供給されるパラメータＰ２を基
に、画像データＳＤを出力しないとすることができる。例えば、セレクタ２３［１］乃至
［ｎ］の一以上は、画像データＳＤを出力しないとすることができる。この場合、画像デ
ータＳＤを出力しないセレクタ２３の出力端子と電気的に接続されている画像処理ブロッ
ク２２は、処理を行わないとすることができる。前述のように、処理を行わない画像処理
ブロック２２、つまり使用しない画像処理ブロック２２への電源供給を遮断することによ
り、撮像装置１０の消費電力を低減することができる。また、前述のように、画像データ
ＳＤを出力しないセレクタ２３、つまり出力端子が処理を行わない画像処理ブロック２２
と電気的に接続されているセレクタ２３への電源供給を遮断してもよい。
以上より、セレクタ２３に供給されるパラメータＰ２は、画像処理を行う画像データを選
択するパラメータということができる。また、画像処理ブロック２２［１］乃至［ｎ］は
それぞれ行う処理が異なることから、パラメータＰ２は、画像データＩＤに対して行う処
理を選択するパラメータということができる。
＜画像処理ブロック＞
図２（Ａ）は、画像処理ブロック２２の構成例を示すブロック図である。図２（Ａ）には
、画像処理ブロック２２［１］および画像処理ブロック２２［２］を示している。
画像処理ブロック２２は、保持回路３０および画像処理部３３を有する。保持回路３０は
、パラメータを受信して保持する機能を有する。例えば、保持回路３０は、パラメータＰ
１を受信して保持し、画像処理部３３に供給する機能を有する。
画像処理部３３は、セレクタ２３から出力された画像データＳＤに対して、パラメータＰ
１を基に画像処理を行い、画像データＰＤとして出力する機能を有する回路である。例え
ば、画像処理ブロック２２［１］に設けられた画像処理部３３は、セレクタ２３［１］か
ら出力された画像データＳＤ［１］に対して、パラメータＰ１を基に画像処理を行い、画
像データＰＤ［１］として出力する機能を有する。また、例えば画像処理ブロック２２［
２］に設けられた画像処理部３３は、セレクタ２３［２］から出力された画像データＳＤ
［２］に対して、パラメータＰ１を基に画像処理を行い、画像データＰＤ［２］として出
力する機能を有する。以上より、パラメータＰ１は、画像処理部３３が処理を行う際に必
要な情報を表すパラメータということができる。
保持回路３０は、スキャンチェーンレジスタ部３０Ａ、およびレジスタ部３０Ｂを有する
。スキャンチェーンレジスタ部３０Ａは、複数のレジスタ３１を有し、レジスタ３１によ
りレジスタチェーンが構成されている。レジスタ部３０Ｂは、複数のレジスタ３２を有す
る。
レジスタ３１は、パラメータを受信し、レジスタ３２に供給する機能を有する回路である
。例えば、レジスタ３１は、パラメータＰ１を受信し、レジスタ３２に供給する機能を有
する。レジスタ３１には、クロック信号ＣＬＫが供給され、クロック信号ＣＬＫに同期し
てパラメータの受信およびパラメータのレジスタ３２への供給が行われる。
レジスタ３２は、レジスタ３１から供給されたパラメータを保持し、当該パラメータを画
像処理部３３に出力する機能を有する回路である。例えば、レジスタ３２は、レジスタ３
１から供給されたパラメータＰ１を保持し、当該パラメータＰ１を画像処理部３３に出力
する機能を有する。
なお、レジスタ３１は、パラメータＰ１を、１個当たり例えば１ビットのデータとして保
持する機能を有する。また、レジスタ３２は、パラメータＰ１を、１個当たり例えば１ビ
ットのデータとして保持する機能を有する。
＜セレクタ＞
図２（Ｂ）は、セレクタ２３の構成例を示すブロック図である。図２（Ｂ）には、セレク
タ２３［１］およびセレクタ２３［２］を示している。
セレクタ２３は、保持回路３０およびスイッチ部３４を有する。セレクタ２３が有する保
持回路３０は、パラメータＰ２を受信して保持し、スイッチ部３４に供給する機能を有す
る。なお、セレクタ２３が有する保持回路３０の構成などは、画像処理ブロック２２が有
する保持回路３０の構成などと同様とすることができる。
スイッチ部３４は、パラメータＰ２を基に、スイッチ部３４に供給された画像データ、つ
まり例えば画像データＩＤ、および画像データＰＤ［１］乃至［ｎ］の中から例えば一を
選択し、画像データＳＤとして出力する機能を有する回路である。例えば、セレクタ２３
［１］に設けられたスイッチ部３４は、画像データＩＤ、および画像データＰＤ［１］乃
至［ｎ］の中から例えば一を選択し、画像データＳＤ［１］として出力する機能を有する
。例えば、セレクタ２３［２］に設けられたスイッチ部３４は、画像データＩＤ、および
画像データＰＤ［１］乃至［ｎ］の中から例えば一を選択し、画像データＳＤ［２］とし
て出力する機能を有する。以上より、パラメータＰ２は、スイッチ部３４から出力される
画像データを表すパラメータということができる。
スイッチ部３４には、セレクタ２３の入力端子に供給される画像データの数と例えば同数
のトランジスタ３５が設けられ、トランジスタ３５のソースまたはドレインの一方は、セ
レクタ２３の入力端子としての機能を有する。つまり、例えばセレクタ２３の入力端子に
画像データＩＤ、および画像データＰＤ［１］乃至［ｎ］が供給される場合、当該セレク
タ２３のスイッチ部３４には、トランジスタ３５がｎ＋１個設けられ、各トランジスタ３
５のソースまたはドレインの一方に画像データが供給される。
一のトランジスタ３５のゲートには、例えば一のレジスタ３２が電気的に接続されている
。つまり、レジスタ部３０Ｂには、トランジスタ３５と同数のレジスタ３２を設けること
ができる。トランジスタ３５のゲートには、電気的に接続されたレジスタ３２から、パラ
メータＰ２が供給される。
本明細書などにおいて、ゲートという言葉は、フロントゲートを示す場合がある。また、
フロントゲートおよびバックゲートの一方または両方を示す場合がある。また、バックゲ
ートを示す場合がある。
各トランジスタ３５のソースまたはドレインの他方は、それぞれ電気的に接続されている
。以上より、トランジスタ３５をオンとすると、当該トランジスタ３５のソースまたはド
レインに供給されている画像データが、トランジスタ３５のソースまたはドレインの他方
から画像データＳＤとして出力される。例えば、ソースまたはドレインの一方に画像デー
タＩＤが供給されているトランジスタ３５をオンとすると、画像データＩＤが画像データ
ＳＤとして出力される。
トランジスタ３５が例えばｎチャネル型トランジスタである場合、トランジスタ３５のゲ
ートに高電位を印加することにより、トランジスタ３５をオンとすることができる。つま
り、パラメータＰ２は、画像データＳＤとして出力する画像データがソースまたはドレイ
ンの一方に供給されているトランジスタ３５のゲートに例えば高電位を印加し、それ以外
のトランジスタ３５のゲートに例えば低電位を印加するためのパラメータとすることがで
きる。
以下では、撮像装置１０が有するトランジスタはすべてｎチャネル型トランジスタである
として説明するが、必要に応じて、または適宜ｐチャネル型トランジスタを用いてもよい
。この場合、電位の大小関係を適宜逆にすることなどにより、本明細書などの説明を参考
にすることができる。
本明細書などにおいて、低電位とは、例えば接地電位とすることができる。
図２（Ａ）、（Ｂ）に示す場合において、保持回路３０に保持されたパラメータを更新す
る場合、まず、スキャンチェーンレジスタ部３０Ａのパラメータを変更する。スキャンチ
ェーンレジスタ部３０Ａの各レジスタ３１のパラメータを書き換えた後、スキャンチェー
ンレジスタ部３０Ａの各レジスタ３１のパラメータを、レジスタ部３０Ｂの各レジスタ３
２に一括してロードする。
これにより、画像処理部３３は、一括して更新されたパラメータＰ１を使用して、各種処
理を行うことができる。また、スイッチ部３４は、一括して更新されたパラメータＰ２を
使用して、出力される画像データを選択することができる。パラメータの更新に同時性が
保たれるため、撮像装置１０を安定して動作させることができる。また、保持回路３０を
、スキャンチェーンレジスタ部３０Ａおよびレジスタ部３０Ｂが設けられた構成とするこ
とで、画像処理部３３およびスイッチ部３４が動作中でも、スキャンチェーンレジスタ部
３０Ａのパラメータを更新することができる。
レジスタ３２は、電源が遮断された状態でも保持したパラメータが消失しない不揮発性レ
ジスタとすることが好ましい。レジスタ３２を不揮発化するために、詳細は後述するが、
レジスタ３２を例えばＯＳトランジスタを用いて構成することが好ましい。
レジスタ３２を不揮発性レジスタとすることにより、画像処理ブロック２２への電源供給
が遮断された後、再び電源が供給された場合において、ホスト１３がパラメータＰ１を生
成することなく、画像処理部３３がレジスタ３２からパラメータを読み出して処理を再開
することができる。また、レジスタ３２を不揮発性レジスタとすることにより、セレクタ
２３への電源供給が遮断された後、再び電源が供給された場合において、ホスト１３がパ
ラメータＰ２を生成することなく、レジスタ３２に保持されたパラメータを基にしてスイ
ッチ部３４が処理を再開することができる。以上により、撮像装置１０の動作を高速化す
ることができる。
また、レジスタ３２を不揮発性レジスタとすることにより、レジスタ３２のリフレッシュ
動作の頻度を低減することができる。これにより、撮像装置１０の消費電力を低減するこ
とができる。
＜レジスタ＞
図３（Ａ）、（Ｂ）、（Ｃ）は、レジスタ３１およびレジスタ３２の構成例を示す回路図
である。図３（Ａ）、（Ｂ）、（Ｃ）では、レジスタ３１がフリップフロップ回路４０を
有する場合を示している。この場合、フリップフロップ回路４０の入力端子に、パラメー
タが供給される。フリップフロップ回路４０の出力端子は、次段のフリップフロップ回路
４０の入力端子と電気的に接続されている。つまり、例えばレジスタ３１［ｋ］が有する
フリップフロップ回路４０の出力端子は、レジスタ３１［ｋ＋１］が有するフリップフロ
ップ回路４０の入力端子と電気的に接続されている。また、フリップフロップ回路４０は
、パラメータをデータとして保持する機能を有する。
なお、レジスタ３１は、フリップフロップ回路４０を有する構成としなくてもよい。例え
ば、レジスタ３１は、ラッチ回路を有する構成としてもよいし、その他の記憶回路を有す
る構成としてもよい。
レジスタ３１は、例えばＳｉトランジスタを含む構成とすることが好ましい。Ｓｉトラン
ジスタはオン電流が大きいため、レジスタ３１の動作速度を高めることができる。これに
より、撮像装置１０の動作を高速化することができる。なお、レジスタ３１は、ＯＳトラ
ンジスタを含む構成としてもよい。
レジスタ３２は、図３（Ａ）に示す場合では、トランジスタ４１、容量素子４２、および
バッファ回路４３を有する。レジスタ３１がフリップフロップ回路４０を有する構成であ
る場合、トランジスタ４１のソースまたはドレインの一方は、フリップフロップ回路４０
の出力端子と電気的に接続されている。また、トランジスタ４１のソースまたはドレイン
の他方は、容量素子４２の一方の電極、およびバッファ回路４３の入力端子と電気的に接
続されている。なお、容量素子４２の他方の電極には、例えば低電源電位を印加すること
ができる。
図３（Ａ）、（Ｂ）、（Ｃ）において、低電源電位をＶＬで表し、高電源電位をＶＨで表
す。なお、他の図面においても、低電源電位をＶＬで表し、高電源電位をＶＨで表す場合
がある。
トランジスタ４１は、レジスタ３１に保持されたデータの、レジスタ３２への供給を制御
する機能を有する。例えば、トランジスタ４１がオンとなった場合は、レジスタ３１に保
持されたデータがレジスタ３２へ供給される。
容量素子４２は、レジスタ３１から供給されたデータを電荷として保持する機能を有する
。つまり、トランジスタ４１は、容量素子４２の充放電を制御する機能を有するというこ
ともできる。
バッファ回路４３は、入力されるデータの論理を変更せずに、例えば入力されるデータの
電位を補正する機能を有する。バッファ回路４３から出力されたデータは、例えば画像処
理部３３またはスイッチ部３４に出力される。
トランジスタ４１は、ＯＳトランジスタとすることが好ましい。前述の通り、ＯＳトラン
ジスタのオフ電流は極めて低い。これは、例えば酸化物半導体のバンドギャップは３．０
ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さいためである。
したがって、容量素子４２に保持された電荷がリークすることを抑制することができる。
これにより、例えば画像処理ブロック２２またはセレクタ２３への電源供給が遮断され、
レジスタ３２への電源供給が遮断された場合であっても、レジスタ３２はデータを保持し
続けることができる。つまり、レジスタ３２を不揮発性レジスタとすることができる。
なお、酸化物半導体は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む
ことが好ましい。このような酸化物半導体として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、例
えばＡｌ、Ｇａ、Ｙ、またはＳｎ）が代表的である。電子供与体（ドナー）となる水分ま
たは水素などの不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（
真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このよ
うな酸化物半導体は高純度化された酸化物半導体ということができる。例えば、チャネル
形成領域に高純度化された酸化物半導体を適用することで、チャネル幅で規格化されたＯ
Ｓトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることがで
きる。
図３（Ａ）に示す構成のレジスタ３２は、出力するデータの電位を、バッファ回路４３に
より正確に出力することができる。したがって、画像処理ブロック２２が有するレジスタ
３２には、図３（Ａ）に示す構成のレジスタ３２を適用することが好ましい。
レジスタ３２は、図３（Ｂ）に示す構成としてもよい。図３（Ｂ）に示す構成のレジスタ
３２は、バッファ回路４３を省略した点が、図３（Ａ）に示す構成のレジスタ３２と異な
る。レジスタ３２を図３（Ｂ）に示す構成とすることにより、レジスタ３２の占有面積を
小さくすることができる。これにより、撮像装置１０に設けられる、レジスタ３１および
レジスタ３２などの数を増加させることができる。また、撮像装置１０に設けられる、画
像処理ブロック２２およびセレクタ２３などの数を増加させることができる。以上より、
撮像装置１０を多機能化および高性能化することができる。
図３（Ｂ）に示す構成のレジスタ３２は、セレクタ２３が有するレジスタ３２に適用する
ことが好ましい。この場合、セレクタ２３が有するレジスタ３２から出力されるデータは
、スイッチ部３４が有するトランジスタ３５のゲートに供給される。したがって、セレク
タ２３が有するレジスタ３２から出力されるデータは、高電位か低電位かを識別できれば
よく、正確な電位の出力を要しない。このため、バッファ回路４３を省略しても大きな問
題は生じない。以上より、図３（Ｂ）に示す構成のレジスタ３２は、セレクタ２３が有す
るレジスタ３２に適用することが好ましい。
図３（Ｂ）に示す構成のレジスタ３２をセレクタ２３が有するレジスタ３２に適用する場
合、スイッチ部３４が有するトランジスタ３５は、ＯＳトランジスタとすることが好まし
い。ＯＳトランジスタは、ゲート絶縁層を厚くすることができる。これにより、ＯＳトラ
ンジスタは、Ｓｉトランジスタよりゲートリークが少ないという特性を有する。図３（Ｂ
）に示す構成のレジスタ３２をセレクタ２３が有するレジスタ３２に適用する場合、容量
素子４２の一方の電極は、スイッチ部３４が有するトランジスタ３５のゲートと電気的に
接続される。トランジスタ３５をＯＳトランジスタとすることにより、容量素子４２に保
持された電荷がトランジスタ３５のゲートからリークすることを抑制することができる。
レジスタ３２は、図３（Ｃ）に示す構成としてもよい。図３（Ｃ）に示す構成のレジスタ
３２は、トランジスタ５１、容量素子５２、トランジスタ５３、インバータ５４、トラン
ジスタ５５、容量素子５６、およびトランジスタ５７を有する。
レジスタ３１がフリップフロップ回路４０を有する構成である場合、フリップフロップ回
路４０の出力端子は、トランジスタ５１のソースまたはドレインの一方、およびインバー
タ５４の入力端子と電気的に接続されている。また、トランジスタ５１のソースまたはド
レインの他方は、容量素子５２の一方の電極、およびトランジスタ５３のゲートと電気的
に接続されている。また、トランジスタ５３のソースまたはドレインの一方は、トランジ
スタ５７のソースまたはドレインの一方と電気的に接続されている。また、インバータ５
４の出力端子は、トランジスタ５５のソースまたはドレインの一方と電気的に接続されて
いる。また、トランジスタ５５のソースまたはドレインの他方は、容量素子５６の一方の
電極、およびトランジスタ５７のゲートと電気的に接続されている。
また、トランジスタ５３のソースまたはドレインの他方には、例えば高電源電位を印加す
ることができる。また、容量素子５２の他方の電極、容量素子５６の他方の電極、および
トランジスタ５７のソースまたはドレインの他方には、例えば低電源電位を印加すること
ができる。
トランジスタ５１は、レジスタ３１に保持されたデータの、レジスタ３２への供給を制御
する機能を有する。例えば、トランジスタ５１がオンとなった場合は、レジスタ３１に保
持されたデータがレジスタ３２へ供給される。また、容量素子５２は、レジスタ３１から
供給されたデータを電荷として保持する機能を有する。つまり、トランジスタ５１は、容
量素子５２の充放電を制御する機能を有するということもできる。
インバータ５４は、レジスタ３１から供給されたデータの論理を反転させる機能を有する
。トランジスタ５５は、レジスタ３１に保持されたデータの論理を反転させたデータの、
レジスタ３２への供給を制御する機能を有する。例えば、トランジスタ５５がオンとなっ
た場合は、レジスタ３１に保持されたデータがレジスタ３２へ供給され、当該データの論
理がインバータ５４により反転される。
容量素子５６は、インバータ５４により論理が反転されたデータを、電荷として保持する
機能を有する。つまり、トランジスタ５５は、容量素子５６の充放電を制御する機能を有
するということもできる。
トランジスタ５３およびトランジスタ５７は、レジスタ３１から供給されたデータに対応
する論理の信号を出力する機能を有する。例えば、レジスタ３１から高電位のデータがレ
ジスタ３２に出力された場合、トランジスタ５３のゲートには高電位が印加され、トラン
ジスタ５７のゲートには低電位が印加される。これにより、トランジスタ５３がオンとな
り、トランジスタ５７がオフとなる。以上により、高電位の信号が出力される。
また、例えば、レジスタ３１から低電位のデータがレジスタ３２に出力された場合、トラ
ンジスタ５３のゲートには低電位が印加され、トランジスタ５７のゲートには高電位が印
加される。これにより、トランジスタ５３がオフとなり、トランジスタ５７がオンとなる
。以上により、低電位の信号が出力される。
トランジスタ５１およびトランジスタ５５は、ＯＳトランジスタとすることが好ましい。
前述の通り、ＯＳトランジスタのオフ電流は極めて低い。したがって、容量素子５２に保
持された電荷、および容量素子５６に保持された電荷がリークすることを抑制することが
できる。
トランジスタ５３およびトランジスタ５７は、ＯＳトランジスタとすることが好ましい。
前述の通り、ＯＳトランジスタは、ゲートリークが極めて少ないという特性を有する。し
たがって、容量素子５２に保持された電荷、および容量素子５６に保持された電荷がリー
クすることを抑制することができる。
図３（Ｃ）に示す構成のレジスタ３２は、高電位の信号または低電位の信号を出力するこ
とができる。したがって、図３（Ｃ）に示す構成のレジスタ３２は、セレクタ２３が有す
るレジスタ３２に適用することが好ましい。この場合、トランジスタ５３のソースまたは
ドレインの一方、およびトランジスタ５７のソースまたはドレインの一方は、スイッチ部
３４が有するトランジスタ３５のゲートと電気的に接続される。トランジスタ３５のゲー
トは、容量素子５２の一方の電極と電気的に接続されず、また容量素子５６の一方の電極
と電気的に接続されないため、トランジスタ３５をＳｉトランジスタとしても、容量素子
５２に保持された電荷および容量素子５６に保持された電荷のゲートリークを抑制するこ
とができる。したがって、トランジスタ３５のオン電流を大きくすることができるため、
トランジスタ３５がオンとなった後、スイッチ部３４は素早く画像データを出力すること
ができる。これにより、撮像装置１０の動作を高速化することができる。
図４（Ａ）、（Ｂ）、（Ｃ）は、レジスタ３１およびレジスタ３２の構成例を示す回路図
であり、図３（Ａ）、（Ｂ）、（Ｃ）に示す構成の変形例である。図４（Ａ）、（Ｂ）は
、トランジスタ４１がバックゲートを有する点が図３（Ａ）、（Ｂ）と異なる。図４（Ｃ
）は、トランジスタ５１、トランジスタ５３、トランジスタ５５、およびトランジスタ５
７がバックゲートを有する点が図３（Ｃ）と異なる。
トランジスタにバックゲートを設けることにより、当該トランジスタのしきい値電圧を変
動させることができる。例えば、バックゲートに負電位を印加することにより、トランジ
スタのしきい値電圧が増加し、当該トランジスタのオフ電流が小さくなる。また、例えば
、バックゲートに正電位を印加することにより、トランジスタのしきい値電圧が減少し、
当該トランジスタのオン電流が大きくなる。トランジスタがオフ状態である場合は当該ト
ランジスタのバックゲートに負電位を印加し、トランジスタがオン状態である場合は当該
トランジスタのバックゲートに正電位を印加することにより、レジスタ３２の不揮発性を
保ちつつ、レジスタ３２の動作速度を高めることができる。
トランジスタのバックゲートは、当該トランジスタのゲートと電気的に接続されていても
よい。この場合、トランジスタのゲートに高電位が印加されている場合は当該トランジス
タのバックゲートに高電位が印加され、トランジスタのゲートに低電位が印加されている
場合は当該トランジスタのバックゲートに低電位が印加される。したがって、バックゲー
トの電位制御を簡易なものとしつつ、トランジスタのオフ電流を小さく、またオン電流を
大きくすることができる。
また、トランジスタのバックゲートには、定電位を印加してもよい。特に、トランジスタ
５３のバックゲート、およびトランジスタ５７のバックゲートには、定電位として正電位
を印加することが好ましい。トランジスタのオフ電流の大きさが当該トランジスタのゲー
トリークに与える影響は小さい。したがって、トランジスタ５３のバックゲートに正電位
を印加し続けても、容量素子５２に保持された電荷のリークを抑制することができる。ま
た、トランジスタ５７のバックゲートに正電位を印加し続けても、容量素子５６に保持さ
れた電荷のリークを抑制することができる。一方、トランジスタ５３のバックゲート、お
よびトランジスタ５７のバックゲートに定電位として正電位を印加することにより、バッ
クゲート電位の制御を簡易なものとしつつ、オン電流を高めることができ、これによりレ
ジスタ３２の動作速度を高めることができる。
なお、トランジスタ４１、トランジスタ５１、トランジスタ５３、トランジスタ５５、お
よびトランジスタ５７の一部がバックゲートを有さなくてもよい。
図３（Ａ）、（Ｂ）、（Ｃ）および図４（Ａ）、（Ｂ）、（Ｃ）では、レジスタ３２が不
揮発性レジスタである場合の、レジスタ３１およびレジスタ３２の構成例を示したが、本
発明の一態様では、レジスタ３１が不揮発性レジスタであってもよい。図５は、レジスタ
３１が不揮発性レジスタである場合の、レジスタ３１［１］、レジスタ３１［２］、レジ
スタ３２［１］、およびレジスタ３２［２］の構成例を示す回路図である。
レジスタ３１は、トランジスタ６１、トランジスタ６２、トランジスタ６３、トランジス
タ６４、トランジスタ６５、トランジスタ６６、容量素子８３、および容量素子８６を有
する。トランジスタ６１乃至トランジスタ６６は、ＯＳトランジスタとすることが好まし
い。また、トランジスタ６１乃至トランジスタ６６は、バックゲートを有するＯＳトラン
ジスタとすることが好ましい。
レジスタ３２は、トランジスタ６７、トランジスタ６８、トランジスタ６９、トランジス
タ７０、トランジスタ７１、およびラッチ回路９０を有する。ラッチ回路９０は、インバ
ータ９１およびインバータ９２を有する。例えば、トランジスタ６７乃至トランジスタ７
１はＯＳトランジスタとし、ラッチ回路９０が有するインバータ９１およびインバータ９
２は、Ｓｉトランジスタを用いて構成することができる。あるいは、トランジスタ６７乃
至トランジスタ７１、およびインバータ９１、インバータ９２を構成するトランジスタを
Ｓｉトランジスタとすることができる。
また、レジスタ３１およびレジスタ３２には、低電源電位、および高電源電位が印加され
る。レジスタ３１には、図２（Ａ）、（Ｂ）に示すクロック信号ＣＬＫとして、クロック
信号ＣＬＫ１、クロック信号ＣＬＫ２、クロック信号ＣＬＫ３、およびクロック信号ＣＬ
Ｋ４が供給される。また、レジスタ３２には、信号ＬＤ、信号ＲＳ、および信号ＳＶが供
給される。レジスタ３１［１］は、パラメータＰ１またはパラメータＰ２が供給されデー
タＤＯ［１］を出力し、レジスタ３１［２］は、データＤＯ［１］が供給されデータＤＯ
［２］を出力する。
レジスタ３１［１］に対応するレジスタ３２［１］はデータＱ［１］を出力し、レジスタ
３１［２］に対応するレジスタ３２［２］はデータＱ［２］を出力する。データＱ［１］
およびデータＱ［２］は、画像処理部３３またはスイッチ部３４に出力される。
＜動作例＞
図６は、図５に示す構成のレジスタ３１およびレジスタ３２の動作例を示すタイミングチ
ャートである。図６には、クロック信号ＣＬＫ１乃至クロック信号ＣＬＫ４、信号ＬＤ、
信号ＲＳ、信号ＳＶ、パラメータＰ１またはＰ２、および入出力に関するデータＤＯ［１
］、データＤＯ［２］、データＱ［１］、データＱ［２］の電位を示す。
図６において、時刻Ｔ１乃至時刻Ｔ９は、スキャンチェーンレジスタ部３０Ａにデータを
供給する期間、時刻Ｔ１０乃至時刻Ｔ１２は、スキャンチェーンレジスタ部３０Ａのデー
タをレジスタ部３０Ｂにロードする期間、時刻Ｔ１３乃至時刻Ｔ１７は、再びスキャンチ
ェーンレジスタ部３０Ａにデータを供給する期間、時刻Ｔ１８乃至時刻Ｔ２０は、レジス
タ部３０Ｂのデータをスキャンチェーンレジスタ部３０Ａにセーブする期間を示している
。詳細は後述するが、レジスタ３１およびレジスタ３２が図５に示す構成である場合、画
像処理ブロック２２またはセレクタ２３などへの電源供給が遮断される場合、レジスタ部
３０Ｂのデータをスキャンチェーンレジスタ部３０Ａにセーブすることが好ましい。
時刻Ｔ１乃至時刻Ｔ２において、クロック信号ＣＬＫ１を高電位とすることで、レジスタ
３１［１］のノードＮ１［１］およびレジスタ３１［２］のノードＮ１［２］を低電位に
リセットする。時刻Ｔ２乃至時刻Ｔ３において、クロック信号ＣＬＫ２を高電位とするこ
とで、レジスタ３１［１］のノードＮ１［１］を、パラメータＰ１またはパラメータＰ２
に対応させて高電位とし、レジスタ３１［２］のノードＮ１［２］をデータＤＯ［１］に
対応させて低電位とする。
時刻Ｔ３乃至時刻Ｔ４において、クロック信号ＣＬＫ３を高電位とすることで、レジスタ
３１［１］のデータＤＯ［１］およびレジスタ３１［２］のデータＤＯ［２］を、低電位
にリセットする。時刻Ｔ４乃至時刻Ｔ５において、クロック信号ＣＬＫ４を高電位とする
ことで、レジスタ３１［１］のデータＤＯ［１］をノードＮ１［１］に対応させて高電位
とし、レジスタ３１［２］のデータＤＯ［２］をノードＮ１［２］に対応させて低電位と
する。
時刻Ｔ５乃至時刻Ｔ６において、クロック信号ＣＬＫ１を高電位とすることで、レジスタ
３１［１］のノードＮ１［１］およびレジスタ３１［２］のノードＮ１［２］を低電位に
リセットする。時刻Ｔ６乃至時刻Ｔ７において、クロック信号ＣＬＫ２を高電位とするこ
とで、レジスタ３１［１］のノードＮ１［１］をパラメータＰ１またはパラメータＰ２に
対応させて低電位とし、レジスタ３１［２］のノードＮ１［２］をデータＤＯ［１］に対
応させて高電位とする。
時刻Ｔ７乃至時刻Ｔ８において、クロック信号ＣＬＫ３を高電位とすることで、レジスタ
３１［１］のデータＤＯ［１］およびレジスタ３１［２］のデータＤＯ［２］を、低電位
にリセットする。時刻Ｔ８乃至時刻Ｔ９において、クロック信号ＣＬＫ４を高電位とする
ことで、レジスタ３１［１］のデータＤＯ［１］をノードＮ１［１］に対応させて低電位
とし、レジスタ３１［２］のデータＤＯ［２］をノードＮ１［２］に対応させて高電位と
する。
このように、時刻Ｔ１乃至時刻Ｔ９の動作により、レジスタ３１［１］のデータＤＯ［１
］は低電位、レジスタ３１［２］のデータＤＯ［２］は高電位となり、スキャンチェーン
レジスタ部３０Ａを構成するレジスタ３１にデータを供給することができる。パラメータ
Ｐ１またはパラメータＰ２を変更することで、データＤＯ［１］、およびデータＤＯ［２
］の論理を変更することができる。
次に、時刻Ｔ１０乃至時刻Ｔ１１において、信号ＲＳを高電位とすることで、レジスタ３
２［１］のデータＱ［１］、およびレジスタ３２［２］のデータＱ［２］を低電位にリセ
ットする。時刻Ｔ１１乃至時刻Ｔ１２において、信号ＬＤを高電位とすることで、レジス
タ３２［１］のデータＱ［１］をデータＤＯ［１］に対応させて低電位とし、レジスタ３
２［２］のデータＱ［２］をデータＤＯ［２］に対応させて高電位とする。
時刻Ｔ１０乃至時刻Ｔ１２の動作により、レジスタ３２［１］のデータＱ［１］は低電位
、レジスタ３２［２］のデータＱ［２］は高電位となり、レジスタ部３０Ｂを構成するレ
ジスタ３２に、スキャンチェーンレジスタ部３０Ａのデータをロードすることができる。
なお、レジスタ３１が有する容量素子８３および容量素子８６は、オフ電流が極めて小さ
いＯＳトランジスタと電気的に接続されているため、電源供給が遮断された場合でも長時
間電荷を保持することができる。電源供給の遮断によりレジスタ３２のデータが消失して
も、電源供給が再開した後、上記時刻Ｔ１０乃至時刻Ｔ１２の動作を行うことで、スキャ
ンチェーンレジスタ部３０Ａのデータをレジスタ部３０Ｂにロードすることができる。
次に、時刻Ｔ１３乃至時刻Ｔ１７において、再びスキャンチェーンレジスタ部３０Ａにデ
ータを供給する。動作は時刻Ｔ１乃至時刻Ｔ５と同様のため説明を省略するが、レジスタ
３１［１］のデータＤＯ［１］は高電位、レジスタ３１［２］のデータＤＯ［２］は低電
位となる。
ここで、電源供給が遮断される場合、時刻Ｔ１３乃至時刻Ｔ１７の動作によりスキャンチ
ェーンレジスタ部３０Ａに供給されたデータが、時刻Ｔ１０乃至時刻Ｔ１２の動作により
ロードされたレジスタ３２のデータ（データＱ［１］は低電位、データＱ［２］は高電位
）と異なるため、レジスタ部３０Ｂのデータをスキャンチェーンレジスタ部３０Ａにセー
ブすることが好ましい。
時刻Ｔ１８乃至時刻Ｔ１９において、クロック信号ＣＬＫ１を高電位とすることで、レジ
スタ３１［１］のノードＮ１［１］およびレジスタ３１［２］のノードＮ１［２］を低電
位にリセットする。時刻Ｔ１９乃至時刻Ｔ２０において、信号ＳＶを高電位とすることで
、レジスタ３１［１］のノードＮ１［１］をＱ［１］に対応させて低電位とし、レジスタ
３１［２］のノードＮ１［２］をＱ［２］に対応させて高電位とする。
この後、時刻Ｔ７乃至時刻Ｔ９と同様のため説明および図を省略するが、クロック信号Ｃ
ＬＫ３およびクロック信号ＣＬＫ４を順次高電位とすることで、レジスタ３１［１］のデ
ータＤＯ［１］をノードＮ１［１］に対応させて低電位とし、レジスタ３１［２］のデー
タＤＯ［２］をノードＮ１［２］に対応させて高電位とすることができる。
このように、スキャンチェーンレジスタ部３０Ａのデータを更新中に電源供給を遮断する
場合、スキャンチェーンレジスタ部３０Ａのデータと、レジスタ部３０Ｂのデータとは整
合性が取れていない。電源供給が再開した時、整合の取れていないデータをレジスタ部３
０Ｂにロードすることになるため、レジスタ部３０Ｂのデータをスキャンチェーンレジス
タ部３０Ａにセーブすることが好ましい。または、スキャンチェーンレジスタ部３０Ａの
データ更新が終わるまで待ってから、電源供給を遮断することもできる。
＜画像処理＞
次に、画像処理ブロック２２が有する画像処理部３３により行われる処理について説明す
る。ガンマ補正、調光、調色などの画像処理は、画像処理部３３に供給された画像データ
Ｘに対して補正を行い、出力の画像データＹを作成する処理に相当する。画像処理部３３
が使用するパラメータＰ１は、画像データＸを、画像データＹに変換するためのパラメー
タである。
パラメータの設定方式には、テーブル方式、関数近似方式などがある。図７（Ａ）に示す
テーブル方式では、画像データＸｎに対して、画像データＹｎをパラメータとしてテーブ
ルに格納する。テーブル方式では、当該テーブルに対応するパラメータを格納するレジス
タを多数必要とするが、画像データＸの補正の自由度が高い。一方、あらかじめ経験的に
画像データＸに対する画像データＹが決められる場合には、図７（Ｂ）のように、関数近
似方式を採用する構成が有効である。ａ１、ａ２、ｂ２などがパラメータＰ１に含まれる
。ここで、区間毎に線形近似する方法を示しているが、非線形関数で近似してもよい。関
数近似方式では、画像データＸの補正の自由度は低いが、関数を定義するパラメータを格
納するレジスタが少なくて済む。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態２）
本実施の形態では、撮像回路１１の具体的な構成例について、図面を用いて説明する。
＜撮像回路＞
図８は、撮像回路１１の構成例を説明するブロック図である。撮像回路１１は、マトリク
ス状に配列された画素１２０を有する画素アレイ１２１と、画素アレイ１２１の行を選択
する機能を有するゲートドライバ１２２と、画素１２０の出力信号に対してＣＤＳ（Ｃｏ
ｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）動作を行うためのＣＤＳ回路１２
３と、ＣＤＳ回路１２３から出力されたアナログデータをデジタルデータに変換する機能
を有するＡ／Ｄ変換回路１２４と、Ａ／Ｄ変換回路１２４で変換されたデータを選択して
読み出す機能を有するソースドライバ１２５と、を有する。画素１２０からは、取得した
画像データに対応する電位の信号ＯＵＴが出力される。なお、ＣＤＳ回路１２３を設けな
い構成とすることもできる。
＜画素回路＞
図９は画素１２０の回路図である。画素１２０は、光電変換素子１３１と、トランジスタ
１４１乃至トランジスタ１４４と、を有する。また、光電変換素子１３１の一方の電極は
、トランジスタ１４１のソースまたはドレインの一方と電気的に接続されている。トラン
ジスタ１４１のソースまたはドレインの他方は、トランジスタ１４２のソースまたはドレ
インの一方と電気的に接続されている。トランジスタ１４１のソースまたはドレインの他
方は、トランジスタ１４３のゲートと電気的に接続されている。トランジスタ１４３のソ
ースまたはドレインの一方は、トランジスタ１４４のソースまたはドレインの一方と電気
的に接続されている。
ここで、トランジスタ１４１のソースまたはドレインの他方、トランジスタ１４２のソー
スまたはドレインの一方、トランジスタ１４３のゲートが接続されるノードＦＤを電荷蓄
積部とする。
光電変換素子１３１の他方の電極には、電位ＶＰＤを印加することができる。トランジス
タ１４２のソースまたはドレインの他方には、電位ＶＲＳを印加することができる。トラ
ンジスタ１４３のソースまたはドレインの他方には、電位ＶＰＩを印加することができる
。トランジスタ１４４のソースまたはドレインの他方からは、信号ＯＵＴを出力すること
ができる。
電位ＶＰＤは、例えば低電源電位とすることができる。電位ＶＲＳおよび電位ＶＰＩは、
例えば高電源電位とすることができる。
トランジスタ１４１のゲートには、信号ＴＸを供給することができる。トランジスタ１４
２のゲートには、信号ＲＳを供給することができる。トランジスタ１４４のゲートには、
信号ＳＥを供給することができる。
トランジスタ１４１は、光電変換素子１３１の一方の電極の電位をノードＦＤに転送する
ためのトランジスタとしての機能を有する。トランジスタ１４２は、ノードＦＤの電位を
リセットするためのトランジスタとしての機能を有する。トランジスタ１４３は、ノード
ＦＤの電位に対応した出力を行うためのトランジスタとしての機能を有する。トランジス
タ１４４は、画素１２０を選択するためのトランジスタとしての機能を有する。
なお、上述した画素１２０の構成は一例であり、一部の回路、一部のトランジスタ、また
は一部の容量素子などが含まれない場合もある。または、上述した構成に含まれない回路
、トランジスタ、または容量素子などが含まれる場合もある。または、一部の電源電位が
異なる場合もある。
トランジスタ１４１およびトランジスタ１４２には、ＯＳトランジスタを用いることがで
きる。前述のように、ＯＳトランジスタはＳｉトランジスタよりもオフ電流が小さい。つ
まり、トランジスタ１４１およびトランジスタ１４２にＯＳトランジスタを用いることに
より、ノードＦＤに蓄積された電荷を長期間保持することができる。したがって、回路構
成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシ
ャッタ方式を適用することができる。
なお、トランジスタ１４３およびトランジスタ１４４にＯＳトランジスタを用いてもよい
。トランジスタ１４１乃至トランジスタ１４４をＯＳトランジスタとし、さらに撮像装置
１０が有する駆動回路などもすべてＯＳトランジスタを用いて作製することで、Ｓｉトラ
ンジスタの作製工程を省略することができる。これにより、撮像装置１０の作製工程を簡
略化することができる。
図１０（Ａ）はグローバルシャッタ方式の動作方法を模式化した図であり、図１０（Ｂ）
はローリングシャッタ方式の動作方法を模式化した図である。図１０（Ａ）、（Ｂ）にお
いて、”Ｅ”は露光動作が行える期間、”Ｒ”は読み出し動作が行える期間を意味する。
また、ｐは任意のｐ番目（ｐは２以上の整数）のフレームである第ｐフレームを意味する
。また、ｐ－１は第ｐフレームの一つ前のフレーム、ｐ＋１は第ｐフレームの一つ後のフ
レームを意味する。画素は、図８に示すようにマトリクス状に配置されているものとする
。また、Ｒｏｗ［１］は１行目の画素、Ｒｏｗ［Ｍ］はＭ行目（最終行）の画素を意味す
る。
図１０（Ａ）はグローバルシャッタ方式の動作方法を模式化した図である。グローバルシ
ャッタ方式は、全画素で同時に露光を行い、その後行毎にデータを読み出す動作方法であ
る。したがって、動体の撮像であっても歪のない画像を得ることができる。
図１０（Ｂ）はローリングシャッタ方式の動作方法を模式化した図である。ローリングシ
ャッタ方式は、行毎に露光とデータの読み出しを順次行う動作方法である。全画素におい
て撮像の同時性がないため、動体の撮像においては画像に歪が生じる。
なお、撮像回路１１において、ローリングシャッタ方式を適用してもよい。
また、ＯＳトランジスタは、Ｓｉトランジスタよりも電気特性変動の温度依存性が小さい
ため、極めて広い温度範囲で使用することができる。したがって、自動車などに搭載する
センサなどの半導体装置にはＯＳトランジスタを用いることが好ましい。
なお、画素１２０は図１１（Ａ）に示すように、ノードＦＤに容量素子が接続される構成
であってもよい。また、画素１２０は図１１（Ｂ）に示すように、図９と光電変換素子１
３１の向きが逆であってもよい。
また、画素１２０に用いるトランジスタは、図１２（Ａ）に示すように、トランジスタ１
４１乃至トランジスタ１４４にバックゲートを設けた回路構成であってもよい。当該構成
とすることにより、トランジスタ１４１乃至トランジスタ１４４のしきい値電圧を制御す
ることができる。
それぞれのバックゲートには、個別に異なる電位を印加することができる。例えば、トラ
ンジスタ１４１のバックゲートには電位ＶＢＧ１を印加し、トランジスタ１４２のバック
ゲートには電位ＶＢＧ２を印加し、トランジスタ１４３のバックゲートには電位ＶＢＧ３
を印加し、トランジスタ１４４のバックゲートには電位ＶＢＧ４を印加することができる
。
または、図１２（Ｂ）に示すように、トランジスタ１４１およびトランジスタ１４２が有
するバックゲートに接続される配線は電気的に接続されていてもよい。また、トランジス
タ１４３およびトランジスタ１４４が有するバックゲートに接続される配線は電気的に接
続されていてもよい。この場合、例えばトランジスタ１４１のバックゲートおよびトラン
ジスタ１４２のバックゲートには電位ＶＢＧ１を印加し、トランジスタ１４３のバックゲ
ートおよびトランジスタ１４４のバックゲートには電位ＶＢＧ３を印加することができる
。
前述のように、ｎチャネル型のトランジスタでは、バックゲートに負電位を印加すると、
しきい値電圧は増加する。逆に、バックゲートに正電位を印加すると、しきい値電圧は減
少する。したがって、予め定められたゲート電圧で各トランジスタのオン、オフを制御す
る場合、バックゲートに負電位を印加すると、オフ電流を小さくすることができる。また
、バックゲートに正電位を印加すると、オン電流を大きくすることができる。
また、前述したように、トランジスタ１４３およびトランジスタ１４４にはオン電流の高
いトランジスタを用いることが好ましい。トランジスタ１４３およびトランジスタ１４４
のバックゲートに正電位を印加することで、オン電流をより大きくすることができる。し
たがって、信号ＯＵＴの電位を速やかに確定することができる。すなわち、高い周波数で
動作させることができ、撮像装置１０の動作を高速化することができる。
なお、トランジスタ１４４は、図１２（Ｃ）に示すようにゲートとバックゲートが電気的
に接続されている構成であってもよい。つまり、ゲートと同じ電位がバックゲートに印加
される構成であってもよい。
また、撮像装置の内部では、各電源電位の他、信号電位および上記バックゲートに印加す
る電位など、複数の電位を用いる。撮像装置の外部から複数の電位を供給すると、端子数
などが増加するため、撮像装置の内部で複数の電位を生成する電源回路を有することが好
ましい。
＜画素回路の動作例＞
図１３に示すタイミングチャートを用いて、図１２（Ａ）に示す画素回路の動作を説明す
る。タイミングチャートにおいて、Ｖ１は基準電位よりも高い電位であり、例えば高電源
電位（ＶＨ）とすることができる。Ｖ０は基準電位、すなわちソース電位であり、例えば
、低電源電位（ＶＬ）とすることができる。
まず、時刻Ｔ１において、信号ＲＳおよび信号ＴＸの電位をＶ１とすると、トランジスタ
１４１およびトランジスタ１４２がオンとなり、ノードＦＤはリセット電位（例えばＶＨ
）にリセットされる（リセット動作）。このとき、電位ＶＢＧ１および電位ＶＢＧ２をＶ
０より高い電位（＞Ｖ０）とすることで、トランジスタ１４１およびトランジスタ１４２
のオン電流が高められ、速やかにリセット動作を行うことができる。
時刻Ｔ２に信号ＲＳの電位をＶ０とすると、トランジスタ１４２がオフとなり、リセット
動作が終了して蓄積動作が開始される。このとき、電位ＶＢＧ２をＶ０より低い電位とす
ることで、トランジスタ１４２のオフ電流を低くすることができ、リーク電流によるノー
ドＦＤへの電荷の供給を防止することができる。なお、時刻Ｔ２において、電位ＶＢＧ１
の電位をＶ０としてもよい。
時刻Ｔ３に信号ＴＸの電位をＶ０とすると、トランジスタ１４１がオフとなり、ノードＦ
Ｄの電位が確定して保持される（保持動作）。このとき、信号ＶＢＧ１をＶ０より低い電
位（＜Ｖ０）とすることで、トランジスタ１４１のオフ電流を低くすることができ、リー
ク電流によるノードＦＤからの電荷の流出を防止することができる。
時刻Ｔ４に信号ＳＥの電位をＶ１とすると、トランジスタ１４４がオンとなり、トランジ
スタ１４３に流れる電流に従って信号ＯＵＴの電位が変化する（読み出し動作）。このと
き、電位ＶＢＧ３および電位ＶＢＧ４をＶ０より高い電位（＞Ｖ０）とすることで、トラ
ンジスタ１４３およびトランジスタ１４４のオン電流が高められ、速やかに信号ＯＵＴの
電位を確定することができる。
時刻Ｔ５に信号ＳＥの電位をＶ０とすると、トランジスタ１４４がオフとなり、読み出し
動作が完了する。なお、読み出し動作が終了するまで、ノードＦＤの電位が変化しないよ
うに信号ＶＢＧ１および信号ＶＢＧ２の電位をＶ０より低い電位（＜Ｖ０）に保持してお
くことが好ましい。なお、上記説明において、信号ＶＢＧ２は信号ＶＢＧ１と同じタイミ
ングで電位を変化させてもよい。
以上により、ノードＦＤの電位に従った信号を読み出すことができる。なお、図９に示す
画素１２０は、図１３に示すタイミングチャートの電位ＶＢＧ１乃至電位ＶＢＧ４の制御
を省いて動作させればよい。図１２（Ｂ）に示す画素１２０は、図１３に示すタイミング
チャートの電位ＶＢＧ２および電位ＶＢＧ４の制御を省いて動作させればよい。
＜トランジスタ共有型の画素回路＞
また、本発明の一態様の画素回路は、図１４（Ａ）、（Ｂ）に示すように複数の画素でト
ランジスタを共有する構成としてもよい。
図１４（Ａ）に示すトランジスタ共有型の画素は、画素１２０ａ乃至画素１２０ｄはそれ
ぞれ光電変換素子１３１、トランジスタ１４１およびトランジスタ１４５を個別に有し、
トランジスタ１４２乃至トランジスタ１４４を共有している構成である。画素１２０ａ乃
至画素１２０ｄが有するトランジスタ１４１のそれぞれは、信号ＴＸａ乃至信号ＴＸｄで
動作が制御される。また、トランジスタ１４５は信号ＧＰＤにより動作が制御され、トラ
ンジスタ１４５のソースまたはドレインの一方を光電変換素子１３１のカソードと電気的
に接続することにより、光電変換素子１３１のカソードに電位を保持することができる。
したがって、全ての画素で同時にリセット動作、蓄積動作、保持動作を順次行い、画素ご
とに読み出し動作を行うグローバルシャッタ方式を用いた撮像に適している。なお、トラ
ンジスタ１４５のソースまたはドレインの一方を光電変換素子１３１のアノードと電気的
に接続する場合は、光電変換素子１３１のアノードに電位を保持することができる。
図１４（Ｂ）に示すトランジスタ共有型の画素は、画素１２０ａ乃至画素１２０ｄはそれ
ぞれ光電変換素子１３１およびトランジスタ１４１を個別に有し、トランジスタ１４２乃
至トランジスタ１４４を共有している構成である。つまり、図１４（Ｂ）に示す画素の構
成は、トランジスタ１４５を有しない点が図１４（Ａ）に示す画素の構成と異なる。
図１４（Ｂ）に示す構成では、画素ごとにリセット動作、蓄積動作、保持動作、読み出し
動作を順次行うことができ、主にローリングシャッタ方式を用いた撮像に適している。ま
た、トランジスタ１４５を有しないため、画素１個あたりのトランジスタの数を少なくす
ることができ、画素１個あたりの占有面積を減少させることができる。
なお、図１４（Ａ）、（Ｂ）ではトランジスタを画素１２０ａ、画素１２０ｂ、画素１２
０ｃ、および画素１２０ｄの４画素で共有する場合を示したが、２画素、３画素、または
５画素以上でトランジスタを共有してもよい。
＜画素の構成例＞
図１５は、画素１２０の具体的な構成の一例を説明する図であり、画素回路が有するトラ
ンジスタ１４１乃至トランジスタ１４４のチャネル長方向を表す断面図である。
なお、本実施の形態で説明する断面図において、配線、電極、金属層およびコンタクトプ
ラグ（導電体１８２）を個別の要素として図示しているが、それらが電気的に接続してい
る場合においては、同一の要素として設けられる場合もある。また、配線、電極および金
属層などの要素が導電体１８２を介して接続される形態は一例であり、各要素が導電体１
８２を介さずに直接接続される場合もある。
また、基板上、およびトランジスタなどの各要素上には保護膜、層間絶縁膜または平坦化
膜としての機能を有する絶縁層１８１ａ乃至絶縁層１８１ｋなどが設けられる。例えば、
絶縁層１８１ａ乃至絶縁層１８１ｋには、酸化シリコン膜、酸化窒化シリコン膜などの無
機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁
膜などを用いてもよい。絶縁層１８１ａ乃至絶縁層１８１ｋなどの上面は、必要に応じて
ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などで平坦
化処理を行ってもよい。
なお、図面に示される配線およびトランジスタなどの一部が設けられない場合や、図面に
示されない配線およびトランジスタなどが各層に含まれる場合もある。
画素１２０は、層１１００および層１２００を有することができる。
層１１００は、光電変換素子１３１を有することができる。光電変換素子１３１には、例
えば、２端子のフォトダイオードを用いることができる。当該フォトダイオードとしては
、単結晶シリコン基板を用いたｐｎ型フォトダイオード、非晶質シリコン薄膜、微結晶シ
リコン薄膜または多結晶シリコン薄膜を用いたｐｉｎ型フォトダイオード、セレンまたは
セレンの化合物、または有機化合物を用いたフォトダイオードなどを用いることができる
。
図１５において、層１１００が有する光電変換素子１３１は、単結晶シリコン基板を用い
たｐｎ型フォトダイオードを示している。当該光電変換素子１３１は、ｐ＋領域６２０、
ｐ－領域６３０、ｎ型領域６４０、ｐ＋領域６５０を有する構成とすることができる。
層１２００は、画素回路を構成するＯＳトランジスタを有することができ、図１５では、
画素回路が有するトランジスタ１４１乃至トランジスタ１４４を例示している。このよう
に、光電変換素子１３１と、トランジスタが重なる構成とすることができ、光電変換素子
１３１の受光面積を広くすることができる。
ＯＳトランジスタが形成される領域と、Ｓｉデバイス（ＳｉトランジスタまたはＳｉフォ
トダイオードなど）が形成される領域との間には絶縁層１８０が設けられる。
Ｓｉデバイス近傍に設けられる絶縁層中には、シリコンのダングリングボンドを終端する
ため、水素を含むことが好ましい。一方で、トランジスタ１４１およびトランジスタ１４
２などの活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導
体層中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ１４
１およびトランジスタ１４２などの信頼性を低下させる要因となる場合がある。したがっ
て、Ｓｉデバイスを有する一方の層と、ＯＳトランジスタを有する他方の層を積層する場
合、これらの間に水素の拡散を防止する機能を有する絶縁層１８０を設けることが好まし
い。絶縁層１８０により、水素の拡散を防ぐことができるため、ＳｉデバイスおよびＯＳ
トランジスタの両者の信頼性を向上することができる。
絶縁層１８０としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウ
ム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸
化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）などを用いることができる。
光電変換素子１３１の一方の電極（ｎ型領域６４０）は、例えば、二つの導電体１８２お
よび配線１６９を介してトランジスタ１４１と電気的に接続することができる。
ここで、導電体１８２は絶縁層１８０を貫通して設けられるため、導電体１８２も水素の
拡散を防止する機能を有することが好ましい。例えば、図１５に示すように導電体１８２
の少なくとも貫通口の側壁と接する外側は水素に対してバリア性を有する導電体１８２ｂ
とし、内側は抵抗の低い導電体１８２ａとすればよい。例えば、導電体１８２ａにはタン
グステン、導電体１８２ｂには窒化タンタルなどを用いることができる。なお、水素など
の不純物を有する層と導電体１８２が接しない場合は、導電体１８２を導電体１８２ａの
みで構成してもよい。また、導電体１８２を導電体１８２ｂのみで構成してもよい。
図１５は、層１２００にトップゲート型のＯＳトランジスタを設けた構成である。例えば
、ＯＳトランジスタは、層１１００上に形成された絶縁層の積層（絶縁層１８１ａ、絶縁
層１８０、および絶縁層１８１ｂ）上に設けられ、酸化物半導体層２３０と、ソース電極
またはドレイン電極としての機能を有する導電層２４０および導電層２５０と、ゲート絶
縁層としての機能を有する絶縁層２６０と、ゲート電極としての機能を有する導電層２７
０を有する。なお、絶縁層１８１ｂはゲート絶縁層としての機能を有することもできる。
トランジスタ１４１が有する導電層２７０は、導電体１８２を介して配線１６１と電気的
に接続されている。トランジスタ１４２が有する導電層２７０は、導電体１８２を介して
配線１６２と電気的に接続されている。トランジスタ１４４が有する導電層２７０は、導
電体１８２を介して配線１６３と電気的に接続されている。トランジスタ１４４が有する
導電層２５０は、導電体１８２を介して配線１９１と電気的に接続されている。
配線１６１には、信号ＴＸを供給することができる。配線１６２には、信号ＲＳを供給す
ることができる。配線１６３には、信号ＳＥを供給することができる。配線１９１からは
、信号ＯＵＴを出力することができる。
また、光電変換素子１３１が有するｐ＋領域６２０は、ｐ＋領域６５０および導電体１８
２を介して配線１７１と電気的に接続されている。トランジスタ１４２が有する導電層２
５０は、導電体１８２を介して配線１７２と電気的に接続されている。トランジスタ１４
３が有する導電層２４０は、導電体１８２を介して配線１７３と電気的に接続されている
。
配線１７１には、電位ＶＰＤを印加することができる。配線１７２には、電位ＶＲＳを印
加することができる。配線１７３には、電位ＶＰＩを印加することができる。
図１５では、バックゲート電極としての機能を有する導電層２７３を、ＯＳトランジスタ
に設けた構成を例示している。図１５に示す構成では、層１１００を通過した光がトラン
ジスタの電気特性を変動させることがあるため、遮光層を兼ねてバックゲート電極を設け
る構成とすることが好ましい。また、バックゲートを設けることで、ＯＳトランジスタの
しきい値電圧などを制御することができる。
また、画素１２０は、図１６に示す積層構成とすることもできる。図１６に示す画素１２
０は、基板２１５上に層１２００および層１１００を設けた構成である。ＯＳトランジス
タ上に光電変換素子１３１を設ける構成となるため、ＯＳトランジスタと光電変換素子１
３１の一方の電極との電気的な接続が容易になる。
図１６では、セレン系材料を光電変換層５６１に用いた形態を図示している。セレン系材
料を用いた光電変換素子１３１は、可視光に対する外部量子効率が高い特性を有する。ま
た、セレン系材料は光吸収係数が高いため、光電変換層５６１を薄くしやすい利点を有す
る。セレン系材料を用いた光電変換素子１３１では、アバランシェ増倍により増幅が大き
い高感度のセンサとすることができる。つまり、セレン系材料を光電変換層５６１に用い
ることで、画素面積が縮小しても十分な光電流を得ることができる。したがって、セレン
系材料を用いた光電変換素子１３１は、低照度環境における撮像にも適しているといえる
。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレ
ンは、例えば、非晶質セレンを成膜後に熱処理することで得ることができる。結晶セレン
の結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させるこ
とができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収
係数が高い特性を有する。
図１６では、光電変換層５６１は単層として図示しているが、図１７（Ａ）に示すように
受光面側に正孔注入阻止層５６８として酸化ガリウム、酸化セリウムまたはＩｎ－Ｇａ－
Ｚｎ酸化物などを設けてもよい。または、図１７（Ｂ）に示すように、電極５６６側に電
子注入阻止層５６９として酸化ニッケルまたは硫化アンチモンなどを設けてもよい。また
は、図１７（Ｃ）に示すように、正孔注入阻止層５６８および電子注入阻止層５６９を設
ける構成としてもよい。
光電変換層５６１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよ
い。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であって
もよい。ＣＩＳおよびＣＩＧＳでは、セレンの単層と同様にアバランシェ増倍を利用する
光電変換素子を形成することができる。
セレン系材料を用いた光電変換素子１３１は、例えば、金属材料などで形成された電極５
６６と透光性導電層５６２との間に光電変換層５６１を有する構成とすることができる。
また、ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫
化カドミウムや硫化亜鉛などを接して設けてもよい。
図１６では透光性導電層５６２と配線１７１は直接接する構成としているが、図１７（Ｄ
）に示すように配線５８８を介して両者が接する構成としてもよい。また、図１６では光
電変換層５６１および透光性導電層５６２を画素回路間で分離しない構成としているが、
図１７（Ｅ）に示すように画素回路間で分離する構成としてもよい。また、画素間におい
ては、電極５６６を有さない領域には絶縁体で隔壁５６７を設け、光電変換層５６１およ
び透光性導電層５６２に亀裂が入らないようにすることが好ましいが、図１８（Ａ）、（
Ｂ）に示すように隔壁５６７を設けない構成としてもよい。
また、電極５６６および配線１７１などは多層としてもよい。例えば、図１８（Ｃ）に示
すように、電極５６６を導電層５６６ａおよび導電層５６６ｂの二層とし、配線１７１を
導電層１７１ａおよび導電層１７１ｂの二層とすることができる。図１８（Ｃ）の構成に
おいては、例えば、導電層５６６ａおよび導電層１７１ａを低抵抗の金属などを選択して
形成し、導電層５６６ｂおよび導電層１７１ｂを光電変換層５６１とコンタクト特性の良
い金属などを選択して形成するとよい。このような構成とすることで、光電変換素子１３
１の電気特性を向上させることができる。また、一部の金属は透光性導電層５６２と接触
することにより電蝕を起こすことがある。そのような金属を導電層１７１ａに用いた場合
でも導電層１７１ｂを介することによって電蝕を防止することができる。
導電層５６６ｂおよび導電層１７１ｂには、例えば、モリブデンやタングステンなどを用
いることができる。また、導電層５６６ａおよび導電層１７１ａには、例えば、アルミニ
ウム、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。
また、図１８（Ｄ）に示すように透光性導電層５６２と配線１７１は導電体１８２および
配線５８８を介して接続してもよい。
隔壁５６７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔
壁５６７は、トランジスタなどに対する遮光、および／または１画素あたりの受光部の面
積を確定するために黒色などに着色されていてもよい。
また、画素１２０は、図１９に示す積層構成とすることもできる。図１９に示す画素１２
０は、図１６に示す画素１２０と層１１００のみが異なり、その他の構成は同じである。
図１９において、層１１００が有する光電変換素子１３１は、光電変換層に非晶質シリコ
ン膜や微結晶シリコン膜などを用いたｐｉｎ型フォトダイオードを示している。当該光電
変換素子１３１は、ｎ型の半導体層５６５、ｉ型の半導体層５６４、ｐ型の半導体層５６
３、電極５６６、配線１７１、配線５８８を有する構成とすることができる。
電極５６６は、導電体１８２を介して、トランジスタ１４１が有する導電層２４０と電気
的に接続されている。また、ｐ型の半導体層５６３は配線５８８を介して配線１７１と電
気的に接続されている。
ｉ型の半導体層５６４には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体
層５６３およびｎ型の半導体層５６５には、それぞれの導電型を付与するドーパントを含
む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光
電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光
を検知しやすい。
また、ｐｉｎ型の薄膜フォトダイオードの形態を有する光電変換素子１３１の構成、なら
びに光電変換素子１３１および配線の接続形態は、図２０（Ａ）、（Ｂ）、（Ｃ）に示す
例であってもよい。なお、光電変換素子１３１の構成、光電変換素子１３１と配線の接続
形態はこれらに限定されず、他の形態であってもよい。
図２０（Ａ）は、光電変換素子１３１のｐ型の半導体層５６３と接する透光性導電層５６
２を設けた構成である。透光性導電層５６２は電極として作用し、光電変換素子１３１の
出力電流を高めることができる。
透光性導電層５６２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸
化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを
含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、グラフェンまた
は酸化グラフェンなどを用いることができる。また、透光性導電層５６２は単層に限らず
、異なる膜の積層であっても良い。
図２０（Ｂ）は、透光性導電層５６２と配線１７１が導電体１８２および配線５８８を介
して接続された構成である。なお、光電変換素子１３１のｐ型の半導体層５６３と配線１
７１が導電体１８２および配線５８８を介して接続された構成とすることもできる。なお
、図２０（Ｂ）においては、透光性導電層５６２を設けない構成とすることもできる。
図２０（Ｃ）は、光電変換素子１３１を覆う絶縁層１８１ｅにｐ型の半導体層５６３が露
出する開口部が設けられ、当該開口部を覆う透光性導電層５６２と配線１７１が電気的な
接続を有する構成である。
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子１３１は、成
膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製
することができる。また、セレン系材料は高抵抗であり、図１６に示すように、光電変換
層５６１を回路間で分離しない構成とすることもできる。したがって、歩留りが高く、低
コストで作製することができる。
また、画素１２０は、図２１（Ａ）、（Ｂ）、（Ｃ）に示すように層１１００、層１２０
０および層１３００の積層構成であってもよい。図２１（Ａ）はトランジスタ１４１乃至
トランジスタ１４４のチャネル長方向を表す断面図である。図２１（Ｂ）は図２１（Ａ）
に示す一点鎖線Ｘ１－Ｘ２の断面図であり、トランジスタ１４１のチャネル幅方向の断面
を表している。図２１（Ｃ）は図２１（Ａ）に示す一点鎖線Ｙ１－Ｙ２の断面図であり、
トランジスタ１４３のチャネル幅方向の断面を表している。
層１１００は、前述した画素１２０の構成と同様に光電変換素子１３１を有する構成とす
ることができる。図２１（Ａ）では、図１６の構成と同様にセレン系の光電変換素子１３
１を設けた構成を例示しているが、図１９の構成と同様にｐｉｎ型の薄膜フォトダイオー
ドの形態を有する光電変換素子１３１を設けた構成であってもよい。
層１２００は、トランジスタ１４１およびトランジスタ１４２を有する構成とすることが
できる。トランジスタ１４１およびトランジスタ１４２としては、ＯＳトランジスタを用
いることが好ましい。
層１３００は、トランジスタ１４３およびトランジスタ１４４を有する構成とすることが
できる。トランジスタ１４３およびトランジスタ１４４としては、Ｓｉトランジスタを用
いることが好ましい。Ｓｉトランジスタはオン電流が大きく、ノードＦＤの電位を効率良
く増幅することができる。
図２１（Ａ）、（Ｃ）においてトランジスタ１４３およびトランジスタ１４４はフィン型
の構成を例示しているが、図２２（Ａ）に示すようにプレーナー型であってもよい。また
は、図２２（Ｂ）に示すように、シリコン薄膜の活性層６６０を有するトランジスタであ
ってもよい。また、活性層６６０は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ
Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。
また、層１１００が有する光電変換素子１３１は、図２３に示すように単結晶シリコン基
板を用いたｐｎ型フォトダイオードであってもよい。
当該構成とする場合、層１３００上に層１２００を形成したのち、別途形成した層１１０
０を貼り合わせる工法を用いることが好ましい。この場合、層１２００には絶縁層１８１
ｉ、金属層４０２ａ、および金属層４０３ａが設けられる。また、層１１００には絶縁層
１８１ｊ、金属層４０２ｂ、および金属層４０３ｂが設けられる。
金属層４０２ａおよび金属層４０３ａは絶縁層１８１ｉに埋設された領域を有するように
設けられ、金属層４０２ａはトランジスタ１４１のソースまたはドレインの一方と電気的
に接続されている。また、金属層４０３ａは導電体１８２を介して配線１７１と電気的に
接続されている。金属層４０２ｂおよび金属層４０３ｂは絶縁層１８１ｊに埋設された領
域を有するように設けられ、金属層４０２ｂは光電変換素子１３１のｎ型領域６４０と電
気的に接続されている。また、金属層４０３ｂはｐ＋領域６５０を介してｐ＋領域６２０
と電気的に接続されている。
図２３に示すように、金属層４０２ａおよび金属層４０２ｂと、金属層４０３ａおよび金
属層４０３ｂとは、それぞれが直接接触する位置に設けられ、接続部４０２および接続部
４０３を有する構成とする。
ここで、金属層４０２ａおよび金属層４０２ｂは主成分が同一の金属元素であることが好
ましい。また、金属層４０３ａおよび金属層４０３ｂは主成分が同一の金属元素であるこ
とが好ましい。また、絶縁層１８１ｉおよび絶縁層１８１ｊは、同一の成分で構成されて
いることが好ましい。
例えば、金属層４０２ａ、金属層４０２ｂ、金属層４０３ａ、および金属層４０３ｂには
、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、ＰｔまたはＡｕなどを用いることができる。接合
のしやすさから、Ｃｕ、Ａｌ、Ｗ、またはＡｕを用いることが好ましい。また、絶縁層１
８１ｉおよび絶縁層１８１ｊには、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン
、窒化シリコン、窒化チタンなどを用いることができる。
金属層４０２ａ、金属層４０２ｂ、金属層４０３ａ、および金属層４０３ｂのそれぞれに
、上記に示す同一の金属材料を用い、絶縁層１８１ｉおよび絶縁層１８１ｊのそれぞれに
、上記に示す同一の絶縁材料を用いることで、層１１００と層１２００で貼り合わせ工程
を行うことができる。当該貼り合わせ工程によって、金属層４０２ａおよび金属層４０２
ｂの電気的な接続、ならびに金属層４０３ａおよび金属層４０３ｂの電気的な接続を得る
ことができる。また、絶縁層１８１ｉおよび絶縁層１８１ｊの機械的な強度を有する接続
を得ることができる。
金属層同士の接合には、酸化膜や不純物の吸着層などをスパッタリングなどで除去し、清
浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることがで
きる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることが
できる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた
接合を得ることができる。
また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマな
どで親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う
親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるた
め、機械的に優れた接合を得ることができる。
層１１００と、層１２００を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が
混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい
。
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処
理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難
酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用い
てもよい。
貼り合わせは、それぞれの層が有するデバイスが完成後に貼り合わせを行うため、それぞ
れのデバイスは最適な工程を用いて作製することができる。したがって、トランジスタお
よび光電変換素子の電気特性および信頼性を高めることができる。
なお、図２３の構成においては、絶縁層１８０に相当する層として、ＯＳトランジスタと
Ｓｉトランジスタとの間に絶縁層１８０ａが設けられる。また、ＯＳトランジスタとＳｉ
フォトダイオードとの間に絶縁層１８０ｂが設けられる。
また、本発明の一態様の撮像装置では、層１３００に形成したＳｉトランジスタで画素回
路とは異なる回路を設けることができる。当該回路としては、例えば、ゲートドライバ１
２２、ＣＤＳ回路１２３、Ａ／Ｄ変換回路１２４、およびソースドライバ１２５などがあ
る。
上記いずれかの回路に含まれるトランジスタ１４６およびトランジスタ１４７を図２４に
示す。トランジスタ１４６およびトランジスタ１４７は光電変換素子１３１と重なる領域
に形成することができる。すなわち、上記回路は画素１２０と重なる領域に形成される。
なお、図２４では、トランジスタ１４６をｐ－ｃｈ型、トランジスタ１４７をｎ－ｃｈ型
としたＣＭＯＳインバータを構成の例を示しているが、その他の回路構成であってもよい
。
また、図２５に示すように、トランジスタ１４７は層１２００に設けたＯＳトランジスタ
であってもよい。図２５に示す構成では、トランジスタ１４６とトランジスタ１４７を互
いに重なる領域に貼り合わせ工程で設けることができ、回路面積を小さくすることができ
る。また、画素回路が有するトランジスタ１４３およびトランジスタ１４４をｐ－ｃｈ型
で形成する場合は、単結晶シリコン基板６００に設けるトランジスタを全てｐ－ｃｈ型と
することもでき、ｎ－ｃｈ型のＳｉトランジスタを形成する工程を省くことができる。
図２６は、図１５に示す構成に層１４００を付加した構成の断面図であり、３画素分（画
素１２０ａ、画素１２０ｂ、および画素１２０ｃ）を表している。
層１４００には、遮光層１５３０、光学変換層１５５０ａ、光学変換層１５５０ｂ、光学
変換層１５５０ｃ、マイクロレンズアレイ１５４０などを設けることができる。
層１４００において、層１１００と接する領域には絶縁層１８１ｊが形成される。絶縁層
１８１ｊは、可視光に対して透光性の高い酸化シリコン膜などを用いることができる。ま
た、パッシベーション膜として窒化シリコン膜を積層する構成としてもよい。また、反射
防止膜として、酸化ハフニウムなどの誘電体膜を積層する構成としてもよい。
絶縁層１８１ｊ上には遮光層１５３０を設けることができる。遮光層１５３０は画素の境
界およびその近傍に配置され、斜め方向から侵入する迷光を遮蔽する機能を有する。遮光
層１５３０には、アルミニウム、タングステンなどの金属層または当該金属層と、反射防
止層としての機能を有する誘電体層とを積層する構成とすることができる。
絶縁層１８１ｊ上および遮光層１５３０上には、光学変換層１５５０ａ、光学変換層１５
５０ｂ、および光学変換層１５５０ｃを設けることができる。例えば、光学変換層１５５
０ａ、光学変換層１５５０ｂ、および光学変換層１５５０ｃに、赤色、緑色、青色、紫色
、橙色、黄色、シアン、マゼンタなどのカラーフィルタを割り当てることにより、カラー
画像を得ることができる。
本明細書などにおいて、赤色とは、例えば６２０ｎｍ以上７５０ｎｍ未満の波長の光を示
し、緑色とは、例えば５００ｎｍ以上５７０ｎｍ未満の波長の光を示し、青色とは、例え
ば４５０ｎｍ以上５００ｎｍ未満の波長の光を示す。また、紫色とは、例えば３８０ｎｍ
以上４５０ｎｍ未満の波長の光を示し、橙色とは、例えば５９０ｎｍ以上６２０ｎｍ未満
の波長の光を示す。また、黄色とは、例えば青色の補色を示し、シアンとは、例えば赤色
の補色を示し、マゼンタとは、例えば緑色の補色を示す。
なお、光学変換層に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮像装置と
することができる。また、光学変換層に近赤外線の波長以下の光を遮るフィルタを用いれ
ば遠赤外線撮像装置とすることができる。また、光学変換層に可視光線の波長以上の光を
遮るフィルタを用いれば紫外線撮像装置とすることができる。可視光のカラーフィルタと
、赤外線若しくは紫外線のフィルタを組み合わせてもよい。
また、光学変換層にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射線の強弱
を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線などの放射
線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線
などの光（蛍光）に変換される。そして、当該光を光電変換素子１３１で検知することに
より画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよ
い。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収し
て可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐ
ｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、Ｃ
ｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯを樹脂やセラミクスに分散させたものを用いることがで
きる。
光学変換層１５５０ａ、光学変換層１５５０ｂ、および光学変換層１５５０ｃ上には、マ
イクロレンズアレイ１５４０を設けることができる。マイクロレンズアレイ１５４０が有
する個々のレンズを通る光が直下の光学変換層１５５０ａ、光学変換層１５５０ｂ、およ
び光学変換層１５５０ｃを通り、光電変換素子１３１に照射されるようになる。
本実施の形態において、本発明の一態様について述べた。または、他の実施の形態におい
て、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない
。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されている
ため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、
撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合
によっては、または、状況に応じて、本発明の一態様は、撮像装置に適用しなくてもよい
。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例えば、
本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、
酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場
合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、ト
ランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様
々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態
様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジス
タのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウ
ム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガ
リウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、
場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、
トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、
酸化物半導体を有していなくてもよい。例えば、本発明の一態様として、グローバルシャ
ッタ方式の場合の例を示したが、本発明の一態様は、これに限定されない。場合によって
は、または、状況に応じて、本発明の一態様は、別の方式、例えば、ローリングシャッタ
方式を用いてもよい。または、場合によっては、または、状況に応じて、グローバルシャ
ッタ方式を用いなくてもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
本実施の形態では、本発明の一態様に用いることのできるＯＳトランジスタについて図面
を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を
拡大、縮小、または省略して図示している。
図２７（Ａ）、（Ｂ）、（Ｃ）は、本発明の一態様のトランジスタ２０１の上面図および
断面図である。図２７（Ａ）は上面図であり、図２７（Ａ）に示す一点鎖線Ｘ１－Ｘ２方
向の断面が図２７（Ｂ）に相当する。また、図２７（Ａ）に示す一点鎖線Ｙ１－Ｙ２方向
の断面が図２７（Ｃ）に相当する。
なお、本実施の形態で説明する図面において、一点鎖線Ｘ１－Ｘ２方向をチャネル長方向
、一点鎖線Ｙ１－Ｙ２方向をチャネル幅方向と呼ぶ。
トランジスタ２０１は、基板２１５と、基板２１５と接する導電層２７３と、基板２１５
および導電層２７３と接する絶縁層２２０と、絶縁層２２０と接する酸化物半導体層２３
０と、酸化物半導体層２３０と接する導電層２４０および導電層２５０と、酸化物半導体
層２３０と接する絶縁層２６０と、絶縁層２６０と接する導電層２７０を有する。
また、トランジスタ２０１上には、酸化物半導体層２３０、導電層２４０、導電層２５０
、絶縁層２６０および導電層２７０と接する絶縁層２８０を必要に応じて設けてもよい。
酸化物半導体層２３０は、一例として、酸化物半導体層２３０ａ、酸化物半導体層２３０
ｂ、および酸化物半導体層２３０ｃの三層構造とすることができる。この場合、絶縁層２
６０は、酸化物半導体層２３０ｃと接する構造とすることができる。
導電層２４０および導電層２５０はソース電極層またはドレイン電極層、絶縁層２６０は
ゲート絶縁層、導電層２７０はゲート電極層としての機能をそれぞれ有する。
また、導電層２７３をバックゲート電極層として用いることで、オン電流の増加や、しき
い値電圧の制御を行うことができる。なお、導電層２７３は、遮光層としても機能させる
ことができる。
オン電流を増加させるには、例えば、導電層２７０と導電層２７３を同電位とし、ダブル
ゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導
電層２７０とは異なる定電位を導電層２７３に供給すればよい。
酸化物半導体層２３０において、導電層２４０および導電層２５０と接する領域は、ソー
ス領域またはドレイン領域としての機能を有する。
酸化物半導体層２３０と、導電層２４０および導電層２５０とが接することで酸化物半導
体層２３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層２３０内に残留または外
部から拡散する水素との相互作用により、当該領域は導電型がｎ型の低抵抗領域となる。
導電層２４０および導電層２５０は、酸化物半導体層２３０の上面と接し、側面には接し
ない構成となっている。このような構成にすることにより、絶縁層２２０が有する酸素に
より酸化物半導体層２３０内の酸素欠損を補填しやすくなる。
本発明の一態様のトランジスタは、図２８（Ａ）、（Ｂ）、（Ｃ）に示す構成であっても
よい。図２８（Ａ）はトランジスタ２０２の上面図であり、図２８（Ａ）に示す一点鎖線
Ｘ１－Ｘ２方向の断面が図２８（Ｂ）に相当する。また、図２８（Ａ）に示す一点鎖線Ｙ
１－Ｙ２方向の断面が図２８（Ｃ）に相当する。
トランジスタ２０２は、導電層２４０および導電層２５０が絶縁層２２０と接している点
、および導電層２４０および導電層２５０が酸化物半導体層２３０の側面と接している点
を除き、トランジスタ２０１と同様の構成を有する。
トランジスタ２０１およびトランジスタ２０２は、導電層２７０と、導電層２４０および
導電層２５０とが重なる領域を有するトップゲート構造である。当該領域のチャネル長方
向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい
。当該構成では、酸化物半導体層２３０にオフセット領域が形成されないため、オン電流
の高いトランジスタを形成しやすい。
本発明の一態様のトランジスタは、図２９（Ａ）、（Ｂ）、（Ｃ）に示す構成であっても
よい。図２９（Ａ）はトランジスタ２０３の上面図であり、図２９（Ａ）に示す一点鎖線
Ｘ１－Ｘ２方向の断面が図２９（Ｂ）に相当する。また、図２９（Ａ）に示す一点鎖線Ｙ
１－Ｙ２方向の断面が図２９（Ｃ）に相当する。
トランジスタ２０３は、基板２１５と、基板２１５と接する導電層２７３と、基板２１５
および導電層２７３と接する絶縁層２２０と、絶縁層２２０と接する酸化物半導体層２３
０（酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ、および酸化物半導体層２３０ｃ
）と、酸化物半導体層２３０ｃと接する絶縁層２６０と、絶縁層２６０と接する導電層２
７０を有する。
また、層間絶縁膜としての機能を有する絶縁層２８０には、酸化物半導体層２３０の領域
３３１と接する導電体３００と、酸化物半導体層２３０の領域３３２と接する導電体３０
１が設けられる。導電体３００および導電体３０１は、ソース電極層の一部またはドレイ
ン電極層の一部としての機能を有する。
トランジスタ２０３における領域３３１および領域３３２には、酸素欠損を形成し導電率
を高めるための不純物を添加することが好ましい。酸化物半導体層に酸素欠損を形成する
不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、
窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素
、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。
当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、
プラズマイマージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属
元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸
素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物
半導体層の導電率を高くすることができる。
不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠
損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を
形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。
トランジスタ２０３はセルフアライン構造であり、ゲート電極層が、ソース電極層および
ドレイン電極層と重なる領域を有さない。セルフアライン構造のトランジスタはゲート電
極層とソース電極層およびドレイン電極層間の寄生容量が極めて小さいため、高速動作用
途に適している。
本発明の一態様のトランジスタは、図３０（Ａ）、（Ｂ）、（Ｃ）に示す構成であっても
よい。図３０（Ａ）はトランジスタ２０４の上面図であり、図３０（Ａ）に示す一点鎖線
Ｘ１－Ｘ２方向の断面が図３０（Ｂ）に相当する。また、図３０（Ａ）に示す一点鎖線Ｙ
１－Ｙ２方向の断面が図３０（Ｃ）に相当する。
トランジスタ２０４は、基板２１５と、基板２１５と接する導電層２７３と、基板２１５
および導電層２７３と接する絶縁層２２０と、絶縁層２２０と接する酸化物半導体層２３
０（酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ、および酸化物半導体層２３０ｃ
）と、酸化物半導体層２３０ｂおよび酸化物半導体層２３０ｃと接する導電層２４０およ
び導電層２５０と、酸化物半導体層２３０ｃと接する絶縁層２６０と、絶縁層２６０と接
する導電層２７０を有する。
なお、酸化物半導体層２３０ｃ、絶縁層２６０および導電層２７０は、トランジスタ２０
４上の絶縁層２８０に設けられた、酸化物半導体層２３０ｂおよび絶縁層２２０に達する
開口部に設けられている。
トランジスタ２０４の構成は、ゲート電極層と、ソース電極層およびドレイン電極層との
重なる領域が少ないため、寄生容量を小さくすることができる。したがって、トランジス
タ２０４は、高速動作用途に適している。
また、本発明の一態様のトランジスタは、図３１（Ａ）に示すように、酸化物半導体層２
３０を単層で形成してもよい。また、図３１（Ｂ）に示すように、酸化物半導体層２３０
を２層で形成してもよい。
また、本発明の一態様のトランジスタは、図３１（Ｃ）に示すように、導電層２７３を有
さない構成であってもよい。
また、本発明の一態様のトランジスタにおいて、導電層２７０と導電層２７３を電気的に
接続するには、例えば、図３１（Ｄ）に示すように、絶縁層２２０、酸化物半導体層２３
０ｃおよび絶縁層２６０に導電層２７３に達する開口部を設け、当該開口部を覆うように
導電層２７０を形成すればよい。
また、本発明の一態様のトランジスタは、図３１（Ｅ）に示すように、導電層２７０を導
電層２７１および導電層２７２の積層で形成してもよい。
また、酸化物半導体層２３０上に導電層２４０および導電層２５０が設けられる本発明の
一態様のトランジスタにおいては、図３１（Ｆ）、（Ｇ）に示す上面図（酸化物半導体層
２３０、導電層２４０および導電層２５０のみを図示）のように酸化物半導体層２３０の
幅（ＷＯＳ）よりも導電層２４０および導電層２５０の幅（ＷＳＤ）が短く形成されてい
てもよい。ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、ゲート電界がチャネル
形成領域全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。
なお、図３１（Ａ）乃至（Ｅ）では、トランジスタ２０１の変形例として例示したが、当
該変形例は本実施の形態で説明したその他のトランジスタにも適用可能である。
本発明の一態様のトランジスタでは、いずれの構成においても、ゲート電極層である導電
層２７０（および導電層２７３）が絶縁層を介して酸化物半導体層２３０のチャネル幅方
向を電気的に取り囲む構成である。このような構成ではオン電流を高めることができ、ｓ
ｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
酸化物半導体層２３０ａおよび酸化物半導体層２３０ｂを有するトランジスタ、ならびに
酸化物半導体層２３０ａ、酸化物半導体層２３０ｂおよび酸化物半導体層２３０ｃを有す
るトランジスタにおいては、酸化物半導体層２３０を構成する二層または三層の材料を適
切に選択することで酸化物半導体層２３０ｂに電流を流すことができる。酸化物半導体層
２３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ること
ができる。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与する
ことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態４）
本実施の形態では、実施の形態３に示したトランジスタの構成要素について詳細を説明す
る。
＜構成要素＞
基板２１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処
理された金属基板などを用いることができる。または、トランジスタやフォトダイオード
が形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラ
グとしての機能を有する導電体などが形成されたものを用いることができる。なお、シリ
コン基板にｐ－ｃｈ型のトランジスタを形成する場合は、ｎ－型の導電型を有するシリコ
ン基板を用いることが好ましい。または、ｎ－型またはｉ型のシリコン層を有するＳＯＩ
基板であってもよい。また、シリコン基板に設けるトランジスタがｐ－ｃｈ型である場合
は、トランジスタを形成する面の面方位は、（１１０）面であるシリコン基板を用いるこ
とが好ましい。（１１０）面にｐ－ｃｈ型トランジスタを形成することで、移動度を高く
することができる。
絶縁層２２０は、基板２１５に含まれる要素からの不純物の拡散を防止する役割を有する
ほか、酸化物半導体層２３０に酸素を供給する役割を担うことができる。したがって、絶
縁層２２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含
む絶縁膜であることがより好ましい。例えば、膜の表面温度が１００℃以上７００℃以下
、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ法にて、酸素原子に
換算した酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。また
、基板２１５が他のデバイスが形成された基板である場合、絶縁層２２０は、層間絶縁膜
としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ法などで平坦化処理
を行うことが好ましい。
バックゲート電極層として作用する導電層２７３には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ
、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導
電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いても
よい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複
数の材料の積層であってもよい。
例えば、絶縁層２２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化
窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム
、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜
、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒
化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であ
ってもよい。
酸化物半導体層２３０は、酸化物半導体層２３０ａ、酸化物半導体層２３０ｂおよび酸化
物半導体層２３０ｃを絶縁層２２０側から順に積んだ三層構造とすることができる。
なお、酸化物半導体層２３０が単層の場合は、本実施の形態に示す、酸化物半導体層２３
０ｂに相当する層を用いればよい。
酸化物半導体層２３０が二層の場合は、酸化物半導体層２３０ａに相当する層および酸化
物半導体層２３０ｂに相当する層を絶縁層２２０側から順に積んだ積層を用いればよい。
この構成の場合、酸化物半導体層２３０ａと酸化物半導体層２３０ｂとを入れ替えること
もできる。
一例としては、酸化物半導体層２３０ｂには、酸化物半導体層２３０ａおよび酸化物半導
体層２３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸
化物半導体を用いる。
このような構造において、導電層２７０に電圧を印加すると、酸化物半導体層２３０のう
ち、伝導帯下端のエネルギーが最も小さい酸化物半導体層２３０ｂにチャネルが形成され
る。したがって、酸化物半導体層２３０ｂは半導体として機能する領域を有するといえる
が、酸化物半導体層２３０ａおよび酸化物半導体層２３０ｃは絶縁体または半絶縁体とし
て機能する領域を有するともいえる。
酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ、および酸化物半導体層２３０ｃとし
て用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好まし
い。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたト
ランジスタの電気特性のばらつきを減らすため、それらと共に、Ａｌ、Ｇａ、Ｙ、または
Ｓｎなどのスタビライザーを含むことが好ましい。
例えば、酸化物半導体層２３０ａおよび酸化物半導体層２３０ｃにはＩｎ：Ｇａ：Ｚｎ＝
１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：
９：６（原子数比）、およびその近傍の原子数比を有するＩｎ－Ｇａ－Ｚｎ酸化物などを
用いることができる。また、酸化物半導体層２３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１
、２：１：３、５：５：６、３：１：２、３：１：４、５：１：６、または４：２：３（
原子数比）およびその近傍の原子数比を有するＩｎ－Ｇａ－Ｚｎ酸化物などを用いること
ができる。
酸化物半導体層２３０ａ、酸化物半導体層２３０ｂおよび酸化物半導体層２３０ｃには、
結晶部が含まれていてもよい。例えばｃ軸に配向した結晶を用いることでトランジスタに
安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フ
レキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極層として作用する導電層２４０およびドレイン電極層として作用する導電層２
５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ
、および当該金属材料の合金または導電性窒化物から選ばれた材料の単層、あるいは積層
を用いることができる。なお、導電性窒化物である窒化タンタルを用いることで酸化を防
止することができる。また、低抵抗のＣｕやＣｕ－Ｍｎなどの合金と上記材料との積層を
用いてもよい。
上記材料は酸化物半導体層から酸素を引き抜く性質を有する。そのため、上記材料と接し
た酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成さ
れる。層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著に
ｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインと
して作用させることができる。
ゲート絶縁層として作用する絶縁層２６０には、酸化アルミニウム、酸化マグネシウム、
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、
酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、
絶縁層２６０は上記材料の積層であってもよい。
また、酸化物半導体層２３０と接する絶縁層２２０および絶縁層２６０は、窒素酸化物の
放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半
導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。
絶縁層２２０および絶縁層２６０として、上記絶縁膜を用いることで、トランジスタのし
きい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減
することができる。
ゲート電極層として作用する導電層２７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ
、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を
用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。
また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材
料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層
、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕま
たはＣｕ－Ｍｎなどの合金や上記材料とＣｕまたはＣｕ－Ｍｎなどの合金との積層を用い
てもよい。例えば、導電層２７１に窒化チタン、導電層２７２にタングステンを用いて導
電層２７０を形成することができる。
また、導電層２７０にはＩｎ－Ｇａ－Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ
、酸化インジウムスズなどの酸化物導電層を用いてもよい。絶縁層２６０と接するように
酸化物導電層を設けることで、当該酸化物導電層から酸化物半導体層２３０に酸素を供給
することができる。
絶縁層２８０には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリ
コン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコ
ニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含
む絶縁膜を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層２８０は絶縁層２２０と同様に化学量論組成よりも多くの酸素を有するこ
とが好ましい。絶縁層２８０から放出される酸素は絶縁層２６０を経由して酸化物半導体
層２３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形
成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの
電気特性を得ることができる。
また、トランジスタ上または絶縁層２８０上には、不純物をブロッキングする効果を有す
る膜を設けることが好ましい。当該ブロッキング膜には窒化シリコン膜、窒化アルミニウ
ム膜または酸化アルミニウム膜などを用いることができる。
窒化絶縁膜は水分などをブロッキングする機能を有し、トランジスタの信頼性を向上させ
ることができる。また、酸化アルミニウム膜は、水素、水分などの不純物、および酸素の
両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、ト
ランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体
層２３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層２２０からの酸素
の不必要な放出を防止する効果を有する保護膜として適している。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタ
の微細化によりトランジスタの電気特性は悪化する傾向にあり、例えばチャネル幅を縮小
させるとオン電流は低下してしまう。
本発明の一態様のトランジスタでは、チャネルが形成される酸化物半導体層２３０ｂを酸
化物半導体層２３０ｃで覆う構成とすることができる。当該構成では、チャネル形成層と
ゲート絶縁層が接しないため、チャネル形成層とゲート絶縁層との界面で生じるキャリア
の散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
本発明の一態様のトランジスタでは、前述したように酸化物半導体層２３０のチャネル幅
方向を電気的に取り囲むようにゲート電極層（導電層２７０）が形成されているため、酸
化物半導体層２３０に対しては上面に垂直な方向からのゲート電界に加えて、側面に垂直
な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲー
ト電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高めら
れる。
＜各構成要素の形成方法例＞
本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパ
ッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ
法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａ
ｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍ
ｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を
大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで
成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバ
ーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（
アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の
原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらない
ように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。ある
いは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第
２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層
を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に
積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数
回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガ
ス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり
、微細なＦＥＴを作製する場合に適している。
また、酸化物半導体層の成膜には、対向ターゲット式スパッタ装置を用いることもできる
。当該対向ターゲット式スパッタ装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ ＳＰ）と呼ぶこともできる。
対向ターゲット式スパッタ装置を用いて酸化物半導体層を成膜することによって、酸化物
半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中の酸素
欠損を低減することができる。また、対向ターゲット式スパッタ装置を用いることで低圧
での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度（例えば水素、希
ガス（アルゴンなど）、水など）を低減させることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態５）
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ－ＯＳ
の構成について説明する。
ＣＡＣ－ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以
下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構
成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が
偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ
以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状
ともいう。
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムお
よび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イッ
トリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲ
ルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、
タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含
まれていてもよい。
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳ（ＣＡＣ－ＯＳの中でもＩｎ－Ｇ
ａ－Ｚｎ酸化物を、特にＣＡＣ－ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物
（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸
化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）
とする。）などと、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）と
する。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、お
よびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状
となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布
した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ－ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、
またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体
である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比
が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第
２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場
合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（
１＋ｘ０）Ｇａ（１－ｘ０）Ｏ３（ＺｎＯ）ｍ０（－１≦ｘ０≦１、ｍ０は任意数）で表
される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、
ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ－ｂ面において
は配向せずに連結した結晶構造である。
一方、ＣＡＣ－ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ－ＯＳとは、Ｉｎ、Ｇ
ａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観
察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれ
モザイク状にランダムに分散している構成をいう。従って、ＣＡＣ－ＯＳにおいて、結晶
構造は副次的な要素である。
なお、ＣＡＣ－ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。
例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含ま
ない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が
主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム
、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン
、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネ
シウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ－ＯＳは、一部
に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とする
ナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成を
いう。
ＣＡＣ－ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成
することができる。また、ＣＡＣ－ＯＳをスパッタリング法で形成する場合、成膜ガスと
して、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたい
ずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガ
スの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好まし
くは０％以上１０％以下とすることが好ましい。
ＣＡＣ－ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひ
とつであるＯｕｔ－ｏｆ－ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに
、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域
のａ－ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
またＣＡＣ－ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照
射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リ
ング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ－ＯＳの
結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ－ｃ
ｒｙｓｔａｌ）構造を有することがわかる。
また例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線
分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓ
ｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と
、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合し
ている構造を有することが確認できる。
ＣＡＣ－ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧ
ＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ－ＯＳは、ＧａＯＸ３などが主成分で
ある領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互い
に相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３
などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ
２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化
物半導体としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ
１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果
移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ
１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが
主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なス
イッチング動作を実現できる。
従って、ＣＡＣ－ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、
ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用するこ
とにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することが
できる。
また、ＣＡＣ－ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ－ＯＳは、デ
ィスプレイをはじめとするさまざまな半導体装置に最適である。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態６）
本実施の形態では、イメージセンサチップを収めたパッケージおよびカメラモジュールの
一例について説明する。当該イメージセンサチップには、本発明の一態様の撮像装置の構
成を用いることができる。これにより、当該イメージセンサチップを収めたパッケージま
たはカメラモジュールを有する電子機器の動作を高速化することができる。
図３２（Ａ）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である
。当該パッケージは、イメージセンサチップ８５０を固定するパッケージ基板８１０、カ
バーガラス８２０および両者を接着する接着剤８３０などを有する。
図３２（Ｂ）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、
半田ボールをバンプ８４０としたＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）の構成を有
する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）やＰＧＡ（Ｐ
ｉｎ Ｇｒｉｄ Ａｒｒａｙ）などであってもよい。
図３２（Ｃ）は、カバーガラス８２０および接着剤８３０の一部を省いて図示したパッケ
ージの斜視図であり、図３２（Ｄ）は、当該パッケージの断面図である。パッケージ基板
８１０上には電極パッド８６０が形成され、電極パッド８６０およびバンプ８４０はスル
ーホール８８０およびランド８８５を介して電気的に接続されている。電極パッド８６０
は、イメージセンサチップ８５０が有する電極とワイヤ８７０によって電気的に接続され
ている。
また、図３３（Ａ）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメ
ラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチ
ップ８５１を固定するパッケージ基板８１１、レンズカバー８２１、およびレンズ８３５
などを有する。また、パッケージ基板８１１およびイメージセンサチップ８５１の間には
撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ８９０も設けられ
ており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。
図３３（Ｂ）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板８
１１の下面および４側面には、実装用のランド８４１が設けられるＱＦＮ（Ｑｕａｄ ｆ
ｌａｔ ｎｏ－ ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例で
あり、ＱＦＰ（Ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）や前述したＢＧＡなどであっても
よい。
図３３（Ｃ）は、レンズカバー８２１およびレンズ８３５の一部を省いて図示したモジュ
ールの斜視図であり、図３３（Ｄ）は、当該カメラモジュールの断面図である。ランド８
４１の一部は電極パッド８６１として利用され、電極パッド８６１はイメージセンサチッ
プ８５１およびＩＣチップ８９０が有する電極とワイヤ８７１によって電気的に接続され
ている。
イメージセンサチップを上述したような形態のパッケージに収めることで実装が容易にな
り、様々な半導体装置、電子機器に組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態７）
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソ
ナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯
型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメ
ラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーシ
ョンシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤーなど）、
複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）
、自動販売機などが挙げられる。これら電子機器の具体例を図３４に示す。
図３４（Ａ）は監視カメラであり、筐体９５１、レンズ９５２、支持部９５３などを有す
る。当該監視カメラにおける画像を取得するための部品の一つとして本発明の一態様の撮
像装置を備えることができる。これにより、監視カメラの動作を高速化することができる
。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視
カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
図３４（Ｂ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、
操作用のボタン９７４、レンズ９７５、接続部９７６などを有する。操作用のボタン９７
４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７
２に設けられている。当該ビデオカメラにおける画像を取得するための部品の一つとして
本発明の一態様の撮像装置を備えることができる。これにより、ビデオカメラの動作を高
速化することができる。
図３４（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９
６３、発光部９６７、レンズ９６５などを有する。当該デジタルカメラにおける画像を取
得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。これに
より、デジタルカメラの動作を高速化することができる。
図３４（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９
３３、操作用のボタン９３５、竜頭９３６、カメラ９３９などを有する。表示部９３２は
タッチパネルとなっていてもよい。当該情報端末における画像を取得するための部品の一
つとして本発明の一態様の撮像装置を備えることができる。これにより、情報端末の動作
を高速化することができる。
図３４（Ｅ）は携帯データ端末であり、筐体９１１、表示部９１２、カメラ９１９などを
有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる
。当該携帯データ端末における画像を取得するための部品の一つとして本発明の一態様の
撮像装置を備えることができる。これにより、携帯データ端末の動作を高速化することが
できる。
図３４（Ｆ）は携帯電話であり、筐体９８１に、表示部９８２、マイク９８７、スピーカ
ー９８４、カメラ９８９、入出力端子９８６、操作用のボタン９８５などを有する。当該
携帯電話における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備
えることができる。これにより、携帯電話の動作を高速化することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
１０ 撮像装置
１１ 撮像回路
１２ 画像処理回路
１３ ホスト
１４ コントローラ
２１ コントローラ
２２ 画像処理ブロック
２３ セレクタ
３０ 保持回路
３０Ａ スキャンチェーンレジスタ部
３０Ｂ レジスタ部
３１ レジスタ
３２ レジスタ
３３ 画像処理部
３４ スイッチ部
３５ トランジスタ
４０ フリップフロップ回路
４１ トランジスタ
４２ 容量素子
４３ バッファ回路
５１ トランジスタ
５２ 容量素子
５３ トランジスタ
５４ インバータ
５５ トランジスタ
５６ 容量素子
５７ トランジスタ
６１ トランジスタ
６２ トランジスタ
６３ トランジスタ
６４ トランジスタ
６５ トランジスタ
６６ トランジスタ
６７ トランジスタ
６８ トランジスタ
６９ トランジスタ
７０ トランジスタ
７１ トランジスタ
８３ 容量素子
８６ 容量素子
９０ ラッチ回路
９１ インバータ
９２ インバータ
１２０ 画素
１２０ａ 画素
１２０ｂ 画素
１２０ｃ 画素
１２０ｄ 画素
１２１ 画素アレイ
１２２ ゲートドライバ
１２３ ＣＤＳ回路
１２４ Ａ／Ｄ変換回路
１２５ ソースドライバ
１３１ 光電変換素子
１４１ トランジスタ
１４２ トランジスタ
１４３ トランジスタ
１４４ トランジスタ
１４５ トランジスタ
１４６ トランジスタ
１４７ トランジスタ
１６１ 配線
１６２ 配線
１６３ 配線
１６９ 配線
１７１ 配線
１７１ａ 導電層
１７１ｂ 導電層
１７２ 配線
１７３ 配線
１８０ 絶縁層
１８０ａ 絶縁層
１８０ｂ 絶縁層
１８１ａ 絶縁層
１８１ｂ 絶縁層
１８１ｅ 絶縁層
１８１ｉ 絶縁層
１８１ｊ 絶縁層
１８１ｋ 絶縁層
１８２ 導電体
１８２ａ 導電体
１８２ｂ 導電体
１９１ 配線
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０４ トランジスタ
２１５ 基板
２２０ 絶縁層
２３０ 酸化物半導体層
２３０ａ 酸化物半導体層
２３０ｂ 酸化物半導体層
２３０ｃ 酸化物半導体層
２４０ 導電層
２５０ 導電層
２６０ 絶縁層
２７０ 導電層
２７１ 導電層
２７２ 導電層
２７３ 導電層
２８０ 絶縁層
３００ 導電体
３０１ 導電体
３３１ 領域
３３２ 領域
４０２ 接続部
４０２ａ 金属層
４０２ｂ 金属層
４０３ 接続部
４０３ａ 金属層
４０３ｂ 金属層
５６１ 光電変換層
５６２ 透光性導電層
５６３ 半導体層
５６４ 半導体層
５６５ 半導体層
５６６ 電極
５６６ａ 導電層
５６６ｂ 導電層
５６７ 隔壁
５６８ 正孔注入阻止層
５６９ 電子注入阻止層
５８８ 配線
６００ 単結晶シリコン基板
６２０ ｐ＋領域
６３０ ｐ－領域
６４０ ｎ型領域
６５０ ｐ＋領域
６６０ 活性層
８１０ パッケージ基板
８１１ パッケージ基板
８２０ カバーガラス
８２１ レンズカバー
８３０ 接着剤
８３５ レンズ
８４０ バンプ
８４１ ランド
８５０ イメージセンサチップ
８５１ イメージセンサチップ
８６０ 電極パッド
８６１ 電極パッド
８７０ ワイヤ
８７１ ワイヤ
８８０ スルーホール
８８５ ランド
８９０ ＩＣチップ
９１１ 筐体
９１２ 表示部
９１９ カメラ
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９３５ ボタン
９３６ 竜頭
９３９ カメラ
９５１ 筐体
９５２ レンズ
９５３ 支持部
９６１ 筐体
９６２ シャッターボタン
９６３ マイク
９６５ レンズ
９６７ 発光部
９７１ 筐体
９７２ 筐体
９７３ 表示部
９７４ ボタン
９７５ レンズ
９７６ 接続部
９８１ 筐体
９８２ 表示部
９８４ スピーカー
９８５ 操作用のボタン
９８６ 入出力端子
９８７ マイク
９８９ カメラ
１１００ 層
１２００ 層
１３００ 層
１４００ 層
１５３０ 遮光層
１５４０ マイクロレンズアレイ
１５５０ａ 光学変換層
１５５０ｂ 光学変換層
１５５０ｃ 光学変換層

Claims (2)

  1. 撮像回路と、第１のコントローラと、画像処理回路と、を有し、
    前記画像処理回路は、複数のセレクタと、複数の画像処理ブロックと、を有し、
    前記画像処理ブロックはそれぞれ、画像処理部と、保持回路と、を有し、
    前記セレクタはそれぞれ、スイッチ部と、保持回路と、を有し、
    前記第１のコントローラは、前記撮像回路及び前記画像処理回路への電源供給を制御する機能を有し、
    前記画像処理部は、前記撮像回路が生成した画像データを処理する機能を有し、
    前記画像処理部は、他の前記画像処理部が処理した画像データを処理する機能を有し、
    前記スイッチ部は、前記撮像回路が生成した画像データ及び前記複数の画像処理回路のうち一が処理した画像データの中から選択された一の画像データを出力する機能を有する、撮像装置。
  2. 請求項１において、
    前記保護回路はトランジスタを有する、撮像装置。
JP2021167834A 2016-12-27 2021-10-13 撮像装置 Active JP7185744B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016252967 2016-12-27
JP2016252967 2016-12-27
JP2017243500A JP6961479B2 (ja) 2016-12-27 2017-12-20 撮像装置および電子機器

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2017243500A Division JP6961479B2 (ja) 2016-12-27 2017-12-20 撮像装置および電子機器

Publications (2)

Publication Number Publication Date
JP2022009069A true JP2022009069A (ja) 2022-01-14
JP7185744B2 JP7185744B2 (ja) 2022-12-07

Family

ID=62630224

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2017243500A Active JP6961479B2 (ja) 2016-12-27 2017-12-20 撮像装置および電子機器
JP2021167834A Active JP7185744B2 (ja) 2016-12-27 2021-10-13 撮像装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2017243500A Active JP6961479B2 (ja) 2016-12-27 2017-12-20 撮像装置および電子機器

Country Status (4)

Country Link
US (1) US10455174B2 (ja)
JP (2) JP6961479B2 (ja)
KR (2) KR102499902B1 (ja)
CN (2) CN113660439A (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102593880B1 (ko) 2016-03-18 2023-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치 및 전자 기기
WO2019243951A1 (ja) 2018-06-21 2019-12-26 株式会社半導体エネルギー研究所 撮像装置及びその動作方法、並びに電子機器
KR20210031677A (ko) * 2018-07-17 2021-03-22 소니 세미컨덕터 솔루션즈 가부시키가이샤 촬상 소자, 적층형 촬상 소자 및 고체 촬상 장치
JP7298373B2 (ja) * 2019-07-31 2023-06-27 株式会社リコー 光電変換装置、画像読取装置、及び画像形成装置
US12108165B2 (en) 2019-09-13 2024-10-01 Semiconductor Energy Laboratory Co., Ltd. Imaging device including pixels each having a light-receiving device and a light-emitting device
JP2021072313A (ja) * 2019-10-29 2021-05-06 キオクシア株式会社 半導体記憶装置
JP7414569B2 (ja) * 2020-02-12 2024-01-16 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006163815A (ja) * 2004-12-07 2006-06-22 Matsushita Electric Ind Co Ltd 再構成可能な信号処理プロセッサ
JP2006197023A (ja) * 2005-01-11 2006-07-27 Fujitsu Ltd 半導体集積回路
JP2007041781A (ja) * 2005-08-02 2007-02-15 Fujitsu Ltd リコンフィグ可能な集積回路装置
JP2011172214A (ja) * 2010-01-20 2011-09-01 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012231455A (ja) * 2011-04-13 2012-11-22 Semiconductor Energy Lab Co Ltd プログラマブルｌｓｉ
JP2015201766A (ja) * 2014-04-08 2015-11-12 キヤノン株式会社 画像処理装置、その制御方法及びプログラム

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100456441B1 (ko) * 2002-01-18 2004-11-09 주식회사 휴맥스 저장 매체에 저장된 서비스의 중지 시점부터 서비스를제공하는 방법 및 장치
JP4146654B2 (ja) * 2002-02-28 2008-09-10 株式会社リコー 画像処理回路、複合画像処理回路、および、画像形成装置
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
CN100477743C (zh) * 2006-04-03 2009-04-08 索尼株式会社 摄像装置及其光源推断装置
JP2008233122A (ja) * 2007-03-16 2008-10-02 Sony Corp 表示装置、表示装置の駆動方法および電子機器
WO2009063584A1 (ja) * 2007-11-13 2009-05-22 Panasonic Corporation プログラマブルデバイス、デバイス制御方法及び情報処理システム
JPWO2010086914A1 (ja) * 2009-02-02 2012-07-26 パナソニック株式会社 映像信号処理装置、映像信号処理システム及び映像信号処理方法
KR101824123B1 (ko) 2009-11-06 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
MY166309A (en) 2009-11-20 2018-06-25 Semiconductor Energy Lab Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
JP5508836B2 (ja) * 2009-12-24 2014-06-04 株式会社メガチップス 設定制御装置、および設定制御装置の動作方法
KR101434948B1 (ko) 2009-12-25 2014-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011078373A1 (en) 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
TWI525614B (zh) 2011-01-05 2016-03-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
KR101818671B1 (ko) * 2011-04-19 2018-02-28 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 시스템 및 그것의 랜덤 데이터 읽기 방법
TWI536502B (zh) 2011-05-13 2016-06-01 半導體能源研究所股份有限公司 記憶體電路及電子裝置
US8669781B2 (en) * 2011-05-31 2014-03-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI591611B (zh) * 2011-11-30 2017-07-11 半導體能源研究所股份有限公司 半導體顯示裝置
JP6046514B2 (ja) 2012-03-01 2016-12-14 株式会社半導体エネルギー研究所 半導体装置
JP6041707B2 (ja) 2012-03-05 2016-12-14 株式会社半導体エネルギー研究所 ラッチ回路および半導体装置
JP6227890B2 (ja) 2012-05-02 2017-11-08 株式会社半導体エネルギー研究所 信号処理回路および制御回路
JP6208469B2 (ja) 2012-05-31 2017-10-04 株式会社半導体エネルギー研究所 半導体装置
US9343120B2 (en) 2012-06-01 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. High speed processing unit with non-volatile register
JP6185311B2 (ja) * 2012-07-20 2017-08-23 株式会社半導体エネルギー研究所 電源制御回路、及び信号処理回路
DE112013005029T5 (de) 2012-10-17 2015-07-30 Semiconductor Energy Laboratory Co., Ltd. Mikrocontroller und Herstellungsverfahren dafür
JP5604700B2 (ja) * 2012-10-29 2014-10-15 弘一 関根 動き検出用撮像装置、動き検出カメラおよび動き検出システム
KR102112364B1 (ko) * 2012-12-06 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20150008428A1 (en) * 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR20150014007A (ko) * 2013-07-25 2015-02-06 삼성전자주식회사 이미지 센서 및 이를 포함하는 촬상 장치
JP6541360B2 (ja) 2014-02-07 2019-07-10 株式会社半導体エネルギー研究所 半導体装置
JP2016127471A (ja) * 2015-01-06 2016-07-11 株式会社半導体エネルギー研究所 撮像装置、及びそれを備える電気機器
US9912897B2 (en) 2015-05-11 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
CN205193998U (zh) * 2015-10-30 2016-04-27 重庆金鑫智慧科技有限公司 一种物联网的家居警报装置
US20170365209A1 (en) 2016-06-17 2017-12-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006163815A (ja) * 2004-12-07 2006-06-22 Matsushita Electric Ind Co Ltd 再構成可能な信号処理プロセッサ
JP2006197023A (ja) * 2005-01-11 2006-07-27 Fujitsu Ltd 半導体集積回路
JP2007041781A (ja) * 2005-08-02 2007-02-15 Fujitsu Ltd リコンフィグ可能な集積回路装置
JP2011172214A (ja) * 2010-01-20 2011-09-01 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012231455A (ja) * 2011-04-13 2012-11-22 Semiconductor Energy Lab Co Ltd プログラマブルｌｓｉ
JP2015201766A (ja) * 2014-04-08 2015-11-12 キヤノン株式会社 画像処理装置、その制御方法及びプログラム

Also Published As

Publication number Publication date
KR102499902B1 (ko) 2023-02-16
CN108307131A (zh) 2018-07-20
JP6961479B2 (ja) 2021-11-05
KR20180076346A (ko) 2018-07-05
JP2018107799A (ja) 2018-07-05
US10455174B2 (en) 2019-10-22
CN108307131B (zh) 2021-08-03
JP7185744B2 (ja) 2022-12-07
CN113660439A (zh) 2021-11-16
KR20230026364A (ko) 2023-02-24
US20180184030A1 (en) 2018-06-28

Similar Documents

Publication Publication Date Title
JP7049413B2 (ja) 電子機器
JP6845968B2 (ja) 撮像装置
JP6961479B2 (ja) 撮像装置および電子機器
JP6811342B2 (ja) 光電変換装置
JP6960025B2 (ja) 撮像装置
JP6737633B2 (ja) 撮像装置および電子機器
JP2020115585A (ja) 撮像装置
JP6982132B2 (ja) 電子機器および撮像装置
JP6777421B2 (ja) 半導体装置
JP2020191472A (ja) 撮像装置
JP6903445B2 (ja) 撮像装置、モジュールおよび電子機器
JP6904730B2 (ja) 撮像装置
WO2021130590A1 (ja) 撮像装置、および電子機器
WO2021090110A1 (ja) 撮像装置、その動作方法および電子機器
WO2021048676A1 (ja) 撮像装置および電子機器
JPWO2020021398A1 (ja) 撮像装置および電子機器

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211109

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211109

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221026

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221101

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221125

R150 Certificate of patent or registration of utility model

Ref document number: 7185744

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150