JP6692681B2 - 撮像装置の駆動方法 - Google Patents

撮像装置の駆動方法 Download PDF

Info

Publication number
JP6692681B2
JP6692681B2 JP2016085290A JP2016085290A JP6692681B2 JP 6692681 B2 JP6692681 B2 JP 6692681B2 JP 2016085290 A JP2016085290 A JP 2016085290A JP 2016085290 A JP2016085290 A JP 2016085290A JP 6692681 B2 JP6692681 B2 JP 6692681B2
Authority
JP
Japan
Prior art keywords
transistor
oxide semiconductor
semiconductor layer
layer
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016085290A
Other languages
English (en)
Other versions
JP2016208515A (ja
JP2016208515A5 (ja
Inventor
誠一 米田
誠一 米田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2016208515A publication Critical patent/JP2016208515A/ja
Publication of JP2016208515A5 publication Critical patent/JP2016208515A5/ja
Application granted granted Critical
Publication of JP6692681B2 publication Critical patent/JP6692681B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14665—Imagers using a photoconductor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14692—Thin film technologies, e.g. amorphous, poly, micro- or nanocrystalline silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
    • H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Inorganic Chemistry (AREA)

Description

本発明の一態様は、撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
フォトセンサを有する画素がマトリクス状に配置された半導体装置として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが知られている。ＣＭＯＳイメージセンサは、撮像素子としてデジタルカメラや携帯電話などの携帯機器に多く搭載されている。
一般的にＣＭＯＳイメージセンサ等を構成するトランジスタに適用可能な半導体材料としては、シリコンが広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、特許文献１では、酸化物半導体を有し、かつオフ電流が極めて低いトランジスタを画素回路の一部に用い、ＣＭＯＳ回路が作製可能なシリコン半導体を有するトランジスタを周辺回路に用いることで、高速かつ低消費電力の撮像装置が作製できることが開示されている。
特開２０１１−１１９７１１号公報
ＣＭＯＳイメージセンサは、画素毎にデータを出力する増幅トランジスタを有する。高品質な撮像データを得るには、全ての画素における当該トランジスタの電気特性が一様であることが好ましいが、微細化が進むほどトランジスタの作製工程の難度が上がり、電気特性のばらつきを抑えることが難しくなる。
また、電気特性のばらつきを補正するデータを容量素子などに保持させることにより、出力データを補正することもできるが、容量素子へのデータの書き込みを撮像毎に行うと、全体の撮像時間が長くなってしまう。また、消費電力の増加も問題になる。
したがって、本発明の一態様では、高品質な撮像データを得ることのできる撮像装置を提供することを目的の一つとする。または、画素回路が有する増幅トランジスタのしきい値電圧のばらつきを補正することができる撮像装置を提供することを目的の一つとする。または、低消費電力の撮像装置を提供することを目的の一つとする。または、高速動作に適した撮像装置を提供することを目的の一つとする。または、高感度の撮像装置を提供することを目的の一つとする。または、ダイナミックレンジの広い撮像装置を提供することを目的の一つとする。または、解像度の高い撮像装置を提供することを目的の一つとする。または、低コストの撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。または、新規な撮像装置の駆動方法を提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、画素回路が有する増幅トランジスタのしきい値電圧のばらつきを補正することができる撮像装置に関する。
本発明の一態様は、光電変換素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第１の容量素子と、を有し、光電変換素子の一方の端子は、第１のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は、第６のトランジスタのソース電極またはドレイン電極の一方および第１の容量素子の一方の端子と電気的に接続され、第３のトランジスタのソース電極またはドレイン電極の一方は、第１の容量素子の他方の端子および第４のトランジスタのゲート電極と電気的に接続され、第３のトランジスタのソース電極またはドレイン電極の他方は、第４のトランジスタのソース電極またはドレイン電極の一方および第５のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、第４のトランジスタのソース電極またはドレイン電極の他方は、第２のトランジスタのソース電極またはドレイン電極の一方と電気的に接続されていることを特徴とする撮像装置である。
また、本発明の一態様は、光電変換素子と、第１のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、光電変換素子の一方の端子は、第１のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は、第１の容量素子の一方の端子と電気的に接続され、第３のトランジスタのソース電極またはドレイン電極の一方は、第１の容量素子の他方の端子および第４のトランジスタのゲート電極と電気的に接続され、第３のトランジスタのソース電極またはドレイン電極の他方は、第４のトランジスタのソース電極またはドレイン電極の一方および第５のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、第４のトランジスタのソース電極またはドレイン電極の他方は、第２のトランジスタのソース電極またはドレイン電極の一方と電気的に接続されていることを特徴とする撮像装置である。
第１、第３、及び第６のトランジスタは、活性層に酸化物半導体を有するトランジスタを用いてもよい。当該酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有していてもよい。
また、第１、第３、及び第６のトランジスタがバックゲート電極を有していてもよい。
また、第２の容量素子を有し、第２の容量素子の一方の端子は、第１の容量素子の他方の端子と電気的に接続されている構成としてもよい。
光電変換素子は、セレンを含む材料を有していてもよい。
本発明の一態様は、撮像装置は複数の画素を有し、複数の画素はそれぞれ第４のトランジスタを有し、第１の時刻において第１のトランジスタ、第６のトランジスタ、第３のトランジスタおよび第５のトランジスタをオンとし、第２のトランジスタをオフとした後、第２の時刻で第５のトランジスタをオフとし、第２のトランジスタをオンとすることにより第４のトランジスタのしきい値電圧のばらつきの補正を行うことを特徴とする撮像装置の駆動方法である。
また、第２の時刻において第２のトランジスタのゲート電極に印加する電位は、第２の時刻以降に行う撮像動作の際に、第２のトランジスタのゲート電極に印加する電位よりも高くてもよい。
本発明の一態様は、上記撮像装置の他、表示装置を有することを特徴とする電子機器である。
本発明の一態様により、高品質な撮像データを得ることのできる撮像装置を提供することができる。または、画素回路が有する増幅トランジスタの電気特性のばらつきを補正することができる撮像装置を提供することができる。または、低消費電力の撮像装置を提供することができる。または、高速動作に適した撮像装置を提供することができる。または、高感度の撮像装置を提供することができる。または、ダイナミックレンジの広い撮像装置を提供することができる。または、解像度の高い撮像装置を提供することができる。または、低コストの撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、新規な半導体装置などを提供することができる。または、新規な撮像装置の駆動方法を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
画素回路を説明する図。 画素回路を説明する図。 補正動作および撮像動作を説明するタイミングチャート。 補正動作を説明する図。 補正動作を説明する図。 撮像動作を説明する図。 撮像動作を説明する図。 撮像動作を説明する図。 グローバルシャッタ方式およびローリングシャッタ方式の動作を説明する図。 画素回路を説明する図。 画素回路を説明する図。 画素回路を説明する図。 画素回路を説明する図。 補正動作および撮像動作を説明するタイミングチャート。 撮像装置の構成を説明する断面図。 光電変換素子の接続形態を説明する断面図。 光電変換素子の接続形態を説明する断面図。 撮像装置の構成を説明する断面図。 光電変換素子の接続形態を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図および回路図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明するブロック図。 湾曲した撮像装置を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 酸化物半導体層を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図。 撮像装置を収めたパッケージの斜視図および断面図。 電子機器を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
本明細書において、トランジスタの「ソース電極」や「ドレイン電極」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、「ソース電極」や「ドレイン電極」という用語は、入れ替えて用いることができるものとする。また、「電極」は、「配線」と言い換えることもできる。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電層、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース電極（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン電極（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース電極（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン電極（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース電極（又は第１の端子など）とドレイン電極（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース電極（又は第１の端子など）、トランジスタのドレイン電極（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース電極（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン電極（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース電極（又は第１の端子など）、トランジスタのドレイン電極（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース電極（又は第１の端子など）とドレイン電極（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース電極（又は第１の端子など）、トランジスタのドレイン電極（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース電極（又は第１の端子など）と、ドレイン電極（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース電極（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタのソース電極（又は第１の端子など）とトランジスタのドレイン電極（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン電極（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース電極（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン電極（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース電極（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース電極（又は第１の端子など）からトランジスタのドレイン電極（又は第２の端子など）への電気的パスであり、トランジスタのドレイン電極（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン電極（又は第２の端子など）からトランジスタのソース電極（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース電極（又は第１の端子など）と、ドレイン電極（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電層、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としての機能を有する場合は、一の導電層が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電層が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、「膜」という用語と、「層」という用語とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電膜」という用語を、「導電層」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
本発明の一態様の撮像装置は、ソースフォロワにより信号電荷（データ）を出力する撮像装置の画素において、そのソースフォロワ増幅トランジスタとしての機能を有することができるトランジスタのしきい値電圧のばらつきを補正することができる画素回路を有する。
図１は、本発明の一態様の撮像装置が有する、画素回路として機能させることができる回路１１、および出力回路として機能させることのできる回路１２の回路図である。なお、図１などにおいて、トランジスタがｎ−ｃｈ型である場合の例を示すが、本発明の一態様は、これに限定されない。電位の大小関係を逆にすることなどにより、図２に示すようにトランジスタをｐ−ｃｈ型にしてもよい。または、一部のトランジスタをｐ−ｃｈ型トランジスタに置き換えてもよい。または、ＣＭＯＳ構成にしてもよい。
回路１１は、光電変換素子２０と、トランジスタ３１と、トランジスタ３２と、トランジスタ３３と、トランジスタ３４と、トランジスタ３５と、容量素子４１と、容量素子４２と、を有する。
回路１２は、トランジスタ３６を有する。
図１の回路１１において、光電変換素子２０の一方の端子は、トランジスタ３１のソース電極またはドレイン電極の一方と電気的に接続される。また、トランジスタ３１のソース電極またはドレイン電極の他方は、トランジスタ３２のソース電極またはドレイン電極の一方および容量素子４１の一方の端子と電気的に接続される。また、トランジスタ３３のソース電極またはドレイン電極の一方は、容量素子４１の他方の端子、容量素子４２の一方の端子およびトランジスタ３４のゲート電極と電気的に接続される。また、トランジスタ３３のソース電極またはドレイン電極の他方は、トランジスタ３４のソース電極またはドレイン電極の一方およびトランジスタ３５のソース電極またはドレイン電極の一方と電気的に接続される。
また、光電変換素子２０の他方の端子は、配線５１（ＶＰＤ）と電気的に接続される。また、トランジスタ３２のソース電極またはドレイン電極の他方は、配線５２（ＶＲ）と電気的に接続される。また、容量素子４２の他方の端子は、配線５３（ＶＳＳ）と電気的に接続される。また、トランジスタ３５のソース電極またはドレイン電極の他方は、配線５５（ＶＰＩ）と電気的に接続される。
また、トランジスタ３１のゲート電極は、配線６１（ＴＸ）と電気的に接続される。また、トランジスタ３２のゲート電極は、配線６２（ＲＥＳ）と電気的に接続される。また、トランジスタ３３のゲート電極は、配線６３（ＡＺ）と電気的に接続される。また、トランジスタ３５のゲート電極は、配線６５（ＳＥＬ）と電気的に接続される。また、トランジスタ３４のソース電極またはドレイン電極の他方は、配線７０と電気的に接続される。
回路１２において、トランジスタ３６のソース電極またはドレイン電極の一方は、配線７０と電気的に接続される。また、トランジスタ３６のソース電極またはドレイン電極の他方は、配線５６（ＶＰＯ）と電気的に接続される。また、トランジスタ３６のゲート電極は、配線６６（ＢＩＡＳ）と電気的に接続される。また、配線７０は、配線５４（ＶＯＵＴ）と電気的に接続される。
ここで、配線５１（ＶＰＤ）、配線５２（ＶＲ）、配線５３（ＶＳＳ）、配線５５（ＶＰＩ）および配線５６（ＶＰＯ）は、電源線として機能させることができる。また、配線６１（ＴＸ）、配線６２（ＲＥＳ）、配線６３（ＡＺ）、配線６５（ＳＥＬ）および配線６６（ＢＩＡＳ）は、信号線として機能させることができる。
また、上記構成において、トランジスタ３１のソース電極またはドレイン電極の他方、トランジスタ３２のソース電極またはドレイン電極の一方および容量素子４１の一方の端子が接続されるノードをＦＤ１とする。
また、トランジスタ３３のソース電極またはドレイン電極の一方、トランジスタ３４のゲート電極、容量素子４１の他方の端子および容量素子４２の一方の端子が接続されるノードをＦＤ２とする。
回路１１において、光電変換素子２０は受光素子であり、回路１１に入射した光に応じた電流を生成する機能を有することができる。トランジスタ３１は、光電変換素子２０によるノードＦＤ１への電荷蓄積または放出を制御する機能を有することができる。トランジスタ３２は、ノードＦＤ１の電位をリセットする機能を有することができる。トランジスタ３３は、ノードＦＤ２の電位をリセットする機能を有することができる。トランジスタ３４は、ノードＦＤ２の電位に応じた信号を出力する、増幅トランジスタとしての機能を有することができる。トランジスタ３５は、読み出し時に回路１１（画素回路）の選択を制御する機能を有することができる。
回路１２において、トランジスタ３６はバイアストランジスタとしての機能を有することができる。また、配線５４（ＶＯＵＴ）は、ノードＦＤ２の電位に応じた信号を出力する機能を有することができる。
上記の構成における本発明の一態様の撮像装置においては、回路１１が有するトランジスタ３４のしきい値電圧を回路１１内に記憶させることにより出力信号の補正を行う。
図１に示す回路における出力信号の補正動作および補正後の撮像動作について、図３に示すタイミングチャートおよび図４乃至図８に示す回路図を用いて詳細な説明を行う。時刻Ｔ３までに出力信号の補正動作を行い、時刻Ｔ３以降で撮像動作を行う。図３に示すタイミングチャートは、配線６１（ＴＸ）、配線６２（ＲＥＳ）、配線６３（ＡＺ）、配線６５（ＳＥＬ）、配線６６（ＢＩＡＳ）、ノードＦＤ１およびノードＦＤ２の電位を示す。なお、各トランジスタをオンまたはオフする動作は、各トランジスタのゲート電極に接続される配線にトランジスタをオンまたはオフする電位が供給されることにより行われるものとする。
また、図４乃至図８では、導通状態を明瞭化するためにトランジスタ３４以外のトランジスタをスイッチ記号として記す。また、一部の符号は省略している。なお、配線５１（ＶＰＤ）は高電位、配線５２（ＶＲ）は低電位、配線５３（ＶＳＳ）は低電位、配線５５（ＶＰＩ）は高電位、配線５６（ＶＰＯ）は低電位とするが、上記配線にその他の電位を供給して動作させることもできる。
なお、本明細書において低電位は接地電位（ＧＮＤ）とすることができる。
まず、トランジスタ３４のしきい値電圧”Ｖｔｈ”の補正動作について説明する。時刻Ｔ１において、配線６１（ＴＸ）、配線６２（ＲＥＳ）、配線６３（ＡＺ）および配線６５（ＳＥＬ）に高電位を印加することにより、トランジスタ３１、トランジスタ３２、トランジスタ３３およびトランジスタ３５をオンとする。また、配線６６（ＢＩＡＳ）に低電位を印加することによりトランジスタ３６をオフとする。これにより、ノードＦＤ１は配線５２（ＶＲ）の電位”ＶＲ”に設定され、ノードＦＤ２は配線５５（ＶＰＩ）の電位”ＶＰＩ”に設定される（図４参照、電流経路を破線で表示）。
時刻Ｔ２において、配線６６（ＢＩＡＳ）に高電位を印加することによりトランジスタ３６をオンとする。また、配線６５（ＳＥＬ）に低電位を印加することによりトランジスタ３５をオフとする。以上により、ノードＦＤ２の電位を放電させる。ノードＦＤ２の電位が”ＶＰＩ”から”ＶＰＯ＋Ｖｔｈ”へと変化すると放電が終了し、電位が保持される（図５参照）。ここで、できるだけ早くノードＦＤ２の電位を変化させるために、配線６６（ＢＩＡＳ）の電位を、できる限り高くすると好ましい。例えば、後述する撮像動作で配線６６（ＢＩＡＳ）に印加する高電位”ＶＨ１”より高い電位”ＶＨ２”を印加することが好ましい。ただし、配線６６（ＢＩＡＳ）に印加する電位を”ＶＨ１”としても構わない。以上が補正動作である。
なお、上記補正動作は、撮像毎に行う必要はなく、一回の補正動作のみで連続して撮像することができる。また、撮像前、撮像後、電源オン時、電源オフ時、またはタイマーなどを用いて任意のタイミングで上記補正動作を行ってもよい。
次に撮像動作について説明する。時刻Ｔ３において、配線６３（ＡＺ）に低電位を印加することによりトランジスタ３３をオフとする（図６参照）。これにより、ノードＦＤ２はフローティング状態となる。なお、配線６６（ＢＩＡＳ）の電位は”ＶＨ１”まで低下させることが好ましいが、”ＶＨ２”のままでもよい。
時刻Ｔ４において、配線６２（ＲＥＳ）に低電位を印加することによりトランジスタ３２をオフとする（図７参照）。これにより、光電変換素子２０を通して配線５１（ＶＰＤ）からノードＦＤ１に電荷がチャージされ、ノードＦＤ１の電位が上昇する。光電変換素子に照射する光の照度が高いほどノードＦＤ１の電位は高くなる。
時刻Ｔ５において、配線６１（ＴＸ）に低電位を印加することによりトランジスタ３１をオフとする。時刻Ｔ４乃至時刻Ｔ５でノードＦＤ１の電位が”Ｖａ”上昇したとすると、時刻Ｔ５においてノードＦＤ１の電位は”ＶＲ＋Ｖａ”に保持される。また、ノードＦＤ１とノードＦＤ２は容量素子４１を介して電気的に接続され、ノードＦＤ２はフローティング状態であるので、ノードＦＤ１とノードＦＤ２の容量結合によりノードＦＤ２の電位も”Ｖａ”上昇する。つまり、ノードＦＤ２の電位は”ＶＰＯ＋Ｖｔｈ”から”ＶＰＯ＋Ｖｔｈ＋Ｖａ”に変化する（図８参照）。
時刻Ｔ６において、配線６５（ＳＥＬ）に高電位を印加することによりトランジスタ３５をオンとする。また、配線６６（ＢＩＡＳ）に電位”ＶＨ１”を印加する。トランジスタ３４のゲート電位とソース電位の差を”Ｖｇｓ”とすると、トランジスタ３４に流れる電流”Ｉ”は下記の数式１で表される。なお、”α”は定数を表す。
また、トランジスタ３４とトランジスタ３６に流れる電流は等しいので、電流”Ｉ”は、下記の数式２でも表される。ここで、トランジスタ３６のゲート電位とソース電位の差を”Ｖｇｓ´”、トランジスタ３６のしきい値電圧を”Ｖｔｈ´”とする。なお、トランジスタ３４とトランジスタ３６のチャネル長、チャネル幅、ゲート絶縁膜厚さ、移動度など各種パラメータは等しいものとする。
数式１および数式２より下記数式３が成立する。
数式３を変形すると数式４となる。つまり、配線５４（ＶＯＵＴ）の電位”ＶＯＵＴ”は”２ＶＰＯ＋Ｖａ＋Ｖｔｈ´−ＶＨ１”となり、トランジスタ３４のしきい値電圧“Ｖｔｈ”に依存しないことがわかる。
したがって、配線５４（ＶＯＵＴ）には、トランジスタ３４のしきい値電圧”Ｖｔｈ”のばらつきを含まない信号を出力することができ、高品質な撮像データを得ることができる。なお、図１の回路構成においては、光電変換素子２０に照射される光の照度が高いほど配線５４（ＶＯＵＴ）から出力される出力信号は大きくなる。
時刻Ｔ７において、配線６５（ＳＥＬ）に低電位を印加することによりトランジスタ３５をオフとする。以上で撮像動作が終了する。
なお、時刻Ｔ１乃至時刻Ｔ３において、配線６１（ＴＸ）に低電位を印加して、トランジスタ３１をオフとしてもよい。例えば、時刻Ｔ１において配線６１（ＴＸ）に低電位を印加し、時刻Ｔ２において高電位を印加することにより、時刻Ｔ１ではトランジスタ３１をオフとし、時刻Ｔ２ではオンとしてもよい。ただし、時刻Ｔ４において、トランジスタ３１をオンした状態でトランジスタ３２をオフする必要があるので、時刻Ｔ３ではトランジスタ３１はオン状態であることが好ましい。
なお、時刻Ｔ１乃至時刻Ｔ２および時刻Ｔ３乃至時刻Ｔ６において、配線６６（ＢＩＡＳ）には任意の電位を印加することができる。例えば、時刻Ｔ１乃至時刻Ｔ２において低電位を印加し、時刻Ｔ２乃至時刻Ｔ７において電位”ＶＨ１”を印加してもよい。また、例えば時刻Ｔ１乃至時刻Ｔ２および、時刻Ｔ７において低電位を印加し、時刻Ｔ２乃至時刻Ｔ７において電位”ＶＨ１”を印加してもよい。また、例えば時刻Ｔ１乃至時刻Ｔ６において電位”ＶＨ２”を印加し、時刻Ｔ６乃至時刻Ｔ７において電位”ＶＨ１”を印加してもよい。また、時刻Ｔ１乃至時刻Ｔ７において電位”ＶＨ１”を印加してもよい。
本発明の一態様の撮像装置には、活性層または活性領域を酸化物半導体で形成したトランジスタ（以下、ＯＳトランジスタと呼ぶ）を用いることが好ましい。
ＯＳトランジスタを回路１１に用いると、撮像のダイナミックレンジを拡大することができる。図１に示す回路構成では、光電変換素子２０に入射される光の照度が小さいときにノードＦＤ１の電位が小さくなり、したがってノードＦＤ２の電位も小さくなる。ＯＳトランジスタは極めてオフ電流が低いため、ノードＦＤ２の電位（トランジスタ３４のゲート電位）が極めて小さい場合においても当該ゲート電位に応じた電流を正確に出力することができる。したがって、検出することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。
また、トランジスタの低いオフ電流特性によってノードＦＤ１およびノードＦＤ２で電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や駆動方法を複雑にすることなく、全画素で同時に撮像データを取得するグローバルシャッタ方式を適用することができる。
一般的に、画素がマトリクス状に配置された撮像装置では、図９（Ａ）に示す、行毎に撮像動作８１、データ保持動作８２、読み出し動作８３を行う駆動方法であるローリングシャッタ方式が用いられる。ローリングシャッタ方式を用いる場合には、撮像の同時性が失われるため、被写体が移動した場合には、画像に歪が生じてしまう。
したがって、本発明の一態様は、図９（Ｂ）に示す、全行で同時に撮像動作８１を行い、行毎に順次読み出し動作８３を行うことができるグローバルシャッタ方式を用いることが好ましい。グローバルシャッタ方式を用いることで、撮像装置の各画素における撮像の同時性を確保することができ、被写体が移動する場合であっても歪の小さい画像を容易に得ることができる。
また、ＯＳトランジスタは、活性層または活性領域をシリコンで形成したトランジスタ（以下、Ｓｉトランジスタと呼ぶ）よりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。したがって、ＯＳトランジスタを有する撮像装置および半導体装置は、自動車、航空機、宇宙機などへの搭載にも適している。
また、ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有する。セレン系材料を光電変換層とした光電変換素子では、アバランシェ現象が起こりやすいように比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。したがって、ＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、信頼性の高い撮像装置とすることができる。
また、ノードＦＤ１およびノードＦＤ２のいずれかと接続するトランジスタはノイズが少ないことが求められる。後述する二層または三層の酸化物半導体層を有するトランジスタはチャネルが埋め込み型であり、極めてノイズに強い特性を有する。したがって、当該トランジスタを用いることでノイズの少ない画像を得ることができる。
したがって、少なくとも、ＯＳトランジスタをトランジスタ３１、トランジスタ３２およびトランジスタ３３に用いることが好ましい。さらに、ＯＳトランジスタをトランジスタ３４、トランジスタ３５、トランジスタ３６の一以上に用いてもよいし、全てに用いてもよい。
なお、トランジスタ３１乃至トランジスタ３６の一部または全てに、Ｓｉトランジスタを用いてもよい。例えば、Ｓｉトランジスタを、トランジスタ３１乃至トランジスタ３６の１つに用いてもよいし、２つ以上に用いてもよいし、全てに用いてもよい。また、Ｓｉトランジスタを、トランジスタ３４、トランジスタ３５およびトランジスタ３６に用いてもよい。
また、本発明の一態様の撮像装置は、図１０に示す構成であってもよい。図１０は、回路１１における光電変換素子２０の接続の向きが図１とは逆になる構成である。この場合、配線５１（ＶＰＤ）は低電位、配線５２（ＶＲ）は高電位とする。補正動作および撮像動作は上記の図１の回路の説明を参照することできるが、この場合は光電変換素子２０に照射される光の照度が高いほどノードＦＤ１の電位が低くなる。したがって、図１０の回路構成においては、光電変換素子２０に照射される光の照度が高いほど出力端子（ＯＵＴ）から出力される出力信号は小さくなる。
また、図１１（Ａ）は、図１に示す回路１１からトランジスタ３２が除かれた構成である。この場合、配線５１（ＶＰＤ）は低電位と高電位に変動できる構成とする。ノードＦＤ１のリセット動作は、配線５１（ＶＰＤ）を低電位にすることで行うことができる。定められた期間において、配線５１（ＶＰＤ）を低電位とすると光電変換素子２０には順方向バイアスがかかる。したがって、ノードＦＤ１を配線５１（ＶＰＤ）の電位に設定することができる。
また、撮像データの取得を行う場合は、配線５１（ＶＰＤ）を高電位とする。配線５１（ＶＰＤ）を高電位とすることで光電変換素子２０には逆方向バイアスがかかるため、光の照度に応じて配線５１（ＶＰＤ）からノードＦＤ１に電荷をチャージすることができる。この場合は光電変換素子２０に照射される光の照度が高いほどノードＦＤ１の電位が高くなる。したがって、図１１の回路構成においては、光電変換素子２０に照射される光の照度が高いほど配線５４（ＶＯＵＴ）から出力される出力信号は大きくなる。
また、本発明の一態様の回路１１のその他の形態として、図１１（Ｂ）のようにトランジスタ３１を有さない構造であってもよい。また、図１１（Ｃ）のように容量素子４２を有さない構造であってもよい。
また、回路１１に用いるトランジスタは、図１２（Ａ）または図１２（Ｂ）に示すように、トランジスタ３１、トランジスタ３２およびトランジスタ３３にバックゲート電極を設けた構成であってもよい。図１２（Ａ）はバックゲート電極に定電位を印加する構成であり、しきい値電圧を制御することができる。また、図１２（Ｂ）はフロントゲート電極と同じ電位がバックゲート電極に印加される構成であり、オン電流を増加させることができる。なお、図１２（Ｃ）または図１２（Ｄ）に示すように、トランジスタ３１乃至トランジスタ３５にバックゲート電極を設ける構成であってもよい。
また、図１２（Ｅ）に示すように、一つの回路に含まれるトランジスタに対し、フロントゲート電極と同じ電位がバックゲート電極に印加される構成、バックゲート電極に定電位を印加する構成を必要に応じて組み合わせた回路構成であってもよい。さらにバックゲート電極を設けない構成を必要に応じて任意に組み合わせた回路構成としてもよい。なお、バックゲート電極に定電位を印加する構成においては、例えば、図１２（Ｆ）に示すように、全てのバックゲート電極に同じ電位を供給する構成とすることができる。
なお、ＯＳトランジスタはＳｉトランジスタよりもオン電流が低いので、ＯＳトランジスタにはバックゲート電極を設けることが好ましい。例えば、ＯＳトランジスタを用いることが特に好ましいトランジスタ３１、トランジスタ３２およびトランジスタ３３にはバックゲート電極を設けることが好ましい。
さらに、図示しないが、回路１２に用いるトランジスタ３６にバックゲート電極を設けた構成であってもよい。
なお、図１１および図１２において、配線の一部を省略している。
また、回路１１は、図１３に示すようにトランジスタ３２、トランジスタ３３、トランジスタ３４およびトランジスタ３５を複数の画素で共用する形態としてもよい。なお、図１３では垂直方向の複数の画素でトランジスタ３２、トランジスタ３３、トランジスタ３４およびトランジスタ３５を共用する構成を例示しているが、水平方向または水平垂直方向の複数の画素でトランジスタ３２、トランジスタ３３、トランジスタ３４およびトランジスタ３５を共用してもよい。このような構成とすることで、一画素あたりが有するトランジスタ数を削減させることができる。
なお、図１３ではトランジスタ３２、トランジスタ３３、トランジスタ３４およびトランジスタ３５を４画素で共用する形態を図示しているが、２画素、３画素または５画素以上で共有する形態であってもよい。
以上のような構成とすることで、高集積化された画素アレイを有する撮像装置を形成することができる。また、高品質な撮像データを得ることのできる撮像装置を提供することができる。
なお、図１、図２および図１０乃至図１３に示す構成は、それぞれ任意に組み合わせることができる。
以上の本発明の一態様によって、画素回路が有する増幅トランジスタとしての機能を有することができるトランジスタ３４のしきい値電圧”Ｖｔｈ”のばらつきに依存しない出力信号を得ることができる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。例えば、本発明の一態様として、撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、撮像装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。または、本発明の一態様は、トランジスタの電気特性のばらつきや劣化を補正する機能を有していたり、補正する動作を行ったりする場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様では、トランジスタの電気特性のばらつきや劣化を補正しなくてもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１とは異なる画素回路の駆動方法の一例について説明する。
実施の形態１で説明した画素回路は、第１の動作および第２の動作を行うことができる。第１の動作では、トランジスタ３４のしきい値電圧”Ｖｔｈ”の補正および初期フレームの撮像を行うことができる。第２の動作では、差分検出用フレームの撮像および、初期フレームと差分検出用フレームとの差分を表すデータ（差分データ）の出力を行うことができる。第２の動作では、外部回路での比較処理などを行うことなく差分データを出力することができるため、低消費電力の防犯カメラなどへ適用することができる。
図１に示す回路における第１の動作および第２の動作について、図１４に示すタイミングチャートを用いて説明する。なお、第１の動作は時刻Ｔ８までに行い、時刻Ｔ８以降で第２の動作を行う。
まず、第１の動作における、トランジスタ３４のしきい値電圧”Ｖｔｈ”の補正動作について説明する。時刻Ｔ１において、配線６１（ＴＸ）、配線６２（ＲＥＳ）、配線６３（ＡＺ）および配線６５（ＳＥＬ）に高電位を印加することにより、トランジスタ３１、トランジスタ３２、トランジスタ３３およびトランジスタ３５をオンとする。また、配線６６（ＢＩＡＳ）に低電位を印加することにより、トランジスタ３６をオフとする。これにより、ノードＦＤ１は配線５２（ＶＲ）の電位”ＶＲ”に保持され、ノードＦＤ２は配線５５（ＶＰＩ）の電位”ＶＰＩ”に保持される。
時刻Ｔ２において、配線６６（ＢＩＡＳ）に高電位を印加することによりトランジスタ３６をオンとする。また、配線６５（ＳＥＬ）に低電位を印加することによりトランジスタ３５をオフとする。以上により、ノードＦＤ２の電位を放電させる。ノードＦＤ２の電位が”ＶＰＩ”から”ＶＰＯ＋Ｖｔｈ”へと変化すると放電が終了し、電位が保持される（図５参照）。ここで、できるだけ早くノードＦＤ２の電位を変化させるために、配線６６（ＢＩＡＳ）の電位を、できる限り高くすると好ましい。例えば、後述する撮像動作で配線６６（ＢＩＡＳ）に印加する高電位”ＶＨ１”より高い電位”ＶＨ２”を印加することが好ましい。ただし、配線６６（ＢＩＡＳ）に印加する電位を”ＶＨ１”としても構わない。以上が補正動作である。
なお、上記補正動作は、撮像毎に行う必要はなく、一回の補正動作のみで連続して撮像することができる。もちろん、撮像前、撮像後、電源オン時、電源オフ時、またはタイマーなどを用いて任意のタイミングで上記補正動作を行ってもよい。
次に第１の動作における撮像動作について説明する。時刻Ｔ３において、配線６２（ＲＥＳ）に低電位を印加することによりトランジスタ３２をオフとする。これにより、光電変換素子２０を通して配線５１（ＶＰＤ）からノードＦＤ１に電荷がチャージされ、ノードＦＤ１の電位が上昇する。なお、配線６６（ＢＩＡＳ）の電位は”ＶＨ１”まで低下させることが好ましいが、”ＶＨ２”のままでもよい。
時刻Ｔ４において、配線６１（ＴＸ）に低電位を印加することによりトランジスタ３１をオフとする。時刻Ｔ３と時刻Ｔ４の動作によりノードＦＤ１の電位が”Ｖａ”上昇したとすると、時刻Ｔ４においてノードＦＤ１の電位は”ＶＲ＋Ｖａ”に保持される。なお、ノードＦＤ２は配線５６（ＶＰＯ）と電気的に接続されているので、ノードＦＤ２の電位は変化しない。
時刻Ｔ５において、配線６３（ＡＺ）に低電位を印加することによりトランジスタ３３をオフとする。
時刻Ｔ６において、配線６５（ＳＥＬ）に高電位を印加することによりトランジスタ３５をオンとする。また、配線６６（ＢＩＡＳ）に電位”ＶＨ１”を印加する。以上の動作により配線５４（ＶＯＵＴ）に印加される電位”ＶＯＵＴ”は、実施の形態１に示す数式１乃至数式４と同様に計算することができ、”２ＶＰＯ＋Ｖｔｈ´−ＶＨ１”となる。つまり、トランジスタ３４のしきい値電圧”Ｖｔｈ”に依存しない。
したがって、配線５４（ＶＯＵＴ）には、トランジスタ３４のしきい値電圧”Ｖｔｈ”のばらつきを含まない信号を出力することができる。
時刻Ｔ７において、配線６５（ＳＥＬ）に低電位を印加することによりトランジスタ３５をオフとする。以上で第１の動作における撮像動作が終了する。
次に第２の動作について説明する。時刻Ｔ８において、配線６１（ＴＸ）および配線６２（ＲＥＳ）に高電位を印加することによりトランジスタ３１およびトランジスタ３２をオンとする。これにより、ノードＦＤ１の電位が配線５２（ＶＲ）の電位”ＶＲ”にリセットされる。つまり、ノードＦＤ１の電位が”Ｖａ”低下する。ノードＦＤ１とノードＦＤ２の容量結合により、ノードＦＤ２の電位も”Ｖａ”低下する。つまり、ノードＦＤ２の電位は”ＶＰＯ＋Ｖｔｈ”から”ＶＰＯ＋Ｖｔｈ−Ｖａ”に変化する。
以上より、”Ｖａ”は、初期フレームの照度を反映する電位ということができる。
時刻Ｔ９において、配線６２（ＲＥＳ）に低電位を印加することにより、トランジスタ３２をオフとする。これにより、光電変換素子２０を通して配線５１（ＶＰＤ）からノードＦＤ１に電荷がチャージされ、ノードＦＤ１の電位が上昇する。
時刻Ｔ１０において、配線６１（ＴＸ）に低電位を印加することによりトランジスタ３１をオフとする。時刻Ｔ９乃至時刻Ｔ１０でノードＦＤ１の電位が”Ｖｂ”上昇したとすると、時刻Ｔ１０においてノードＦＤ１の電位は”ＶＲ＋Ｖｂ”に保持される。また、ノードＦＤ１とノードＦＤ２の容量結合によりノードＦＤ２の電位も”Ｖｂ”上昇する。つまり、ノードＦＤ２の電位は”ＶＰＯ＋Ｖｔｈ−Ｖａ”から”ＶＰＯ＋Ｖｔｈ＋Ｖｂ−Ｖａ”に変化する。
以上より、”Ｖｂ”は、現フレームの照度を反映する電位ということができる。
時刻Ｔ１１において、配線６５（ＳＥＬ）に高電位を印加することによりトランジスタ３５をオンとする。また、配線６６（ＢＩＡＳ）に電位”ＶＨ１”を印加する。以上の動作により配線５４（ＶＯＵＴ）に印加される電位”ＶＯＵＴ”は、実施の形態１に示す数式１乃至数式４と同様に計算することができ、”２ＶＰＯ＋Ｖｂ−Ｖａ＋Ｖｔｈ´−ＶＨ１”となる。つまり、トランジスタ３４のしきい値電圧”Ｖｔｈ”に依存しない。
したがって、配線５４（ＶＯＵＴ）には、トランジスタ３４のしきい値電圧”Ｖｔｈ”のばらつきを含まない信号を出力することができる。
また、配線５４（ＶＯＵＴ）の電位には”Ｖｂ−Ｖａ”を含む。前述のように、”Ｖｂ”は差分検出用フレームの照度を反映する電位であり、”Ｖａ”は初期フレームの照度を反映する電位であるので、差分データを配線５４（ＶＯＵＴ）から出力する第２の動作を行うことができる。
時刻Ｔ１２において、配線６５（ＳＥＬ）に低電位を印加することによりトランジスタ３５をオフとする。以上で第２の動作が終了する。
なお、時刻Ｔ１乃至時刻Ｔ２において、配線６１（ＴＸ）に低電位を印加して、トランジスタ３１をオフとしてもよい。例えば、時刻Ｔ１において配線６１（ＴＸ）に低電位を印加し、時刻Ｔ２において高電位を印加することにより、時刻Ｔ１ではトランジスタ３１をオフとし、時刻Ｔ２ではオンとしてもよい。ただし、時刻Ｔ３において、トランジスタ３１をオンした状態でトランジスタ３２をオフする必要があるので、時刻Ｔ２ではトランジスタ３１はオン状態であることが好ましい。
なお、時刻Ｔ１乃至時刻Ｔ２、時刻Ｔ３乃至時刻Ｔ６、時刻Ｔ７乃至時刻Ｔ１１および時刻Ｔ１２において、配線６６（ＢＩＡＳ）には任意の電位を印加することができる。例えば、時刻Ｔ１乃至時刻Ｔ２および時刻Ｔ３乃至時刻Ｔ１２において電位”ＶＨ１”を印加してもよい。また、例えば時刻Ｔ１乃至時刻Ｔ２、時刻Ｔ３乃至時刻Ｔ６、時刻Ｔ７乃至時刻Ｔ１１および時刻Ｔ１２において低電位を印加してもよい。また、例えば時刻Ｔ１乃至時刻Ｔ６において電位”ＶＨ２”を印加してもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、本発明の一態様の撮像装置の具体的な構成例について、図面を参照して説明する。
図１５（Ａ）は、本発明の一態様の撮像装置の断面図の一例であり、図１に示す回路１１における光電変換素子２０、トランジスタ３１およびトランジスタ３２の具体的な接続形態の一例を示している。なお、図１５（Ａ）にはトランジスタ３３乃至トランジスタ３５は図示されていない。当該撮像装置は、トランジスタ３１乃至トランジスタ３５が設けられる層１１００、および光電変換素子２０が設けられる層１２００を有する。
なお、本実施の形態で説明する断面図において、各配線、各電極および各導電体９１を個別の要素として図示しているが、それらが電気的に接続している場合においては、同一の要素として設けられる場合もある。また、トランジスタのゲート電極、ソース電極、またはドレイン電極が導電体９１を介して各配線と接続される形態は一例であり、トランジスタのゲート電極、ソース電極、またはドレイン電極のそれぞれが配線としての機能を有する場合もある。
また、各要素上には保護膜、層間絶縁層または平坦化膜としての機能を有することができる絶縁層９２および絶縁層９３等が設けられる。例えば、絶縁層９２および絶縁層９３等は、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層９２および絶縁層９３等の上面は、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
なお、図面に示される配線等の一部が設けられない場合や、図面に示されない配線等やトランジスタ等が各層に含まれる場合もある。また、図面に示されない層が当該積層構造に含まれる場合もある。また、図面に示される層の一部が含まれない場合もある。
なお、図１５（Ａ）において、各トランジスタはバックゲート電極を有する形態を例示しているが、図１５（Ｂ）に示すように、バックゲート電極を有さない形態であってもよい。また、図１５（Ｃ）に示すように一部のトランジスタ、例えばトランジスタ３１のみにバックゲート電極を有するような形態であってもよい。当該バックゲート電極は、対向して設けられるトランジスタのフロントゲート電極と電気的に接続する場合がある。または、当該バックゲート電極にフロントゲート電極とは異なる固定電位が供給される場合がある。なお、当該バックゲート電極の有無に関する形態は、本実施の形態で説明する他の撮像装置の形態にも適用することができる。
層１２００に設けられる光電変換素子２０は、様々な形態の素子を用いることができる。図１５（Ａ）では、セレン系材料を光電変換層２１に用いた形態を図示している。セレン系材料を用いた光電変換素子２０は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ現象により入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層２１を薄くしやすい利点を有する。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
また、光電変換層２１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい。ＣＩＳおよびＣＩＧＳでは、セレンの単層と同様にアバランシェ現象が利用できる光電変換素子を形成することができる。
セレン系材料を用いた光電変換素子２０は、例えば、金属材料などで形成された電極２６と透光性導電層２２との間に光電変換層２１を有する構成とすることができる。また、ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。
アバランシェ現象を発生させるためには、光電変換素子に比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有するため、光電変換素子に比較的高い電圧を印加することが容易である。したがって、ドレイン耐圧の高いＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、高感度、かつ信頼性の高い撮像装置とすることができる。
なお、図１５（Ａ）では、光電変換層２１および透光性導電層２２を回路間で分離しない構成としているが、図１６（Ａ）に示すように回路間で分離する構成としてもよい。また、画素間において、電極２６を有さない領域には、絶縁体で隔壁２７を設け、光電変換層２１および透光性導電層２２に亀裂が入らないようにすることが好ましいが、図１６（Ｂ）に示すように隔壁２７を設けない構成としてもよい。また、図１５（Ａ）では、透光性導電層２２と、配線９４との間に配線９５および導電体９１を介する構成を図示しているが、図１６（Ｃ）、（Ｄ）に示すように透光性導電層２２と配線９４が直接接する形態としてもよい。
また、電極２６および配線９４等は多層としてもよい。例えば、図１７（Ａ）に示すように、電極２６を導電層２６ａおよび導電層２６ｂの二層とし、配線９４を導電層９４ａおよび導電層９４ｂの二層とすることができる。図１７（Ａ）の構成においては、例えば、導電層２６ａおよび導電層９４ａを低抵抗の金属等を選択して形成し、導電層２６ｂを光電変換層２１とコンタクト特性の良い金属等を選択して形成するとよい。このような構成とすることで、光電変換素子の電気特性を向上させることができる。また、一部の金属は透光性導電層２２と接触することにより電蝕を起こすことがある。そのような金属を導電層９４ａに用いた場合でも導電層９４ｂを介することによって電蝕を防止することができる。
導電層２６ａおよび導電層９４ａには、例えば、アルミニウム、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。また、導電層２６ｂおよび導電層９４ｂには、例えば、モリブデンやタングステンなどを用いることができる。
また、絶縁層９２等が多層である構成であってもよい。例えば、図１７（Ｂ）に示すように、絶縁層９２が絶縁層９２ａおよび絶縁層９２ｂを有し、かつ絶縁層９２ａと絶縁層９２ｂとのエッチングレート等が異なる場合は、導電体９１は段差を有するようになる。層間絶縁層や平坦化膜に用いられるその他の絶縁層が多層である場合も同様に導電体９１は段差を有するようになる。なお、ここでは絶縁層９２が２層である例を示したが、絶縁層９２およびその他の絶縁層は３層以上の構成であってもよい。
なお、隔壁２７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔壁２７は、トランジスタ等に対する遮光のため、および／または１画素あたりの受光部の面積を確定するために黒色等に着色されていてもよい。
また、光電変換素子２０には、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。
例えば、図１８は光電変換素子２０にｐｉｎ型の薄膜フォトダイオードを用いた例である。当該フォトダイオードは、ｐ型の半導体層２５、ｉ型の半導体層２４、およびｎ型の半導体層２３が順に積層された構成を有している。ｉ型の半導体層２４には非晶質シリコンを用いることが好ましい。また、ｎ型の半導体層２３およびｐ型の半導体層２５には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
図１８に示す光電変換素子２０では、ｐ型の半導体層２５と電極２６が電気的に接続されている。また、ｎ型の半導体層２３は、導電体９１を介して配線９４と電気的に接続されている。
また、ｐｉｎ型の薄膜フォトダイオードの形態を有する光電変換素子２０の構成、ならびに光電変換素子２０および配線の接続形態は、図１９（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す例であってもよい。なお、光電変換素子２０の構成、光電変換素子２０と配線の接続形態はこれらに限定されず、他の形態であってもよい。
図１９（Ａ）は、光電変換素子２０のｎ型の半導体層２３と接する透光性導電層２２を設けた構成である。透光性導電層２２は電極として作用し、光電変換素子２０の出力電流を高めることができる。
透光性導電層２２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン等を用いることができる。また、透光性導電層２２は単層に限らず、異なる膜の積層であってもよい。
図１９（Ｂ）は、光電変換素子２０のｎ型の半導体層２３と配線９５が直接接続された構成である。
図１９（Ｃ）は、光電変換素子２０のｎ型の半導体層２３と接する透光性導電層２２が設けられ、配線９５と透光性導電層２２が電気的に接続されている構成である。
図１９（Ｄ）は、光電変換素子２０を覆う絶縁層にｎ型の半導体層２３が露出する開口部が設けられ、当該開口部を覆う透光性導電層２２と配線９５が電気的に接続されている構成である。
図１９（Ｅ）は、光電変換素子２０を貫通する導電体９１が設けられた構成である。当該構成では、配線９４は導電体９１を介してｎ型の半導体層２３と電気的に接続される。なお、図面上では、配線９４と電極２６とは、ｐ型の半導体層２５を介して見かけ上導通してしまう形態を示している。しかしながら、ｐ型の半導体層２５の横方向の抵抗が高いため、配線９４と電極２６との間に適切な間隔を設ければ、両者間は極めて高抵抗となる。したがって、光電変換素子２０は、アノードとカソードが短絡することなく、ダイオード特性を有することができる。なお、ｎ型の半導体層２３と電気的に接続される導電体９１は複数であってもよい。
図１９（Ｆ）は、図１９（Ｅ）の光電変換素子２０に対して、ｎ型の半導体層２３と接する透光性導電層２２を設けた構成である。
なお、図１９（Ｄ）、図１９（Ｅ）、および図１９（Ｆ）に示す光電変換素子２０では、受光領域と配線等が重ならないため、広い受光面積を確保できる利点を有する。
また、光電変換素子２０には、図２０に示すように、シリコン基板１００を光電変換層としたフォトダイオードを用いることもできる。
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子２０は、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製するこができる。また、セレン系材料は高抵抗であり、図１５（Ａ）に示すように、光電変換層２１を回路間で分離しない構成とすることもできる。したがって、本発明の一態様の撮像装置は、歩留りが高く、低コストで作製することができる。一方で、シリコン基板１００を光電変換層としたフォトダイオードを形成する場合は、研磨工程や貼り合わせ工程などの難度の高い工程が必要となる。
また、本発明の一態様の撮像装置は、回路が形成されたシリコン基板１０６を含んだ多層構造としてもよい。例えば、図２１（Ａ）に示すようにシリコン基板１０６に活性領域を有するトランジスタ１０１およびトランジスタ１０２を有する層１４００が画素回路と重なる構成とすることができる。なお、図２１（Ｂ）はトランジスタのチャネル幅方向の断面図に相当する。
シリコン基板１０６に形成された回路は、画素回路が出力する信号を読み出す機能や当該信号を変換する処理などを行う機能を有することができ、例えば、図２１（Ｃ）に示す回路図のようなＣＭＯＳインバータを含む構成とすることができる。トランジスタ１０１（ｎ−ｃｈ型）のゲート電極とトランジスタ１０２（ｐ−ｃｈ型）のゲート電極は互いに電気的に接続される。また、一方のトランジスタのソース電極またはドレイン電極の一方は、他方のトランジスタのソース電極またはドレイン電極の一方と電気的に接続される。また、両方のトランジスタのソース電極またはドレイン電極の他方はそれぞれ別の配線に電気的に接続される。
また、シリコン基板１０６はバルクのシリコン基板に限らず、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
ここで、図２０および図２１（Ａ）に示すように、酸化物半導体を有するトランジスタが形成される領域と、Ｓｉデバイス（ＳｉトランジスタまたはＳｉフォトダイオード）が形成される領域との間には絶縁層９６が設けられる。
トランジスタ１０１およびトランジスタ１０２の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ１０１およびトランジスタ１０２の信頼性を向上させる効果がある。一方、トランジスタ３１等の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ３１等の信頼性を低下させる要因となる場合がある。したがって、Ｓｉトランジスタを有する一方の層と、ＯＳトランジスタを有する他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有することができる絶縁層９６を設けることが好ましい。絶縁層９６により、一方の層に水素を閉じ込めることでトランジスタ１０１およびトランジスタ１０２の信頼性が向上することができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ３１等の信頼性も向上させることができる。
絶縁層９６としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
なお、図２１（Ａ）に示すような構成では、シリコン基板１０６に形成される回路（例えば、駆動回路）と、トランジスタ３１等と、光電変換素子２０とを重なるように形成することができるため、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。例えば、画素数が４ｋ２ｋ、８ｋ４ｋまたは１６ｋ８ｋなどの撮像装置に用いることが適する。なお、８ｋ４ｋの撮像装置は約３千３百万個の画素を有するため、３３Ｍと呼ぶこともできる。また、例えば回路１１が有するトランジスタ３４およびトランジスタ３５をＳｉトランジスタで形成し、トランジスタ３１、トランジスタ３２、トランジスタ３３および光電変換素子２０と、重なる領域を有する構成とすることもできる。この場合、トランジスタ３１、トランジスタ３２およびトランジスタ３３はＯＳトランジスタで形成する。
また、図２１（Ａ）に示す撮像装置は、シリコン基板１０６には光電変換素子を設けない構成である。したがって、各種トランジスタや配線などの影響を受けずに光電変換素子２０に対する光路を確保することができ、高開口率の画素を形成することができる。
なお、図２１（Ａ）、（Ｂ）において、Ｓｉトランジスタはフィン型の構成を例示しているが、図２２（Ａ）に示すようにプレーナー型であってもよい。または、図２２（Ｂ）に示すように、シリコン薄膜の活性層１０５を有するトランジスタであってもよい。また、活性層１０５は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。
また、本発明の一態様の撮像装置は、図２３に示す構成とすることができる。
図２３に示す撮像装置は、図２１（Ａ）に示す撮像装置の変形例であり、ＯＳトランジスタおよびＳｉトランジスタでＣＭＯＳインバータを構成する例を図示している。
ここで、層１４００に設けるＳｉトランジスタであるトランジスタ１０２はｐ−ｃｈ型とし、層１１００に設けるＯＳトランジスタであるトランジスタ１０１はｎ−ｃｈ型とする。ｐ−ｃｈ型トランジスタのみをシリコン基板１０６に設けることで、ウェル形成やｎ型不純物層形成など工程を省くことができる。
なお、図２３に示す撮像装置は、光電変換素子２０にセレン等を用いた例を示したが、図１８と同様にｐｉｎ型の薄膜フォトダイオードを用いた構成としてもよい。
図２３に示す撮像装置において、トランジスタ１０１は、層１１００に形成するトランジスタ３１およびトランジスタ３２と同一の工程で作製することができる。したがって、撮像装置の製造工程を簡略化することができる。
また、本発明の一態様の撮像装置は、図２４に示すように、シリコン基板１００に形成されたフォトダイオードおよびその上に形成されたＯＳトランジスタで構成された画素を有する構成と、回路が形成されたシリコン基板１０６とを貼り合わせた構成としてもよい。このような構成とすることで、シリコン基板１００に形成するフォトダイオードの実効的な面積を向上することが容易になる。また、シリコン基板１０６に形成する回路を微細化したＳｉトランジスタで高集積化することで高性能な半導体装置を提供することができる。
また、図２４の変形例として、図２５および図２６に示すように、ＯＳトランジスタおよびＳｉトランジスタで回路を構成する形態であってもよい。このような構成とすることで、シリコン基板１００に形成するフォトダイオードの実効的な面積を向上することが容易になる。また、シリコン基板１０６に形成する回路を微細化したＳｉトランジスタで高集積化することで高性能な半導体装置を提供することができる。
図２５の構成の場合、シリコン基板１０６の上のＯＳトランジスタおよびＳｉトランジスタでＣＭＯＳ回路を構成することができる。ＯＳトランジスタは極めてオフ電流が低いため、静的なリーク電流が極めて少ないＣＭＯＳ回路を構成することができる。
図２６の構成の場合、シリコン基板１００の上のＯＳトランジスタおよびシリコン基板１０６の上のＳｉトランジスタでＣＭＯＳ回路を構成することができる。
図２７（Ａ）は、撮像装置にカラーフィルタ等を付加した形態の一例の断面図である。当該断面図は、３画素分の画素回路を有する領域の一部を示している。光電変換素子２０が形成される層１２００上には、絶縁層２５００が形成される。絶縁層２５００は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層する構成としてもよい。
絶縁層２５００上には、遮光層２５１０が形成されてもよい。遮光層２５１０は、上部のカラーフィルタを通る光の混色を防止する機能を有することができる。遮光層２５１０には、アルミニウム、タングステンなどの金属層や当該金属層と反射防止膜としての機能を有することができる誘電体膜を積層する構成とすることができる。
絶縁層２５００および遮光層２５１０上には平坦化膜として有機樹脂層２５２０を設ける構成とすることができる。また、画素別にカラーフィルタ２５３０（カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂ、カラーフィルタ２５３０ｃ）が形成される。例えば、カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。
カラーフィルタ２５３０上には、透光性を有する絶縁層２５６０などを設けることができる。
また、図２７（Ｂ）に示すように、カラーフィルタ２５３０の代わりに光学変換層２５５０を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
例えば、光学変換層２５５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮像装置とすることができる。また、光学変換層２５５０に近赤外線の波長以下の光を遮るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層２５５０に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。
また、光学変換層２５５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンスと呼ばれる現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子２０で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質、または当該物質を含む材料からなる。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどの材料や、それらを樹脂やセラミクスに分散させたものが知られている。
なお、セレン系材料を用いた光電変換素子２０においては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０ｃ上には、マイクロレンズアレイ２５４０を設けてもよい。マイクロレンズアレイ２５４０が有する個々のレンズを通る光が直下のカラーフィルタを通り、光電変換素子２０に照射されるようになる。なお、図２７（Ａ）、（Ｂ）、（Ｃ）に示す層１２００以外の領域を層１６００とする。
図２７（Ｃ）に示す撮像装置の具体的な構成は、図１５（Ａ）に示す撮像装置を例にすると、図２８に示すようになる。また、図２０に示す撮像装置を例にすると、図２９に示すようになる。
また、本発明の一態様の撮像装置は、図３０および図３１に示すように回折格子１５００と組み合わせてもよい。回折格子１５００を介した被写体の像（回折画像）を画素に取り込み、画素における撮像画像から演算処理により入力画像（被写体の像）を構成することができる。また、レンズの替わりに回折格子１５００を用いることで撮像装置のコストを下げることができる。
回折格子１５００は、透光性を有する材料で形成することができる。例えば、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。または、上記無機絶縁膜と有機絶縁膜との積層であってもよい。
また、回折格子１５００は、感光性樹脂などを用いたリソグラフィ工程で形成することができる。また、リソグラフィ工程とエッチング工程とを用いて形成することもできる。また、ナノインプリントリソグラフィやレーザスクライブなどを用いて形成することもできる。
なお、回折格子１５００とマイクロレンズアレイ２５４０との間に間隔Ｘを設けてもよい。間隔Ｘは、１ｍｍ以下、好ましくは１００μｍ以下とすることができる。なお、当該間隔は空間でもよいし、透光性を有する材料を封止層または接着層として設けてもよい。例えば、窒素や希ガスなどの不活性ガスを当該間隔に封じ込めることができる。または、アクリル樹脂、エポキシ樹脂またはポリイミド樹脂などを当該間隔に設けてもよい。またはシリコーンオイルなどの液体を設けてもよい。なお、マイクロレンズアレイ２５４０を設けない場合においても、カラーフィルタ２５３０と回折格子１５００との間に間隔Ｘを設けてもよい。
本発明の一態様の撮像装置は、図３２に示すようにマトリクス状に配置された回路１１を有する画素部４００と、回路１１に接続される行ドライバ４１０と、回路１１に接続される回路１２と、回路１２に接続されるＡ／Ｄ変換回路４２０と、Ａ／Ｄ変換回路４２０に接続される列ドライバ４３０を有する構成とすることができる。回路１１中の配線のうち、配線６１（ＴＸ）、配線６２（ＲＥＳ）、配線６３（ＡＺ）、および配線６５（ＳＥＬ）が行ドライバ４１０と接続される。
行ドライバ４１０により選択された回路１１で取得された撮像データは、回路１２を介してＡ／Ｄ変換回路４２０に入力される。Ａ／Ｄ変換回路４２０は、入力された撮像データをＡ／Ｄ変換によりデジタルデータに変換する。Ａ／Ｄ変換されたデジタルデータは、列ドライバ４３０により、順次外部に取り出される。行ドライバ４１０と列ドライバ４３０には、例えば、デコーダやシフトレジスタ等の様々な回路を用いることができる。
撮像装置は、図３３（Ａ１）および図３３（Ｂ１）に示すように湾曲させてもよい。図３３（Ａ１）は、撮像装置を同図中の二点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示している。図３３（Ａ２）は、図３３（Ａ１）中の二点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図３３（Ａ３）は、図３３（Ａ１）中の二点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
図３３（Ｂ１）は、撮像装置を同図中の二点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同図中の二点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図３３（Ｂ２）は、図３３（Ｂ１）中の二点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図３３（Ｂ３）は、図３３（Ｂ１）中の二点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた半導体装置などの小型化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事ができる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、撮像装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。例えば、場合によっては、または、状況に応じて、トランジスタ３１およびトランジスタ３２の両方また一方は、活性層に酸化物半導体層を有していなくてもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジスタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
図３４（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ２０１の上面図および断面図である。図３４（Ａ）は上面図であり、図３４（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図３４（Ｂ）に相当する。また、図３４（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図３６（Ａ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ２０１は、基板２１５と、絶縁層２２０と、酸化物半導体層２３０と、導電層２４０と、導電層２５０と、絶縁層２６０と、導電層２７０と、絶縁層２７５と、絶縁層２８０と、を有する。
絶縁層２２０は基板２１５と接し、酸化物半導体層２３０は絶縁層２２０と接し、導電層２４０および導電層２５０は絶縁層２２０および酸化物半導体層２３０と接し、絶縁層２６０は絶縁層２２０、酸化物半導体層２３０、導電層２４０および導電層２５０と接し、導電層２７０は絶縁層２６０と接し、絶縁層２７５は絶縁層２２０、導電層２４０、導電層２５０および導電層２７０と接し、絶縁層２８０は絶縁層２７５と接する。
ここで、酸化物半導体層２３０における、導電層２４０と重なる領域を領域３３１、導電層２５０と重なる領域を領域３３２、絶縁層２６０と重なる領域を領域３３３とする。
また、導電層２４０および導電層２５０は酸化物半導体層２３０と電気的に接続される。
導電層２４０はソース電極またはドレイン電極の一方、導電層２５０はソース電極またはドレイン電極の他方、絶縁層２６０はゲート絶縁層、導電層２７０はゲート電極としての機能を有することができる。
また、図３４（Ｂ）に示す領域３３１はソース領域またはドレイン領域の一方、領域３３２はソース領域またはドレイン領域の他方、領域３３３はチャネル形成領域としての機能を有することができる。
また、導電層２４０および導電層２５０は単層で形成される例を図示しているが、二層以上の積層であってもよい。さらに、導電層２７０は、導電層２７１および導電層２７２の二層で形成される例を図示しているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
なお、必要に応じて絶縁層２８０に平坦化膜としての機能を付加してもよい。
また、本発明の一態様のトランジスタは、図３４（Ｃ）、（Ｄ）に示す構成であってもよい。図３４（Ｃ）はトランジスタ２０２の上面図であり、図３４（Ｃ）に示す一点鎖線Ｃ１−Ｃ２方向の断面が図３４（Ｄ）に相当する。また、図３４（Ｃ）に示す一点鎖線Ｃ３−Ｃ４方向の断面は、図３６（Ｂ）に相当する。また、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ２０２は、絶縁層２６０の端部と導電層２７０の端部を一致させない点が、トランジスタ２０１と異なる。トランジスタ２０２の構造は、導電層２４０および導電層２５０が絶縁層２６０で広く覆われているため、導電層２４０および導電層２５０と、導電層２７０の間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
トランジスタ２０１およびトランジスタ２０２は、導電層２７０と導電層２４０および導電層２５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当該構成では、酸化物半導体層２３０にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。
また、本発明の一態様のトランジスタは、図３４（Ｅ）、（Ｆ）に示す構成であってもよい。図３４（Ｅ）はトランジスタ２０３の上面図であり、図３４（Ｅ）に示す一点鎖線Ｄ１−Ｄ２方向の断面が図３４（Ｆ）に相当する。また、図３４（Ｅ）に示す一点鎖線Ｄ３−Ｄ４方向の断面は、図３６（Ａ）に相当する。また、一点鎖線Ｄ１−Ｄ２方向をチャネル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ２０３の絶縁層２２０は基板２１５と接し、酸化物半導体層２３０は絶縁層２２０と接し、絶縁層２６０は絶縁層２２０および酸化物半導体層２３０と接し、導電層２７０は絶縁層２６０と接し、絶縁層２７５は絶縁層２２０、酸化物半導体層２３０および導電層２７０と接し、絶縁層２８０は絶縁層２７５と接し、導電層２４０および導電層２５０は酸化物半導体層２３０および絶縁層２８０と接する。
絶縁層２７５および絶縁層２８０に開口部が設けられ、当該開口部を通じて導電層２４０および導電層２５０が酸化物半導体層２３０と電気的に接続されている。
なお、必要に応じて導電層２４０、導電層２５０および絶縁層２８０に接する絶縁層（平坦化膜）などを有していてもよい。
また、酸化物半導体層２３０において、絶縁層２７５と重なり、領域３３１と領域３３３に挟まれた領域を領域３３４とする。また、絶縁層２７５と重なり、領域３３２と領域３３３に挟まれた領域を領域３３５とする。
また、本発明の一態様のトランジスタは、図３５（Ａ）、（Ｂ）に示す構成であってもよい。図３５（Ａ）はトランジスタ２０４の上面図であり、図３５（Ａ）に示す一点鎖線Ｅ１−Ｅ２方向の断面が図３５（Ｂ）に相当する。また、図３５（Ａ）に示す一点鎖線Ｅ３−Ｅ４方向の断面は、図３６（Ａ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ２０４の絶縁層２２０は基板２１５と接し、酸化物半導体層２３０は絶縁層２２０と接し、導電層２４０および導電層２５０は絶縁層２２０および酸化物半導体層２３０と接し、絶縁層２６０は絶縁層２２０および酸化物半導体層２３０と接し、導電層２７０は絶縁層２６０と接し、絶縁層２７５は絶縁層２２０、酸化物半導体層２３０、導電層２４０、導電層２５０および導電層２７０と接し、絶縁層２８０は絶縁層２７５と接する。
トランジスタ２０４は、導電層２４０および導電層２５０が酸化物半導体層２３０の端部を覆うように接している点が、トランジスタ２０３と異なる。
トランジスタ２０３およびトランジスタ２０４は導電層２７０と、導電層２４０および導電層２５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲート電極とソース電極およびドレイン電極間の寄生容量が極めて小さいため、高速動作用途に適している。
また、本発明の一態様のトランジスタは、図３５（Ｃ）、（Ｄ）に示す構成であってもよい。図３５（Ｃ）はトランジスタ２０５の上面図であり、図３５（Ｃ）に示す一点鎖線Ｆ１−Ｆ２方向の断面が図３５（Ｄ）に相当する。また、図３５（Ｃ）に示す一点鎖線Ｆ３−Ｆ４方向の断面は、図３６（Ａ）に相当する。また、一点鎖線Ｆ１−Ｆ２方向をチャネル長方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ２０５は、導電層２４０が導電層２４１と導電層２４２の２層で形成され、導電層２５０が導電層２５１と導電層２５２の２層で形成されている。また、絶縁層２２０は基板２１５と接し、酸化物半導体層２３０は絶縁層２２０と接し、導電層２４１および導電層２５１は酸化物半導体層２３０と接し、絶縁層２６０は絶縁層２２０、酸化物半導体層２３０、導電層２４１および導電層２５１と接し、導電層２７０は絶縁層２６０と接し、絶縁層２７５は絶縁層２２０、導電層２４１、導電層２５１および導電層２７０と接し、絶縁層２８０は絶縁層２７５と接し、導電層２４２は導電層２４１および絶縁層２８０と接し、導電層２５２は導電層２５１および絶縁層２８０と接する。
ここで、導電層２４１および導電層２５１は、酸化物半導体層２３０の上面と接し、側面には接しない構成となっている。
なお、必要に応じて導電層２４２、導電層２５２および絶縁層２８０に接する絶縁層などを有していてもよい。
また、導電層２４１および導電層２５１が酸化物半導体層２３０と電気的に接続される。そして、導電層２４２が導電層２４１と、導電層２５２が導電層２５１とそれぞれ電気的に接続される。
酸化物半導体層２３０において、導電層２４１と重なる領域がソース領域またはドレイン領域の一方としての機能を有することができる領域３３１となり、導電層２５１と重なる領域がソース領域またはドレイン領域の他方としての機能を有することができる領域３３２となる。
また、本発明の一態様のトランジスタは、図３５（Ｅ）、（Ｆ）に示す構成であってもよい。図３５（Ｅ）はトランジスタ２０６の上面図であり、図３５（Ｅ）に示す一点鎖線Ｇ１−Ｇ２方向の断面が図３５（Ｆ）に相当する。また、図３５（Ｅ）に示す一点鎖線Ｇ３−Ｇ４方向の断面は、図３６（Ａ）に相当する。また、一点鎖線Ｇ１−Ｇ２方向をチャネル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ２０６は、導電層２４０が導電層２４１および導電層２４２の２層で形成され、導電層２５０が導電層２５１および導電層２５２の２層で形成されている点が、トランジスタ２０３と異なる。
トランジスタ２０５およびトランジスタ２０６の構成では、導電層２４０および導電層２５０が絶縁層２２０と接しない構成であるため、絶縁層２２０中の酸素が導電層２４０および導電層２５０に奪われにくくなり、絶縁層２２０から酸化物半導体層２３０中への酸素の供給を容易とすることができる。
なお、トランジスタ２０３、トランジスタ２０４およびトランジスタ２０６における領域３３４および領域３３５には、酸素欠損を形成し導電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物半導体層の導電率を高くすることができる。
なお、不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体層とソース電極およびドレイン電極としての機能を有することができる導電層との接触はオーミック接触であり、酸化物導電体層とソース電極およびドレイン電極としての機能を有することができる導電層との接触抵抗を低減することができる。
また、図３４乃至図３６におけるトランジスタ２０１乃至トランジスタ２０６では、酸化物半導体層２３０が単層である例を図示したが、酸化物半導体層２３０は積層であってもよい。図３７（Ａ）は酸化物半導体層２３０の上面図であり、図３７（Ｂ）、（Ｃ）は、酸化物半導体層２３０ａおよび酸化物半導体層２３０ｂの二層構造を有する酸化物半導体層２３０の断面図である。また、図３７（Ｄ）、（Ｅ）は、酸化物半導体層２３０ａ、酸化物半導体層２３０ｂおよび酸化物半導体層２３０ｃの三層構造を有する酸化物半導体層２３０の断面図である。
なお、酸化物半導体層２３０ａおよび酸化物半導体層２３０ｃは、チャネル領域を形成しないため絶縁層と呼ぶこともできる。
酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ、酸化物半導体層２３０ｃには、それぞれ組成の異なる酸化物半導体層などを用いることができる。
トランジスタ２０１乃至トランジスタ２０６の酸化物半導体層２３０は、図３７（Ｂ）、（Ｃ）または図３７（Ｄ）、（Ｅ）に示す酸化物半導体層２３０と入れ替えることができる。
また、本発明の一態様のトランジスタは、図３８乃至図４０に示す構成であってもよい。図３８（Ａ）、（Ｃ）、（Ｅ）および図３９（Ａ）、（Ｃ）、（Ｅ）はトランジスタ２０７乃至トランジスタ２１２の上面図であり、図３８（Ａ）、（Ｃ）、（Ｅ）および図３９（Ａ）、（Ｃ）、（Ｅ）に示す一点鎖線Ｈ１−Ｈ２方向乃至Ｍ１−Ｍ２方向の断面が図３８（Ｂ）、（Ｄ）、（Ｆ）および図３９（Ｂ）、（Ｄ）、（Ｆ）に相当する。また、図３８（Ａ）、（Ｅ）および図３９（Ａ）、（Ｃ）、（Ｅ）に示す一点鎖線Ｈ３−Ｈ４およびＪ３−Ｊ４乃至Ｍ３−Ｍ４方向の断面が図４０（Ａ）に相当する。さらに、図３８（Ｃ）に示す一点鎖線Ｉ３−Ｉ４方向の断面が図４０（Ｂ）に相当する。
トランジスタ２０７およびトランジスタ２０８は、領域３３１および領域３３２において酸化物半導体層２３０が二層（酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ）である点、領域３３３において酸化物半導体層２３０が三層（酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ、酸化物半導体層２３０ｃ）である点、および導電層２４０および導電層２５０と、絶縁層２６０と、の間に酸化物半導体層の一部（酸化物半導体層２３０ｃ）が介在している点を除き、トランジスタ２０１およびトランジスタ２０２と同様の構成を有する。
トランジスタ２０９、トランジスタ２１０およびトランジスタ２１２は、領域３３１、領域３３２、領域３３４および領域３３５において酸化物半導体層２３０が二層（酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ）である点、領域３３３において酸化物半導体層２３０が三層（酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ、酸化物半導体層２３０ｃ）である点を除き、トランジスタ２０３、トランジスタ２０４およびトランジスタ２０６と同様の構成を有する。
トランジスタ２１１は、領域３３１および領域３３２において酸化物半導体層２３０が二層（酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ）である点、領域３３３において酸化物半導体層２３０が三層（酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ、酸化物半導体層２３０ｃ）である点、ならびに導電層２４１および導電層２５１と、絶縁層２６０と、の間に酸化物半導体層の一部（酸化物半導体層２３０ｃ）が介在している点を除き、トランジスタ２０５と同様の構成を有する。
また、本発明の一態様のトランジスタは、図４１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）および図４２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すトランジスタ２０１乃至トランジスタ２１２のチャネル長方向の断面図、ならびに図３６（Ｃ）に示すトランジスタ２０１乃至トランジスタ２０６のチャネル幅方向の断面図および図４０（Ｃ）に示すトランジスタ２０７乃至トランジスタ２１２のチャネル幅方向の断面図のように、酸化物半導体層２３０と基板２１５との間に導電層２７３を備えていてもよい。導電層２７３を第２のゲート電極（バックゲート電極ともいう）として用いることで、酸化物半導体層２３０のチャネル形成領域は、導電層２７０と導電層２７３により電気的に取り囲まれる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。これにより、オン電流を増加させることができる。また、しきい値電圧の制御を行うことができる。なお、図４１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）および図４２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層２７３の幅を酸化物半導体層２３０よりも短くしてもよい。さらに、導電層２７３の幅を導電層２７０の幅よりも短くしてもよい。
オン電流を増加させるには、例えば、導電層２７０と導電層２７３を同電位とし、ダブルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導電層２７０とは異なる定電位を導電層２７３に供給すればよい。導電層２７０と導電層２７３を同電位とするには、例えば、図３６（Ｄ）および図４０（Ｄ）に示すように、導電層２７０と導電層２７３とをコンタクトホールを介して電気的に接続すればよい。
また、本発明の一態様のトランジスタは、図４３（Ａ）および図４３（Ｂ）に示す構成とすることもできる。図４３（Ａ）は上面図であり、図４３（Ｂ）は、図４３（Ａ）に示す一点鎖線Ｎ１−Ｎ２に対応する断面図である。また、図４３（Ｃ）は、図４３（Ａ）に示す一点鎖線Ｎ３−Ｎ４に対応する断面図である。なお、図４３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ２１３の絶縁層２２０は基板２１５と接し、酸化物半導体層２３０（酸化物半導体層２３０ａ、酸化物半導体層２３０ｂおよび酸化物半導体層２３０ｃ）は絶縁層２２０と接し、導電層２４０および導電層２５０は酸化物半導体層２３０ｂと接し、絶縁層２６０は酸化物半導体層２３０ｃと接し、導電層２７０は絶縁層２６０と接し、絶縁層２８０は絶縁層２２０、導電層２４０および導電層２５０と接する。なお、酸化物半導体層２３０ｃ、絶縁層２６０および導電層２７０は、絶縁層２８０に設けられ、酸化物半導体層２３０ｂに達する開口部に設けられている。
トランジスタ２１３の構成は、前述したその他のトランジスタの構成と比較して、導電層２４０または導電層２５０と、導電層２７０と、が重なる領域が少ないため、寄生容量を小さくすることができる。したがって、トランジスタ２１３は、高速動作を必要とする回路の要素として適している。なお、トランジスタ２１３の上面は、図４３（Ｂ）、（Ｃ）に示すようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いて平坦化することが好ましいが、平坦化しない構成とすることもできる。
また、本発明の一態様のトランジスタにおける導電層２４０および導電層２５０は、図４４（Ａ）、（Ｂ）に示す上面図（酸化物半導体層２３０、導電層２４０および導電層２５０のみを図示）のように酸化物半導体層の幅（ＷＯＳ）よりも導電層２４０および導電層２５０の幅（ＷＳＤ）が長く形成されていてもよいし、短く形成されていてもよい。ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、ゲート電界が酸化物半導体層２３０全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。また、図４４（Ｃ）に示すように、導電層２４０および導電層２５０が酸化物半導体層２３０と重なる領域のみに形成されていてもよい。
また、酸化物半導体層２３０ａおよび酸化物半導体層２３０ｂを有するトランジスタ、ならびに酸化物半導体層２３０ａ、酸化物半導体層２３０ｂおよび酸化物半導体層２３０ｃを有するトランジスタにおいては、酸化物半導体層２３０を構成する二層または三層の材料を適切に選択することで酸化物半導体層２３０ｂに電流を流すことができる。酸化物半導体層２３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。したがって、酸化物半導体層２３０ｂを厚くすることでオン電流が向上する場合がある。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態４に示したトランジスタの構成要素について詳細を説明する。
基板２１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処理された金属基板などを用いることができる。または、トランジスタが形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラグとしての機能を有することができる導電体等が形成されたものを用いることができる。なお、シリコン基板にｐ−ｃｈ型のトランジスタのみを形成する場合は、ｎ−型の導電型を有するシリコン基板を用いることが好ましい。または、ｎ−型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。また、当該シリコン基板におけるトランジスタを形成する面の面方位は、（１１０）面であることが好ましい。（１１０）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くすることができる。
絶縁層２２０は、基板２１５に含まれる要素からの不純物の拡散を防止する役割を有するほか、酸化物半導体層２３０に酸素を供給する役割を担うことができる。したがって、絶縁層２２０は酸素を含む絶縁層であることが好ましく、化学量論組成よりも多い酸素を含む絶縁層であることがより好ましい。例えば、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。また、基板２１５が他のデバイスが形成された基板である場合、絶縁層２２０は、層間絶縁層としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。
例えば、絶縁層２２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁層、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁層、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。
なお、本実施の形態では、トランジスタが有する酸化物半導体層２３０が酸化物半導体層２３０ａ、酸化物半導体層２３０ｂおよび酸化物半導体層２３０ｃを絶縁層２２０側から順に積んだ三層構造である場合を主として詳細を説明する。
なお、酸化物半導体層２３０が単層の場合は、本実施の形態に示す、酸化物半導体層２３０ｂに相当する層を用いればよい。
また、酸化物半導体層２３０が二層の場合は、本実施の形態に示す、酸化物半導体層２３０ａに相当する層および酸化物半導体層２３０ｂに相当する層を絶縁層２２０側から順に積んだ積層を用いればよい。この構成の場合、酸化物半導体層２３０ａと酸化物半導体層２３０ｂとを入れ替えることもできる。
また、酸化物半導体層２３０が四層以上である場合は、例えば、本実施の形態で説明する三層構造の酸化物半導体層２３０に対して他の酸化物半導体層を付加する構成とすることができる。
一例としては、酸化物半導体層２３０ｂには、酸化物半導体層２３０ａおよび酸化物半導体層２３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
酸化物半導体層２３０ａおよび酸化物半導体層２３０ｃは、酸化物半導体層２３０ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層２３０ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、導電層２７０に電界を印加すると、酸化物半導体層２３０のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層２３０ｂにチャネルが形成される。
また、酸化物半導体層２３０ａは、酸化物半導体層２３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層２３０ｂと絶縁層２２０が接した場合の界面と比較して、酸化物半導体層２３０ｂと酸化物半導体層２３０ａとの界面には界面準位が形成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、酸化物半導体層２３０ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
また、酸化物半導体層２３０ｃは、酸化物半導体層２３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層２３０ｂとゲート絶縁層（絶縁層２６０）が接した場合の界面と比較して、酸化物半導体層２３０ｂと酸化物半導体層２３０ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層２３０ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。
酸化物半導体層２３０ａおよび酸化物半導体層２３０ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層２３０ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有することができる。すなわち、酸化物半導体層２３０ａおよび酸化物半導体層２３０ｃは、酸化物半導体層２３０ｂよりも酸素欠損が生じにくいということができる。
また、酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ、および酸化物半導体層２３０ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、またはＺｒ等がある。また、他のスタビライザーとしては、ランタノイドである、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
なお、酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ、酸化物半導体層２３０ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層２３０ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層２３０ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層２３０ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層２３０ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
酸化物半導体層２３０ａおよび酸化物半導体層２３０ｃにおけるＺｎおよびＯを除いた場合において、ＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。また、酸化物半導体層２３０ｂのＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。
また、酸化物半導体層２３０ｂは、酸化物半導体層２３０ａおよび酸化物半導体層２３０ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＭよりも多い組成となる酸化物はＩｎがＭと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層２３０ｂにインジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現することができる。
酸化物半導体層２３０ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、さらに好ましくは５ｎｍ以上２５ｎｍ以下とする。また、酸化物半導体層２３０ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下とする。また、酸化物半導体層２３０ｃの厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上３０ｎｍ以下、さらに好ましくは３ｎｍ以上１５ｎｍ以下とする。また、酸化物半導体層２３０ｂは、酸化物半導体層２３０ｃより厚い方が好ましい。
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１５／ｃｍ３未満であること、１×１０１３／ｃｍ３未満であること、８×１０１１／ｃｍ３未満であること、あるいは１×１０８／ｃｍ３未満であり、かつ１×１０−９／ｃｍ３以上であることとする。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層２３０ａ、酸化物半導体層２３０ｂおよび酸化物半導体層２３０ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で見積もられるシリコン濃度が１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満となる領域を有するように制御する。また、水素濃度が、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下になる領域を有するように制御する。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えばシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満になる領域を有するように制御する。また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満になる領域を有するように制御する。
また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
なお、トランジスタのゲート絶縁層としては、シリコンを含む絶縁層が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁層と接しない構造が好ましいということができる。また、ゲート絶縁層と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁層から離すことが好ましいといえる。
したがって、酸化物半導体層２３０を酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ、酸化物半導体層２３０ｃの積層構造とすることで、酸化物半導体層２３０ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ、酸化物半導体層２３０ｃのバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ、酸化物半導体層２３０ｃの組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ、酸化物半導体層２３０ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面は点線で表している。
主成分を共通として積層された酸化物半導体層２３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
例えば、酸化物半導体層２３０ａおよび酸化物半導体層２３０ｃにはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：９：６（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、酸化物半導体層２３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、または３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。なお、酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ、および酸化物半導体層２３０ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。
酸化物半導体層２３０における酸化物半導体層２３０ｂはウェル（井戸）となり、チャネルは酸化物半導体層２３０ｂに形成される。なお、酸化物半導体層２３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
また、酸化物半導体層２３０ａおよび酸化物半導体層２３０ｃと、酸化シリコン膜などの絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半導体層２３０ａおよび酸化物半導体層２３０ｃがあることにより、酸化物半導体層２３０ｂと当該トラップ準位とを遠ざけることができる。
ただし、酸化物半導体層２３０ａおよび酸化物半導体層２３０ｃの伝導帯下端のエネルギーと、酸化物半導体層２３０ｂの伝導帯下端のエネルギーとの差が小さい場合、酸化物半導体層２３０ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
酸化物半導体層２３０ａ、酸化物半導体層２３０ｂおよび酸化物半導体層２３０ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極として作用する導電層２４０およびドレイン電極として作用する導電層２５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ−Ｍｎなどの合金と上記材料との積層を用いてもよい。なお、トランジスタ２０５、トランジスタ２０６、トランジスタ２１１、トランジスタ２１２においては、例えば、導電層２４１および導電層２５１にＷ、導電層２４２および導電層２５２にＴｉとＡｌとの積層膜などを用いることができる。
上記材料は酸化物半導体層から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成される。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソース電極またはドレイン電極として作用させることができる。
また、導電層２４０および導電層２５０にＷを用いる場合には、窒素をドーピングしてもよい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層２４０および導電層２５０をｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体層を接触させることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。ｎ型の半導体層としては、窒素が添加されたＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
ゲート絶縁層として作用する絶縁層２６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。また、絶縁層２６０は上記材料の積層であってもよい。なお、絶縁層２６０に、Ｌａ、Ｎ、Ｚｒなどを、不純物として含んでいてもよい。
また、絶縁層２６０の積層構造の一例について説明する。絶縁層２６０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層２６０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
また、酸化物半導体層２３０と接する絶縁層２２０および絶縁層２６０は、窒素酸化物の放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。絶縁層２２０および絶縁層２６０には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜または酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
絶縁層２２０および絶縁層２６０として、上記酸化物絶縁層を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
ゲート電極として作用する導電層２７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電層を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。本実施の形態では、導電層２７１に窒化タンタル、導電層２７２にタングステンを用いて導電層２７０を形成する。
絶縁層２７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いることができる。実施の形態４に示したトランジスタ２０３、トランジスタ２０４、トランジスタ２０６、トランジスタ２０９、トランジスタ２１０、およびトランジスタ２１２では酸化物半導体層２３０と絶縁層２７５が一部接しているため、絶縁層２７５として水素を含む絶縁層を用いることで酸化物半導体層２３０の一部をｎ型化することができる。また、窒化絶縁層は水分などのブロッキング膜としての作用も有し、トランジスタの信頼性を向上させることができる。
また、絶縁層２７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形態４に示したトランジスタ２０１、トランジスタ２０２、トランジスタ２０５、トランジスタ２０７、トランジスタ２０８、およびトランジスタ２１１では絶縁層２７５に酸化アルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体層２３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層２２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもできる。
また、絶縁層２７５上には絶縁層２８０が形成されていることが好ましい。当該絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層２８０は絶縁層２２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層２８０から放出される酸素は絶縁層２６０を経由して酸化物半導体層２３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅が縮小するとオン電流が低下する。
本発明の一態様のトランジスタ２０７乃至トランジスタ２１２では、チャネルが形成される酸化物半導体層２３０ｂを覆うように酸化物半導体層２３０ｃが形成されており、チャネル形成層とゲート絶縁層が接しない構成となっている。そのため、チャネル形成層とゲート絶縁層との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層２３０のチャネル幅方向を電気的に取り囲むようにゲート電極（導電層２７０）が形成されているため、酸化物半導体層２３０に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。
また、本発明の一態様における酸化物半導体層２３０が二層または三層のトランジスタでは、チャネルが形成される酸化物半導体層２３０ｂを酸化物半導体層２３０ａ上に形成することで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化物半導体層２３０が三層のトランジスタでは、酸化物半導体層２３０ｂを三層構造の中間に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）の低減をはかることができる。したがって、ゲート電圧ＶＧが０Ｖ時の電流を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。
なお、本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタリング法やプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入してもよい。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いることができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体層、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。
なお、酸化物半導体層の成膜には、対向ターゲット式スパッタリング装置を用いることもできる。当該対向ターゲット式スパッタリング装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ＳＰ）と呼ぶこともできる。
対向ターゲット式スパッタリング装置を用いて酸化物半導体層を成膜することによって、酸化物半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用いることで低圧での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度（例えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
以下では、本発明の一態様に用いることのできる酸化物半導体層の構造について説明する。
酸化物半導体層は、非単結晶酸化物半導体層と単結晶酸化物半導体層とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体層の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体層である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体層の主成分以外の元素である。特に、シリコンなどの、酸化物半導体層を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体層から酸素を奪うことで酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体層内部に含まれると、酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体層に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体層である。例えば、酸化物半導体層中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体層は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体層を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体層は、キャリアトラップが少ない。そのため、当該酸化物半導体層を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体層のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体層を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体層について説明する。
微結晶酸化物半導体層は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体層に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体層を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体層と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体層よりも規則性の高い酸化物半導体層である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体層よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体層について説明する。
非晶質酸化物半導体層は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体層である。石英のような無定形状態を有する酸化物半導体層が一例である。
非晶質酸化物半導体層は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体層に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体層に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体層に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体層は、ｎｃ−ＯＳ膜と非晶質酸化物半導体層との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体層を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体層は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体層の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体層の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体層は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体層において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体層において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体層において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、本発明の一態様の撮像装置を収めたパッケージの一例について説明する。
図４５（Ａ）は、本発明の一態様の撮像装置を収めたパッケージの外観斜視図である。当該パッケージは、撮像装置を固定するインターポーザ８１０、カバーガラス８２０、および両者を接着する接着剤８３０を有する。
図４５（Ｂ）は、当該パッケージを裏面側の外観斜視図である。パッケージの裏面側には半田ボールをバンプ８４０とした、所謂ＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）の構成を有する。なお、ＢＧＡに限らず、ＬＧＡ （Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）やＰＧＡ （Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）などであってもよい。
図４５（Ｃ）は、カバーガラス８２０および接着剤８３０の一部を省いて図示したパッケージの斜視図であり、図４５（Ｄ）は、当該パッケージの辺に平行な任意の位置の断面図に相当する。インターポーザ８１０上には電極パッド８６０が形成され、電極パッド８６０およびバンプ８４０はインターポーザ８１０に形成されたスルーホール８８０を介して電気的に接続されている。電極パッド８６０は撮像装置８５０が有する電極とワイヤ８７０によって電気的に接続されている。
本発明の撮像装置を上述したような形態のパッケージとすることで実装が容易になり、様々な電子機器に組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態８）
本発明の一態様に係る撮像装置および当該撮像装置を含む半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る撮像装置および当該撮像装置を含む半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図４６に示す。
図４６（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイク９０５、スピーカー９０６、操作キー９０７、スタイラス９０８、カメラ９０９等を有する。なお、図４６（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。カメラ９０９には本発明の一態様の撮像装置を用いることができる。
図４６（Ｂ）は携帯データ端末であり、第１筐体９１１、表示部９１２、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。カメラ９１９には本発明の一態様の撮像装置を用いることができる。
図４６（Ｃ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。カメラ９３９には本発明の一態様の撮像装置を用いることができる。
図４６（Ｄ）は監視カメラであり、筐体９５１、レンズ９５２、支持部９５３等を有する。レンズ９５２の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
図４６（Ｅ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。レンズ９６５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
図４６（Ｆ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。そして、第１筐体９７１と第２筐体９７２とは、接続部９７６により接続されており、第１筐体９７１と第２筐体９７２の間の角度は、接続部９７６により変更が可能である。表示部９７３における映像を、接続部９７６における第１筐体９７１と第２筐体９７２との間の角度に従って切り替える構成としてもよい。レンズ９７５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
１１ 回路
１２ 回路
２０ 光電変換素子
２１ 光電変換層
２２ 透光性導電層
２３ 半導体層
２４ 半導体層
２５ 半導体層
２６ 電極
２６ａ 導電層
２６ｂ 導電層
２７ 隔壁
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ トランジスタ
３６ トランジスタ
４１ 容量素子
４２ 容量素子
５１ 配線
５２ 配線
５３ 配線
５４ 配線
５５ 配線
５６ 配線
６１ 配線
６２ 配線
６３ 配線
６５ 配線
６６ 配線
７０ 配線
８１ 撮像動作
８２ データ保持動作
８３ 読み出し動作
９１ 導電体
９２ 絶縁層
９２ａ 絶縁層
９２ｂ 絶縁層
９３ 絶縁層
９４ 配線
９４ａ 導電層
９４ｂ 導電層
９５ 配線
９６ 絶縁層
１００ シリコン基板
１０１ トランジスタ
１０２ トランジスタ
１０５ 活性層
１０６ シリコン基板
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０４ トランジスタ
２０５ トランジスタ
２０６ トランジスタ
２０７ トランジスタ
２０８ トランジスタ
２０９ トランジスタ
２１０ トランジスタ
２１１ トランジスタ
２１２ トランジスタ
２１３ トランジスタ
２１５ 基板
２２０ 絶縁層
２３０ 酸化物半導体層
２３０ａ 酸化物半導体層
２３０ｂ 酸化物半導体層
２３０ｃ 酸化物半導体層
２４０ 導電層
２４１ 導電層
２４２ 導電層
２５０ 導電層
２５１ 導電層
２５２ 導電層
２６０ 絶縁層
２７０ 導電層
２７１ 導電層
２７２ 導電層
２７３ 導電層
２７５ 絶縁層
２８０ 絶縁層
３３１ 領域
３３２ 領域
３３３ 領域
３３４ 領域
３３５ 領域
４００ 画素部
４１０ 行ドライバ
４２０ Ａ／Ｄ変換回路
４３０ 列ドライバ
８１０ インターポーザ
８２０ カバーガラス
８３０ 接着剤
８４０ バンプ
８５０ 撮像装置
８６０ 電極パッド
８７０ ワイヤ
８８０ スルーホール
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイク
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９０９ カメラ
９１１ 筐体
９１２ 表示部
９１９ カメラ
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９３９ カメラ
９５１ 筐体
９５２ レンズ
９５３ 支持部
９６１ 筐体
９６２ シャッターボタン
９６３ マイク
９６５ レンズ
９６７ 発光部
９７１ 筐体
９７２ 筐体
９７３ 表示部
９７４ 操作キー
９７５ レンズ
９７６ 接続部
１１００ 層
１２００ 層
１４００ 層
１５００ 回折格子
１６００ 層
２５００ 絶縁層
２５１０ 遮光層
２５２０ 有機樹脂層
２５３０ カラーフィルタ
２５３０ａ カラーフィルタ
２５３０ｂ カラーフィルタ
２５３０ｃ カラーフィルタ
２５４０ マイクロレンズアレイ
２５５０ 光学変換層
２５６０ 絶縁層

Claims (2)

  1. 撮像装置の駆動方法であって、
    前記撮像装置は光電変換素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第１の容量素子と、を有し、
    前記光電変換素子の一方の端子は、前記第１のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の他方は、前記第６のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の他方は、前記第１の容量素子の一方の端子と電気的に接続され、
    前記第３のトランジスタのソース電極またはドレイン電極の一方は、前記第１の容量素子の他方の端子と電気的に接続され、
    前記第３のトランジスタのソース電極またはドレイン電極の一方は、前記第４のトランジスタのゲート電極と電気的に接続され、
    前記第３のトランジスタのソース電極またはドレイン電極の他方は、前記第４のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    前記第３のトランジスタのソース電極またはドレイン電極の他方は、前記第５のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    前記第４のトランジスタのソース電極またはドレイン電極の他方は、前記第２のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    第１の時刻において前記第１のトランジスタ、前記第６のトランジスタ、前記第３のトランジスタおよび前記第５のトランジスタをオンとし、前記第２のトランジスタをオフとした後、
    第２の時刻で前記第５のトランジスタをオフとし、前記第２のトランジスタをオンとすることにより前記第４のトランジスタのしきい値電圧のばらつきの補正を行う、撮像装置の駆動方法。
  2. 請求項１において、
    前記第２の時刻において前記第２のトランジスタのゲート電極に印加する電位は、前記第２の時刻以降に行う撮像動作の際に、前記第２のトランジスタのゲート電極に印加する電位よりも高い、撮像装置の駆動方法。
JP2016085290A 2015-04-22 2016-04-21 撮像装置の駆動方法 Active JP6692681B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015087194 2015-04-22
JP2015087194 2015-04-22

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020072742A Division JP2020115585A (ja) 2015-04-22 2020-04-15 撮像装置

Publications (3)

Publication Number Publication Date
JP2016208515A JP2016208515A (ja) 2016-12-08
JP2016208515A5 JP2016208515A5 (ja) 2019-05-30
JP6692681B2 true JP6692681B2 (ja) 2020-05-13

Family

ID=57144390

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2016085290A Active JP6692681B2 (ja) 2015-04-22 2016-04-21 撮像装置の駆動方法
JP2020072742A Withdrawn JP2020115585A (ja) 2015-04-22 2020-04-15 撮像装置
JP2022101737A Withdrawn JP2022125107A (ja) 2015-04-22 2022-06-24 撮像装置、電子機器

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2020072742A Withdrawn JP2020115585A (ja) 2015-04-22 2020-04-15 撮像装置
JP2022101737A Withdrawn JP2022125107A (ja) 2015-04-22 2022-06-24 撮像装置、電子機器

Country Status (5)

Country Link
US (1) US10170565B2 (ja)
JP (3) JP6692681B2 (ja)
KR (2) KR20230044327A (ja)
TW (1) TWI697235B (ja)
WO (1) WO2016170442A1 (ja)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI692859B (zh) * 2015-05-15 2020-05-01 日商新力股份有限公司 固體攝像裝置及其製造方法、以及電子機器
KR20160144314A (ko) * 2015-06-08 2016-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치 및 그 동작 방법, 및 전자 기기
TWI713367B (zh) 2015-07-07 2020-12-11 日商半導體能源研究所股份有限公司 成像裝置及其運作方法
EP3734661A3 (en) 2015-07-23 2021-03-03 Artilux Inc. High efficiency wide spectrum sensor
US10761599B2 (en) 2015-08-04 2020-09-01 Artilux, Inc. Eye gesture tracking
US10861888B2 (en) 2015-08-04 2020-12-08 Artilux, Inc. Silicon germanium imager with photodiode in trench
TWI744196B (zh) 2015-08-04 2021-10-21 光程研創股份有限公司 製造影像感測陣列之方法
US10707260B2 (en) 2015-08-04 2020-07-07 Artilux, Inc. Circuit for operating a multi-gate VIS/IR photodiode
EP3341970B1 (en) 2015-08-27 2020-10-07 Artilux Inc. Wide spectrum optical sensor
KR102660456B1 (ko) 2015-09-10 2024-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치, 모듈, 전자 기기, 및 촬상 장치의 동작 방법
US10741598B2 (en) 2015-11-06 2020-08-11 Atrilux, Inc. High-speed light sensing apparatus II
US10254389B2 (en) 2015-11-06 2019-04-09 Artilux Corporation High-speed light sensing apparatus
US10886309B2 (en) 2015-11-06 2021-01-05 Artilux, Inc. High-speed light sensing apparatus II
US10418407B2 (en) 2015-11-06 2019-09-17 Artilux, Inc. High-speed light sensing apparatus III
US10739443B2 (en) 2015-11-06 2020-08-11 Artilux, Inc. High-speed light sensing apparatus II
US9749567B2 (en) * 2015-11-29 2017-08-29 United Microelectronics Corp. Operating method of image sensor
CN108063905B (zh) * 2016-11-09 2020-04-14 京东方科技集团股份有限公司 像素感应电路及其驱动方法、图像传感器、电子设备
KR102654485B1 (ko) * 2016-12-30 2024-04-03 삼성전자주식회사 이미지 센서 및 그 제조 방법
JP6767886B2 (ja) * 2017-01-19 2020-10-14 株式会社Ｊｏｌｅｄ 光検出回路、及び光検出装置
KR102380806B1 (ko) * 2017-02-22 2022-03-30 이데미쓰 고산 가부시키가이샤 산화물 반도체막, 박막 트랜지스터, 산화물 소결체 및 스퍼터링 타깃
EP3913673B1 (en) 2017-04-04 2023-03-22 Artilux Inc. Method and circuit to operate a high-speed light sensing apparatus
KR20200070252A (ko) 2017-11-02 2020-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
JP7184491B2 (ja) * 2017-12-06 2022-12-06 株式会社半導体エネルギー研究所 表示装置および電子機器
US11105928B2 (en) * 2018-02-23 2021-08-31 Artilux, Inc. Light-sensing apparatus and light-sensing method thereof
TWI788246B (zh) 2018-02-23 2022-12-21 美商光程研創股份有限公司 光偵測裝置
US11482553B2 (en) 2018-02-23 2022-10-25 Artilux, Inc. Photo-detecting apparatus with subpixels
JP7212062B2 (ja) 2018-04-08 2023-01-24 アーティラックス・インコーポレイテッド 光検出装置
TWI795562B (zh) 2018-05-07 2023-03-11 美商光程研創股份有限公司 雪崩式之光電晶體
US10969877B2 (en) 2018-05-08 2021-04-06 Artilux, Inc. Display apparatus
TWI728504B (zh) * 2018-11-13 2021-05-21 日商索尼半導體解決方案公司 固體攝像元件、固體攝像裝置及電子機器
US11574942B2 (en) 2018-12-12 2023-02-07 Artilux, Inc. Semiconductor device with low dark noise
US11448830B2 (en) 2018-12-12 2022-09-20 Artilux, Inc. Photo-detecting apparatus with multi-reset mechanism
EP3754369A1 (en) 2019-06-19 2020-12-23 Artilux Inc. Photo-detecting apparatus with current-reuse
US11777049B2 (en) 2019-08-28 2023-10-03 Artilux, Inc. Photo-detecting apparatus with low dark current
JP7344762B2 (ja) * 2019-11-05 2023-09-14 株式会社ジャパンディスプレイ 検出装置
JPWO2021156700A1 (ja) * 2020-02-07 2021-08-12
JPWO2021161134A1 (ja) * 2020-02-14 2021-08-19
CN116800209B (zh) * 2023-06-02 2024-06-25 香港科技大学 基于双栅薄膜晶体管的动态补偿放大电路及单元器件

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4271268B2 (ja) * 1997-09-20 2009-06-03 株式会社半導体エネルギー研究所 イメージセンサおよびイメージセンサ一体型アクティブマトリクス型表示装置
JP3011196B2 (ja) * 1998-07-29 2000-02-21 日本電気株式会社 イメージセンサ
US6927618B2 (en) 2001-11-28 2005-08-09 Semiconductor Energy Laboratory Co., Ltd. Electric circuit
JP4316859B2 (ja) 2001-11-28 2009-08-19 株式会社半導体エネルギー研究所 半導体装置及びそれを用いた電子機器
US7663165B2 (en) 2006-08-31 2010-02-16 Aptina Imaging Corporation Transparent-channel thin-film transistor-based pixels for high-performance image sensors
JP5259132B2 (ja) * 2006-12-27 2013-08-07 三星ディスプレイ株式會社 周辺光感知回路及びこれを有する平板表示装置
JP4959449B2 (ja) * 2006-12-27 2012-06-20 三星モバイルディスプレイ株式會社 周辺光感知回路及びこれを有する平板表示装置
KR100824855B1 (ko) 2006-12-27 2008-04-23 삼성에스디아이 주식회사 주변광 감지 회로 및 이를 갖는 평판 표시 장치
KR100997299B1 (ko) * 2007-09-07 2010-11-29 주식회사 동부하이텍 이미지센서 및 그 제조방법
DE102008046036A1 (de) * 2007-09-07 2009-04-16 Dongbu Hitek Co., Ltd. Bildsensor und Verfahren zu seiner Herstellung
JP5602390B2 (ja) * 2008-08-19 2014-10-08 富士フイルム株式会社 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
WO2011055625A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and operating method thereof
EP3051588A1 (en) 2009-11-06 2016-08-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4887452B2 (ja) * 2010-03-19 2012-02-29 富士フイルム株式会社 光電変換層積層型固体撮像素子及び撮像装置
JP6151530B2 (ja) * 2012-02-29 2017-06-21 株式会社半導体エネルギー研究所 イメージセンサ、カメラ、及び監視システム
JP5973758B2 (ja) * 2012-03-22 2016-08-23 オリンパス株式会社 固体撮像装置
US9236408B2 (en) * 2012-04-25 2016-01-12 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device including photodiode
TWI635750B (zh) 2013-08-02 2018-09-11 半導體能源研究所股份有限公司 攝像裝置以及其工作方法
WO2016030801A1 (en) 2014-08-29 2016-03-03 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
KR102545592B1 (ko) 2014-09-02 2023-06-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치 및 전자 기기
US9584707B2 (en) * 2014-11-10 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
US9548327B2 (en) 2014-11-10 2017-01-17 Semiconductor Energy Laboratory Co., Ltd. Imaging device having a selenium containing photoelectric conversion layer

Also Published As

Publication number Publication date
KR102514007B1 (ko) 2023-03-27
JP2020115585A (ja) 2020-07-30
JP2016208515A (ja) 2016-12-08
US10170565B2 (en) 2019-01-01
KR20230044327A (ko) 2023-04-03
WO2016170442A1 (en) 2016-10-27
JP2022125107A (ja) 2022-08-26
TWI697235B (zh) 2020-06-21
TW201644265A (zh) 2016-12-16
KR20170141685A (ko) 2017-12-26
US20160316159A1 (en) 2016-10-27

Similar Documents

Publication Publication Date Title
JP6692681B2 (ja) 撮像装置の駆動方法
JP7432644B2 (ja) 撮像装置
JP6845968B2 (ja) 撮像装置
JP7049413B2 (ja) 電子機器
JP6932868B2 (ja) 撮像装置及び電子機器
JP6655373B2 (ja) 半導体装置および電子機器
JP6737633B2 (ja) 撮像装置および電子機器
JP6688116B2 (ja) 撮像装置および電子機器
JP7085595B2 (ja) 撮像装置
JP6913773B2 (ja) 電子機器及び撮像装置
JP6798790B2 (ja) 撮像装置および電子機器

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190416

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190416

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191223

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200303

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200317

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200415

R150 Certificate of patent or registration of utility model

Ref document number: 6692681

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250