KR102380806B1 - 산화물 반도체막, 박막 트랜지스터, 산화물 소결체 및 스퍼터링 타깃 - Google Patents

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Abstract

In, Ga 및 Sn 을 하기 원자비
0.01 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.30 ···(1)
0.01 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.40 ···(2)
0.55 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.98 ···(3)
으로 함유하고,
또한, 레어 어스 원소 X 를 하기 원자비
0.03 ≤ X/(In ＋ Ga ＋ Sn ＋ X) ≤ 0.25···(4)
로 함유하는 산화물 반도체막.

Description

산화물 반도체막, 박막 트랜지스터, 산화물 소결체 및 스퍼터링 타깃
본 발명은, 산화물 반도체막, 그것을 사용한 박막 트랜지스터 (TFT) 의 산화물 반도체막 등을 제조할 때에 사용할 수 있는 스퍼터링 타깃, 및 그 재료가 되는 산화물 소결체에 관한 것이다.
박막 트랜지스터에 사용되는 아모르퍼스 (비정질) 산화물 반도체는, 범용의 아모르퍼스 실리콘 (a-Si) 에 비하여 높은 캐리어 이동도를 갖고, 광학 밴드 갭이 크고, 저온에서 성막할 수 있기 때문에, 대형·고해상도·고속 구동이 요구되는 차세대 디스플레이나, 내열성이 낮은 수지 기판 등에 대한 적용이 기대되고 있다.
상기 산화물 반도체 (막) 의 형성에 있어서는, 스퍼터링 타깃을 스퍼터링하는 스퍼터링법이 바람직하게 이용되고 있다. 이것은, 스퍼터링법으로 형성된 박막이, 이온 플레이팅법이나 진공 증착법, 전자 빔 증착법으로 형성된 박막에 비하여, 막면 방향 (막면 내) 에 있어서의 성분 조성이나 막 두께 등의 면내 균일성이 우수하고, 스퍼터링 타깃과 동일한 성분 조성의 박막을 형성할 수 있기 때문이다.
특허문헌 1 에는, In2O3 에 Ga2O3 및 SnO2 를 첨가한 산화물 반도체막에 관한 예시가 이루어져 있다. 그러나, 이 막은, 성막 후의 캐리어 제어 (캐리어 농도의 저감) 가 어려워, 당해 막 상에 CVD 등에 의해 층간 절연막 등을 형성한 후에는, 반도체화하지 않는 경우가 있었다.
특허문헌 2 에는, In2O3 에 Ga2O3 및 SnO2 를 첨가한 산화물 반도체막과 In2O3 에 Ga2O3 및 SnO2 및 ZnO 를 첨가한 산화물 반도체막을 적층한 트랜지스터 및 스퍼터링 타깃이 예시되어 있다.
특허문헌 3 ∼ 6 에는, In2O3, Ga2O3 및 SnO2 로 이루어지는 투명 도전막의 제조 방법이 기재되고, 스퍼터링 타깃이 예시되어 있다.
한편으로 추가적인 고성능의 TFT 에 대한 강한 요구가 있고, 고이동도이고, CVD 등에서의 특성 변화가 작은 재료에 대한 요망은 크다.
일본 공개특허공보 2013-249537호 국제 공개 2015-108110호 일본 공개특허공보 2011-94232호 일본 공개특허공보 평4-272612호 국제 공개 2003-014409호 국제 공개 2009-128424호
본 발명의 목적은, 새로운 산화물계로 구성되는, 새로운 산화물 반도체막을 제공하는 것이다.
또한, 본 발명의 목적은, TFT 에 사용했을 때에 우수한 TFT 성능이 발휘되는 산화물 반도체막, 및 그것을 형성할 수 있는 스퍼터링 타깃, 및 그 재료인 산화물 소결체를 제공하는 것이다.
본 발명에 의하면, 이하의 산화물 반도체막, 박막 트랜지스터, 산화물 소결체 및 스퍼터링 타깃이 제공된다.
In, Ga 및 Sn 을 하기 원자비
0.01 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.30 ···(1)
0.01 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.40 ···(2)
0.55 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.98 ···(3)
으로 함유하고,
또한, 레어 어스 원소 X 를 하기 원자비
0.03 ≤ X/(In ＋ Ga ＋ Sn ＋ X) ≤ 0.25 ···(4)
로 함유하는 산화물 반도체막.
상기 레어 어스 원소 X 가, 이트륨 (Y), 란탄 (La), 네오디뮴 (Nd), 사마륨 (Sm), 유로퓸 (Eu), 가돌리늄 (Gd), 테르븀 (Tb), 디스프로슘 (Dy), 홀뮴 (Ho), 에르븀 (Er), 툴륨 (Tm), 이테르븀 (Yb) 및 루테튬 (Lu) 으로 이루어지는 군에서 선택되는 1 종 이상인 상기에 기재된 산화물 반도체막.
상기 레어 어스 원소 X 가, 이트륨 (Y), 란탄 (La), 네오디뮴 (Nd) 및 사마륨 (Sm) 으로 이루어지는 군에서 선택되는 1 종 이상인 상기에 기재된 산화물 반도체막.
상기 어느 1 개에 기재된 산화물 반도체막을 사용한 박막 트랜지스터.
In, Ga 및 Sn 을 하기 원자비
0.01 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.30 ···(5)
0.01 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.40 ···(6)
0.55 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.98 ···(7)
로 함유하고,
또한, 레어 어스 원소 X 를 하기 원자비
0.03 ≤ X/(In ＋ Ga ＋ Sn ＋ X) ≤ 0.25 ···(8)
로 함유하는 산화물 소결체.
상기 레어 어스 원소 X 가, 이트륨 (Y), 란탄 (La), 네오디뮴 (Nd), 사마륨 (Sm), 유로퓸 (Eu), 가돌리늄 (Gd), 테르븀 (Tb), 디스프로슘 (Dy), 홀뮴 (Ho), 에르븀 (Er), 툴륨 (Tm), 이테르븀 (Yb) 및 루테튬 (Lu) 으로 이루어지는 군에서 선택되는 1 종 이상인 상기에 기재된 산화물 소결체.
상기 레어 어스 원소 X 가, 이트륨 (Y), 란탄 (La), 네오디뮴 (Nd) 및 사마륨 (Sm) 으로 이루어지는 군에서 선택되는 1 종 이상인 상기에 기재된 산화물 소결체.
In2O3 결정을 주성분으로 하고, X2Sn2O7 결정 및 X3Ga5O12 결정 (여기서, X 는 상기 레어 어스 원소를 나타낸다) 의 어느 일방 또는 양방을 함유하는 상기의 어느 하나에 기재된 산화물 소결체.
상대 밀도가 95 ％ 이상인 상기의 어느 하나에 기재된 산화물 소결체.
벌크 저항이 30 mΩ㎝ 이하인 상기의 어느 하나에 기재된 산화물 소결체.
상기의 어느 하나에 기재된 산화물 소결체와, 배킹 플레이트를 포함하는 스퍼터링 타깃.
상기에 기재된 박막 트랜지스터를 사용한 전자 기기.
본 발명에 의하면, 새로운 산화물계로 구성되는, 새로운 산화물 반도체막을 제공할 수 있다.
본 발명에 의하면, TFT 에 사용했을 때에 우수한 TFT 성능이 발휘되는 산화물 반도체막, 및 그것을 형성할 수 있는 스퍼터링 타깃, 및 그 재료인 산화물 소결체를 제공할 수 있다.
도 1 은 본 발명의 일 실시형태에 관련된 타깃의 형상을 나타내는 사시도이다.
도 2 는 본 발명의 일 실시형태에 관련된 타깃의 형상을 나타내는 사시도이다.
도 3 은 본 발명의 일 실시형태에 관련된 타깃의 형상을 나타내는 사시도이다.
도 4 는 본 발명의 일 실시형태에 관련된 타깃의 형상을 나타내는 사시도이다.
도 5 는 본 발명의 일 실시형태에 관련된 박막 트랜지스터를 나타내는 종단면도이다.
도 6 은 본 발명의 일 실시형태에 관련된 박막 트랜지스터를 나타내는 종단면도이다.
도 7 은 본 발명의 일 실시형태에 관련된 양자 터널 전계 효과 트랜지스터를 나타내는 종단면도이다.
도 8 은 양자 터널 전계 효과 트랜지스터의 다른 실시형태를 나타내는 종단면도이다.
도 9 는 도 8 에 있어서, p 형 반도체층과 n 형 반도체층 사이에 산화실리콘층이 형성된 부분의 TEM (투과형 전자 현미경) 사진이다.
도 10 은 양자 터널 전계 효과 트랜지스터의 제조 순서를 설명하기 위한 종단면도이다.
도 11 은 양자 터널 전계 효과 트랜지스터의 제조 순서를 설명하기 위한 종단면도이다.
도 12 는 양자 터널 전계 효과 트랜지스터의 제조 순서를 설명하기 위한 종단면도이다.
도 13 은 양자 터널 전계 효과 트랜지스터의 제조 순서를 설명하기 위한 종단면도이다.
도 14 는 양자 터널 전계 효과 트랜지스터의 제조 순서를 설명하기 위한 종단면도이다.
도 15 는 본 발명의 일 실시형태에 관련된 박막 트랜지스터를 사용한 표시 장치를 나타내는 상면도이다.
도 16 은 VA 형 액정 표시 장치의 화소에 적용할 수 있는 화소부의 회로를 나타내는 도면이다.
도 17 은 유기 EL 소자를 사용한 표시 장치의 화소부의 회로를 나타내는 도면이다.
도 18 은 본 발명의 일 실시형태에 관련된 박막 트랜지스터를 사용한 고체 촬상 소자의 화소부의 회로를 나타내는 도면이다.
도 19 는 실시예 1 에서 제작한 소결체의 XRD 차트이다.
도 20 은 실시예 2 에서 제작한 소결체의 XRD 차트이다.
도 21 은 실시예 3 에서 제작한 소결체의 XRD 차트이다.
도 22 는 실시예 4 에서 제작한 소결체의 XRD 차트이다.
도 23 은 비교예 1 에서 제작한 소결체의 XRD 차트이다.
도 24 는 비교예 2 에서 제작한 소결체의 XRD 차트이다.
도 25 는 비교예 3 에서 제작한 소결체의 XRD 차트이다.
도 26 은 비교예 4 에서 제작한 소결체의 XRD 차트이다.
도 27 은 유리 기판 상에 산화물 반도체 박막을 형성한 상태를 나타내는 종단면도이다.
도 28 은 도 27 의 산화물 반도체 박막 상에 SiO2 막을 형성한 상태를 나타내는 도면이다.
[발명의 배경]
종래의, 산화인듐 (In2O3), 산화갈륨 (Ga2O3), 및 산화주석 (SnO2) 을 소결하여 얻어지는 산화물 소결체로 이루어지는 스퍼터링 타깃은, 스퍼터시에 타깃에 헤어라인 크랙이라고 불리는, 미소한 라인상의 크랙이 발생하는 경우가 있었다. 이들이 발생하면 스퍼터시에 이상 방전을 일으켜, 노듈이라고 불리는 이물질을 발생시키는 경우가 있고, 제품의 수율이나 성능을 저하시키는 요인이 되고 있었다.
헤어라인 크랙이 발생하는 원인은 분명하지는 않지만, 스퍼터링 타깃 중에 Ga3In5Sn2O16, Ga2In6Sn2O16, Ga3InSn5O16 등의 화합물이 존재하면, 스퍼터 등에 의해 일 방향으로부터 열이 가해진 경우에, 이들 화합물의 결정상 사이의 열 팽창률의 차이에서 기인하여, 내부 응력이 발생하여, 헤어라인 크랙이 발생하는 것으로 생각된다.
이들 문제를 해결하기 위해서, 본 발명자들은, 산화인듐 (In2O3), 산화갈륨 (Ga2O3), 및 산화주석 (SnO2) 에, 레어 어스 원소 X : (Y, La, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu) 의 산화물 X2O3 : (Y2O3, La2O3, Nd2O3, Sm2O3, Eu2O3, Gd2O3, Tb2O3, Dy2O3, Ho2O3, Er2O3, Tm2O3, Yb2O3, Lu2O3) 을 첨가하여 소결함으로써, Ga3In5Sn2O16 이나 Ga2In6Sn2O16, Ga3InSn5O16 등의 화합물의 생성을 억제할 수 있는 것을 알아냈다.
이에 의해, 내부 응력이 발생하지 않고, 헤어라인 크랙 등의 발생이 없어지고, 한편으로 산화물 반도체도 안정적인 조성인 것이 판명되었다.
[산화물 소결체]
본 발명의 일 양태의 산화물 소결체 (이하, 본 발명의 소결체라고 약칭하는 경우가 있다) 는, In, Ga 및 Sn 을 하기 원자비
0.01 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.30 ···(5)
0.01 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.40 ···(6)
0.55 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.98 ···(7)
로 함유하고,
또한, 레어 어스 원소 X 를 하기 원자비
0.03 ≤ X/(In ＋ Ga ＋ Sn ＋ X) ≤ 0.25 ···(8)
로 함유하는 것을 특징으로 한다.
본 발명의 소결체는, 산화인듐, 산화갈륨 및 산화주석을 베이스의 원료로 하고, 여기에 결정의 생성 억제제로서, 레어 어스 원소의 산화물을 첨가하여 소결함으로써 얻어진다.
「레어 어스 원소」 란, 희토류 금속 원소라고도 불리고, 주기율표에서 3 족으로 분류되고 있는 스칸듐 (Sc), 이트륨 (Y) 및 란타노이드 원소의 총칭이다. 「란타노이드 원소」 에는, 란탄 (La), 세륨 (Ce), 프라세오디뮴 (Pr), 네오디뮴 (Nd), 프로메튬 (Pm), 사마륨 (Sm), 유로퓸 (Eu), 가돌리늄 (Gd), 테르븀 (Tb), 디스프로슘 (Dy), 홀뮴 (Ho), 에르븀 (Er), 툴륨 (Tm), 이테르븀 (Yb) 및 루테튬 (Lu) 이 포함된다. 이하의 설명도 동일하다.
본 발명에 있어서는, 상기 레어 어스 원소 중, 이트륨 (Y), 란탄 (La), 네오디뮴 (Nd), 사마륨 (Sm), 유로퓸 (Eu), 가돌리늄 (Gd), 테르븀 (Tb), 디스프로슘 (Dy), 홀뮴 (Ho), 에르븀 (Er), 툴륨 (Tm), 이테르븀 (Yb) 및 루테튬 (Lu) 으로 이루어지는 군에서 선택되는, 1 종 이상을 사용하는 것이 바람직하고, 이트륨 (Y), 사마륨 (Sm) 및 이테르븀 (Yb) 으로 이루어지는 군에서 선택되는 1 종 이상을 사용하는 것이, 더욱 바람직하다.
레어 어스 원소 X 는, 이트륨 (Y), 란탄 (La), 네오디뮴 (Nd) 및 사마륨 (Sm) 으로 이루어지는 군에서 선택되는 1 종 이상인 것이, 보다 더욱 바람직하다.
레어 어스 원소는, In (인듐) 원소 이온, Ga (갈륨) 원소 이온, Sn (주석) 원소 이온의 이온 반경보다 큰 이온 반경을 가지고 있고, Ga3In5Sn2O16 이나 Ga2In6Sn2O16, Ga3InSn5O16 화합물에 고용하지 않는 성질을 갖고, Sn (주석) 원소나 Ga (갈륨) 원소와 반응하기 쉬운 성질을 갖고, 레어 어스 원소를 X 로 한 경우, X2Sn2O7 화합물이나 X3Ga5O12 화합물을 생성함으로써, Ga3In5Sn2O16 이나 Ga2In6Sn2O16, Ga3InSn5O16 화합물의 결정의 생성 억제제로서 기능하는 것으로 생각된다.
구체적으로는, In, Ga 및 Sn 의 원자비 조성이 하기 범위
0.01 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.30 ···(5)
0.01 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.40 ···(6)
0.55 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.98 ···(7)
이 되도록, In2O3, Ga2O3 및 SnO2 를 혼합하고, 추가로, 레어 어스 원소 X 의 원자비 조성이 하기 범위
0.03 ≤ X/(In ＋ Ga ＋ Sn ＋ X) ≤ 0.25 ···(8)
이 되도록, 결정의 생성 억제제로서 X2O3 을 첨가, 혼합한 원료를 소결하면 된다.
In2O3, Ga2O3 및 SnO2 를 소결할 때에, 결정의 생성 억제제로서 X2O3 을 첨가함으로써, 종래의 In2O3, Ga2O3 및 SnO2 를 소결한 경우의 주성분이었던, Ga3InSn5O16 화합물이나 Ga2In6Sn2O16 화합물을 주성분으로 하는 경우가 없고, In2O3 결정과, X2Sn2O7 결정 및/또는 X3Ga5O12 결정을 함유하는, 소결체가 얻어진다.
본 발명의 일 형태인 스퍼터링 타깃 (이하, 본 발명의 타깃이라고 약칭하는 경우가 있다) 은, 상기 산화물 소결체와, 배킹 플레이트를 포함하는 것을 특징으로 한다.
상기 본 발명의 소결체를 절삭 연마 가공하여 판상으로 한 스퍼터링 타깃재를 제작하고, 이것을, 금속 인듐 등의 저융점 금속을 사용하여, 금속성의 배킹 플레이트에 본딩함으로써, 스퍼터링 장치의 부재로서의 스퍼터링 타깃으로 할 수 있다.
이하, 상기 본 발명의 소결체와 배킹 플레이트를 포함하는, 스퍼터링 타깃에 있어서의 소결체를, 「본 발명의 타깃재」 라고 한다.
상기 본 발명의 소결체 (타깃재) 는, 결정의 생성 억제제로서 X2O3 을 소정의 비율로 첨가하여 소결함으로써, Ga3In5Sn2O16, Ga2In6Sn2O16, Ga3InSn5O16 등의 화합물의 생성이 억제된다. 이들 화합물은, 스퍼터시에 내부 응력을 발생시켜, 헤어라인 크랙을 발생시키는 것으로 생각된다.
본 발명의 타깃재를 이용하면, 스퍼터시에 헤어라인 크랙의 발생이 없고, 헤어라인 크랙에서 기인하는 이상 방전에 의한 노듈이라고 불리는 이물질의 발생도 없다.
본 발명의 소결체 (타깃재) 는, Ga3InSn5O16 화합물이나 Ga2In6Sn2O16 화합물은, 포함하지 않는 것이 바람직하지만, 소결체 중의 이들 화합물의 합계가, 소결체의 주성분이 되지 않는 양, 즉, 50 질량％ 이하의 함유는 허용된다.
본 발명의 일 실시형태의 소결체에서는, Ga3InSn5O16 화합물, 및 Ga2In6Sn2O16 화합물의 어느 일방 또는 양방을 함유하지 않는 것이 바람직하다. 이들 화합물을 함유하지 않는 것에 의해, 스퍼터시에 헤어라인 크랙이 발생하지 않는 소결체 (타깃재) 가 얻어진다.
본 발명의 일 실시형태의 소결체는, In2O3 결정을 주성분으로 하고, X2Sn2O7 결정 및 X2SnO7 결정 (여기서, X 는 상기 레어 어스 원소이다) 의 어느 일방 또는 양방을 함유하는 것이 바람직하다.
여기서, 「In2O3 결정을 주성분으로 한다」 란, 소결체의 전체 산화물 중에서 차지하는 In2O3 결정의 비율이 50 질량％ 를 초과하는 것을 의미하고, 보다 바람직하게는, 55 질량％ 이상, 더욱 바람직하게는, 60 질량％ 이상이다.
이하, 본 명세서에 있어서 「주성분」 이라고 할 때에는, 소결체의 전체 산화물 중에서 차지하는 비율이 50 질량％ 를 초과하는 것을 의미한다.
In2O3 결정을 주성분으로 하고, X2Sn2O7 결정을 함유함으로써, X2O3 을 첨가하지 않는 경우에 주성분이었던, Ga3InSn5O16 화합물이나 Ga2In6Sn2O16 화합물을, 함유하지 않는 소결체를 얻을 수 있다. 이에 의해, 스퍼터시에 헤어라인 크랙 등이 발생하지 않는다.
또한, 본 발명의 다른 실시형태의 소결체에서는, X 선 해석으로부터 구한 In2O3 과 X2Sn2O7 의 질량비가, In2O3 ＞ X2Sn2O7 인 것이 바람직하다. In2O3 의 함유 비율이 X2Sn2O7 보다 작아지면, 소결체 (타깃재) 의 벌크 저항이 커지는 경우가 있고, 스퍼터시에 이상 방전이나 아크 방전 등이 일어나는 경우가 있다. 그 때문에, TFT 의 제조 공정에서 수율이 저하하거나, TFT 의 특성이 열화하는 경우가 있다. In2O3 ＞ X2Sn2O7 이면, 스퍼터시의 이상 방전 등을 억제할 수 있는 타깃재가 된다.
산화갈륨은, 산소 결손의 발생을 억제하는 효과와, 얻어지는 산화물 반도체막의 밴드 갭을 크게 하는 효과가 있다. Ga 의 비율 [Ga/(In ＋ Ga ＋ Sn) (원자비)] 은, 0.01 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.30 이 바람직하다. 0.01 미만에서는, 산소 결손을 억제하는 효과가 작고, 반도체막을 형성할 수 없는 경우가 있다. 또한, 0.30 초과에서는, 산소 결손이 없어져, 얻어지는 막이 절연막화하는 경우가 있다. 또한, 소결체를 타깃으로서 사용한 경우에 헤어라인 크랙 등이 발생할 우려가 있다.
보다 바람직하게는, 0.02 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.27 이고, 더욱 바람직하게는, 0.03 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.23 이다.
산화주석은, 내약품성을 가지고 있고, 또한 도전막으로서 사용되는 것으로부터도 알 수 있는 바와 같이, 반도체막의 이동도에 영향을 미치는 경우는 적은 것으로 생각된다. 따라서, Sn 의 비율 [Sn/(In ＋ Ga ＋ Sn) (원자비)] 은, 0.01 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.40 이 바람직하다. 0.01 미만에서는, 내약품성이 발현하지 않는 경우가 있다. 0.40 초과에서는, 내약품성이 지나치게 높아, 얻어지는 반도체막을 에칭하여, 반도체막의 아일랜드를 형성할 수 없는 경우가 있다. 보다 바람직하게는, 0.02 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.35 이고, 더욱 바람직하게는 0.03 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.30 이다.
산화인듐은, 반도체막의 이동도를 담당하는 산화물이다. In 의 비율 [In/(In ＋ Ga ＋ Sn) (원자비)] 은, 0.55 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.98 이 바람직하다. 0.55 미만에서는, 이동도의 저하가 일어나는 경우가 있다. 또한, 소결체를 타깃으로서 사용한 경우에 헤어라인 크랙 등이 발생할 우려가 있다. 0.98 초과에서는, 결정화하거나, 산소 결손의 양이 지나치게 증가하여, 얻어지는 막이 반도체가 되지 않고, 도체가 되는 경우가 있다. 보다 바람직하게는, 0.60 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.96 이고, 더욱 바람직하게는, 0.60 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.94 이다.
상기 베이스의 원료로 레어 어스 원소의 산화물을 첨가하지 않는 경우에는, 결정상의 주성분이 Ga3InSn5O16 화합물이나, Ga2In6Sn2O16 화합물인 소결체가 된다. 레어 어스 원소의 산화물의 첨가에 의해, In2O3 결정, Z2Sn2O7 결정을 함유하고, 이들을 주성분으로 하는 소결체 (타깃재) 가 얻어진다. 이에 의해, 헤어라인 크랙 등의 과제를 해결할 수 있다.
또한, 본 발명의 산화물 소결체는, 본질적으로, 금속 원소로서 In, Ga, Sn 및 레어 어스 원소만을 포함하고 있어도 된다. 이 경우, 불가피 불순물로서의 다른 금속 원소를 포함하고 있어도 된다.
불가피 불순물의 예로는, 알칼리 금속, 및 알칼리 토금속 (Li, Na, K, Rb, Mg, Ca, Sr, Ba 등) 을 들 수 있고, 10 ppm 이하, 바람직하게는 1 ppm 이하, 더욱 바람직하게는 100 ppb 이하가 바람직하다. 불순물 농도는, ICP 나 SIMS 에 의해 측정할 수 있다. 또한, 알칼리 금속이나 알칼리 토금속 외에, 수소나 질소 원소를 포함하는 경우도 있다. 이 경우, SIMS 에 의한 측정으로 5 ppm 이하, 바람직하게는 1 ppm 이하, 더욱 바람직하게는 100 ppb 이하가 바람직하다.
또한, 본 발명의 산화물 소결체 중의 전체 금속 원소의, 예를 들어, 70 ％ 원자 이상, 80 원자％ 이상, 90 원자％ 이상, 95 원자％ 이상, 98 원자％ 이상 또는 99 원자％ 이상이, In, Ga, Sn 및 레어 어스 원소로 차지되어 있어도 된다.
본 발명의 산화물 소결체는, In, Ga, Sn 및 레어 어스 원소 이외의 금속 원소로서, 예를 들어, Ce (세륨) 원소 등을 포함하고 있어도 된다.
본 발명의 일 실시형태의 소결체 (타깃재) 에 있어서의 레어 어스 원소 X 의 비율은, 하기 원자비
0.03 ≤ X/(In ＋ Ga ＋ Sn ＋ X) ≤ 0.25···(8)
의 범위인 것이 바람직하다. 0.03 미만에서는, Ga3InSn5O16 화합물이나, Ga2In6Sn2O16 화합물의 생성을, 충분히 억제할 수 없는 경우가 있다. 또한, 0.25 초과에서는, 얻어지는 산화물 반도체막을 사용한 박막 트랜지스터의 이동도가 작아져, 실용에 공급할 수 없게 되는 경우가 있다. 레어 어스 원소의 첨가에 의해, 얻어지는 산화물 반도체막을 사용한 박막 트랜지스터의, 내 CVD 성이 향상되는 효과가 얻어진다. 보다 바람직하게는, 0.04 ≤ X/(In ＋ Ga ＋ Sn ＋ X) ≤ 0.20 이고, 더욱 바람직하게는, 0.05 ≤ X/(In ＋ Ga ＋ Sn ＋ X) ≤ 0.17 이다.
본 발명의 일 실시형태의 소결체 (타깃재) 는, 보다 바람직하게는, In, Ga 및 In 을 하기 원자비
0.02 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.27 ···(5A)
0.02 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.35 ···(6A)
0.60 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.96 ···(7A)
로 함유하고,
또한, 레어 어스 원소 X 를 하기 원자비
0.04 ≤ X/(In ＋ Ga ＋ Sn ＋ X) ≤ 0.20···(8A)
로 함유한다.
본 발명의 일 실시형태의 소결체 (타깃재) 는, 더욱 바람직하게는, In, Ga 및 In 을 하기 원자비
0.03 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.23 ···(5B)
0.03 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.30 ···(6B)
0.60 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.94 ···(7B)
로 함유하고,
또한, X 를 하기 원자비
0.05 ≤ X/(In ＋ Ga ＋ Sn ＋ X) ≤ 0.17 ···(8B)
로 함유한다.
본 발명의 일 실시형태의 소결체 (타깃재) 는, 상대 밀도가 95 ％ 이상이다.
소결체 (타깃재) 의 상대 밀도가 95 ％ 미만이면, 스퍼터시에 헤어라인 크랙이 발생하거나 노듈이 발생하고, 얻어지는 산화물 반도체막을 사용한 박막 트랜지스터의 성능의 저하를 초래하거나, 수율을 저하시키는 경우가 있다. 얻어지는 막의 밀도도 낮아져, 당해 막 상에 보호 절연막이나 층간 절연막을 CVD 장치를 사용하여 형성할 때에, CVD 장치에서의 성막 온도를 낮추어야 하게 되어, 내구성이 부족한 막이 되는 경우가 있다. 소결체 (타깃재) 의 상대 밀도는, 바람직하게는, 97 ％ 이상이고, 보다 바람직하게는, 98 ％ 이고, 더욱 바람직하게는, 99 ％ 이상이다.
상대 밀도는 실시예에 기재된 방법에 의해 측정할 수 있다.
본 발명의 일 실시형태의 소결체는, 벌크 저항이 30 mΩ㎝ 이하인 것이 바람직하다. 벌크 저항이 30 mΩ㎝ 이하이면, 고파워로 스퍼터링한 경우에도, 이상 방전의 발생이나, 에로젼부의 변색 및 노듈의 발생 등이 없고, 안정적인 스퍼터링을 실시할 수 있게 된다. 벌크 저항은, 보다 바람직하게는 20 mΩ㎝ 이하이고, 더욱 바람직하게는 18 Ω㎝ 이하이다. 벌크 저항의 하한은, 통상적으로 0.1 mΩ㎝ 이고, 바람직하게는 1 mΩ㎝ 이다.
벌크 저항은, 예를 들어, 4 탐침법에 기초하여 측정할 수 있다.
[산화물 소결체의 제조 방법]
본 발명의 일 실시형태에 관련된 산화물 소결체는, 원료 분말을 혼합하는 혼합 공정과, 혼합한 분말을 성형하여 성형체를 얻는 성형 공정과, 성형체를 소결하는 소결 공정을 실시함으로써 제조할 수 있다.
원료로는 인듐 화합물, 갈륨 화합물, 주석 화합물, 및 레어 어스 화합물을 들 수 있고, 이들 화합물로는 산화물이 바람직하다. 예를 들어, 산화인듐 (In2O3), 산화갈륨 (Ga2O3) 및 희토류 산화물을 사용한다.
산화인듐 가루는 특별히 한정은 없고, 공업적으로 시판되고 있는 것을 사용할 수 있지만, 고순도, 예를 들어, 4 N (0.9999) 이상인 것이 바람직하다. 또한, 산화물뿐만 아니라, 염화물, 질산염, 아세트산염 등의 인듐염을 사용해도 상관없다.
산화갈륨 가루는 특별히 한정은 없고, 공업적으로 시판되고 있는 것을 사용할 수 있지만, 고순도, 예를 들어, 4 N (0.9999) 이상인 것이 바람직하다. 또한, 산화물뿐만 아니라, 염화물, 질산염, 아세트산염 등의 갈륨염을 사용해도 상관없다.
산화주석 가루는 특별히 한정은 없고, 공업적으로 시판되고 있는 것을 사용할 수 있지만, 고순도, 예를 들어, 4 N (0.9999) 이상인 것이 바람직하다. 또한, 산화물뿐만 아니라, 염화물, 질산염, 아세트산염 등의 알루미늄염을 사용해도 상관없다.
희토류 산화물 가루는 특별히 한정은 없고, 공업적으로 시판되고 있는 것을 사용할 수 있지만, 고순도, 예를 들어, 4 N (0.9999) 이상인 것이 바람직하다. 또한, 산화물이 아니어도 된다.
사용하는 원료 분말은, 식 (5) 내지 (8) 에 기재된 원자비를 만족하도록 혼합하는 것이 바람직하다.
혼합 공정하는 방법은 특별히 제한되지 않고, 원료 분말을 1 회 또는 2 회 이상으로 나누어 혼합 분쇄하여 실시할 수 있다. 혼합 분쇄 수단은, 예를 들어, 볼 밀, 비드 밀, 제트 밀 또는 초음파 장치 등의 공지된 장치를 사용할 수 있다.
상기의 혼합 공정으로 조제한 원료를, 공지된 방법에 의해 성형하고, 소결함으로써 산화물 소결체로 한다.
성형 공정에서는, 혼합 공정으로 얻은 혼합 가루를, 예를 들어 가압 성형하여 성형체로 한다. 이 공정에 의해, 제품의 형상 (예를 들어, 스퍼터링 타깃으로서 바람직한 형상) 으로 성형한다.
성형 처리로는, 예를 들어, 금형 성형, 주물 성형, 사출 성형 등을 들 수 있지만, 소결 밀도가 높은 산화물 소결체를 얻기 위해서는, 냉간 정수압 (CIP) 등으로 성형하는 것이 바람직하다.
성형 처리에 있어서는, 폴리비닐알코올이나 메틸셀룰로오스, 폴리 왁스, 올레산 등의 성형 보조제를 사용해도 된다.
소결 공정에서는, 성형 공정으로 얻어진 성형체를 소성한다.
소결 조건으로는, 대기압하, 산소 가스 분위기 또는 산소 가스 가압하에, 통상적으로, 1200 ∼ 1550 ℃ 에 있어서, 통상적으로, 30 분 ∼ 360 시간, 바람직하게는 8 ∼ 180 시간, 보다 바람직하게는 12 ∼ 96 시간 소결한다. 소결 온도가 1200 ℃ 미만이면, 타깃의 밀도가 잘 높아지지 않게 되거나, 소결에 시간이 지나치게 걸릴 우려가 있다. 한편, 1550 ℃ 를 초과하면 성분의 기화에 의해, 조성이 어긋나거나, 노를 손상시킬 우려가 있다.
연소 시간이 30 분 미만이면, 타깃의 밀도가 잘 높아지지 않고, 360 시간보다 길면, 제조 시간이 지나치게 걸려 비용이 높아지기 때문에, 실용상 채용할 수 없다. 상기 범위 내이면 상대 밀도를 향상시키고, 벌크 저항을 낮출 수 있다.
[스퍼터링 타깃]
본 발명의 일 실시형태에 관련된 산화물 소결체를 사용하여, 스퍼터링 타깃으로 할 수 있다. 구체적으로는, 산화물 소결체를 절삭·연마 가공하여, 배킹 플레이트에 본딩함으로써, 스퍼터링 타깃으로 할 수 있다.
배킹 플레이트와의 접합률은, 95 ％ 이상인 것이 바람직하다. 접합률은 X 선 CT 로부터 확인할 수 있다.
본 발명의 일 실시형태에 관련된 스퍼터링 타깃 (이하, 본 발명의 타깃이라고 한다) 은, 상기 본 발명의 일 실시형태에 관련된 산화물 소결체 (이하, 아울러, 본 발명의 산화물 소결체라고 한다) 와, 배킹 플레이트를 포함한다. 본 발명의 일 실시형태의 스퍼터링 타깃은, 상기 본 발명의 산화물 소결체와, 필요에 따라 산화물 소결체에 형성되는, 배킹 플레이트 등의 냉각 및 유지용의 부재를 포함하는 것이 바람직하다.
본 발명의 타깃을 구성하는 산화물 소결체 (타깃재) 는, 상기 본 발명의 산화물 소결체에 연삭 가공을 실시한 것이기 때문에, 타깃재는, 물질로는, 본 발명의 산화물 소결체와 동일하다. 따라서, 본 발명의 산화물 소결체에 대한 설명은 타깃재에도 그대로 적용된다.
산화물 소결체의 형상은 특별히 한정되지 않지만, 도 1 의 부호 1 에 나타내는 바와 같은 판상이어도 되고, 도 2 의 부호 1A 에 나타내는 바와 같은 원통상이어도 된다. 판상의 경우, 평면 형상은, 도 1 의 부호 1 에 나타내는 바와 같은 사각형이어도 되고, 도 3 의 부호 1B 에 나타내는 바와 같이 원형이어도 된다. 산화물 소결체는 일체 성형이어도 되고, 도 4 에 나타내는 바와 같이, 복수로 분할된 산화물 소결체 (부호 1C) 를 배킹 플레이트 (3) 에 각각 고정시킨 다분할식이어도 된다.
배킹 플레이트 (3) 는, 산화물 소결체의 유지나 냉각용의 부재이다. 재료는 동 등의 열 전도성이 우수한 재료가 바람직하다.
스퍼터링 타깃은, 예를 들어 이하의 공정으로 제조된다.
산화물 소결체의 표면을 연삭하는 공정 (연삭 공정).
산화물 소결체를 배킹 플레이트에 본딩하는 공정 (본딩 공정).
이하, 각 공정을 구체적으로 설명한다.
＜연삭 공정＞
연삭 공정에서는, 소결체를, 스퍼터링 장치에 대한 장착에 적합한 형상으로 절삭 가공한다.
소결체 표면은, 고산화 상태의 소결부가 존재하거나, 면이 요철인 경우가 많고, 또한, 소정의 치수로 절단 가공할 필요가 있다.
소결체의 표면은 0.3 ㎜ 이상 연삭하는 것이 바람직하다. 연삭하는 깊이는, 0.5 ㎜ 이상 연삭하는 것이 바람직하고, 2 ㎜ 이상이 특히 바람직하다. 0.3 ㎜ 이상 연삭함으로써, 표면 부근의 결정 구조의 변동 부분을 제거할 수 있다.
산화물 소결체를 예를 들어, 평면 연삭반으로 연삭하여 평균 표면 조도 Ra 가 5 ㎛ 이하인 소재로 하는 것이 바람직하다. 또한 스퍼터링 타깃의 스퍼터면에 경면 가공을 실시하여, 평균 표면 조도 Ra 가 1000 × 10-10 m 이하로 해도 된다. 경면 가공 (연마) 은, 기계적인 연마, 화학 연마, 및 메카노케미컬 연마 (기계적인 연마와 화학 연마의 병용) 등의, 공지된 연마 기술을 사용할 수 있다. 예를 들어, 고정 지립 폴리셔 (폴리시액은 물) 로 ＃2000 번 이상으로 폴리싱해도 되고, 유리 지립 랩 (연마재는 SiC 페이스트 등) 으로 랩핑 후, 연마재를 다이아몬드 페이스트로 바꾸어, 랩핑해도 된다. 연마 방법은 이들 방법에 한정되지 않는다. 연마재는, ＃200 번, 혹은 ＃400 번, 나아가 ＃800 번의 것을 들 수 있다.
연삭 공정 후의 산화물 소결체는, 에어 블로우나 유수 세정 등으로 청정하는 것이 바람직하다. 에어 블로우로 이물질을 제거할 때에는, 노즐의 맞은편으로부터 집진기로 흡기를 실시하면 보다 유효하게 제거할 수 있다. 또한, 에어 블로우나 유수 세정에서는 청정력에 한계가 있기 때문에, 추가로 초음파 세정 등을 실시할 수도 있다. 초음파 세정은, 주파수가 25 ㎑ 이상, 300 ㎑ 이하 사이에서, 다중 발진시켜 실시하는 방법이 유효하다. 예를 들어 주파수가 25 ㎑ 이상, 300 ㎑ 사이에서, 25 ㎑ 간격으로 12 종류의 주파수를 다중 발진시켜, 초음파 세정을 실시하는 것이 바람직하다.
＜본딩 공정＞
본딩 공정에서는, 연삭 후의 소결체를, 금속 인듐 등의 저융점 금속으로, 배킹 플레이트에 본딩한다.
이상이 스퍼터링 타깃의 설명이다.
[산화물 반도체막]
본 발명의 일 양태의 산화물 반도체막 (이하, 본 발명의 반도체막이라고 약칭하는 경우가 있다) 은, In, Ga 및 Sn 을 하기 원자비
0.01 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.30 ···(1)
0.01 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.40 ···(2)
0.55 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.98 ···(3)
으로 함유하고,
또한, 레어 어스 원소 X 를 하기 원자비
0.03 ≤ X/(In ＋ Ga ＋ Sn ＋ X) ≤ 0.25 ···(4)
로 함유하는 것을 특징으로 한다.
본 발명의 반도체막은, 박막 트랜지스터의 반도체층 (반도체 부분) 으로서 바람직하게 사용할 수 있다.
상기 원자비 조성을 갖는 본 발명의 반도체막은, 동일한 원자비 조성을 갖는 상기 본 발명의 스퍼터링 타깃을, 스퍼터함으로써 형성할 수 있다.
산화물 소결체로 이루어지는 스퍼터링 타깃을, 스퍼터하여 형성된 막의 원자비 조성은, 사용한 스퍼터링 타깃의 원자비 조성과 일치한다.
스퍼터법으로는, DC 스퍼터법, RF 스퍼터법, 펄스 DC 스퍼터법 등을 바람직하게 사용할 수 있다. 펄스 DC 스퍼터법의 경우, 10 ㎑ ∼ 300 ㎑ 의 펄스로, 듀티비 20 ∼ 90 ％ 로 성막할 수 있다. 출력은 성막 속도의 함수이고, 얻고자 하는 성막 속도에 맞추어 조정하면 된다.
본 발명의 일 실시형태의 반도체막은, 스퍼터에 의해 성막되었을 때에 아모르퍼스 상태이고, 가열 처리 (어닐 처리) 후에도 아모르퍼스 상태인 것이 바람직하다. 산화인듐 결정이 생성되면, 그 결정에 주석이 도핑되어 ITO 와 동일하게 도전화하는 경우가 있다. 산화인듐 결정이 미세 결정인 경우에는, 아모르퍼스상의 부분과 미세 결정이 혼재하게 되고, 그들의 계면에서 캐리어가 산란되어 이동도가 저하하는 경우가 있다. 또한, 아모르퍼스상의 부분과 미세 결정 사이에 산소 결손 등이 발생하면, 광 흡수의 색 중심을 생성하는 경우가 있고, TFT 의 광 안정성이 손상되는 경우가 있다.
산화물 반도체막의 원자비 조성이 상기 범위 이외에서는, 박막 트랜지스터를 형성하는 공정에서 사용되는 CVD 성막 장치에서의 처리시에, 박막 트랜지스터의 반도체 부분 (본 발명의 반도체막) 의 캐리어 농도가 상승하고, 그 후의 어닐 처리에 의해서도 캐리어 농도가 저하하지 않고, TFT 로서 작동하지 않게 되는 경우가 있었다. 그 때문에, CVD 장치의 성막 온도를 저하시켜, 캐리어 농도의 상승을 억제하고, TFT 특성의 발현을 실시하고 있었지만, CVD 장치의 성막 온도를 저감시킨 것에 의해, 내구성이 부족한 반도체막만이 얻어지고, TFT 특성도 뒤떨어진 것이 되는 경우가 있다.
본 발명의 반도체막에 있어서, 산화갈륨은, 산소 결손의 발생을 억제하는 효과와, 산화물 반도체막의 밴드 갭을 크게 하는 효과가 있다. Ga 의 비율 [Ga/(In ＋ Ga ＋ Sn) (원자비)] 은, 0.01 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.30 인 것이 바람직하다. 0.01 미만에서는, 산소 결손을 억제하는 효과가 작고, 반도체막이 되지 않는 경우가 있다. 또한, 0.30 초과에서는, 산소 결손이 없어지고, 절연막이 되는 경우가 있었다. 보다 바람직하게는, 0.02 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.25, 더욱 바람직하게는, 0.03 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.20 이다.
본 발명의 반도체막에 있어서, 산화주석은, 내약품성을 가지고 있고, 또한 도전막으로서 사용되는 것으로부터도 알 수 있는 바와 같이, 반도체막의 이동도에 영향을 미치는 경우는 적은 것으로 생각된다. 따라서, Sn 의 비율 [Sn/(In ＋ Ga ＋ Sn) (원자비)] 은, 0.01 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.40 이 바람직하다. 0.01 미만에서는, 내약품성이 얻어지지 않는 경우가 있다. 0.40 초과에서는, 내약품성이 지나치게 높아, 에칭에 의한 반도체막의 아일랜드 형성을 할 수 없는 경우가 있다. 보다 바람직하게는, 0.02 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.35, 더욱 바람직하게는 0.03 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.30 이다.
본 발명의 반도체막에 있어서, 산화인듐은, 반도체막의 이동도를 담당하는 산화물이다. In 의 비율 [In/(In ＋ Ga ＋ Sn) (원자비)] 은, 0.55 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.98 이 바람직하다. 0.55 미만에서는, 반도체막의 이동도의 저하가 일어나는 경우가 있다. 0.98 이상에서는, 반도체막이 결정화하거나, 산소 결손의 양이 지나치게 증가하여, 반도체화하지 않고, 도체가 되는 경우가 있다. 보다 바람직하게는, 0.60 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.96, 더욱 바람직하게는, 0.60 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.94 이다.
본 발명의 반도체막에 있어서, 레어 어스 원소 X 의 산화물은, 반도체막을 비정질화하는 작용과, 산소 결손에 의한 캐리어의 발생을 억제하는 작용을 갖는다. 베이스의 원료 산화물에 있어서의 산화인듐의 비율이 많은 산화물 반도체막의 경우, 레어 어스 원소 X 의 산화물의 양을 비교적 많게 하지 않으면 반도체막이 결정화하게 되거나, 결정화에 의한 산화주석의 도펀트 효과에 의한 캐리어의 증대나, 아모르퍼스 상태에서의 산소 결손에 의한 캐리어의 증대를 억제할 수 없게 된다. 한편, 베이스의 원료 산화물에 있어서의 산화인듐의 비율이 적은 산화물 반도체막의 경우, 레어 어스 원소 X 의 산화물의 양을 비교적 적게 하지 않으면, 막이 절연화하거나, 당해 산화물 반도체막을 사용한 박막 트랜지스터의 이동도가 저하하는 경우가 있다. 베이스의 원료 산화물에 있어서의 In 의 비율에 맞추어, 레어 어스 원소 X 의 비율을 적절히 조정하면 된다.
예를 들어, In 의 비율 [In/(In ＋ Ga ＋ Sn) (원자비)] 이 0.85 이상인 경우에는, 레어 어스 원소 X 의 비율 [X/(In ＋ Ga ＋ Sn ＋ X) (원자비)] 은, 0.03 이상, 바람직하게는, 0.04 이상이 바람직하고, 보다 바람직하게는 0.05 이상이고, 상한은 0.25 이하인 것이 바람직하다. In 의 비율 [In/(In ＋ Ga ＋ Sn) (원자비)] 이 0.85 이상에서는, 반도체막이 결정화하기 쉬워지는 경우가 있고, 그 결정화를 억제하기 위하여 레어 어스 원소 X 의 첨가량을 증량하는 것이 바람직하다. 또한, 산화인듐의 산소 결손량도 In 의 비율의 증대에 수반하여 증대하기 때문에, 캐리어 발생을 억제하기 위해서도, 반도체막 중의 레어 어스 원소 X 의 첨가량을 증가시키는 것이 바람직하다.
또한, In 의 비율 [In/(In ＋ Ga ＋ Sn) (원자비)] 이 0.70 이하인 경우에는, 첨가하는 레어 어스 원소 X 의 비율 [X/(In ＋ Ga ＋ Sn ＋ X) (원자비)] 을 0.25 이하로 하는 것이 바람직하고, 보다 바람직하게는 0.20 이하로 한다. 보다 바람직하게는 0.17 이하이다. 하한은 0.03 이상인 것이 바람직하다.
레어 어스 원소 X 는, 산소 결손에 의한 캐리어의 발생을 억제하는 효과가 크고, 예를 들어, 케미컬 베이퍼 디포지션 (CVD) 처리 등에 의해, 층간 절연막이나 게이트 절연막의 형성시에 반도체막에 발생하는 캐리어를, 후어닐시에 정상적인 캐리어 농도로 되돌리는 능력이 높다. 레어 어스 원소 X 의 이 성질에 의해, CVD 처리 등에 의해 일단은 캐리어 농도가 높아져도, 후어닐에 의해 막이 반도체로서 기능할 수 있는 정상적인 캐리어 농도로 돌아가, TFT 특성을 회복할 수 있는 것을 알 수 있었다.
In 의 비율 [In/(In ＋ Ga ＋ Sn) (원자비)] 이 상기의 중간인, 0.70 초과 0.85 미만인 경우에는, 성막의 조건 (산소 농도, 기판 온도, 성막 압력, 배압 등) 을 적절히 선택하면 된다. In 의 비율 [In/(In ＋ Ga ＋ Sn) (원자비)] 이 상기의 중간인, 0.70 초과 0.85 미만인 경우에 있어서, Ga 의 비율 [Ga/(In ＋ Ga ＋ Sn) (원자비)] 이 0.10 을 초과하는 경우에는, 산화갈륨의 아모르퍼스화 효과, 및 캐리어의 제어 효과가 발현하기 때문에, 레어 어스 원소 X 의 비율 [X/(In ＋ Ga ＋ Sn ＋ X) (원자비)] 은, In 의 비율 [In/(In ＋ Ga ＋ Sn) (원자비)] 이 0.85 이상인 경우 만큼의 양은 필요없지만, 반도체막의 용도에 따라 내 CVD 성 등을 갖게 하고자 하는 경우나, 반도체막의 내구성을 보다 향상시키고자 하는 경우에는, In 의 비율 [In/(In ＋ Ga ＋ Sn) (원자비)] 이 0.85 이상인 경우와 동일한 정도의 양을 첨가하면 된다.
한편, Sn 의 비율 [Sn/(In ＋ Ga ＋ Sn) (원자비)] 이 0.20 을 초과하는 경우에는, 내약품성이 매우 높아지기 때문에, 에칭 프로세스 등에 내성이 있는 반도체막이 얻어진다. 또한 CVD 내성이나, TFT 의 내구성을 고려하여 X 의 비율을 적절히 선택하면 된다. 한편으로, 본 발명의 반도체막을, 박막 트랜지스터의 이동도가 높은 용도에 적용하는 경우에는, In 의 비율 [In/(In ＋ Ga ＋ Sn) (원자비)] 이 0.85 이하인 경우의, 레어 어스 원소 X 의 비율 [X/(In ＋ Ga ＋ Sn ＋ X) (원자비)] 을 줄일 수 있다. 이에 의해, 이동도가 높은 산화물 반도체막을 사용한, 박막 트랜지스터를 제공할 수 있게 된다.
또한, 산화갈륨 및/또는 레어 어스 원소 X 의 산화물의 첨가는, 산화물 반도체막의 밴드 갭을 향상시키는 효과가 있고, 광 내성이 높은 산화물 반도체막 및 박막 트랜지스터 (TFT) 를 얻기 쉬워진다. 산화갈륨과 레어 어스 원소 X 의 산화물의 양은, 산소 결손량과도 밀접하게 관계하고 있기 때문에, 얻어지는 반도체막의 용도에 따른 내구성의 요망에 맞추어 적절히 선택하면 된다.
본 발명의 일 실시형태의 산화물 반도체막은, In, Ga 및 Sn 을 하기 원자비
0.02 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.25 ···(1A)
0.02 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.35 ···(2A)
0.60 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.96 ···(3A)
로 함유하고,
또한, 레어 어스 원소 X 를 하기 원자비
0.03 ≤ X/(In ＋ Ga ＋ Sn ＋ X) ≤ 0.25 ···(4A)
로 함유하는 것이 바람직하다.
본 발명의 일 실시형태의 산화물 반도체막은, In, Ga 및 Sn 을 하기 원자비
0.03 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.20 ···(1B)
0.03 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.30 ···(2B)
0.60 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.94 ···(3B)
로 함유하고,
또한, 레어 어스 원소 X 를 하기 원자비
0.03 ≤ X/(In ＋ Ga ＋ Sn ＋ X) ≤ 0.25 ···(4B)
로 함유하는 것이 보다 바람직하다.
산화물 반도체막은, 레어 어스 원소 중, 이트륨 (Y), 란탄 (La), 네오디뮴 (Nd), 사마륨 (Sm), 유로퓸 (Eu), 가돌리늄 (Gd), 테르븀 (Tb), 디스프로슘 (Dy), 홀뮴 (Ho), 에르븀 (Er), 툴륨 (Tm), 이테르븀 (Yb) 및 루테튬 (Lu) 으로 이루어지는 군에서 선택되는, 1 종 이상을 사용하는 것이 바람직하고, 이트륨 (Y), 사마륨 (Sm) 및 이테르븀 (Yb) 으로 이루어지는 군에서 선택되는 1 종 이상을 사용하는 것이, 더욱 바람직하다.
레어 어스 원소 X 는, 이트륨 (Y), 란탄 (La), 네오디뮴 (Nd) 및 사마륨 (Sm) 으로 이루어지는 군에서 선택되는 1 종 이상인 것이, 보다 더 바람직하다.
산화물 반도체막 중의 각 금속 원소의 함유량 (원자비) 은, ICP (Inductive Coupled Plasma) 측정 또는 XRF (X-ray Fluorescence) 측정에 의해, 각 원소의 존재량을 측정함으로써 구할 수 있다. ICP 측정은 유도 플라즈마 발광 분석 장치를 사용할 수 있다. XRF 측정은 박막 형광 X 선 분석 장치 (AZX400, 리가쿠사 제조) 를 사용할 수 있다.
또한, 섹터형 다이나믹 2 차 이온 질량 분석계 SIMS 분석을 사용해도 유도 플라즈마 발광 분석과 동등한 정밀도로 산화물 반도체 박막 중의 각 금속 원소의 함유량 (원자비) 을 분석할 수 있다. 유도 플라즈마 발광 분석 장치 또는 박막 형광 X 선 분석 장치로 측정한 금속 원소의 원자비가 이미 알려진 표준 산화물 박막의 상면에, 소스·드레인 전극을 TFT 소자와 동일한 재료를 채널 길이로 형성한 것을 표준 재료로 하고, 섹터형 다이나믹 2 차 이온 질량 분석계 SIMS (IMS 7f-Auto, AMETEK 사 제조) 에 의해 산화물 반도체층의 분석에 실시하여 각 원소의 질량 스펙트럼 강도를 얻고, 이미 알려진 원소 농도와 질량 스펙트럼 강도의 검량선을 제작한다. 다음으로, 실 TFT 소자의 산화물 반도체막 부분을, 섹터형 다이나믹 2 차 이온 질량 분석계 SIMS 분석에 의한 스펙트럼 강도로부터, 전술한 검량선을 사용하여, 원자비를 산출하면, 산출된 원자비는, 별도 박막 형광 X 선 분석 장치 또는 유도 플라즈마 발광 분석 장치로 측정된 산화물 반도체막의 원자비의 2 원자％ 이내인 것을 확인할 수 있다.
[박막 트랜지스터]
본 발명의 일 양태의 박막 트랜지스터 (이하, 본 발명의 TFT 라고 약칭하는 경우가 있다) 는, 상기 본 발명의 산화물 반도체막을 사용한 것을 특징으로 한다.
본 발명의 일 실시형태의 박막 트랜지스터의 형상은, 특별히 한정되지 않지만, 백채널 에치형 트랜지스터, 에치 스토퍼형 트랜지스터, 톱 게이트형 트랜지스터 등이 바람직하다.
본 발명의 일 실시형태에 관련된 비정질 산화물 반도체막은 박막 트랜지스터에 사용할 수 있고, 박막 트랜지스터의 채널층으로서 바람직하다.
본 발명의 일 실시형태에 관련된 박막 트랜지스터는, 본 발명의 일 실시형태에 관련된 비정질 산화물 반도체막을, 채널층으로서 가지고 있으면 다른 소자 구성은 특별히 한정되지 않고, 공지된 것을 채용할 수 있다. 본 발명의 박막 트랜지스터는, 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치에 바람직하게 사용할 수 있다.
본 발명의 일 실시형태에 관련된 박막 트랜지스터에 있어서의 채널층의 막 두께는, 통상적으로 10 ∼ 300 ㎚, 바람직하게는 20 ∼ 250 ㎚ 이다.
본 발명의 일 실시형태에 관련된 박막 트랜지스터에 있어서의 채널층은, 통상적으로, N 형 영역으로 사용되지만, P 형 Si 계 반도체, P 형 산화물 반도체, P 형 유기 반도체 등의 다양한 P 형 반도체와 조합하여, PN 접합형 트랜지스터 등의 각종 반도체 디바이스에 이용할 수 있다.
본 발명의 일 실시형태에 관련된 박막 트랜지스터는, 전계 효과형 트랜지스터, 논리 회로, 메모리 회로, 차동 증폭 회로 등 각종 집적 회로에도 적용할 수 있다. 또한, 전계 효과형 트랜지스터 이외에도 정전 야기형 트랜지스터, 쇼트키 장벽형 트랜지스터, 쇼트키 다이오드, 저항 소자에도 적응할 수 있다.
본 발명의 일 실시형태에 관련된 박막 트랜지스터의 구성은, 보텀 게이트, 보텀 컨택트, 톱 컨택트 등 공지된 구성을 제한 없이 채용할 수 있다.
특히 보텀 게이트 구성이, 아모르퍼스 실리콘이나 ZnO 의 박막 트랜지스터에 비하여, 높은 성능이 얻어지기 때문에 유리하다. 보텀 게이트 구성은, 제조시의 마스크 장수를 삭감하기 쉽고, 대형 디스플레이 등의 용도의 제조 비용을 저감시키기 쉽기 때문에 바람직하다.
본 발명의 일 실시형태에 관련된 박막 트랜지스터는, 표시 장치에 바람직하게 사용할 수 있다.
대면적의 디스플레이용으로는, 채널 에치형의 보텀 게이트 구성의 박막 트랜지스터가 특히 바람직하다. 채널 에치형의 보텀 게이트 구성의 박막 트랜지스터는, 포토리소 공정시의 포토마스크의 수가 적어, 저비용으로 디스플레이용 패널을 제조할 수 있다. 그 중에서도, 채널 에치형의 보텀 게이트 구성, 및 톱 컨택트 구성의 박막 트랜지스터가, 이동도 등의 특성이 양호하고 공업화하기 쉽기 때문에 특히 바람직하다.
구체적인 박막 트랜지스터의 예를 도 5 및 도 6 에 나타낸다.
도 5 에 나타내는 바와 같이, 박막 트랜지스터 (100) 는, 실리콘 웨이퍼 (20), 게이트 절연막 (30), 산화물 반도체 박막 (40), 소스 전극 (50), 드레인 전극 (60), 및 층간 절연막 (70, 70A) 을 구비한다.
실리콘 웨이퍼 (20) 는 게이트 전극이다. 게이트 절연막 (30) 은 게이트 전극과 산화물 반도체 박막 (40) 의 도통을 차단하는 절연막으로, 실리콘 웨이퍼 (20) 상에 형성된다.
산화물 반도체 박막 (40) 은 채널층이고, 게이트 절연막 (30) 상에 형성된다. 산화물 반도체 박막 (40) 은 본 발명의 일 실시형태에 관련된 산화물 반도체 박막이 사용된다.
소스 전극 (50) 및 드레인 전극 (60) 은, 소스 전류 및 드레인 전류를 산화물 반도체 박막 (40) 에 흘리기 위한 도전 단자로, 산화물 반도체 박막 (40) 의 양단 근방에 접촉하도록, 각각 형성된다.
층간 절연막 (70) 은, 소스 전극 (50) 및 드레인 전극 (60) 과, 산화물 반도체 박막 (40) 사이의 접촉 부분 이외의 도통을 차단하는 절연막이다.
층간 절연막 (70A) 은, 소스 전극 (50) 및 드레인 전극 (60) 과, 산화물 반도체 박막 (40) 사이의 접촉 부분 이외의 도통을 차단하는 절연막이다. 층간 절연막 (70A) 은, 소스 전극 (50) 과 드레인 전극 (60) 사이의 도통을 차단하는 절연막이기도 하다. 층간 절연막 (70A) 은, 채널층 보호층이기도 하다.
도 5 에 나타내는 바와 같이, 박막 트랜지스터 (100A) 의 구조는, 박막 트랜지스터 (100) 와 동일하지만, 소스 전극 (50) 및 드레인 전극 (60) 을, 게이트 절연막 (30) 과 산화물 반도체 박막 (40) 의 양방에 접촉하도록 형성하고 있는 점이 상이하다. 게이트 절연막 (30), 산화물 반도체 박막 (40), 소스 전극 (50), 및 드레인 전극 (60) 을 덮도록, 층간 절연막 (70B) 이 일체로 형성되어 있는 점도 상이하다.
드레인 전극 (60), 소스 전극 (50) 및 게이트 전극을 형성하는 재료에 특별히 제한은 없고, 일반적으로 이용되고 있는 재료를 임의로 선택할 수 있다. 도 5 및 도 6 에서 예시한 예에서는, 실리콘 웨이퍼를 기판으로서 사용하고 있고, 실리콘 웨이퍼가 전극으로도 작용하지만, 전극 재료는 실리콘에 한정되지 않는다.
예를 들어, 산화인듐주석 (ITO), 산화인듐아연 (IZO), ZnO, 및 SnO2 등의 투명 전극이나, Al, Ag, Cu, Cr, Ni, Mo, Au, Ti, 및 Ta 등의 금속 전극, 또는 이들을 포함하는 합금의 금속 전극이나 적층 전극을 사용할 수 있다.
또한, 도 5 및 도 6 에 있어서, 유리 등의 기판 상에 게이트 전극을 형성해도 된다.
층간 절연막 (70, 70A, 70B) 을 형성하는 재료에도 특별히 제한은 없고, 일반적으로 이용되고 있는 재료를 임의로 선택할 수 있다. 층간 절연막 (70, 70A, 70B) 을 형성하는 재료로서, 구체적으로는, 예를 들어, SiO2, SiNx, Al2O3, Ta2O5, TiO2, MgO, ZrO2, CeO2, K2O, Li2O, Na2O, Rb2O, Sc2O3, Y2O3, HfO2, CaHfO3, PbTiO3, BaTa2O6, SrTiO3, Sm2O3, 및 AlN 등의 화합물을 사용할 수 있다.
본 발명의 일 실시형태에 관련된 박막 트랜지스터가, 백 채널 에치형 (보텀 게이트형) 인 경우, 드레인 전극, 소스 전극 및 채널층 상에 보호막을 형성하는 것이 바람직하다. 보호막을 형성함으로써, TFT 를 장시간 구동한 경우에도 내구성이 향상되기 쉬워진다. 또한, 톱 게이트형의 TFT 의 경우, 예를 들어 채널층 상에 게이트 절연막을 형성한 구조가 된다.
보호막 또는 절연막은, 예를 들어 CVD 에 의해 형성할 수 있지만, 그 때에 고온도에 의한 프로세스가 되는 경우가 있다. 또한, 보호막 또는 절연막은, 성막 직후에는 불순물 가스를 함유하고 있는 경우가 많아, 가열 처리 (어닐 처리) 를 실시하는 것이 바람직하다. 가열 처리로 불순물 가스를 제거함으로써, 안정적인 보호막 또는 절연막이 되고, 내구성이 높은 TFT 소자를 형성하기 쉬워진다.
본 발명의 일 실시형태에 관련된 산화물 반도체 박막을 사용함으로써, CVD 프로세스에 있어서의 온도의 영향, 및 그 후의 가열 처리에 의한 영향을 잘 받지 않게 되기 때문에, 보호막 또는 절연막을 형성한 경우에도, TFT 특성의 안정성을 향상시킬 수 있다.
트랜지스터 특성에 있어서, On/Off 특성은 디스플레이의 표시 성능을 결정하는 요소이다. 액정의 스위칭으로서 사용하는 경우에는, On/Off 비는 6 자릿수 이상인 것이 바람직하다. OLED 의 경우에는 전류 구동을 위하여 On 전류가 중요한데, On/Off 비에 관해서는 동일하게 6 자릿수 이상인 것이 바람직하다.
본 발명의 일 실시형태에 관련된 박막 트랜지스터는, On/Off 비가 1 × 106 이상인 것이 바람직하다.
on-off 비는, Vg = -10 V 의 Id 의 값을 Off 전류치로 하고, Vg = 20 V 의 Id 의 값을 On 전류치로 하여, 비 [On 전류치/Off 전류치] 를 결정함으로써, 구해진다.
또한, 본 발명의 일 실시형태에 관련된 TFT 의 이동도는, 5 ㎠/Vs 이상인 것이 바람직하고, 10 ㎠/Vs 이상인 것이 바람직하다.
포화 이동도는, 드레인 전압을 20 V 인가한 경우의 전달 특성으로부터 구해진다. 구체적으로, 전달 특성 Id-Vg 의 그래프를 작성하고, 각 Vg 의 트랜스 컨덕턴스 (Gm) 를 산출하고, 포화 영역의 식에 의해 포화 이동도를 구함으로써, 산출할 수 있다. Id 는 소스·드레인 전극 사이의 전류, Vg 는 소스·드레인 전극 사이에 전압 Vd 를 인가했을 때의 게이트 전압이다.
임계값 전압 (Vth) 은, -3.0 V 이상, 3.0 V 이하가 바람직하고, -2.0 V 이상, 2.0 V 이하가 보다 바람직하고, -1.0 V 이상, 1.0 V 이하가 더욱 바람직하다. 임계값 전압 (Vth) 이 -3.0 V 이상이면, 고이동도의 박막 트랜지스터가 된다. 임계값 전압 (Vth) 이 3.0 V 이하이면, 오프 전류가 작고, 온 오프비가 큰 박막 트랜지스터로 할 수 있다.
임계값 전압 (Vth) 은, 전달 특성의 그래프로부터 Id = 10-9 A 에서의 Vg 로 정의할 수 있다.
on-off 비는 106 이상, 1012 이하가 바람직하고, 107 이상, 1011 이하가 보다 바람직하고, 108 이상, 1010 이하가 더욱 바람직하다. on-off 비가 106 이상이면, 액정 디스플레이의 구동을 할 수 있다. on-off 비가 1012 이하이면, 콘트라스트가 큰 유기 EL 의 구동을 할 수 있다. 또한, 오프 전류를 10-11 A 이하로 할 수 있고, CMOS 이미지 센서의 전송 트랜지스터나 리셋 트랜지스터에 사용한 경우, 화상의 유지 시간을 길게 하거나, 감도를 향상시킬 수 있다.
＜양자 터널 전계 효과 트랜지스터＞
본 발명의 일 실시형태에 관련된 산화물 반도체 박막은, 양자 터널 전계 효과 트랜지스터 (FET) 에 사용할 수도 있다.
도 7 에, 일 실시형태에 관련된, 양자 터널 전계 효과 트랜지스터 (FET) 의 모식도 (종단면도) 를 나타낸다.
양자 터널 전계 효과 트랜지스터 (501) 는, p 형 반도체층 (503), n 형 반도체층 (507), 게이트 절연막 (509), 게이트 전극 (511), 소스 전극 (513), 및 드레인 전극 (515) 을 구비한다.
p 형 반도체층 (503), n 형 반도체층 (507), 게이트 절연막 (509), 및 게이트 전극 (511) 은, 이 순서로 적층되어 있다.
소스 전극 (513) 은, p 형 반도체층 (503) 상에 형성된다. 드레인 전극 (515) 은 n 형 반도체층 (507) 상에 형성된다.
p 형 반도체층 (503) 은, p 형의 IV 족 반도체층이고, 여기서는 p 형 실리콘층이다.
n 형 반도체층 (507) 은, 여기서는 상기 실시형태에 관련된 이미지 센서에 사용한, n 형의 산화물 반도체 박막이다. 소스 전극 (513) 및 드레인 전극 (515) 은 도전막이다.
도 7 에서는 도시하고 있지 않지만, p 형 반도체층 (503) 상에는 절연층이 형성되어도 된다. 이 경우, p 형 반도체층 (503) 과 n 형 반도체층 (507) 은, 절연층을 부분적으로 개구한 영역인 콘택트 홀을 개재하여 접속되어 있다. 도 7 에서는 도시하고 있지 않지만, 양자 터널 전계 효과 트랜지스터 (501) 는, 그 상면을 덮는 층간 절연막을 구비해도 된다.
양자 터널 전계 효과 트랜지스터 (501) 는, p 형 반도체층 (503) 과 n 형 반도체층 (507) 에 의해 형성된, 에너지 장벽을 터널링하는 전류를, 게이트 전극 (511) 의 전압에 의해 제어하는, 전류의 스위칭을 실시하는 양자 터널 전계 효과 트랜지스터 (FET) 이다. 이 구조에서는, n 형 반도체층 (507) 을 구성하는 산화물 반도체의 밴드 갭이 커지고, 오프 전류를 작게 할 수 있다.
도 8 에, 다른 실시형태에 관련된 양자 터널 전계 효과 트랜지스터 (501A) 의 모식도 (종단면도) 를 나타낸다.
양자 터널 전계 효과 트랜지스터 (501A) 의 구성은, 양자 터널 전계 효과 트랜지스터 (501) 와 동일하지만, p 형 반도체층 (503) 과 n 형 반도체층 (507) 사이에, 산화실리콘층 (505) 이 형성되어 있는 점이 상이하다. 산화실리콘층이 있음으로써, 오프 전류를 작게 할 수 있다.
산화실리콘층 (505) 의 두께는, 10 ㎚ 이하인 것이 바람직하다. 10 ㎚ 이하로 함으로써, 터널 전류가 흐르지 않거나, 형성되는 에너지 장벽이 잘 형성되지 않거나 장벽 높이가 변화하는 것을 방지할 수 있고, 터널링 전류가 저하하거나, 변화하는 것을 방지할 수 있다. 바람직하게는, 8 ㎚ 이하, 보다 바람직하게는 5 ㎚ 이하, 더욱 바람직하게는 3 ㎚ 이하, 더욱 보다 바람직하게는 1 ㎚ 이하이다.
도 9 에 p 형 반도체층 (503) 과 n 형 반도체층 (507) 사이에 산화실리콘층 (505) 이 형성된 부분의 TEM 사진을 나타낸다.
양자 터널 전계 효과 트랜지스터 (501 및 501A) 도, n 형 반도체층 (507) 은 n 형 산화물 반도체이다.
n 형 반도체층 (507) 을 구성하는 산화물 반도체는, 비정질이어도 된다. 비정질임으로써, 옥살산 등의 유기산으로 에칭 가능해지고, 다른 층과의 에칭 속도의 차가 커지고, 배선 등의 금속층에 대한 영향도 없고, 양호하게 에칭할 수 있다.
n 형 반도체층 (507) 을 구성하는 산화물 반도체는, 결정질이어도 된다. 결정질임으로써, 비정질의 경우보다 밴드 갭이 커지고, 오프 전류를 작게 할 수 있다. 일 함수도 크게 할 수 있는 것으로부터, p 형의 IV 족 반도체 재료와 n 형 반도체층 (507) 에 의해 형성되는 에너지 장벽을, 터널링하는 전류를 제어하기 쉬워진다.
양자 터널 전계 효과 트랜지스터 (501) 의 제조 방법은, 특별히 한정하지 않지만, 이하의 방법을 예시할 수 있다.
먼저, 도 10 에 나타내는 바와 같이, p 형 반도체층 (503) 상에 절연막 (505A) 을 형성하고, 절연막 (505A) 의 일부를 에칭 등으로 개구하여 콘택트 홀 (505B) 을 형성한다.
다음으로, 도 11 에 나타내는 바와 같이, p 형 반도체층 (503) 및 절연막 (505A) 상에 n 형 반도체층 (507) 을 형성한다. 이 때, 콘택트 홀 (505B) 을 개재하여 p 형 반도체층 (503) 과 n 형 반도체층 (507) 을 접속한다.
다음으로, 도 12 에 나타내는 바와 같이, n 형 반도체층 (507) 상에, 게이트 절연막 (509) 및 게이트 전극 (511) 을 이 순서로 형성한다.
다음으로, 도 13 에 나타내는 바와 같이, 절연막 (505A), n 형 반도체층 (507), 게이트 절연막 (509) 및 게이트 전극 (511) 을 덮도록, 층간 절연막 (519) 을 형성한다.
다음으로, 도 14 에 나타내는 바와 같이, p 형 반도체층 (503) 상의 절연막 (505A), 및 층간 절연막 (519) 의 일부를 개구하여, 콘택트 홀 (519A) 을 형성하고, 콘택트 홀 (519A) 에 소스 전극 (513) 을 형성한다.
또한, 도 14 에 나타내는 바와 같이, n 형 반도체층 (507) 상의 게이트 절연막 (509) 및 층간 절연막 (519) 의 일부를 개구하여 콘택트 홀 (519B) 을 형성하고, 콘택트 홀 (519B) 에 드레인 전극 (515) 을 형성한다.
이상의 순서로 양자 터널 전계 효과 트랜지스터 (501) 를 제조할 수 있다.
또한, p 형 반도체층 (503) 상에 n 형 반도체층 (507) 을 형성한 후에, 150 ℃ 이상, 600 ℃ 이하의 온도에서 열 처리를 실시함으로써, p 형 반도체층 (503) 과 n 형 반도체층 (507) 사이에 산화실리콘층 (505) 을 형성할 수 있다. 이 공정을 추가함으로써, 양자 터널 전계 효과 트랜지스터 (501A) 를 제조할 수 있다.
본 발명의 일 실시형태에 관련된 박막 트랜지스터는, 채널 도프형 박막 트랜지스터인 것이 바람직하다. 채널 도프형 트랜지스터란, 채널의 캐리어를, 분위기나 온도 등 외계의 자극에 대하여 변동하기 쉬운 산소 결손이 아니라, n 형 도핑에 의해 적절히 제어한 트랜지스터로, 고이동도와 고신뢰성을 양립하는 효과가 얻어진다.
[박막 트랜지스터의 용도]
본 발명의 일 실시형태에 관련된 박막 트랜지스터는, 전계 효과형 트랜지스터, 논리 회로, 메모리 회로, 및 차동 증폭 회로 등의 각종 집적 회로에도 적용할 수 있고, 그것들을 전자 기기 등에 적용할 수 있다. 또한, 본 발명의 일 실시형태에 관련된 박막 트랜지스터는, 전계 효과형 트랜지스터 이외에도 정전 야기형 트랜지스터, 쇼트키 장벽형 트랜지스터, 쇼트키 다이오드, 및 저항 소자에도 적응할 수 있다.
본 발명의 일 실시형태에 관련된 박막 트랜지스터는, 표시 장치 및 고체 촬상 소자 등에 바람직하게 사용할 수 있다.
이하, 본 발명의 일 실시형태에 관련된 박막 트랜지스터를, 표시 장치 및 고체 촬상 소자에 사용하는 경우에 대하여, 설명한다.
먼저, 본 발명의 일 실시형태에 관련된 박막 트랜지스터를 표시 장치에 사용하는 경우에 대하여, 도 15 ∼ 도 17 을 참조하여 설명한다.
도 15 는, 본 발명의 일 실시형태에 관련된 표시 장치의 상면도이다. 도 16 은, 본 발명의 일 실시형태에 관련된 표시 장치의 화소부에, 액정 소자를 적용하는 경우의 화소부의 회로를 설명하기 위한 회로도이다. 또한, 도 17 은, 본 발명의 일 실시형태에 관련된 표시 장치의 화소부에, 유기 EL 소자를 적용하는 경우의 화소부의 회로를 설명하기 위한 회로도이다.
화소부에 배치하는 트랜지스터는, 본 발명의 일 실시형태에 관련된 박막 트랜지스터를 사용할 수 있다. 본 발명의 일 실시형태에 관련된 박막 트랜지스터는 n 채널형으로 하는 것이 용이하기 때문에, n 채널형 트랜지스터로 구성할 수 있는 구동 회로의 일부를, 화소부의 트랜지스터와 동일 기판 상에 형성한다. 화소부나 구동 회로에 본 실시형태에 나타내는 박막 트랜지스터를 사용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
액티브 매트릭스형 표시 장치의 상면도의 일례를 도 15 에 나타낸다. 표시 장치의 기판 (300) 상에는, 화소부 (301), 제 1 주사선 구동 회로 (302), 제 2 주사선 구동 회로 (303), 신호선 구동 회로 (304) 가 형성된다. 화소부 (301) 에는, 복수의 신호선이 신호선 구동 회로 (304) 로부터 연신하여 배치되고, 복수의 주사선이 제 1 주사선 구동 회로 (302), 및 제 2 주사선 구동 회로 (303) 로부터 연신하여 배치된다. 주사선과 신호선의 교차 영역에는, 각각, 표시 소자를 갖는 화소가 매트릭스상으로 형성된다. 표시 장치의 기판 (300) 은, FPC (Flexible Printed Circuit) 등의 접속부를 개재하여, 타이밍 제어 회로 (컨트롤러, 제어 IC 라고도 한다) 에 접속된다.
도 15 에서는, 제 1 주사선 구동 회로 (302), 제 2 주사선 구동 회로 (303), 신호선 구동 회로 (304) 는, 화소부 (301) 와 동일한 기판 (300) 상에 형성된다. 그 때문에, 외부에 형성하는 구동 회로 등의 부품의 수가 줄기 때문에, 비용의 저감을 도모할 수 있다. 또한, 기판 (300) 외부에 구동 회로를 형성한 경우, 배선을 연신시킬 필요가 발생하여, 배선간의 접속수가 증가한다. 동일한 기판 (300) 상에 구동 회로를 형성한 경우, 그 배선간의 접속수를 줄일 수 있고, 신뢰성의 향상, 또는 수율의 향상을 도모할 수 있다.
또한, 화소의 회로 구성의 일례를 도 16 에 나타낸다. 여기서는, VA 형 액정 표시 장치의 화소부에 적용할 수 있는 화소부의 회로를 나타낸다.
이 화소부의 회로는, 1 개의 화소에 복수의 화소 전극을 갖는 구성에 적용할 수 있다. 각각의 화소 전극은 상이한 트랜지스터에 접속되고, 각 트랜지스터는 상이한 게이트 신호로 구동할 수 있도록 구성되어 있다. 이에 의해, 멀티 도메인 설계된 화소의 개개의 화소 전극에 인가하는 신호를, 독립적으로 제어할 수 있다.
트랜지스터 (316) 의 게이트 배선 (312) 과, 트랜지스터 (317) 의 게이트 배선 (313) 에는, 상이한 게이트 신호가 부여되도록 분리되어 있다. 한편, 데이터선으로서 기능하는 소스 전극 또는 드레인 전극 (314) 은, 트랜지스터 (316) 와 트랜지스터 (317) 에서 공통으로 사용된다. 트랜지스터 (316) 와 트랜지스터 (317) 는, 본 발명의 일 실시형태에 관련된 트랜지스터를 사용할 수 있다. 이에 의해, 신뢰성이 높은 액정 표시 장치를 제공할 수 있다.
트랜지스터 (316) 에는, 제 1 화소 전극이 전기적으로 접속되고, 트랜지스터 (317) 에는, 제 2 화소 전극이 전기적으로 접속된다. 제 1 화소 전극과 제 2 화소 전극은 분리되어 있다. 제 1 화소 전극과 제 2 화소 전극의 형상은, 특별히 한정하지 않는다. 예를 들어, 제 1 화소 전극은, V 자 형상으로 하면 된다.
트랜지스터 (316) 의 게이트 전극은 게이트 배선 (312) 과 접속되고, 트랜지스터 (317) 의 게이트 전극은 게이트 배선 (313) 과 접속되어 있다. 게이트 배선 (312) 과 게이트 배선 (313) 에 상이한 게이트 신호를 부여하여, 트랜지스터 (316) 와 트랜지스터 (317) 의 동작 타이밍을 상이하게 하여, 액정의 배향을 제어할 수 있다.
또한, 용량 배선 (310) 과, 유전체로서 기능하는 게이트 절연막과, 제 1 화소 전극 또는 제 2 화소 전극과 전기적으로 접속하는 용량 전극으로, 유지 용량을 형성해도 된다.
멀티 도메인 구조는, 1 화소에 제 1 액정 소자 (318) 와 제 2 액정 소자 (319) 를 구비한다. 제 1 액정 소자 (318) 는 제 1 화소 전극과 대향 전극과 그 사이의 액정층으로 구성되고, 제 2 액정 소자 (319) 는 제 2 화소 전극과 대향 전극과 그 사이의 액정층으로 구성된다.
화소부는, 도 16 에 나타내는 구성에 한정되지 않는다. 도 16 에 나타내는 화소부에 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로를 추가해도 된다.
화소의 회로 구성의 다른 일례를 도 17 에 나타낸다. 여기서는, 유기 EL 소자를 사용한 표시 장치의 화소부의 구조를 나타낸다.
도 17 은, 적용 가능한 화소부 (320) 의 회로의 일례를 나타내는 도면이다. 여기서는 n 채널형의 트랜지스터를 1 개의 화소에 2 개 사용하는 예를 나타낸다. 본 발명의 일 실시형태에 관련된 산화물 반도체막은, n 채널형의 트랜지스터의 채널 형성 영역에 사용할 수 있다. 당해 화소부의 회로는, 디지털 시간 계조 구동을 적용할 수 있다.
스위칭용 트랜지스터 (321) 및 구동용 트랜지스터 (322) 는, 본 발명의 일 실시형태에 관련된 박막 트랜지스터를 사용할 수 있다. 이에 의해, 신뢰성이 높은 유기 EL 표시 장치를 제공할 수 있다.
화소부의 회로의 구성은, 도 17 에 나타내는 구성에 한정되지 않는다. 도 17 에 나타내는 화소부의 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터 또는 논리 회로를 추가해도 된다.
이상이 본 발명의 일 실시형태에 관련된 박막 트랜지스터를 표시 장치에 사용하는 경우의 설명이다.
다음으로, 본 발명의 일 실시형태에 관련된 박막 트랜지스터를 고체 촬상 소자에 사용하는 경우에 대하여, 도 18 을 참조하여 설명한다.
CMOS (Complementary Metal Oxide Semiconductor) 이미지 센서는, 신호 전하 축적부에 전위를 유지하고, 그 전위를, 증폭 트랜지스터를 개재하여, 수직 출력선에 출력하는 고체 촬상 소자이다. CMOS 이미지 센서에 포함되는 리셋 트랜지스터, 및/또는 전송 트랜지스터에 리크 전류가 있으면, 그 리크 전류에 의해 충전 또는 방전이 일어나, 신호 전하 축적부의 전위가 변화한다. 신호 전하 축적부의 전위가 변화하면, 증폭 트랜지스터의 전위도 바뀌게 되어, 본래의 전위로부터 어긋난 값이 되어, 촬상된 영상이 열화하게 된다.
본 발명의 일 실시형태에 관련된 박막 트랜지스터를, CMOS 이미지 센서의 리셋 트랜지스터, 및 전송 트랜지스터에 적용한 경우의 동작의 효과를 설명한다. 증폭 트랜지스터는, 박막 트랜지스터 또는 벌크 트랜지스터의 어느 것을 적용해도 된다.
도 18 은, CMOS 이미지 센서의 화소 구성의 일례를 나타내는 도면이다. 화소는 광전 변환 소자인 포토 다이오드 (3002), 전송 트랜지스터 (3004), 리셋 트랜지스터 (3006), 증폭 트랜지스터 (3008) 및 각종 배선으로 구성되어 있고, 매트릭스상으로 복수가 배치되어 센서를 구성한다. 증폭 트랜지스터 (3008) 와 전기적으로 접속되는 선택 트랜지스터를 형성해도 된다. 트랜지스터 기호에 기재하고 있는 「OS」 는 산화물 반도체 (Oxide Semiconductor) 를, 「Si」 는 실리콘을 나타내고 있고, 각각의 트랜지스터에 적용하면 바람직한 재료를 나타내고 있다. 이후의 도면에 대해서도 동일하다.
포토 다이오드 (3002) 는, 전송 트랜지스터 (3004) 의 소스측에 접속되어 있고, 전송 트랜지스터 (3004) 의 드레인측에는 신호 전하 축적부 (3010) (FD : 플로팅 디퓨전이라고도 부른다) 가 형성된다. 신호 전하 축적부 (3010) 에는 리셋 트랜지스터 (3006) 의 소스, 및 증폭 트랜지스터 (3008) 의 게이트가 접속되어 있다. 다른 구성으로서, 리셋 전원선 (3110) 을 삭제할 수도 있다. 예를 들어, 리셋 트랜지스터 (3006) 의 드레인을 리셋 전원선 (3110) 이 아니라, 전원선 (3100) 또는 수직 출력선 (3120) 에 연결하는 방법이 있다.
또한, 포토 다이오드 (3002) 에 본 발명의 일 실시형태에 관련된 산화물 반도체막을 사용해도 되고, 전송 트랜지스터 (3004), 리셋 트랜지스터 (3006) 에 사용되는 산화물 반도체막과 동일한 재료를 사용해도 된다.
이상이, 본 발명의 일 실시형태에 관련된 박막 트랜지스터를 고체 촬상 소자에 사용하는 경우의 설명이다.
실시예
이하, 실시예, 비교예를 들어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 이들에 의해 전혀 한정되는 것이 아니다.
[산화물 소결체의 제조 및 특성 평가]
실시예 1 :
표 1 에 나타내는 비율 (원자비) 이 되도록, 산화갈륨 분말, 산화주석 분말, 산화인듐 분말, 레어 어스 원소 X 의 산화물의 분말을 칭량하고, 폴리에틸렌제의 포트에 넣어, 건식 볼 밀에 의해 72 시간 혼합 분쇄하여, 혼합 분말을 제작하였다.
이 혼합 분말을 금형에 넣고, 49 ㎫ (500 ㎏/㎠) 의 압력으로 프레스 성형체로 하였다. 이 성형체를 196 ㎫ (2000 ㎏/㎠) 의 압력으로 CIP 에 의해 치밀화를 실시하였다. 다음으로, 이 성형체를 대기압 소성노에 넣고, 350 ℃ 에서 3 시간 유지한 후에, 승온 속도 100 ℃／시간으로 승온하고, 1450 ℃ 에서, 32 시간 유지하고, 그 후, 방치하여 냉각시켜, 산화물 소결체를 얻었다.
＜산화물 소결체의 특성 평가＞
얻어진 산화물 소결체에 대하여, 하기 물성을 평가하였다. 결과를 표 1 에 나타낸다.
(1) XRD 에 의한 결정상
얻어진 소결체에 대하여, X 선 회절 측정 장치 Smartlab 에 의해, 이하의 조건으로, 소결체의 X 선 회절 (XRD) 을 측정하였다. 얻어진 XRD 차트를 JADE6 에 의해 분석하고, 소결체 중의 결정상을 구하였다. 얻어진 XRD 차트를 도 19 에 나타낸다.
· 장치 : Smartlab (주식회사 리가쿠 제조)
· X 선 : Cu-Kα 선 (파장 1.5418 × 10-10 m)
· 2θ-θ 반사법, 연속 스캔 (2.0°／분)
· 샘플링 간격 : 0.02°
· 슬릿 DS (발산 슬릿), SS (산란 슬릿), RS (수광 슬릿) : 1 ㎜
(2) 상대 밀도 (％)
여기서 「상대 밀도」 란, 아르키메데스법에 의해 측정되는 산화물 소결체의 실측 밀도를, 산화물 소결체의 이론 밀도로 나눈 값의 백분율인 것을 의미한다. 본 발명에 있어서, 이론 밀도는 이하와 같이 산출되는 것이다.
이론 밀도 = 산화물 소결체에 사용한 원료 분말의 총중량/산화물 소결체에 사용한 원료 분말의 총체적
예를 들어, 산화물 소결체의 원료 분말로서 산화물 A, 산화물 B, 산화물 C, 산화물 D 를 사용한 경우에 있어서, 산화물 A, 산화물 B, 산화물 C, 산화물 D 의 사용량 (주입량) 을 각각 a (g), b (g), c (g), d (g) 라고 하면, 이론 밀도는, 이하와 같이 적용시킴으로써 산출할 수 있다.
이론 밀도 = (a ＋ b ＋ c ＋ d)/((a/산화물 A 의 밀도) ＋ (b/산화물 B 의 밀도) ＋ (c/산화물 C 의 밀도) ＋ (d/산화물 D 의 밀도))
또한, 본 발명에 있어서 각 산화물의 밀도는, 밀도와 비중은 대략 동등한 것으로부터 화학 편람 기초편 I 일본 화학편 개정 2 판 (마루젠 주식회사) 에 기재되어 있는 비중의 값을 사용하였다.
(3) 벌크 저항 (mΩ·㎝)
얻어진 소결체의 벌크 저항 (mΩ·㎝) 을, 저항률계 로레스타 (미츠비시 화학 주식회사 제조) 를 사용하여, 4 탐침법 (JIS R 1637) 에 기초하여 측정하였다.
(4) 400 W DC 파워 5 시간 성막 후의 타깃 (산화물 소결체) 의 상태
DC 파워 400 W 로 5 시간 성막을 실시한 후, 타깃 표면을 육안으로 확인하였다.
실시예 2 ∼ 4 및 비교예 1 ∼ 4
원료 분말을, 표 1 에 나타낸 조성으로 원료 산화물을 사용하여, 실시예 1 과 동일하게 조작하여 산화물 소결체를 얻었다. 얻어진 산화물 소결체에 대하여, 실시예 1 과 동일하게 평가하였다. 결과를 표 1 및 표 2 에 나타낸다. 또한, 얻어진 XRD 차트를 도 20 ∼ 26 에 나타낸다.
Figure 112019082546694-pct00001
Figure 112019082546694-pct00002
표 1 에 나타내는 바와 같이, 실시예 1 내지 실시예 4 는, 식 (5) 내지 식 (8) 을 만족하는 원자비로 Ga, Sn, In 및 레어 어스 원소 X 를 포함하고 있고, 성막 후에는, 에로젼의 형성 이외에, 외관에 큰 변화가 없었다. 상대 밀도는 95 ％ 이상이고, 벌크 저항은 30 mΩ·㎝ 이하였다.
표 2 에 나타내는 바와 같이, 비교예 1 은 레어 어스 원소 X 를 포함하고 있지 않고, 성막 후의 에로젼부에 흑색 이물질 및 헤어라인 크랙이 발생하였다.
비교예 2 는, Ga 의 함유량이 식 (5) 의 상한을 벗어나 있고, 성막 후의 에로젼부에 흑색 이물질 및 헤어라인 크랙이 발생하였다.
비교예 3 은, In 의 함유량이 식 (7) 의 하한을 벗어나 있고, 소결시에 시료가 균열되어, 타깃을 제조할 수 없었다.
비교예 4 는, Ga 의 함유량이 식 (5) 의 상한을 벗어나 있고, In 의 함유량이 식 (7) 의 하한을 벗어나 있고, 성막 후의 에로젼부에 흑색 이물질 및 헤어라인 크랙이 발생하였다.
[박막 트랜지스터의 제조 및 성능 평가]
실시예 A
(1) 성막 공정
실시예 1 에서 제조한 산화물 소결체로부터 제작한 스퍼터링 타깃을 사용하여, 표 2 에 나타내는 성막 조건으로, 열 산화막 (게이트 절연막) 이 형성된 실리콘 웨이퍼 (게이트 전극) 상에, 메탈 마스크를 개재하여 50 ㎚ 의 박막 (산화물 반도체층) 을 형성하였다. 스퍼터 가스로서, 고순도 아르곤 및 고순도 산소 1 ％ 의 혼합 가스를 이용하여, 스퍼터링을 실시하였다.
박막 (산화물 반도체층) 의 성막은 4 인치 φ 타깃을 사용하여, 200 ㎑, 듀티비 50 ％, 출력 200 W 로 실시하였다. 얻어진 반도체막의 하기 특성을 평가하였다. 결과를 표 3 에 나타낸다.
(2) 소스·드레인 전극의 형성
메탈 마스크를 사용하여 소스·드레인 전극으로서, 티탄 금속을 스퍼터 성막으로 부착한 후, 얻어진 적층체를 대기 중에서 350 ℃, 30 분간 가열 처리하였다. 박막 트랜지스터 (TFT) 를 완성하여, TFT 의 특성을 평가하였다.
＜TFT 의 특성 평가＞
얻어진 TFT 의 하기 특성에 대하여, 이하의 항목의 평가를 실시하였다.
포화 이동도는, 드레인 전압에 5 V 인가한 경우의 전달 특성으로부터 구하였다. 구체적으로, 전달 특성 Id-Vg 의 그래프를 작성하고, 각 Vg 의 트랜스 컨덕턴스 (Gm) 를 산출하여, 선형 영역의 식에 의해 포화 이동도를 도출하였다. 또한, Gm 은 ∂(Id)/∂(Vg) 에 의해 나타내고, Vg 는 -15 ∼ 25 V 까지 인가하고, 그 범위에서의 최대 이동도를 포화 이동도라고 정의하였다. 본 명세서에 있어서 특별히 언급하지 않는 한, 포화 이동도는 이 방법으로 평가하였다. 상기 Id 는 소스·드레인 전극 사이의 전류, Vg 는 소스·드레인 전극 사이에 전압 Vd 를 인가했을 때의 게이트 전압이다.
임계값 전압 (Vth) 은, 전달 특성의 그래프로부터 Id = 10-9 A 에서의 Vg 라고 정의하였다.
on-off 비는, Vg = -10 V 의 Id 의 값을 오프 전류치로 하고, Vg = 20 V 의 Id 의 값을 온 전류치로 하여 비 [On/Off] 를 결정하였다.
결과를 표 3 의 「가열 처리 후의 TFT 의 특성」 에 나타낸다.
(3) 보호 절연막의 형성
가열 처리 후의 반도체막 상에, 기판 온도 300 ℃ 에서 화학 증착법 (CVD) 에 의해, SiO2 막 (보호 절연막 ; 층간 절연막) 을 형성하고, 그 후, 후어닐로서 350 ℃, 1 시간 가열 처리를 실시하였다.
SiO2 막 성막 후의 가열 처리를 실시한 TFT 의 특성을 「가열 처리 후의 TFT 의 특성」 과 동일한 조건으로 평가하였다. 결과를 표 3 의 「CVD 로 SiO2 막 성막 후, 가열 처리하여 얻어진 TFT 의 특성」 에 나타낸다.
＜반도체막의 특성 평가＞
또한, 산화물 박막만을 유리 기판에 올린 샘플도 동시에 제작하고, 이하의 순서로, 반도체막 성막의 가열 처리 후, 그리고 CVD 로의 SiO2 막 성막 직후 및 가열 처리 후의 각 단계에서 홀 측정을 실시하여, 캐리어 밀도의 증감 등의 반도체막의 특성을 측정, 평가하였다.
또한, 얻어진 산화물 박막은, 사용한 타깃과 동일한 원자비 조성을 가지고 있었다.
홀 효과 측정 :
TFT 제조 공정과 동일하게 도 27 에 나타내는 바와 같이, 유리 기판 상에 두께 50 ㎚ 의 산화물 반도체막을 성막하고, 가열 처리를 실시한 후, 가로 세로 1 ㎝ 의 정방형으로 자르고, 4 모서리에 금 (Au) 을 2 ㎜ ×2 ㎜ 이하의 크기 정도가 되도록 메탈 마스크를 사용하여 이온 코터로 성막하고, Au 금속 상에 인듐 땜납을 올려 접촉을 양호하게 하여 홀 효과 측정용 샘플로 하였다.
유리 기판에는, 닛폰 전기 유리 주식회사 제조 ABC-G 를 사용하였다.
홀 효과 측정용 샘플을 홀 효과·비저항 측정 장치 (ResiTest8300 형, 토요 테크니카사 제조) 에 세트하고, 실온에 있어서 홀 효과를 평가하여, 캐리어 밀도 및 이동도를 구하였다. 결과를 표 3 의 「가열 처리 후의 반도체막의 특성」 에 나타낸다.
상기 홀 효과 측정용 샘플의 반도체막 상에, 도 28 에 나타내는 바와 같이, CVD 장치에 의해 SiO2 막을 성막한 후, 「가열 처리 후의 반도체막의 특성」 과 동일한 조건으로 홀 측정을 실시하였다. 결과를 표 3 의 「CVD 로 SiO2 막 성막 후의 반도체막의 특성」 에 나타낸다.
또한 가열 처리 후에도 「가열 처리 후의 반도체막의 특성」 과 동일한 조건으로 홀 측정을 실시하였다. SiO2 막에 측정용 바늘을 Au 금속의 층까지 찔러 넣고, 컨택트를 취하였다. 결과를 표 3 의 「CVD 로 SiO2 막 성막 후, 가열 처리한 반도체막의 특성」 에 나타낸다.
반도체막의 결정 특성 :
스퍼터 후 (막 퇴적 후) 의 가열하지 않은 막, 및 가열한 후의 막의 결정성을, X 선 회절 (XRD) 측정에 의해 평가한 결과를 표 3 에 나타냈다.
반도체막의 밴드 갭 :
석영 기판 상에 성막하고, 반도체막과 동일하게 열 처리한 박막 자료의 투과 스펙트럼을 측정하여, 가로축의 파장을 에너지 (eV) 로, 세로축의 투과율을
(αhν)1/2
(여기서,
α : 흡수 계수
h : 플랑크 정수
ν : 진동수
이다.)
로 변환한 후, 흡수가 상승하는 부분에 직선을 피팅하고, 그 직선이 베이스라인과 교차하는 곳의 eV 값을 산출하였다.
실시예 B 및 비교예 A :
표 3 에 나타낸 실시예에서 제조한 산화물 소결체로부터 제작한 스퍼터링 타깃을 이용하고, 표 3 에 나타낸 조건으로 한 것 이외에는, 실시예 A 와 동일하게 하여 반도체막 및 박막 트랜지스터를 제조하고, 평가하였다. 결과를 표 3 에 나타낸다.
Figure 112019082546694-pct00003
표 3 에 나타내는 바와 같이, 실시예 A, 실시예 B 는, 실시예 1, 실시예 2 의 소결체를 사용하여 반도체막을 성막한 것으로, 가열 후에도 TFT 로서의 특성이 얻어져 있었다.
비교예 A 는, 비교예 1 의 소결체를 사용하여 반도체막을 제막한 것으로, 가열하면 막이 도통하게 되어, TFT 로서의 특성이 얻어지지 않았다.
산업상 이용가능성
본 발명의 일 양태의 산화물 반도체막은, 박막 트랜지스터 등의 반도체막으로서 유용하다.
본 발명의 일 양태의 산화물 소결체는, 스퍼터링 타깃재로서 유용하다.
1 : 산화물 소결체
3 : 배킹 플레이트
20 : 실리콘 웨이퍼
30 : 게이트 절연막
40 : 산화물 반도체 박막
50 : 소스 전극
60 : 드레인 전극
70 : 층간 절연막
70A : 층간 절연막
70B : 층간 절연막
100 : 박막 트랜지스터
100A : 박막 트랜지스터
300 : 기판
301 : 화소부
302 : 제 1 주사선 구동 회로
303 : 제 2 주사선 구동 회로
304 : 신호선 구동 회로
310 : 용량 배선
312 : 게이트 배선
313 : 게이트 배선
314 : 드레인 전극
316 : 트랜지스터
317 : 트랜지스터
318 : 제 1 액정 소자
319 : 제 2 액정 소자
320 : 화소부
321 : 스위칭용 트랜지스터
322 : 구동용 트랜지스터
3002 : 포토 다이오드
3004 : 전송 트랜지스터
3006 : 리셋 트랜지스터
3008 : 증폭 트랜지스터
3010 : 신호 전하 축적부
3100 : 전원선
3110 : 리셋 전원선
3120 : 수직 출력선

Claims (14)

  1. In, Ga 및 Sn 을 하기 원자비
    0.01 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.30 ···(1)
    0.01 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.40 ···(2)
    0.55 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.98 ···(3)
    으로 함유하고,
    또한, 레어 어스 원소 X 를 하기 원자비
    0.03 ≤ X/(In ＋ Ga ＋ Sn ＋ X) ≤ 0.25 ···(4)
    로 함유하는, 산화물 반도체막.
  2. 제 1 항에 있어서,
    상기 레어 어스 원소 X 가, 이트륨 (Y), 란탄 (La), 네오디뮴 (Nd), 사마륨 (Sm), 유로퓸 (Eu), 가돌리늄 (Gd), 테르븀 (Tb), 디스프로슘 (Dy), 홀뮴 (Ho), 에르븀 (Er), 툴륨 (Tm), 이테르븀 (Yb) 및 루테튬 (Lu) 으로 이루어지는 군에서 선택되는 1 종 이상인, 산화물 반도체막.
  3. 제 2 항에 있어서,
    상기 레어 어스 원소 X 가, 이트륨 (Y), 란탄 (La), 네오디뮴 (Nd) 및 사마륨 (Sm) 으로 이루어지는 군에서 선택되는 1 종 이상인, 산화물 반도체막.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 기재된 산화물 반도체막을 사용한, 박막 트랜지스터.
  5. In, Ga 및 Sn 을 하기 원자비
    0.01 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.30 ···(5)
    0.01 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.40 ···(6)
    0.55 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.98 ···(7)
    로 함유하고,
    또한, 레어 어스 원소 X 를 하기 원자비
    0.03 ≤ X/(In ＋ Ga ＋ Sn ＋ X) ≤ 0.25 ···(8)
    로 함유하는, 산화물 소결체.
  6. 제 5 항에 있어서,
    상기 레어 어스 원소 X 가, 이트륨 (Y), 란탄 (La), 네오디뮴 (Nd), 사마륨 (Sm), 유로퓸 (Eu), 가돌리늄 (Gd), 테르븀 (Tb), 디스프로슘 (Dy), 홀뮴 (Ho), 에르븀 (Er), 툴륨 (Tm), 이테르븀 (Yb) 및 루테튬 (Lu) 으로 이루어지는 군에서 선택되는 1 종 이상인, 산화물 소결체.
  7. 제 6 항에 있어서,
    상기 레어 어스 원소 X 가, 이트륨 (Y), 란탄 (La), 네오디뮴 (Nd) 및 사마륨 (Sm) 으로 이루어지는 군에서 선택되는 1 종 이상인, 산화물 소결체.
  8. 제 5 항에 있어서,
    In2O3 결정을 주성분으로 하고, X2Sn2O7 결정 및 X3Ga5O12 결정 (여기서, X 는 상기 레어 어스 원소를 나타낸다) 의 어느 일방 또는 양방을 함유하는, 산화물 소결체.
  9. 제 6 항에 있어서,
    In2O3 결정을 주성분으로 하고, X2Sn2O7 결정 및 X3Ga5O12 결정 (여기서, X 는 상기 레어 어스 원소를 나타낸다) 의 어느 일방 또는 양방을 함유하는, 산화물 소결체.
  10. 제 7 항에 있어서,
    In2O3 결정을 주성분으로 하고, X2Sn2O7 결정 및 X3Ga5O12 결정 (여기서, X 는 상기 레어 어스 원소를 나타낸다) 의 어느 일방 또는 양방을 함유하는, 산화물 소결체.
  11. 제 5 항 내지 제 10 항 중 어느 한 항에 있어서,
    상대 밀도가 95 ％ 이상인, 산화물 소결체.
  12. 제 5 항 내지 제 10 항 중 어느 한 항에 있어서,
    벌크 저항이 30 mΩ㎝ 이하인, 산화물 소결체.
  13. 제 5 항 내지 제 10 항 중 어느 한 항에 기재된 산화물 소결체와, 배킹 플레이트를 포함하는, 스퍼터링 타깃.
  14. 제 4 항에 기재된 박막 트랜지스터를 사용한, 전자 기기.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112289863A (zh) * 2020-09-25 2021-01-29 华南理工大学 一种金属氧化物半导体及薄膜晶体管与应用
JP6834062B2 (ja) * 2018-08-01 2021-02-24 出光興産株式会社 結晶構造化合物、酸化物焼結体、及びスパッタリングターゲット
CN110797395A (zh) * 2019-09-18 2020-02-14 华南理工大学 掺杂型金属氧化物半导体及薄膜晶体管与应用
CN110767745A (zh) * 2019-09-18 2020-02-07 华南理工大学 复合金属氧化物半导体及薄膜晶体管与应用
JP7373428B2 (ja) 2020-02-14 2023-11-02 株式会社神戸製鋼所 薄膜トランジスタ、酸化物半導体薄膜、およびスパッタリングターゲット
DE102021108615A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Erhöhter source/drain-oxidhalbleiterdünnfilmtransistor und verfahren zur herstellung davon
CN112390622A (zh) * 2020-11-23 2021-02-23 先导薄膜材料（广东）有限公司 一种eigzo靶材的制备方法
KR20220090871A (ko) * 2020-12-23 2022-06-30 한양대학교 산학협력단 Igto 산화물 반도체 결정화를 통한 고이동도 트랜지스터 소자 및 그의 제조 방법
KR20220094735A (ko) * 2020-12-29 2022-07-06 에이디알씨 주식회사 결정성 산화물 반도체 박막 및 그 형성 방법, 박막 트랜지스터 및 그 제조 방법, 표시 패널 및 전자 장치
KR20220156718A (ko) * 2021-05-18 2022-11-28 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011174134A (ja) 2010-02-24 2011-09-08 Idemitsu Kosan Co Ltd Ｉｎ−Ｇａ−Ｓｎ系酸化物焼結体、ターゲット、酸化物半導体膜、及び半導体素子
JP2014111818A (ja) 2012-11-09 2014-06-19 Idemitsu Kosan Co Ltd スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
JP2016026268A (ja) 2015-10-14 2016-02-12 出光興産株式会社 Ｉｎ−Ｇａ−Ｓｎ系酸化物焼結体、ターゲット、酸化物半導体膜、及び半導体素子

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04272612A (ja) 1991-02-26 1992-09-29 Kojundo Chem Lab Co Ltd 透明電極
US20020017331A1 (en) 2000-06-30 2002-02-14 Renaud Michel C. Variable stiffness bellows
CN1545567B (zh) 2001-08-02 2012-03-28 出光兴产株式会社 溅射靶、透明导电膜及它们的制造方法
ITMI20012075A1 (it) * 2001-10-08 2003-04-08 Consiglio Nazionale Ricerche Procedimento per il conferimento e controllo su scale micro e nanomatriche dell'anisotropia di proprieta' strutturali elettriche ottiche ed
KR100514952B1 (ko) * 2003-01-15 2005-09-14 주식회사 피앤아이 씨앗층과 벌크층의 성막 시퀀스 방법을 이용한 인듐 주석산화물 박막 형성 방법
JP4985928B2 (ja) * 2005-10-21 2012-07-25 信越化学工業株式会社 多層コート耐食性部材
DE102007009546B4 (de) 2007-02-27 2008-12-04 Continental Automotive Gmbh Verfahren und Vorrichtung zur Steuerung einer Brennkraftmaschine eines auf den Betrieb mit CNG-Gas umschaltbaren Kraftfahrzeugs
WO2009128424A1 (ja) * 2008-04-16 2009-10-22 住友金属鉱山株式会社 薄膜トランジスタ型基板、薄膜トランジスタ型液晶表示装置および薄膜トランジスタ型基板の製造方法
KR101242840B1 (ko) * 2008-05-28 2013-03-13 에스티마이크로일렉트로닉스(뚜르) 에스에이에스 강유전체 박막 형성용 조성물, 강유전체 박막의 형성 방법 그리고 그 방법에 의해 형성된 강유전체 박막
JP2010030824A (ja) * 2008-07-28 2010-02-12 Idemitsu Kosan Co Ltd 金属相含有酸化インジウム焼結体及びその製造方法
KR101533391B1 (ko) * 2008-08-06 2015-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판과 그 제조 방법
KR20110047308A (ko) 2009-10-30 2011-05-09 삼성코닝정밀소재 주식회사 산화인듐주석 스퍼터링 타겟 및 이를 이용하여 제조되는 투명전도막
US9224820B2 (en) 2012-05-31 2015-12-29 Samsung Corning Advanced Glass, Llc Oxide semiconductor sputtering target, method of manufacturing thin-film transistors using the same, and thin film transistor manufactured using the same
JP6064895B2 (ja) * 2013-12-27 2017-01-25 住友金属鉱山株式会社 酸化インジウム系酸化物焼結体およびその製造方法
KR101919212B1 (ko) 2014-01-15 2018-11-15 가부시키가이샤 고베 세이코쇼 박막 트랜지스터
WO2015115330A1 (ja) * 2014-01-31 2015-08-06 独立行政法人物質・材料研究機構 薄膜トランジスタ、酸化物半導体、およびその製造方法
KR101563700B1 (ko) * 2014-03-17 2015-10-27 삼성중공업 주식회사 도장장치
US10170565B2 (en) 2015-04-22 2019-01-01 Semiconductor Energy Laboratory Co., Ltd. Imaging device, method for driving imaging device, and electronic device
JP6610062B2 (ja) * 2015-07-31 2019-11-27 日本製鉄株式会社 チタン板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011174134A (ja) 2010-02-24 2011-09-08 Idemitsu Kosan Co Ltd Ｉｎ−Ｇａ−Ｓｎ系酸化物焼結体、ターゲット、酸化物半導体膜、及び半導体素子
JP2014111818A (ja) 2012-11-09 2014-06-19 Idemitsu Kosan Co Ltd スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
JP2016026268A (ja) 2015-10-14 2016-02-12 出光興産株式会社 Ｉｎ−Ｇａ−Ｓｎ系酸化物焼結体、ターゲット、酸化物半導体膜、及び半導体素子

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