KR20220094735A - 결정성 산화물 반도체 박막 및 그 형성 방법, 박막 트랜지스터 및 그 제조 방법, 표시 패널 및 전자 장치 - Google Patents

결정성 산화물 반도체 박막 및 그 형성 방법, 박막 트랜지스터 및 그 제조 방법, 표시 패널 및 전자 장치 Download PDF

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Abstract

인듐, 갈륨 및 주석을 포함하고 XRD 스펙트럼에서 (009) 회절 피크를 나타내는 결정성 산화물 반도체를 포함하는 결정성 산화물 반도체 박막 및 그 형성 방법, 박막 트랜지스터 및 그 제조 방법, 표시 패널 및 전자 장치에 관한 것이다.

Description

결정성 산화물 반도체 박막 및 그 형성 방법, 박막 트랜지스터 및 그 제조 방법, 표시 패널 및 전자 장치{CRYSTALLIZED OXIDE SEMICONDUCTOR THIN FILM AND METHOD OF FORMING THE SAME AND THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME AND DISPLAY PANEL AND ELECTRONIC DEVICE}
결정성 산화물 반도체 박막 및 그 형성 방법, 박막 트랜지스터 및 그 제조 방법, 표시 패널 및 전자 장치에 관한 발명이다.
액정 표시 장치(liquid crystal display, LCD) 또는 유기 발광 표시 장치(organic light emitting diode display, OLED display)와 같은 표시 장치는 스위칭 소자 및/또는 구동 소자로서 삼단자 소자인 박막 트랜지스터(thin film transistor, TFT)를 포함한다.
근래 이러한 박막 트랜지스터로서 산화물 반도체를 포함하는 박막 트랜지스터가 연구되고 있다. 그러나 산화물 반도체는 대부분 비정질 상태로 포함되며, 이 경우 전기적 특성 및 안정성을 개선하는데 한계가 있다.
일 구현예는 전기적 특성 및 신뢰성을 개선할 수 있는 결정성 산화물 반도체 박막을 제공한다.
다른 구현예는 상기 결정성 산화물 반도체 박막의 형성 방법을 제공한다.
또 다른 구현예는 상기 결정성 산화물 반도체 박막을 포함하는 박막 트랜지스터를 제공한다.
또 다른 구현예는 상기 박막 트랜지스터의 제조 방법을 제공한다.
또 다른 구현예는 상기 박막 트랜지스터를 포함하는 표시 패널을 제공한다.
또 다른 구현예는 상기 박막 트랜지스터를 포함하는 전자 장치를 제공한다.
일 구현예에 따르면, 인듐, 갈륨 및 주석을 포함하고 XRD 스펙트럼에서 (009) 회절 피크를 나타내는 결정성 산화물 반도체를 포함하는 결정성 산화물 반도체 박막을 제공한다.
상기 결정성 산화물 반도체는 c축 배향된 결정면을 가질 수 있다.
상기 결정성 산화물 반도체 박막의 두께는 약 20nm 내지 200nm일 수 있다.
다른 구현예에 따르면, 상기 결정성 산화물 반도체 박막, 상기 결정성 산화물 반도체 박막과 적어도 일부 중첩하는 게이트 전극, 그리고 상기 결정성 산화물 반도체 박막과 전기적으로 연결되어 있는 소스 전극과 드레인 전극을 포함하는 박막 트랜지스터를 제공한다.
또 다른 구현예에 따르면, 기판 위에 인듐, 갈륨 및 주석을 포함하는 비정질 산화물 박막을 형성하는 단계, 그리고 상기 비정질 산화물 박막을 어닐링하여 XRD 스펙트럼에서 (009) 회절 피크를 나타내는 결정성 산화물 반도체 박막을 형성하는 단계를 포함할 수 있다.
상기 비정질 산화물 박막을 형성하는 단계는 기상 증착 공정 또는 용액 공정으로 수행할 수 있다.
상기 비정질 산화물 박막을 어닐링하는 단계는 가열 장치를 사용하여 약 500℃ 내지 800℃의 온도로 열처리하는 단계를 포함할 수 있다.
상기 가열 장치는 퍼니스 또는 핫플레이트를 포함할 수 있다.
상기 비정질 산화물 박막을 어닐링하는 단계는 급속 열처리하는 단계를 포함할 수 있다.
상기 급속 열처리하는 단계는 약 700 내지 950℃의 온도에서 수행할 수 있다.
상기 급속 열처리하는 단계는 약 350℃/분 내지 약 600℃/분의 속도로 승온하는 단계, 그리고 약 350℃/분 내지 약 600℃/분의 속도로 냉각하는 단계를 포함할 수 있다.
상기 비정질 산화물 박막을 어닐링하는 단계는 레이저 어닐링하는 단계를 포함할 수 있다.
상기 레이저 어닐링은 청색 다이오드 레이저 어닐링 또는 엑시머 레이저 어닐링일 수 있다.
또 다른 구현예에 따르면, 상기 방법으로 결정성 산화물 반도체 박막을 형성하는 단계, 상기 결정성 산화물 반도체 박막과 적어도 일부 중첩하는 게이트 전극을 형성하는 단계, 그리고 상기 결정성 산화물 반도체 박막과 전기적으로 연결되어 있는 소스 전극과 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법을 제공한다.
또 다른 구현예에 따르면, 상기 박막 트랜지스터를 포함하는 표시 패널을 제공한다.
또 다른 구현예에 따르면, 상기 박막 트랜지스터를 포함하는 전자 장치를 제공한다.
개선된 전기적 특성 및 신뢰성을 가진 결정성 산화물 반도체 박막 및 박막 트랜지스터를 구현할 수 있다.
도 1은 일 구현예에 따른 결정성 산화물 반도체 박막의 형성 방법을 개략적으로 보여주는 단면도이고,
도 2는 다른 구현예에 따른 결정성 산화물 반도체 박막의 형성 방법을 개략적으로 보여주는 단면도이고,
도 3은 일 구현예에 따른 박막 트랜지스터의 개략적인 평면도이고,
도 4는 도 3의 박막 트랜지스터를 IV-IV' 선에 따라 자른 단면도이고,
도 5는 실시예 1에 따른 결정성 산화물 반도체 박막의 투과전자현미경(TEM) 사진이고,
도 6은 실시예 1, 2에 따른 결정성 산화물 반도체 박막의 XRD 그래프이고,
도 7은 실시예 3에 따른 결정성 산화물 반도체 박막의 TEM 사진이고,
도 8 및 9는 실시예 3, 4에 따른 결정성 산화물 반도체 박막의 어닐링 시간에 따른 XRD 그래프이고,
도 10은 실시예 5에 따른 결정성 산화물 반도체 박막의 XRD 그래프이고,
도 11은 실시예 6에 따른 결정성 산화물 반도체 박막의 XRD 그래프이고,
도 12는 실시예 5에 따른 결정성 산화물 반도체 박막의 주사전자현미경(SEM) 사진이다.
이하, 본 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 구현예를 상세히 설명한다. 그러나 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하에서, "조합"은 혼합 또는 둘 이상의 적층 구조를 포함한다.
이하 일 구현예에 따른 결정성 산화물 반도체 박막을 제공한다.
일 구현예에 따른 결정성 산화물 반도체 박막은 하나 이상의 금속 및/또는 준금속을 포함하는 결정성 산화물 반도체를 포함할 수 있으며, 인듐(In), 갈륨(Ga) 및 주석(Sn)을 포함하는 결정성 인듐-갈륨-주석 산화물 반도체 박막일 수 있다.
일 예로, 결정성 인듐-갈륨-주석 산화물 반도체 박막은 금속 원소로서 인듐(In), 갈륨(Ga)과 주석(Sn)으로 이루어질 수 있다.
일 예로, 결정성 인듐-갈륨-주석 산화물 반도체 박막은 금속 원소로서 인듐(In), 갈륨(Ga)과 주석(Sn)을 주요 성분으로 포함하고 인듐(In), 갈륨(Ga)과 주석(Sn) 외에 1종 이상의 다른 원소(예컨대 금속 또는 준금속)가 도펀트로서 더 포함될 수 있다.
결정성 인듐-갈륨-주석 산화물 반도체 박막에서, 인듐(In)은 갈륨(Ga)과 주석(Sn)보다 많이 포함될 수 있다. 예컨대 인듐(In)의 개수(또는 몰수)는 갈륨(Ga)과 주석(Sn) 각각의 개수(또는 몰수)에 대하여 약 1.5배 이상, 약 2배 이상 또는 3배 이상 포함될 수 있고, 상기 범위 내에서 약 1.5배 내지 8배, 약 2배 내지 8배 또는 약 3배 내지 8배 포함될 수 있다.
일 예로, 결정성 인듐-갈륨-주석 산화물 반도체 박막에서, 인듐(In)은 인듐(In), 갈륨(Ga)과 주석(Sn)의 합에 대하여 약 50at% 이상 포함될 수 있으며, 상기 범위 내에서 약 60at% 이상 또는 약 70at% 이상 포함될 수 있으며, 상기 범위 내에서 약 50at% 내지 80at%, 약 60at% 내지 80at% 또는 약 70at% 내지 80at% 포함될 수 있다.
일 예로, 결정성 인듐-갈륨-주석 산화물 반도체 박막에서, 갈륨(Ga)은 인듐(In), 갈륨(Ga)과 주석(Sn)의 합에 대하여 약 10at% 이상 포함될 수 있으며, 상기 범위 내에서 약 12at% 이상 또는 약 15at% 이상 포함될 수 있으며, 상기 범위 내에서 약 10at% 이상 50at% 미만, 약 10at% 내지 40at%, 약 10at% 내지 30at% 또는 약 10at% 내지 25at% 포함될 수 있다.
일 예로, 결정성 인듐-갈륨-주석 산화물 반도체 박막에서, 주석(Sn)은 인듐(In), 갈륨(Ga)과 주석(Sn)의 합에 대하여 약 10at% 이상 포함될 수 있으며, 상기 범위 내에서 약 12at% 이상 또는 약 15at% 이상 포함될 수 있으며, 상기 범위 내에서 약 10at% 이상 50at% 미만, 약 10at% 내지 40at%, 약 10at% 내지 30at% 또는 약 10at% 내지 25at% 포함될 수 있다.
결정성 인듐-갈륨-주석 산화물 반도체 박막은 X선 분광 회절(X-ray diffraction, XRD) 스펙트럼에서 특유의 회절 피크(diffraction peak)가 나타날 수 있으며, 예컨대 (009) 회절 피크(2θ)는 약 31도 부근(약 30도 내지 33도 사이의 특정 지점)가 나타날 수 있다. (009) 회절 피크는 c축 배향된 결정면을 가리키는 것이며, 결정성 인듐-갈륨-주석 산화물 반도체 박막의 적어도 일부는 이러한 c축 배향된 결정면을 가질 수 있다. 이에 따라 결정성 인듐-갈륨-주석 산화물 반도체 박막은 비정질 산화물 박막 및/또는 c축 배향된 결정면을 가지지 않는 다른 결정성 산화물 반도체 박막과 비교하여 높은 전하 이동성 및 전기적 신뢰성을 나타낼 수 있다.
결정성 산화물 반도체 박막의 두께는 약 20nm 내지 200nm 일 수 있으며, 상기 범위 내에서 약 20nm 내지 180nm, 약 25nm 내지 150nm 또는 약 25nm 내지 100nm 일 수 있다.
이러한 결정성 인듐-갈륨-주석 산화물 반도체 박막은 다양한 어닐링에 의해 형성될 수 있다.
도 1은 일 구현예에 따른 결정성 산화물 반도체 박막의 형성 방법을 개략적으로 보여주는 단면도이다.
일 구현예에 따른 결정성 산화물 반도체 박막(12B)을 형성하는 단계는 기판(10) 위에 인듐(In), 갈륨(Ga) 및 주석(Sn)을 포함하는 비정질 산화물 박막(12A)을 형성하는 단계, 그리고 비정질 산화물 박막(12A)을 어닐링하여 XRD 스펙트럼에서 (009) 회절 피크를 나타내는 결정성 산화물 반도체 박막(12B)을 형성하는 단계를 포함할 수 있다.
기판(10)은 지지 기판일 수 있으며, 예컨대 유리판, 금속판, 고분자 기판 또는 실리콘 웨이퍼일 수 있다. 일 예로, 기판(10)은 유리판 또는 고분자 기판일 수 있으며, 고분자 기판은 예컨대 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리아크릴레이트, 폴리메틸메타크릴레이트, 폴리이미드, 폴리아미드, 폴리아미드이미드, 이들의 공중합체 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다.
기판(10) 위에 버퍼층(11)을 형성하는 단계를 더 포함할 수 있다. 버퍼층(11)은 예컨대 유기물, 무기물 및/또는 유무기물을 포함할 수 있으며, 예컨대 산화물, 질화물 또는 산질화물을 포함할 수 있다. 버퍼층(11)은 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다. 버퍼층(11)은 1층 또는 2층 이상일 수 있고, 기판(10)의 전면을 덮을 수 있다.
버퍼층(11)을 형성하는 단계는 기판(10) 위에 유기물, 무기물 및/또는 유무기물을 예컨대 기상 증착 공정 또는 용액 공정으로 수행할 수 있으며, 기상 증착 공정은 예컨대 스퍼터링과 같은 물리적 기상 증착, 화학 기상 증착, 원자층 증착 또는 이들의 조합을 포함할 수 있고 용액 공정은 예컨대 스핀 코팅, 슬릿 코팅, 잉크젯 공정, 분사 또는 이들의 조합을 포함할 수 있다.
버퍼층(11)의 두께는 예컨대 약 30nm 내지 1㎛ 일 수 있으며, 상기 범위 내에서 약 50nm 내지 800nm 또는 약 100nm 내지 800nm 일 수 있다.
비정질 산화물 박막(12A)은 버퍼층(11) 위에 형성될 수 있다. 비정질 산화물 박막(12A)은 하나 이상의 금속 및/또는 준금속을 포함하는 산화물을 포함할 수 있으며, 인듐(In), 갈륨(Ga) 및 주석(Sn)을 포함하는 비정질 인듐-갈륨-주석 산화물 박막일 수 있다.
일 예로, 비정질 인듐-갈륨-주석 산화물 박막은 금속 원소로서 인듐(In), 갈륨(Ga)과 주석(Sn)으로 이루어질 수 있다.
일 예로, 비정질 인듐-갈륨-주석 산화물 박막은 금속 원소로서 인듐(In), 갈륨(Ga)과 주석(Sn)을 주요 성분으로 포함하고 인듐(In), 갈륨(Ga)과 주석(Sn) 외에 1종 이상의 다른 원소(예컨대 금속 또는 준금속)가 도펀트로서 더 포함될 수 있다.
비정질 인듐-갈륨-주석 산화물 박막 내의 인듐(In), 갈륨(Ga) 및 주석(Sn)의 함유량은 전술한 결정성 인듐-갈륨-주석 산화물 반도체 박막과 같다.
비정질 산화물 박막(12A)을 형성하는 단계는 예컨대 기상 증착 공정 또는 용액 공정으로 수행할 수 있다. 기상 증착 공정은 예컨대 스퍼터링과 같은 물리적 기상 증착, 화학 기상 증착, 원자층 증착 또는 이들의 조합을 포함할 수 있다. 용액 공정은 예컨대 스핀 코팅, 슬릿 코팅, 잉크젯 공정, 분사 또는 이들의 조합을 포함할 수 있다. 예컨대 비정질 산화물 박막(12A)을 형성하는 단계는 RF 스퍼터링에 의해 형성할 수 있다. 예컨대 비정질 산화물 박막(12A)을 형성하는 단계는 비정질 산화물용 전구체 용액을 예컨대 분사(spray)에 의해 수행하고 열처리할 수 있다. 분사는 예컨대 1회 내지 50회 수행할 수 있으며 예컨대 약 300 내지 500℃의 온도에서 열처리하여 분사 열분해(spray pyrolysis)를 수행할 수 있다.
비정질 산화물 박막(12A)의 두께는 예컨대 약 20nm 내지 200nm일 수 있고, 상기 범위 내에서 약 20nm 내지 180nm, 약 25nm 내지 150nm 또는 약 25nm 내지 100nm 일 수 있다.
비정질 산화물 박막(12A)을 어닐링하는 단계는 기존의 결정화 방법에서의 열처리 온도와 비교하여 비교적 저온에서의 열적 어닐링 방식일 수 있다.
열적 어닐링 방식은 예컨대 가열 장치를 이용하는 방법일 수 있다. 가열 장치를 이용하는 방법은 퍼니스(furnace) 또는 핫플레이트(hot plate)와 같은 가열 장치에 버퍼층(11)과 비정질 산화물 박막(12A)이 형성된 기판(10)을 두고 약 500 내지 800℃ 상기 범위 내에서 약 550 내지 750℃, 약 600 내지 750℃, 약 650 내지 750℃ 또는 약 650 내지 700℃의 온도로 약 1분 내지 150분, 약 1분 내지 120분, 약 1분 내지 90분, 약 1분 내지 60분 또는 약 1분 또는 30분 동안 열처리를 수행할 수 있다. 열처리는 질소 분위기, 산소 분위기 또는 대기(air)에서 수행될 수 있다.
열적 어닐링 방식은 예컨대 급속 열처리(rapid thermal annealing, RTA) 일 수 있다. 급속 열처리(RTA)는 급격히 온도를 높이고 급격히 냉각시킴으로써 기판(10)에 무리 없이 짧은 어닐링 시간이 소요될 수 있다. 급속 열처리(RTA)의 승온 속도 및 냉각 속도는 매우 높을 수 있으며, 예컨대 약 350℃/분 내지 약 600℃/분일 수 있으며, 상기 범위 내에서 약 400℃/분 내지 약 550℃/분, 약 420℃/분 내지 500℃/분 또는 약 450℃/분 일 수 있다. 급속 열처리의 어닐링 온도는 예컨대 약 1000℃ 미만, 약 950℃ 이하 또는 약 900℃ 이하일 수 있으며, 상기 범위 내에서 약 700℃ 이상 1000℃ 미만, 약 700 내지 950℃, 약 750℃ 이상 1000℃ 미만, 약 750 내지 950℃, 약 800℃ 이상 1000℃ 미만, 약 800 내지 950℃일 수 있으며, 약 1분 내지 60분, 약 1분 또는 45분 또는 1분 내지 30분 동안 수행될 수 있다. 어닐링 온도를 높이는 경우 어닐링 시간이 줄어들 수 있고 어닐링 온도를 낮추는 경우 어닐링 시간이 늘어날 수 있다. 급속 열처리는 예컨대 질소 분위기에서 수행될 수 있다.
이와 같이 기존의 결정화를 위한 열처리와 비교하여 비교적 저온에서의 열적 어닐링에 의해 비정질 인듐-갈륨-주석 산화물 박막을 결정화하여 c축 배향된 결정면(XRD (009) 회절 피크)을 가진 결정화 인듐-갈륨-주석 산화물 박막을 형성할 수 있다. 이러한 비교적 저온에서의 열적 어닐링에 의한 c축 배향된 결정면(XRD (009) 회절 피크)은 결정성 인듐-갈륨-주석 산화물 반도체 박막에서 고유로 관찰되는 결정성이며, 예컨대 인듐-갈륨-아연 산화물(IGZO)과 같은 다른 결정성 산화물을 상술한 비교적 저온에서의 열적 어닐링에 의해서는 이러한 결정성을 관찰하기 어렵다.
도 2는 다른 구현예에 따른 결정성 산화물 반도체 박막의 형성 방법을 개략적으로 보여주는 단면도이다.
본 구현예에 따른 결정성 산화물 반도체 박막(12B)을 형성하는 단계는 전술한 구현예와 마찬가지로, 기판(10) 위에 인듐(In), 갈륨(Ga) 및 주석(Sn)을 포함하는 비정질 산화물 박막(12A)을 형성하는 단계, 그리고 비정질 산화물 박막(12A)을 어닐링하여 XRD 스펙트럼에서 (009) 회절 피크를 나타내는 결정성 산화물 반도체 박막(12B)을 형성하는 단계를 포함할 수 있다.
그러나 본 구현예에 따른 방법은 전술한 구현예와 달리, 비정질 산화물 박막(12A)을 어닐링하는 단계가 열적 어닐링 방식 대신 레이저 어닐링(laser annealing) 방식일 수 있다. 레이저 어닐링은 약 500nm 미만의 파장의 광을 조사할 수 있으며, 예컨대 약 100nm 이상 360nm 미만에 속한 파장의 광을 조사하는 엑시머 레이저(excimer laser)를 사용하는 엑시머 레이저 어닐링(excimer laser annealing) 또는 약 360nm 내지 480nm에 속한 파장의 광을 조사하는 청색 다이오드 레이저(blue diode laser)를 사용하는 청색 다이오드 레이저 어닐링(blue diode laser annealing)일 수 있다.
레이저 어닐링을 위하여 결정화 보조층(13)을 추가로 형성할 수 있다. 결정화 보조층(13)은 비정질 산화물 박막(12A) 위에 형성될 수 있으며, 비정질 산화물 박막(12A)를 형성하는 단계와 어닐링하는 단계 사이에 형성될 수 있다. 결정화 보조층(13)은 비정질 산화물 박막(12A) 위에 형성될 수 있으며, 예컨대 비정질 산화물 박막(12A)의 전면(whole surface)을 덮을 수 있다. 결정화 보조층(13)은 비정질 산화물 박막(12A)을 결정화하기 위한 보조층으로, 비정질 산화물 박막(12A)이 결정화하는데 필요한 열 에너지를 효과적으로 공급 및 전달할 수 있다.
결정화 보조층(13)은 흡광 무기물을 포함할 수 있다. 흡광 무기물은 소정 파장 (또는 소정 파장 스펙트럼)의 광을 흡수하여 열 에너지로 전환할 수 있는 무기물이면 특별히 한정되지 않으며, 예컨대 자외선 파장 스펙트럼, 가시광선 파장 스펙트럼 및 적외선 파장 스펙트럼 중 적어도 하나에 속한 파장의 광을 흡수할 수 있는 무기물일 수 있다. 흡광 무기물의 흡수 파장(또는 흡수 스펙트럼의 최대 흡수 파장)은 예컨대 약 500nm 미만의 적어도 일부를 포함할 수 있고 상기 범위 내에서 약 100nm 이상 500nm 미만 또는 약 120nm 내지 480nm의 파장 영역의 적어도 일부를 포함할 수 있고, 상술한 레이저의 조사 파장과 중복될 수 있다.
이러한 흡광 무기물은 예컨대 비정질 흡광 무기물일 수 있고, 예컨대 약 1.1eV 내지 2.0eV의 비교적 작은 에너지밴드갭을 가진 물질일 수 있으며, 예컨대 비정질 실리콘(a-Si)을 포함할 수 있다.
결정화 보조층(13)을 형성하는 단계는 상술한 흡광 무기물을 예컨대 스퍼터링과 같은 물리적 기상 증착, 화학 기상 증착, 원자층 증착 또는 이들의 조합과 같은 기상 증착 공정으로 수행할 수 있다.
결정화 보조층(13)의 두께는 약 10nm 내지 500nm 일 수 있으며, 상기 범위 내에서 약 10nm 내지 400nm, 약 10nm 내지 300nm, 약 10nm 내지 200nm, 약 20nm 내지 400nm, 약 20nm 내지 300nm, 약 20nm 내지 200nm, 약 30nm 내지 400nm, 약 30nm 내지 300nm 또는 약 10nm 내지 200nm 일 수 있다. 결정화 보조층(13)의 두께는 비정질 산화물 박막(12A)의 두께보다 크거나 작을 수 있으며, 예컨대 결정화 보조층(13)의 두께는 비정질 산화물 박막(12A) 두께의 약 0.5배 내지 10배일 수 있다.
결정화 보조층(13)을 형성한 후, 결정화 보조층(13)의 탈수소 공정(dehydrogenation process)을 추가로 수행할 수 있다. 탈수소 공정은 결정화 보조층(13)의 표면 및/또는 내부에 존재하는 수소 원자를 제거하기 위한 것으로 예컨대 질소 분위기에서 수행될 수 있다.
전술한 비정질 산화물 박막(12A)은 매우 투명하므로 엑시머 레이저 또는 청색 다이오드 레이저에서 조사되는 단파장 영역의 광을 실질적으로 흡수하지 않으며 비정질 산화물 박막(12A)의 상부에 위치하는 결정화 보조층(13)에서 단파장 영역의 광을 흡수하여 발생한 열 에너지를 비정질 산화물 박막(12A)에 전달할 수 있다.
레이저 어닐링을 위하여 비정질 산화물 박막(12A)과 결정화 보조층(13) 사이에 캡핑층(capping layer)(14)을 추가로 형성할 수 있다.
캡핑층(14)은 결정화 보조층(13)에 광을 조사하는 단계에서 비정질 산화물 박막(12A)에 광이 직접 노출되는 것을 방지하고 결정화 보조층(13)과 비정질 산화물 박막(12A) 사이의 반응을 차단하여 물질의 특성이 변성되는 것을 방지하는 동시에 결정화 보조층(13)으로부터 비정질 산화물 박막(12A)으로 국부적으로 불균일하게 열이 전달되는 것을 방지하여 결정성 산화물 반도체 박막(12B)이 비교적 균일한 결정립을 가지도록 할 수 있다.
캡핑층(14)은 예컨대 절연 물질을 포함할 수 있고 예컨대 산화물, 질화물, 산질화물 또는 이들의 조합을 포함할 수 있으며, 예컨대 실리콘 및 알루미늄 중 적어도 하나를 포함하는 산화물, 질화물, 산질화물 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 캡핑층(14)은 실리콘산화물을 포함할 수 있다.
캡핑층(14)의 두께는 예컨대 약 10nm 내지 200nm 일 수 있으며, 상기 범위 내에서 약 30nm 내지 150nm 또는 약 30nm 내지 120nm 일 수 있다.
캡핑층(14)은 경우에 따라 생략될 수 있다.
레이저 어닐링은 비교적 높은 출력으로 매우 짧은 시간 동안 수행하거나 비교적 낮은 출력에서 여러 회 스캔할 수 있다. 예컨대 레이저 어닐링은 약 50㎲ 내지 100ms 동안 수행할 수 있으며, 약 5W 이상, 약 7W 이상, 약 8W 이상, 약 9W 이상, 약 10W 이상, 약 5W 내지 20W, 약 5W 내지 15W, 약 5W 내지 13W, 약 5W 내지 11.44W, 약 7W 내지 20W, 약 7W 내지 15W, 약 7W 내지 13W, 약 7W 내지 11.44W, 약 8W 내지 20W, 약 8W 내지 15W, 약 8W 내지 13W, 약 8W 내지 11.44W, 약 9W 내지 20W, 약 9W 내지 15W, 약 9W 내지 13W, 약 9W 내지 11.44W, 약 10W 내지 20W, 약 10W 내지 15W, 약 10W 내지 13W 또는 약 10W 내지 11.44W의 출력으로 수행할 수 있다. 레이저 어닐링은 1회 또는 복수 회 스캔될 수 있으며, 예컨대 1회 내지 15회(shots), 1회 내지 10회 또는 1회 내지 5회 스캔할 수 있다.
결정화 보조층(13)의 어닐링에 의해 결정화 보조층(13)은 급속히 고온으로 승온되고 냉각될 수 있으며, 이러한 급격한 온도 변화에 의해 결정화 보조층(13) 및/또는 비정질 산화물 박막(12A)을 이루는 물질의 상태도 변화될 수 있다. 예컨대 어닐링 전의 결정화 보조층(13) 및/또는 비정질 산화물 박막(12A)은 비정질 상태이고 온도가 급격히 높아짐에 따라 결정화 상태를 거쳐 용융 상태로 변화될 수 있다. 이러한 결정화 보조층(13) 및/또는 비정질 산화물 박막(12A)의 물질의 상태 및 변화 속도는 어닐링 시간, 어닐링 온도 및/또는 광원의 출력에 의해 결정될 수 있다.
예컨대 결정화 보조층(13)을 어닐링하는 단계에서 결정화 보조층(13)의 최고 표면온도는 약 500℃ 이상, 약 600℃ 이상, 약 800℃ 이상, 약 1000℃ 이상 또는 약 1200℃ 이상 일 수 있고, 예컨대 약 500℃ 내지 1800℃, 600℃ 내지 1800℃, 약 800℃ 내지 1800℃, 약 1000℃ 내지 1800℃ 또는 약 1200℃ 내지 1800℃일 수 있다. 결정화 보조층(13)의 최고 표면온도에서의 결정화 보조층(13)의 상태는 결정화 상태, 부분 용융 상태 또는 완전 용융 상태일 수 있다.
이와 같이 어닐링에 의해 결정화 보조층(13) 및 그 하부에 위치하는 비정질 산화물 박막(12A)의 온도가 높아짐에 따라 비정질 산화물 박막(12A)이 결정화되어 결정성 산화물 반도체 박막(12B)으로 형성될 수 있다. 비정질 산화물 박막(12A)의 전면은 결정성 보조층(13)에 의해 덮여 있으므로 전면에 걸쳐 균일하게 결정화를 이룰 수 있다.
결정성 산화물 반도체 박막(12B)의 결정화도(crystallinity)는 어닐링 시간, 어닐링 온도, 광원의 출력, 레이저 스캔 횟수 및/또는 결정화 보조층(13)의 두께 등에 따라 결정될 수 있으며, 예컨대 어닐링 시간이 길수록, 어닐링 온도가 높을수록, 광원의 출력이 높을수록, 레이저 스캔 횟수가 많을수록, 결정화 보조층(13)의 두께가 두꺼울수록 결정성 산화물 반도체 박막(12B)의 결정화도는 높을 수 있다. 예컨대 결정성 산화물 반도체 박막(12B)의 결정화도는 결정성 산화물 반도체 박막(12B)의 두께 방향을 따라 실질적으로 균일할 수 있다.
결정성 산화물 반도체 박막(12B)이 형성된 후에는 결정화 보조층(13)은 제거될 수 있다. 결정화 보조층(13)의 제거는 예컨대 건식 식각 또는 습식 식각으로 수행될 수 있으나, 이에 한정되는 것은 아니다.
결정성 산화물 반도체 박막(12B)은 추가로 산소 분위기에서 어닐링할 수 있으며, 예컨대 약 300℃ 내지 600℃의 온도에서 어닐링할 수 있다.
이와 같이 인듐(In), 갈륨(Ga) 및 주석(Sn)을 포함한 인듐-갈륨-주석 산화물을 효과적으로 어닐링하여 c축 배향된 결정면을 가진 결정성 산화물 반도체 박막을 얻을 수 있다. 이에 따라 기존에 비정질 산화물을 결정화하기 위하여 약 1000℃ 이상, 바람직하게는 약 1200℃ 이상의 고온에서 장시간 노출되는 공정과 달리, 비교적 저온에서 단시간 어닐링에 의해 c축 배향된 결정면을 가진 결정성 산화물 반도체를 얻을 수 있으므로 저비용 대면적 결정화 방식에 효과적일 수 있다.
상술한 산화물 반도체의 결정화 방법은 박막 트랜지스터의 활성층(active layer)으로서 산화물 반도체를 포함하는 산화물 박막 트랜지스터의 제조 방법에 효과적으로 사용될 수 있다.
도 3은 일 구현예에 따른 박막 트랜지스터의 개략적인 평면도이고, 도 4는 도 3의 박막 트랜지스터를 IV-IV' 선에 따라 자른 단면도이다.
일 구현예에 따른 박막 트랜지스터(100)는 기판(10), 버퍼층(11), 결정성 산화물 반도체 박막(12B), 게이트 절연층(15), 게이트 전극(16), 층간 절연막(17), 소스 전극(18), 드레인 전극(19) 및 패시배이션 층(20)을 포함한다.
기판(10)과 버퍼층(11)은 전술한 바와 같다.
결정성 산화물 반도체 박막(12B)은 활성층일 수 있으며, 박막 트랜지스터(100)의 채널 영역을 포함할 수 있다. 결정성 산화물 반도체 박막(12B)은 전술한 바와 같이 인듐-갈륨-주석 산화물 반도체 박막일 수 있으며, XRD 스펙트럼에서 (009) 회절 피크를 나타내어 c축 배향된 결정면을 가질 수 있다. 결정성 산화물 반도체 박막(12B)은 전술한 바와 같이 비정질 산화물 박막(12A)을 열적 어닐링 또는 레이저 어닐링에 의해 결정화할 수 있으며 구체적인 내용은 전술한 바와 같다.
결정성 산화물 반도체 박막(12B)의 두께는 예컨대 약 20nm 내지 200nm일 수 있고, 상기 범위 내에서 약 20nm 내지 180nm, 약 25nm 내지 150nm 또는 약 25nm 내지 100nm 일 수 있다.
게이트 전극(16)은 결정성 산화물 반도체 박막(12B)과 적어도 일부 중첩할 수 있다. 게이트 전극(16)은 게이트 신호를 전달하는 게이트선(26)에 전기적으로 연결되어 있다. 게이트 전극(16)은 예컨대 금(Au), 구리(Cu), 니켈(Ni), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 이들의 합금 또는 이들의 조합으로 만들어질 수 있으나, 이에 한정되는 것은 아니다. 그러나 기판(10)이 실리콘 웨이퍼인 경우, 게이트 전극(16)은 실리콘 웨이퍼의 도핑 영역일 수 있다. 게이트 전극(16)은 1층 또는 2층 이상일 수 있다.
게이트 절연층(15)은 결정성 산화물 반도체 박막(12B)과 게이트 전극(16) 사이에 위치하고 기판(10)의 전면(whole surface)을 덮고 있을 수 있다. 게이트 절연층(15)은 유기물, 무기물 및/또는 유무기물을 포함할 수 있으며, 예컨대 산화물, 질화물 및/또는 산질화물을 포함할 수 있으며, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다. 게이트 절연층(15)은 1층 또는 2층 이상일 수 있다.
층간 절연막(17)은 유기물, 무기물 또는 유무기물을 포함할 수 있으며, 예컨대 산화물, 질화물 또는 산질화물을 포함할 수 있으며, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다. 층간 절연막(17)은 1층 또는 2층 이상일 수 있다. 게이트 절연층(15)과 층간 절연막(17)은 각각 결정성 산화물 반도체 박막(12B)을 노출하는 접촉 구멍(17a, 17b)을 가진다.
소스 전극(18)과 드레인 전극(19)은 접촉 구멍(17a, 17b)을 통하여 결정성 산화물 반도체 박막(12B)의 도핑 영역에 전기적으로 연결되어 있을 수 있다. 소스 전극(18)과 드레인 전극(19)은 결정성 산화물 반도체 박막(12B)을 중심으로 마주하고 있으며 결정성 산화물 반도체 박막(12B)과 전기적으로 연결되어 있을 수 있다. 소스 전극(18)은 데이터 신호를 전달하는 데이터선(도시하지 않음)과 전기적으로 연결되어 있고 드레인 전극(19)은 섬형일 수 있다. 소스 전극(18)과 드레인 전극(19)은 예컨대 금(Au), 구리(Cu), 니켈(Ni), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 이들의 합금 또는 이들의 조합으로 만들어질 수 있으나, 이에 한정되는 것은 아니다.
패시배이션 층(20)은 소스 전극(18)과 드레인 전극(19) 위에 위치하고, 박막 트랜지스터(100)를 보호하고 평탄화시킬 수 있다. 패시베이션 층(20)은 유기물, 무기물 및/또는 유무기물을 포함할 수 있으며, 예컨대 산화물, 질화물 및/또는 산질화물을 포함할 수 있으며, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다. 패시베이션 층(20)은 1층 또는 2층 이상일 수 있다.
상술한 박막 트랜지스터(100)는 활성층으로서 전술한 결정성 산화물 반도체 박막(12B)을 포함함으로써 높은 전하 이동도를 가질 수 있다.
상술한 박막 트랜지스터(100)의 제조 방법은 예컨대 전술한 결정화 방법에 따라 결정성 산화물 반도체 박막(12B)을 형성하는 단계; 결정성 산화물 반도체 박막(12B)과 적어도 일부 중첩하는 게이트 전극(16)을 형성하는 단계; 결정성 산화물 반도체 박막(12B)과 게이트 전극(16) 사이에 게이트 절연층(15)을 형성하는 단계; 결정성 산화물 반도체 박막(12B)과 전기적으로 연결되어 있는 소스 전극(18)과 드레인 전극(19)을 형성하는 단계; 소스 전극(18)과 드레인 전극(19) 위에 패시베이션 층(20)을 형성하는 단계를 포함할 수 있다.
구체적으로, 일 예로, 상술한 박막 트랜지스터(100)의 제조 방법은 예컨대 기판(10) 위에 버퍼층(11)을 형성하는 단계; 비정질 산화물 박막(12A)을 형성하는 단계; 비정질 산화물 박막(12A)을 어닐링하여 결정성 산화물 반도체 박막(12B)을 형성하는 단계; 결정성 산화물 반도체 박막(12B) 위에 게이트 절연층(15)을 형성하는 단계; 게이트 절연층(15) 위에 게이트 전극(16)을 형성하는 단계; 게이트 전극(16) 위에 층간 절연막(17)을 형성하는 단계; 게이트 절연층(15)과 층간 절연막(17)에 결정성 산화물 반도체 박막(12B)을 노출하는 접촉 구멍(17a, 17b)을 형성하는 단계; 층간 절연막(17) 위에 소스 전극(18)과 드레인 전극(19)을 형성하는 단계를 포함할 수 있다.
결정성 산화물 반도체 박막(12B)을 형성하는 단계는 전술한 바와 같다.
게이트 절연층(15)을 형성하는 단계는 예컨대 산화물, 질화물, 산질화물 및/또는 유기물을 화학기상증착에 의해 형성할 수 있다. 게이트 절연층(15)은 1층 또는 2층 이상으로 형성할 수 있으며, 예컨대 산화규소와 같은 산화물로 만들어진 산화물 층과 질화규소와 같은 질화물로 만들어진 질화물 층을 형성할 수 있다. 경우에 따라, 결정성 산화물 반도체 박막(12B)의 상부에 위치하는 전술한 캡핑층(14)을 제거하지 않고 게이트 절연층(15)으로 사용할 수도 있다.
게이트 전극(16)을 형성하는 단계는 예컨대 금(Au), 구리(Cu), 니켈(Ni), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 이들의 합금 또는 이들의 조합을 예컨대 스퍼터링과 같은 기상 증착으로 증착한 후 패터닝하여 형성할 수 있다.
층간 절연막(17)을 형성하는 단계는 예컨대 산화물, 질화물, 산질화물 및/또는 유기물을 화학기상증착에 의해 형성할 수 있다. 이어서 게이트 절연층(15)과 층간 절연막(17)을 패터닝하여 접촉 구멍(17a, 17b)을 형성한다.
소스 전극(18)과 드레인 전극(19)을 형성하는 단계는 예컨대 금(Au), 구리(Cu), 니켈(Ni), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 이들의 합금 또는 이들의 조합을 예컨대 스퍼터링과 같은 기상 증착으로 증착한 후 패터닝하여 형성할 수 있다.
패시베이션 층(20)은 소스 전극(18)과 드레인 전극(19) 위에 예컨대 산화물, 질화물, 산질화물 및/또는 유기물을 화학기상증착에 의해 형성할 수 있다. 패시베이션 층(20)은 1층 또는 2층 이상으로 형성할 수 있으며, 예컨대 산화규소와 같은 산화물로 만들어진 산화물 층과 질화규소와 같은 질화물로 만들어진 질화물 층을 형성할 수 있다.
전술한 박막 트랜지스터는 다양한 표시 패널에 포함될 수 있으며, 예컨대 액정 표시 패널, 유기 발광 표시 패널, 양자점 표시 패널 또는 페로브스카이트 표시 패널에 포함될 수 있다.
전술한 박막 트랜지스터 또는 표시 패널은 다양한 전자 장치에 포함될 수 있으며, 예컨대 표시 장치 또는 반도체 장치에 포함될 수 있다.
이하 실시예를 통하여 상술한 구현예를 보다 상세하게 설명한다. 다만, 하기의 실시예는 단지 설명의 목적을 위한 것이며 권리범위를 제한하는 것은 아니다.
결정성 산화물 반도체 박막의 형성 I
실시예 1
유리 기판 위에 실리콘 산화물을 화학기상증착에 의해 증착하여 500nm 두께의 버퍼층을 형성한다. 이어서 버퍼층 위에 RF 스퍼터링에 의해 인듐-갈륨-주석 산화물을 증착하여 50nm 두께의 비정질 인듐-갈륨-주석 산화물(IGTO) 박막을 형성한다. 이어서 비정질 인듐-갈륨-주석 산화물(IGTO) 박막을 퍼니스(furnace)에 넣고 700℃(rising time: 2시간) 온도에서 30분 동안 어닐링을 실시하여 결정성 산화물 반도체 박막을 형성한다.
실시예 2
50nm 두께의 비정질 인듐-갈륨-주석 산화물(IGTO) 박막 대신 100nm 두께의 비정질 인듐-갈륨-주석 산화물(IGTO) 박막을 형성하고 어닐링 시간을 2시간으로 변경한 것을 제외하고 실시예 1과 동일한 방법으로 결정성 산화물 반도체 박막을 형성한다.
평가 I
실시예 1, 2에 따른 결정성 산화물 반도체 박막의 결정성을 확인한다.
도 5는 실시예 1에 따른 결정성 산화물 반도체 박막의 투과전자현미경(TEM) 사진이고, 도 6은 실시예 1, 2에 따른 결정성 산화물 반도체 박막의 XRD 그래프이다.
도 5 및 6을 참고하면, 실시예 1, 2에 따른 결정성 산화물 반도체 박막은 c축 배향된 결정면을 가진 결정을 가지고 이에 따른 (009) 회절 피크(2θ≒약 31도 부근)가 나타나는 것을 확인할 수 있다.
결정성 산화물 반도체 박막의 형성 II
실시예 3
유리 기판 위에 실리콘 산화물을 화학기상증착에 의해 증착하여 200nm 두께의 버퍼층을 형성한다. 이어서 버퍼층 위에 RF 스퍼터링에 의해 인듐-갈륨-주석 산화물을 증착하여 50nm 두께의 비정질 인듐-갈륨-주석 산화물(IGTO) 박막을 형성한다. 이어서 비정질 인듐-갈륨-주석 산화물(IGTO) 박막을 RTA 장비를 사용하여 800℃ (rising time: 2분) 온도에서 10분 또는 30분 동안 어닐링을 실시하여 결정성 산화물 반도체 박막을 형성한다.
실시예 4
50nm 두께의 비정질 인듐-갈륨-주석 산화물(IGTO) 박막 대신 100nm 두께의 비정질 인듐-갈륨-주석(IGTO) 박막을 형성한 것을 제외하고 실시예 3과 동일한 방법으로 결정성 산화물 반도체 박막을 형성한다.
평가 II
실시예 3, 4에 따른 결정성 산화물 반도체 박막의 결정성을 확인한다.
도 7은 실시예 3에 따른 결정성 산화물 반도체 박막의 TEM 사진이고, 도 8 및 9는 실시예 3, 4에 따른 결정성 산화물 반도체 박막의 어닐링 시간에 따른 XRD 그래프이다.
도 7 내지 9를 참고하면, 실시예 3, 4에 따른 결정성 산화물 반도체 박막은 c축 배향된 결정면을 가진 결정을 가지고 이에 따른 (009) 회절 피크(2θ≒약 31도 부근)가 나타나는 것을 확인할 수 있다.
평가 III
실시예 3, 4에 따른 결정성 산화물 반도체 박막의 전기적 특성을 평가한다.
그 결과는 표 1, 2와 같다.
실시예 3 (어닐링 시간 10분)
Hall mobility (㎠/Vs) 13.5
실시예 4
어닐링 시간 10분 30분
Hall mobility (㎠/Vs) 13.4 11.8
표 1, 2를 참고하면, 실시예 3, 4에 따른 결정성 산화물 반도체 박막은 양호한 전기적 특성을 나타내는 것을 확인할 수 있다.
결정성 산화물 반도체 박막의 형성 III
실시예 5
유리 기판 위에 실리콘 산화물을 화학기상증착에 의해 증착하여 500nm 두께의 버퍼층을 형성한다. 이어서 버퍼층 위에 RF 스퍼터링에 의해 인듐-갈륨-주석 산화물을 증착하여 100nm 두께의 비정질 인듐-갈륨-주석 산화물 반도체(IGTO) 층을 형성한다. 이어서 비정질 인듐-갈륨-주석 산화물 반도체(IGTO) 층 위에 실리콘 산화물을 화학기상증착에 의해 증착하여 50nm 두께의 캡핑층을 형성한다. 이어서 캡핑층 위에 비정질 실리콘(a-Si)을 화학기상증착에 의해 증착하여 50nm 두께의 결정화 보조층을 형성한다. 이어서 결정화 보조층 위에 레이저출력 7W로 1 내지 15회(shots) 청색 다이오드 레이저 어닐링을 실시하여 비정질 인듐-갈륨-주석 산화물(IGTO) 박막을 결정화하여 결정성 산화물 반도체 박막을 형성한다. 이어서 결정성 인듐-갈륨-주석 산화물 반도체 박막을 산소(O2) 분위기 하에서 약 450℃에서 어닐링한다.
실시예 6
50nm 두께의 결정화 보조층 대신 100nm 두께의 결정화 보조층을 형성하고 7.2W의 레이저 출력으로 1 내지 15회(shots) 청색 다이오드 레이저 어닐링을 실시한 것을 제외하고 실시예 5와 동일한 방법으로 결정성 산화물 반도체 박막을 형성한다.
평가 IV
실시예 5, 6에 따른 결정성 산화물 반도체 박막의 결정성을 확인한다.
도 10은 실시예 5에 따른 결정성 산화물 반도체 박막의 XRD 그래프이고, 도 11은 실시예 6에 따른 결정성 산화물 반도체 박막의 XRD 그래프이고, 도 12는 실시예 5에 따른 결정성 산화물 반도체 박막의 주사전자현미경(SEM) 사진이다.
도 10 내지 12를 참고하면, 실시예 5, 6에 따른 결정성 산화물 반도체 박막은 (009) 회절 피크(2θ≒약 31도 부근)가 나타나고 소정 크기의 결정립을 가지는 것을 확인할 수 있다. 이로부터 실시예 5, 6에 따른 결정성 산화물 반도체 박막은 c축 배향된 결정면을 가진 결정을 가짐을 확인할 수 있다.
평가 V
실시예 5, 6에 따른 결정성 산화물 반도체의 레이저 스캔 횟수에 따른 전기적 특성을 평가한다.
그 결과는 표 3 및 4와 같다.
실시예 5
레이저 스캔횟수(회) 1 3 5 10 15
Hall mobility (㎠/Vs) 3.2 3.4 3.9 3.8 3.7
실시예 6
레이저 스캔횟수(회) 1 3 5 10 15
Hall mobility (㎠/Vs) 4.4 5.6 6.2 6.6 2.7
표 3, 4를 참고하면, 실시예 5, 6에 따른 결정성 산화물 반도체는 양호한 전기적 특성을 나타내는 것을 확인할 수 있고 최적의 전기적 특성을 나타내는 조건이 있음을 확인할 수 있다.
박막 트랜지스터의 제조 I
실시예 7
유리 기판 위에 실리콘 산화물(SiO2)을 화학기상증착에 의해 증착하여 500nm 두께의 버퍼층을 형성한다. 이어서 버퍼층 위에 RF 스퍼터링에 의해 인듐-갈륨-주석 산화물을 증착하여 50nm 두께의 비정질 인듐-갈륨-주석 산화물(IGTO) 박막을 형성한다. 이어서 비정질 인듐-갈륨-주석 산화물(IGTO) 박막을 퍼니스에 넣고 700℃(rising time: 2시간) 온도에서 30분 동안 어닐링을 실시하여 결정성 인듐-갈륨-주석 산화물 반도체 박막을 형성한다. 이어서 결정성 인듐-갈륨-주석 산화물 반도체 박막을 산소(O2) 분위기 하에서 약 450℃에서 어닐링한다. 이어서 결정성 인듐-갈륨-주석 산화물 반도체 박막을 패터닝하여 섬형 결정성 산화물 반도체 박막을 형성한다. 이어서 섬형 결정성 산화물 반도체 박막 위에 화학기상증착(PECVD)에 의해 100nm 두께의 실리콘 산화물(SiO2) 층을 증착하여 게이트 절연층을 형성한다. 이어서 게이트 절연층을 패터닝한 후 섬형 결정성 산화물 반도체 박막의 양측을 n+ 도핑하여 도핑 영역을 형성한다. 이어서 게이트 절연층 위에 스퍼터링에 의해 100nm 두께의 몰리브덴 층을 형성한 후 패터닝하여 게이트 전극을 형성한다. 이어서 게이트 전극 위에 화학기상증착(PECVD)에 의해 300nm 두께의 실리콘 산화물(SiO2) 층을 증착하여 층간 절연막을 형성한다. 이어서 층간 절연막을 패터닝하여 섬형 결정성 산화물 반도체 박막의 도핑 영역을 노출하는 접촉 구멍을 형성한다. 이어서 층간 절연막 위에 스퍼터링에 의해 200nm 두께의 몰리브덴 층을 형성한 후 패터닝하여 소스 전극과 드레인 전극을 형성한다. 이어서 소스 전극과 드레인 전극 위에 300nm 두께의 실리콘 산화물(SiO2) 층을 화학기상증착에 의해 형성하여 패시베이션 층을 형성하고 진공에서 250℃의 온도로 4시간 동안 어닐링하여 박막 트랜지스터를 제조한다. 박막 트랜지스터의 채널 길이(L)는 약 2㎛이고 채널 폭은 약 20㎛이다.
실시예 8
퍼니스에서 열처리하는 대신 비정질 인듐-갈륨-주석 산화물 반도체 박막을 RTA 장비를 사용하여 800℃ (rising time: 2분) 온도에서 10분 동안 어닐링을 실시하여 결정성 산화물 반도체 박막을 형성한 것을 제외하고 실시예 7과 동일한 방법으로 박막 트랜지스터를 제조한다.
평가 VI
실시예 7, 8에 따른 박막 트랜지스터의 전계 효과 이동도(μFE), 문턱전압이하 기울기(SS) 및 문턱전압(Vth)을 평가한다.
그 결과는 표 5와 같다.
μFE (㎠/V·s) SS (V/dec) Vth (V)
실시예 7 31.4 0.618 -0.2
실시예 8 25 0.271 -0.3
표 5를 참고하면, 실시예 7, 8에 따른 박막 트랜지스터는 높은 전기적 특성 및 신뢰성을 나타내는 것을 확인할 수 있다.
이상에서 실시예들에 대하여 상세하게 설명하였지만 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 권리범위에 속하는 것이다.
10: 기판
11: 버퍼층
12A: 비정질 산화물 박막
12B: 결정성 산화물 반도체 박막
13: 결정화 보조층
14: 캡핑층
15: 게이트 절연층
16: 게이트 전극
17: 층간 절연막
18: 소스 전극
19: 드레인 전극
20: 패시베이션 층

Claims (16)

  1. 인듐, 갈륨 및 주석을 포함하고 XRD 스펙트럼에서 (009) 회절 피크를 나타내는 결정성 산화물 반도체를 포함하는 결정성 산화물 반도체 박막.
  2. 제1항에서,
    상기 결정성 산화물 반도체는 c축 배향된 결정면을 가진 결정성 산화물 반도체 박막.
  3. 제1항에서,
    상기 결정성 산화물 반도체 박막의 두께는 20nm 내지 200nm인 결정성 산화물 반도체 박막.
  4. 제1항 내지 제3항 중 어느 한 항에 따른 결정성 산화물 반도체 박막,
    상기 결정성 산화물 반도체 박막과 적어도 일부 중첩하는 게이트 전극, 그리고
    상기 결정성 산화물 반도체 박막과 전기적으로 연결되어 있는 소스 전극과 드레인 전극
    을 포함하는 박막 트랜지스터.
  5. 기판 위에 인듐, 갈륨 및 주석을 포함하는 비정질 산화물 박막을 형성하는 단계, 그리고
    상기 비정질 산화물 박막을 어닐링하여 XRD 스펙트럼에서 (009) 회절 피크를 나타내는 결정성 산화물 반도체 박막을 형성하는 단계
    를 포함하는 결정성 산화물 반도체 박막의 형성 방법.
  6. 제5항에서,
    상기 비정질 산화물 박막을 형성하는 단계는 기상 증착 공정 또는 용액 공정으로 수행하는 결정성 산화물 반도체 박막의 형성 방법.
  7. 제5항에서,
    상기 비정질 산화물 박막을 어닐링하는 단계는 가열 장치를 사용하여 500℃ 내지 800℃의 온도로 열처리하는 단계를 포함하는 결정성 산화물 반도체 박막의 형성 방법.
  8. 제7항에서,
    상기 가열 장치는 퍼니스 또는 핫플레이트를 포함하는 결정성 산화물 반도체 박막의 형성 방법.
  9. 제5항에서,
    상기 비정질 산화물 박막을 어닐링하는 단계는 급속 열처리하는 단계를 포함하는 결정성 산화물 반도체 박막의 형성 방법.
  10. 제9항에서,
    상기 급속 열처리하는 단계는 700 내지 950℃의 온도에서 수행하는 결정성 산화물 반도체 박막의 형성 방법.
  11. 제9항에서,
    상기 급속 열처리하는 단계는
    350℃/분 내지 약 600℃/분의 속도로 승온하는 단계, 그리고
    350℃/분 내지 약 600℃/분의 속도로 냉각하는 단계
    를 포함하는 결정성 산화물 반도체 박막의 형성 방법.
  12. 제5항에서,
    상기 비정질 산화물 박막을 어닐링하는 단계는 레이저 어닐링하는 단계를 포함하는 결정성 산화물 반도체 박막의 형성 방법.
  13. 제12항에서,
    상기 레이저 어닐링은 청색 다이오드 레이저 어닐링 또는 엑시머 레이저 어닐링인 결정성 산화물 반도체 박막의 형성 방법.
  14. 제5항 내지 제13항 중 어느 한 항에 따른 방법으로 결정성 산화물 반도체 박막을 형성하는 단계,
    상기 결정성 산화물 반도체 박막과 적어도 일부 중첩하는 게이트 전극을 형성하는 단계, 그리고
    상기 결정성 산화물 반도체 박막과 전기적으로 연결되어 있는 소스 전극과 드레인 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터의 제조 방법.
  15. 제4항에 따른 박막 트랜지스터를 포함하는 표시 패널.
  16. 제4항에 따른 박막 트랜지스터를 포함하는 전자 장치.
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