JP6798790B2 - 撮像装置および電子機器 - Google Patents

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Description

本発明の一態様は、撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
また、特許文献３では、酸化物半導体を有し、かつオフ電流が極めて低いトランジスタを少なくとも画素回路の一部に用い、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路が作製可能なシリコン半導体を有するトランジスタを周辺回路に用いることで、高速かつ信号保持時間の長い撮像装置が作製できることが開示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１１９７１１号公報
撮像装置の画素数が増加し、フレームレートの高速化が求められるにしたがって、画素データを高速に読み出す必要性が高まってきている。一方、消費電力が小さい撮像装置も望まれている。
したがって、本発明の一態様では、高速動作に適した撮像装置を提供することを課題の一とする。または、信号保持期間の長い撮像装置を提供することを課題の一とする。または、低消費電力の撮像装置を提供することを課題の一とする。または、高精細な撮像装置を提供することを課題の一とする。または、高感度の撮像装置を提供することを課題の一とする。または、ダイナミックレンジの広い撮像装置を提供することを課題の一とする。または、解像度の高い撮像装置を提供することを課題の一とする。または、低コストの撮像装置を提供することを課題の一とする。または、信頼性の高い撮像装置を提供することを課題の一とする。または、新規な撮像装置等を提供することを課題の一とする。または、新規な半導体装置等を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項等の記載から、自ずと明らかとなるものであり、明細書、図面、請求項等の記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、フォトダイオードと、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有する画素を複数有する撮像装置である。第１のトランジスタのソース電極またはドレイン電極の一方は、フォトダイオードの一方の電極と電気的に接続される。また、第１のトランジスタのソース電極またはドレイン電極の他方は、第２のトランジスタのゲート電極および第３のトランジスタのソース電極またはドレイン電極の一方と電気的に接続される。第２のトランジスタのソース電極またはドレイン電極の一方は、第４のトランジスタのソース電極またはドレイン電極の一方と電気的に接続される。
第１のトランジスタ、第２のトランジスタおよび第３のトランジスタはバックゲート電極を有し、第１のトランジスタおよび第３のトランジスタのバックゲート電極には、各トランジスタのソース電位より高い電位および各トランジスタのソース電位より低い電位を切り替えて供給することのできる配線と電気的に接続されている。また、第２のトランジスタのバックゲート電極には、該トランジスタのソース電位より高い電位を供給することのできる配線と電気的に接続されている。
第１のトランジスタおよび第３のトランジスタのバックゲート電極が第１の配線と電気的に接続され、第２のトランジスタのバックゲート電極が第２の配線と電気的に接続されていてもよい。また、第１の配線および第２の配線は、同じ行または列に配置された画素と、隣接する行または列の、一方の側に配置された画素と共有していてもよい。
第１の配線は、隣接する行または列のうち、上面または下面から見て第２のトランジスタを間に挟まない側に配置された画素と共有されていてもよい。また、第２の配線は、隣接する行または列のうち、上面または下面から見て第１のトランジスタおよび第３のトランジスタを間に挟まない側に配置された画素と共有していてもよい。
また、第４のトランジスタがバックゲート電極を有していてもよい。該バックゲート電極には、第４のトランジスタのソース電位より高い電位を供給することのできる配線と電気的に接続していてもよい。
第１のトランジスタおよび第３のトランジスタのバックゲート電極が第１の配線と電気的に接続され、第２のトランジスタおよび第４のトランジスタのバックゲート電極が第２の配線と電気的に接続されていてもよい。また、第１の配線および第２の配線は、同じ行または列に配置された画素の他、隣接する行または列の、一方の側に配置された画素と共有していてもよい。
第１の配線は、隣接する行または列のうち、上面または下面から見て第２のトランジスタおよび第４のトランジスタを間に挟まない側に配置された画素と共有されていてもよい。また、第２の配線は、隣接する行または列のうち、上面または下面から見て第１のトランジスタおよび第３のトランジスタを間に挟まない側に配置された画素と共有していてもよい。
第１のトランジスタ、第３のトランジスタおよび第４のトランジスタのバックゲート電極が第１の配線と電気的に接続され、第２のトランジスタのバックゲート電極が第２の配線と電気的に接続されていてもよい。また、第１の配線および第２の配線は、同じ行または列に配置された画素の他、隣接する行または列の、一方の側に配置された画素と共有していてもよい。
第１の配線は、隣接する行または列のうち、上面または下面から見て第２のトランジスタを間に挟まない側に配置された画素と共有されていてもよい。また、第２の配線は、隣接する行または列のうち、上面または下面から見て第１のトランジスタ、第３のトランジスタおよび第４のトランジスタを間に挟まない側に配置された画素と、で共有されていてもよい。
また、第５のトランジスタを有していてもよい。第５のトランジスタのソース電極またはドレイン電極の一方は第２のトランジスタのソース電極またはドレイン電極の他方と電気的に接続されていてもよい。また、第５のトランジスタはバックゲート電極を有し、該バックゲート電極には第５のトランジスタのソース電位より高い電位を供給することのできる配線と電気的に接続されていてもよい。
第１のトランジスタ乃至第５のトランジスタが、酸化物半導体を含む活性層を有していてもよい。
フォトダイオードは、光電変換膜にセレンを用いてもよい。
本発明の一態様は、上記撮像装置と、表示装置とを有する電子機器である。
本発明の一態様により、高速動作に適した撮像装置を提供することができる。または、信号保持期間の長い撮像装置を提供することができる。または、低消費電力の撮像装置を提供することができる。または、高精細な撮像装置を提供することができる。または、高感度の撮像装置を提供することができる。または、ダイナミックレンジの広い撮像装置を提供することができる。または、解像度の高い撮像装置を提供することができる。または、低コストの撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置等を提供することができる。または、新規な半導体装置等を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項等の記載から、自ずと明らかとなるものであり、明細書、図面、請求項等の記載から、これら以外の効果を抽出することが可能である。
撮像装置が有する画素の回路図。 撮像装置が有する画素の回路図。 撮像装置が有する画素の回路図。 撮像装置が有する画素の回路図。 撮像装置が有する画素の回路図。 撮像装置が有する画素の回路図。 撮像装置が有する画素の回路図。 撮像装置が有する画素の回路図。 画素回路の動作を説明するタイミングチャート。 撮像装置が有する画素の回路図。 画素回路の動作を説明するタイミングチャート。 撮像装置が有する画素の回路図。 画素回路の動作を説明するタイミングチャート。 撮像装置が有する画素の回路図。 画素回路の動作を説明するタイミングチャート。 グローバルシャッタ方式およびローリングシャッタ方式の動作を説明する図。 撮像装置のブロック図。 撮像装置のブロック図。 撮像装置を説明する上面図および断面図。 フォトダイオードの接続形態を説明する断面図。 撮像装置を説明する断面図。 フォトダイオードの接続形態を説明する断面図。 撮像装置を説明する断面図。 撮像装置を説明する断面図。 撮像装置を説明する上面図。 撮像装置を説明する上面図。 撮像装置を説明する上面図。 撮像装置の構成を説明する断面図。 湾曲した撮像装置を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図。 電子機器を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、等）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷等）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷等）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷等）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オン・オフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路等）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路等）、電位レベル変換回路（電源回路（昇圧回路、降圧回路等）、信号の電位レベルを変えるレベルシフタ回路等）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量等を大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路等）、信号生成回路、記憶回路、制御回路等）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（または第１の端子等）が、Ｚ１を介して（または介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子等）が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（または第１の端子等）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（または第２の端子等）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（または第１の端子等）とドレイン（または第２の端子等）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子等）、トランジスタのドレイン（または第２の端子等）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子等）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子等）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子等）、トランジスタのドレイン（または第２の端子等）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子等）とドレイン（または第２の端子等）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子等）、トランジスタのドレイン（または第２の端子等）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子等）と、ドレイン（または第２の端子等）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子等）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（または第１の端子等）とトランジスタのドレイン（または第２の端子等）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（または第２の端子等）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（または第１の端子等）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（または第２の端子等）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（または第１の端子等）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（または第１の端子等）からトランジスタのドレイン（または第２の端子等）への電気的パスであり、トランジスタのドレイン（または第２の端子等）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（または第２の端子等）からトランジスタのソース（または第１の端子等）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（または第１の端子等）と、ドレイン（または第２の端子等）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、等）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、「膜」という用語と、「層」という用語とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁層」という用語を、「絶縁膜」という用語に変更することが可能な場合がある。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合等には入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。また、「電極」および「電極層」は、「配線」と言い換えることもできる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置の回路構造および駆動方法について、図面を参照して説明する。
本発明の一態様の撮像装置は、画素を構成する各トランジスタがバックゲート電極を有し、バックゲート電極に印加する電位をトランジスタごとに制御することを特徴とする。つまり、バックゲート電極に印加する電位をトランジスタごとに変えることができる。また、各トランジスタのオン・オフ状態などに応じて、各トランジスタのバックゲート電極に印加する電位を変えることができる。例えば、ｎチャネル型のトランジスタの場合、オン状態のトランジスタのバックゲート電極には正電位を、オフ状態のトランジスタのバックゲート電極には負電位を印加することができる。これにより、しきい値電圧を制御し、高速動作と長い信号保持期間を両立することができる。なお、本明細書において、正電位は各トランジスタのソース電位より高い電位としてもよい。また、負電位は各トランジスタのソース電位より低い電位としてもよい。したがって、正電位が正の値とならず、または負電位が負の値とならない場合がある。
図１は、本発明の一態様の撮像装置に用いることのできる画素１００の回路図である。画素１００は、フォトダイオード１１１、トランジスタ１２１、トランジスタ１２２、トランジスタ１２３、トランジスタ１２４および保持容量１３１を有する。また、上記要素は各種配線と電気的に接続されている。また、トランジスタ１２２乃至トランジスタ１２５には、それぞれバックゲート電極が形成されている。
トランジスタ１２１は、選択トランジスタとしての機能を有することができる。また、トランジスタ１２２は、リセットトランジスタとしての機能を有することができる。また、トランジスタ１２３は、増幅トランジスタとしての機能を有することができる。また、トランジスタ１２４は、転送トランジスタとしての機能を有することができる。
なお、画素１００の外部にはトランジスタ１２５が配置されている。トランジスタ１２５は、バイアストランジスタとしての機能を有することができる。
ここで、フォトダイオード１１１のアノードまたはカソードの一方は、トランジスタ１２４のソース電極またはドレイン電極の一方と電気的に接続されており、トランジスタ１２４のソース電極またはドレイン電極の他方にはトランジスタ１２３のゲート電極が電気的に接続されている。トランジスタ１２３のゲート電極には、トランジスタ１２２のソース電極またはドレイン電極の一方および保持容量１３１の一方の電極が電気的に接続されている。トランジスタ１２３のソース電極またはドレイン電極の一方にはトランジスタ１２１のソース電極またはドレイン電極の一方が電気的に接続され、トランジスタ１２３のソース電極またはドレイン電極の他方にはトランジスタ１２５のソース電極またはドレイン電極の一方が電気的に接続されている。
トランジスタ１２１のゲート電極は、配線１５１（ＳＥＬ）と電気的に接続することができる。また、トランジスタ１２２のゲート電極は、配線１５２（ＲＥＳ）と電気的に接続することができる。また、トランジスタ１２４のゲート電極は、配線１５４（ＴＸ）と電気的に接続することができる。また、トランジスタ１２５のゲート電極は、配線１５５（ＢＩＡＳ）と電気的に接続することができる。
本明細書において、トランジスタ１２２のソース電極またはドレイン電極の一方と、トランジスタ１２３のゲート電極と、トランジスタ１２４のソース電極またはドレイン電極の他方と、保持容量１３１の一方の電極と、が接続されるノードを信号電荷蓄積部（ＦＤ）と呼ぶ。
また、トランジスタ１２１のソース電極またはドレイン電極の他方は、配線１６１（ＶＰＩ）と電気的に接続することができる。また、トランジスタ１２２のソース電極またはドレイン電極の他方は、配線１６２（ＶＲ）と電気的に接続することができる。また、保持容量１３１の他方の電極は、配線１６３（ＶＳＳ）と電気的に接続することができる。フォトダイオード１１１のアノードまたはカソードの他方は、配線１６４（ＶＰＤ）と電気的に接続することができる。また、トランジスタ１２５のソース電極またはドレイン電極の他方は、配線１６５（ＶＰＯ）と電気的に接続することができる。図１は、フォトダイオード１１１のアノードに、配線１６４（ＶＰＤ）を電気的に接続した場合を示す。この場合、電位ＶＲを電位ＶＰＤより高くする。なお、配線１６１、配線１６２、配線１６３、配線１６４および配線１６５のいずれかの電位を接地電位とする構成とすることもできる。
トランジスタ１２２のバックゲート電極には配線１４２（ＢＧ２）が電気的に接続されている。トランジスタ１２３のバックゲート電極には配線１４３（ＢＧ３）が電気的に接続されている。トランジスタ１２４のバックゲート電極には配線１４４（ＢＧ４）が電気的に接続されている。トランジスタ１２５のバックゲート電極には配線１４５（ＢＧ５）が電気的に接続されている。以上のような構成とすることで、トランジスタ１２２、トランジスタ１２３、トランジスタ１２４およびトランジスタ１２５のバックゲート電極にそれぞれ異なる電位を供給することができる。
なお、図２（Ａ）に示すように、トランジスタ１２２およびトランジスタ１２４にバックゲート電極を設けない構成とすることもできる。また、図２（Ｂ）に示すように、トランジスタ１２３のバックゲート電極およびトランジスタ１２５のバックゲート電極に配線１４６を接続し、電位ＢＧ６を印加してもよい。つまり、トランジスタ１２３のバックゲート電極およびトランジスタ１２５のバックゲート電極に同一の電位を印加する構成としてもよい。
また、図３に示すように、図１に示す回路とフォトダイオード１１１の接続の向きが異なっていてもよい。この場合、カソードに電位ＶＰＤを印加し、電位ＶＰＤを電位ＶＲより高くする。
また、図４に示すように、トランジスタ１２２およびトランジスタ１２４のバックゲート電極に配線１４７を接続して電位ＢＧ７を印加してもよい。つまり、トランジスタ１２２のバックゲート電極およびトランジスタ１２４のバックゲート電極に同一の電位を印加する構成としてもよい。
さらに、図５に示すように、トランジスタ１２１にバックゲート電極を設け、当該バックゲート電極に配線１４１を接続して電位ＢＧ１を印加してもよい。また、図６（Ａ）に示すように、トランジスタ１２２のバックゲート電極およびトランジスタ１２４のバックゲート電極に配線１４７を接続して電位ＢＧ７を印加し、さらにトランジスタ１２１のバックゲート電極およびトランジスタ１２３のバックゲート電極に配線１４８を接続して電位ＢＧ８を印加してもよい。つまり、トランジスタ１２２のバックゲート電極およびトランジスタ１２４のバックゲート電極に同一の電位を印加し、トランジスタ１２１のバックゲート電極およびトランジスタ１２３のバックゲート電極に同一の電位を印加する構成としてもよい。
また、図６（Ｂ）に示すように、トランジスタ１２１のバックゲート電極、トランジスタ１２２のバックゲート電極およびトランジスタ１２４のバックゲート電極に配線１４９を接続して、電位ＢＧ９を印加してもよい。つまり、トランジスタ１２１のバックゲート電極、トランジスタ１２２のバックゲート電極およびトランジスタ１２４のバックゲート電極に同一の電位を印加する構成としてもよい。
また、図７（Ａ）に示すように、保持容量１３１を有さない構造としてもよい。また、図７（Ｂ）に示すように、トランジスタ１２２を有さない構造としてもよい。また、図８（Ａ）に示すように、トランジスタ１２１を有さない構造としてもよい。また、図８（Ｂ）に示すように、トランジスタ１２４を有さない構造としてもよい。
なお、トランジスタ１２１乃至トランジスタ１２５には、活性層を酸化物半導体で形成したトランジスタ（以下、ＯＳトランジスタ）を用いることができる。トランジスタ１２１乃至トランジスタ１２５の１つにＯＳトランジスタを用いてもよいし、２つ以上にＯＳトランジスタを用いてもよいし、全てにＯＳトランジスタを用いてもよい。
ＯＳトランジスタは極めて低いオフ電流特性を有するため、撮像のダイナミックレンジを拡大することができる。例えば、図１の構成では、フォトダイオード１１１に入射される光の照度が大きいときに信号電荷蓄積部の電位が小さくなる。ＯＳトランジスタは極めてオフ電流が低いため、ゲート電位が極めて小さい場合においても当該ゲート電位に応じた電流を正確に出力することができる。したがって、検出することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。
また、ＯＳトランジスタは、活性層がシリコンで形成されたトランジスタ（以下、Ｓｉトランジスタ）よりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。したがって、ＯＳトランジスタを有する撮像装置および半導体装置は、自動車、航空機、宇宙機等への搭載にも適している。
また、ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧が高いという特性を有する。セレン系材料を光電変換膜としたフォトダイオードでは、アバランシェ現象が起こりやすいように比較的高い電位（例えば、１０Ｖ以上）を印加することが好ましい。したがって、ＯＳトランジスタと、セレン系材料を光電変換膜としたフォトダイオードとを組み合わせることで、信頼性の高い撮像装置とすることができる。
次に図１の回路における撮像動作および読み出し動作を、図９のタイミングチャートを用いて説明する。なお、トランジスタ１２２乃至トランジスタ１２５は全てｎチャネル型とする。なお、配線１６１および配線１６２は高電位、配線１６３、配線１６４および配線１６５は低電位とする。
本明細書において、低電位として例えば接地電位とすることができる。
まず、配線１５２（ＲＥＳ）に高電位を印加し、トランジスタ１２２をオンし、また配線１４２（ＢＧ２）に正電位を印加する。このとき、トランジスタ１２２のしきい値電圧がマイナス方向にシフトするためオン電流が大きくなり、リセット動作を高速化することができる。ここで、信号電荷蓄積部（ＦＤ）は、配線１６２の電位ＶＲに充電される。
その後、配線１５２（ＲＥＳ）に低電位を印加し、トランジスタ１２２をオフとすると信号電荷蓄積部（ＦＤ）は配線１６２の電位ＶＲに保持される。また、配線１４２（ＢＧ２）および配線１４４（ＢＧ４）に負電位を印加する。このとき、トランジスタ１２２およびトランジスタ１２４のしきい値電圧がプラス方向にシフトするためオフ電流が小さくなる。これにより信号電荷蓄積部（ＦＤ）における電荷の保持特性が向上する。
次に、配線１５４（ＴＸ）に高電位を印加し、トランジスタ１２４をオンすると、信号電荷蓄積部（ＦＤ）から電流がフォトダイオード１１１に流れて、信号電荷蓄積部（ＦＤ）の電位は低下する。また、配線１４４（ＢＧ４）に正電位を印加すると、トランジスタ１２４のオン電流が大きくなり、転送動作を高速化することができる。その後、配線１５４（ＴＸ）に低電位を印加し、トランジスタ１２４をオフにすると、オフした時点での電位が信号電荷蓄積部（ＦＤ）に保持される。また、配線１４４（ＢＧ４）に負電位を印加すると、オフ電流が小さくなり、信号電荷蓄積部（ＦＤ）における電荷の保持特性が向上する。以上が撮像動作である。
そして、配線１５１（ＳＥＬ）および配線１５５（ＢＩＡＳ）に高電位を印加し、トランジスタ１２１およびトランジスタ１２５をオンすることにより、信号が読み出される。また、配線１４３（ＢＧ３）および配線１４５（ＢＧ５）に正電位を印加する。これにより、トランジスタ１２３およびトランジスタ１２５のオン電流が大きくなるので、読み出し速度を高めることができる。信号が読み出された後、配線１５１（ＳＥＬ）に低電位を印加し、トランジスタ１２１をオフする。この際、配線１４３（ＢＧ３）および配線１４５（ＢＧ５）への電位の印加をやめてもよい。
本発明の一態様の撮像装置では、トランジスタ１２２乃至トランジスタ１２５のバックゲート電極に配線１４２乃至配線１４５をそれぞれ電気的に接続し、オン状態のトランジスタのバックゲート電極に電気的に接続された配線には正電位を印加し、オフ状態のトランジスタのバックゲート電極に電気的に接続された配線には負電位を印加する。これにより、各トランジスタがオン状態の場合はオン電流を大きくし、オフ状態の場合はオフ電流を小さくすることができる。したがって、高速動作と長い信号保持期間を両立することができる。
なお、配線１４２（ＢＧ２）および配線１４４（ＢＧ４）には、トランジスタ１２２およびトランジスタ１２４がオン状態の場合以外は常に負電位を印加してもよいし、撮像動作中以外（読み出し動作中等）は電位を印加しなくてもよい。
次に、トランジスタ１２１乃至トランジスタ１２３および配線１４２乃至配線１４４を複数の画素で共有する場合の動作について説明する。なお、配線１４２乃至配線１４４は複数の画素で共有せず、画素ごとに別々の配線とすることもできる。この場合、トランジスタ１２２乃至トランジスタ１２４のバックゲート電極に印加する電位を、画素ごとに制御することができる。また、トランジスタ１２２乃至トランジスタ１２５は全てｎチャネル型とする。なお、配線１６１および配線１６２は高電位、配線１６３、配線１６４および配線１６５は低電位とする。
図１０は、フォトダイオード１１１、トランジスタ１２１、トランジスタ１２２、トランジスタ１２３およびトランジスタ１２４が各画素に一つずつあり、かつ配線１４２、配線１４３、配線１４４、配線１４５、配線１５１、配線１５２、配線１５４、配線１６１、配線１６２、配線１６３および配線１６４が画素に接続された基本形である。
基本形の動作を図１１のタイミングチャートに従って説明する。１行目の駆動については、まず、配線１５２（ＲＥＳ［１］）に高電位を印加し、トランジスタ１２２をオンする。また、配線１４２（ＢＧ２）に正電位を印加することにより、リセット動作を高速化することができる。ここで、信号電荷蓄積部（ＦＤ［１］）は配線１６２の電位ＶＲに充電される。その後、配線１５２（ＲＥＳ［１］）に低電位を印加し、トランジスタ１２２をオフとすると信号電荷蓄積部（ＦＤ［１］）は配線１６２の電位ＶＲに保持される。また、配線１４２（ＢＧ２）および配線１４４（ＢＧ４）に負電位を印加することにより、信号電荷蓄積部（ＦＤ［１］）への電荷の保持特性が向上する。
次に、配線１５４（ＴＸ［１］）に高電位を印加し、トランジスタ１２４をオンすることにより、信号電荷蓄積部（ＦＤ［１］）から電流がフォトダイオード１１１に流れて、信号電荷蓄積部（ＦＤ［１］）の電位は低下する。また、配線１４４（ＢＧ４）に正電位を印加すると、転送動作を高速化することができる。その後、配線１５４（ＴＸ［１］）に低電位を印加し、トランジスタ１２４をオフすると、オフした時点での電位が信号電荷蓄積部（ＦＤ［１］）に保持される。また、配線１４４（ＢＧ４）に負電位を印加すると、信号電荷蓄積部（ＦＤ［１］）への電荷の保持特性が向上する。以上が１行目への撮像動作である。次に２行目への撮像が、１行目と同様の手順で行われる。このようにして順次撮像が行われる。
そして、配線１５１（ＳＥＬ［１］）および配線１５５（ＢＩＡＳ）に高電位を印加し、トランジスタ１２１およびトランジスタ１２５をオンすることにより、１行目に書き込まれた信号が読み出される。また、配線１４３（ＢＧ３）および配線１４５（ＢＧ５）に正電位を印加することにより、読み出し速度を高めることができる。１行目に書き込まれた信号が読み出された後、配線１５１（ＳＥＬ［１］）に低電位を印加することにより、トランジスタ１２１をオフする。次に、２行目に書き込まれた信号の読み出しが、１行目と同様の手順で行われる。このようにして順次読み出し動作が行われる。
図１２は上記の基本形とは異なり、縦４個の画素について、トランジスタ１２１乃至トランジスタ１２３を共有する垂直４画素共有型の構成を示している。トランジスタおよび配線を削減することで画素面積の縮小による微細化や、フォトダイオードの受光面積拡大によってノイズを低減することができる。信号電荷蓄積部（ＦＤ）にはトランジスタ１２２のソース電極またはドレイン電極の一方、トランジスタ１２３のゲート電極、トランジスタ１２４ａ乃至トランジスタ１２４ｄのソース電極またはドレイン電極の一方および保持容量１３１の一方の電極が接続されている。また、トランジスタ１２４ａのソース電極またはドレイン電極の他方にはフォトダイオード１１１ａのカソードまたはアノードの一方が電気的に接続され、トランジスタ１２４ｂのソース電極またはドレイン電極の他方にはフォトダイオード１１１ｂのカソードまたはアノードの一方が電気的に接続され、トランジスタ１２４ｃのソース電極またはドレイン電極の他方にはフォトダイオード１１１ｃのカソードまたはアノードの一方が電気的に接続され、トランジスタ１２４ｄのソース電極またはドレイン電極の他方にはフォトダイオード１１１ｄのカソードまたはアノードの一方がそれぞれ電気的に接続されている。また、トランジスタ１２４ａのゲート電極には配線１５４ａ（電位ＴＸ［１］）が電気的に接続され、トランジスタ１２４ｂのゲート電極には配線１５４ｂ（電位ＴＸ［２］）が電気的に接続され、トランジスタ１２４ｃのゲート電極には配線１５４ｃ（電位ＴＸ［３］）が電気的に接続され、トランジスタ１２４ｄのゲート電極には配線１５４ｄ（電位ＴＸ［４］）が電気的に接続されている。なお、トランジスタ１２４ａ乃至トランジスタ１２４ｄは転送トランジスタとしての機能を有することができる。
垂直４画素共有型の動作を図１３のタイミングチャートに従って説明する。１行目の駆動については、まず、配線１５２（ＲＥＳ）に高電位を印加し、トランジスタ１２２をオンする。また、配線１４２（ＢＧ２）に正電位を印加することにより、リセット動作を高速化することができる。ここで、信号電荷蓄積部（ＦＤ）は配線１６２の電位ＶＲに充電される。その後、配線１５２（ＲＥＳ）に低電位を印加し、トランジスタ１２２をオフとすると信号電荷蓄積部（ＦＤ）は配線１６２の電位ＶＲに保持される。また、配線１４２（ＢＧ２）および配線１４４（ＢＧ４）に負電位を印加することにより、信号電荷蓄積部（ＦＤ）への電荷の保持特性が向上する。次に、配線１５４ａ（ＴＸ［１］）に高電位を印加し、トランジスタ１２４ａをオンすることにより、信号電荷蓄積部（ＦＤ）から電流がフォトダイオード１１１ａに流れて、信号電荷蓄積部（ＦＤ）の電位は低下する。また、配線１４４（ＢＧ４）に正電位を印加すると、転送動作を高速化することができる。
その後、配線１５４ａ（ＴＸ［１］）に低電位を印加し、トランジスタ１２４ａをオフすると、オフした時点での電位が信号電荷蓄積部（ＦＤ）に保持される。また、配線１４４（ＢＧ４）に負電位を印加すると、信号電荷蓄積部（ＦＤ）への電荷の保持特性が向上する。以上が１行目への撮像動作である。
そして、配線１５１（ＳＥＬ）および配線１５５（ＢＩＡＳ）に高電位を印加し、トランジスタ１２１およびトランジスタ１２５をオンすることにより、１行目に書き込まれた信号が読み出される。また、配線１４３（ＢＧ３）および配線１４５（ＢＧ５）に正電位を印加することにより、読み出し速度を高めることができる。信号が読み出された後、配線１５１（ＳＥＬ）に低電位を印加し、トランジスタ１２１をオフする。この際、配線１４３（ＢＧ３）および配線１４５（ＢＧ５）への電位の印加をやめてもよい。以上が１行目の読み出し動作である。
２行目の駆動については、再び配線１５２（ＲＥＳ）に高電位を印加し、トランジスタ１２２をオンする。また、配線１４２（ＢＧ２）に正電位を印加することにより、リセット動作を高速化することができる。ここで、信号電荷蓄積部（ＦＤ）は配線１６２の電位ＶＲに充電される。その後、配線１５２（ＲＥＳ）に低電位を印加し、トランジスタ１２２をオフとすると信号電荷蓄積部（ＦＤ）は配線１６２の電位ＶＲに保持される。また、配線１４２（ＢＧ２）および配線１４４（ＢＧ４）に負電位を印加することにより、信号電荷蓄積部（ＦＤ）への電荷の保持特性が向上する。
次に、配線１５４ｂ（ＴＸ［２］）に高電位を印加し、トランジスタ１２４ｂをオンすると、信号電荷蓄積部（ＦＤ）から電流がフォトダイオード１１１ｂに流れて、信号電荷蓄積部（ＦＤ）の電位は低下する。また、配線１４４（ＢＧ４）に正電位を印加すると、転送動作を高速化することができる。配線１５４ｂ（ＴＸ［２］）に低電位を印加し、トランジスタ１２４ｂをオフすると、オフした時点での電位が信号電荷蓄積部（ＦＤ）に保持される。また、配線１４４（ＢＧ４）に負電位を印加すると、信号電荷蓄積部（ＦＤ）への電荷の保持特性が向上する。以上が２行目への撮像動作である。
次に、１行目と同様に、２行目の読み出しを行う。その後、３行目および４行目への撮像および読み出しを、２行目と同様に行う。以上が図１２の回路における撮像動作および読み出し動作である。
図１４は図１２とは異なる画素共有構成で、垂直、水平それぞれ２個ずつの画素について、トランジスタ１２１乃至トランジスタ１２３を共有する垂直水平４画素共有型である。垂直４画素共有型と同じく、トランジスタおよび配線を削減することで画素面積の縮小による微細化や、フォトダイオードの受光面積拡大によってノイズを低減することができる。トランジスタ１２４ａ乃至トランジスタ１２４ｄは転送トランジスタとしての機能を有することができる。トランジスタ１２４ａのゲート電極には配線１５４ａ（ＴＸ［１，１］）が電気的に接続され、トランジスタ１２４ｂのゲート電極には配線１５４ｂ（ＴＸ［２，１］）が電気的に接続され、トランジスタ１２４ｃのゲート電極には配線１５４ｃ（ＴＸ［１，２］）が電気的に接続され、トランジスタ１２４ｄのゲート電極には配線１５４ｄ（ＴＸ［２，２］）が電気的に接続されている。
垂直水平４画素共有型の動作を図１５のタイミングチャートに従って説明する。１行１列目の駆動については、まず、配線１５２（ＲＥＳ）に高電位を印加し、トランジスタ１２２をオンする。また、配線１４２（ＢＧ２）に正電位を印加することにより、リセット動作を高速化することができる。ここで、信号電荷蓄積部（ＦＤ）は配線１６２の電位ＶＲに充電される。その後、配線１５２（ＲＥＳ）に低電位を印加し、トランジスタ１２２をオフとすると信号電荷蓄積部（ＦＤ）は配線１６２の電位ＶＲに保持される。また、配線１４２（ＢＧ２）および配線１４４（ＢＧ４）に負電位を印加することにより、信号電荷蓄積部（ＦＤ）への電荷の保持特性が向上する。
次に、配線１５４ａ（ＴＸ［１，１］）に高電位を印加し、トランジスタ１２４ａをオンすると、信号電荷蓄積部（ＦＤ）から電流がフォトダイオード１１１ａに流れて、信号電荷蓄積部（ＦＤ）の電位は低下する。また、配線１４４（ＢＧ４）に正電位を印加すると、転送動作を高速化することができる。配線１５４ａ（ＴＸ［１，１］）に低電位を印加し、トランジスタ１２４ａをオフすると、オフした時点での電位が信号電荷蓄積部（ＦＤ）に保持される。また、配線１４４（ＢＧ４）に負電位を印加すると、信号電荷蓄積部（ＦＤ）への電荷の保持特性が向上する。以上が撮像動作である。
そして、配線１５１（ＳＥＬ）および配線１５５（ＢＩＡＳ）に高電位を印加し、トランジスタ１２１およびトランジスタ１２５をオンすることにより、１行１列目に書き込まれた信号が読み出される。また、配線１４３（ＢＧ３）および配線１４５（ＢＧ５）に正電位を印加することにより、読み出し速度を高めることができる。信号が読み出された後、配線１５１（ＳＥＬ）に低電位を印加し、トランジスタ１２１をオフする。この際、配線１４３（ＢＧ３）および配線１４５（ＢＧ５）への電位の印加をやめてもよい。以上が読み出し動作である。
そして、１行１列目と同様に、１行２列目、２行１列目および２行２列目の撮像および読み出し動作を行う。以上が図１４の回路における撮像動作および読み出し動作である。
なお、図１０、図１２および図１４は、図１６（Ａ）に示すように、行ごとに撮像動作２１１、データ保持動作２１２および読み出し動作２１３を行うローリングシャッタ方式で駆動するとして説明した。一方、図１６（Ｂ）に示すように、全行で同時に撮像動作２１１を行い、行ごとに順次読み出し動作２１３を行うグローバルシャッタ方式を適用できる回路構成とすることもできる。
例えば、トランジスタ１２２およびトランジスタ１２４にＯＳトランジスタを用いると、ＯＳトランジスタの低いオフ電流特性によって信号電荷蓄積部で電荷を保持できる期間を極めて長くすることができるため、グローバルシャッタ方式を適用することができる。したがって、被写体が動体であっても歪の小さい画像を容易に得ることができる。また、グローバルシャッタ方式により露光時間（撮像データの取得を行う期間）を長くすることもできることから、低照度環境における撮像にも適する。
なお、トランジスタ１２２乃至トランジスタ１２５は全てＯＳトランジスタを用いてもよいが、一以上のトランジスタをＳｉトランジスタとすることもできる。例えば、トランジスタ１２２およびトランジスタ１２４をＯＳトランジスタとし、トランジスタ１２１およびトランジスタ１２３をＳｉトランジスタとすることもできる。
本実施の形態では、トランジスタ１２２乃至トランジスタ１２５のすべてがｎチャネル型として説明したが、トランジスタ１２２乃至トランジスタ１２５のうち少なくとも１つがｐチャネル型であってもよい。ｐチャネル型のトランジスタでは、バックゲート電極に負電位を印加するとしきい値電圧がプラス方向にシフトしてオン電流が大きくなり、正電位を印加するとしきい値電圧がマイナス方向にシフトしてオフ電流が小さくなる。
なお、上記一例の動作方法において、配線１６１および配線１６２は高電位、配線１６３、配線１６４および配線１６５は低電位として説明したが、上記配線にその他の電位を供給して動作させることもできる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。例えば、本発明の一態様として、撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、撮像装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。
なお、図１乃至図８、図１０、図１２および図１４に示す構成は、それぞれ任意に組み合わせることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、本発明の一態様に用いることができる撮像装置全体の構成について、図１７を用いて説明する。
図１７は撮像装置の構成を示すブロック図である。当該撮像装置は、複数の画素１００がマトリクス状に並べられた画素アレイ２７００と、回路２７３０、回路２７４０、回路２７５０および回路２７６０と、バイアストランジスタアレイ２７５１およびバイアストランジスタアレイ２７６１と、配線１４２乃至配線１４５と、を有する。
なお、図１７は画素１００として図１に示す回路構造を有する画素を用いているが、画素１００はどのような回路構造を有していてもよい。例えば、図１乃至図６に示す回路構造のうちいずれか一を有していてもよい。例えば、画素１００が図５に示す回路構造を有している場合、撮像装置は図１７に示す配線１４２乃至配線１４５の他、配線１４１を有する。
配線は図示しないが、画素アレイ２７００には回路２７３０および回路２７４０が接続されている。回路２７３０は、例えば、リセットトランジスタの駆動回路として機能させることができる。この場合、回路２７３０と、図１における配線１５２とが電気的に接続される。回路２７４０は、例えば、転送トランジスタの駆動回路として機能させることができる。この場合、回路２７４０と、図１における配線１５４とが電気的に接続される。また、回路２７３０または回路２７４０は、例えば、選択トランジスタの駆動回路として機能させることができる。この場合、回路２７３０または回路２７４０と、図１における配線１５１とが電気的に接続される。なお、図１７では回路２７３０および回路２７４０を分割して配置する構成を図示しているが、一つの領域に回路２７３０および回路２７４０がまとめて配置される構成としてもよい。
また、配線は図示しないが、画素アレイ２７００には回路２７５０および回路２７６０が接続される。回路２７５０および回路２７６０は、例えば、図１に示すトランジスタ１２３のソース電極またはドレイン電極の他方と電気的に接続される垂直出力回路を選択する駆動回路として機能させることができる。なお、回路２７５０および回路２７６０の内、どちらか一方だけ配置し、片方の回路のみで垂直出力回路を駆動させてもよい。
また、バイアストランジスタアレイ２７５１およびバイアストランジスタアレイ２７６１には、図１に示すトランジスタ１２５が配置されている。なお、バイアストランジスタアレイ２７５１およびバイアストランジスタアレイ２７６１のどちらか一方だけを配置してもよい。
なお、回路２７３０乃至回路２７６０は、画素１００と同様に基板上に形成されてもよいし、外付けのＩＣチップに含まれていてもよい。
また、図１８に示すように、撮像装置を２層の積層構造とし、点線で示す回路２７３０乃至回路２７６０を１層目に、実線で示す画素アレイ２７００、バイアストランジスタアレイ２７５１、バイアストランジスタアレイ２７６１および配線１４２乃至配線１４５を２層目に配置してもよい。この場合、配線１４２乃至配線１４５を、回路２７３０乃至回路２７６０と重なる領域に配置することができる。このため、チップ面積を微細化することができる。また、配線１４２乃至配線１４５の配置に自由度を持たせられるため、配線１４２乃至配線１４５とＩＯピンとの接続が容易になる。なお、撮像装置は３層以上の積層構造としてもよい。
なお、図１７および図１８では配線１４２乃至配線１４５をそれぞれ２本設ける構造を示したが、それぞれ１本としてもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、本発明の一態様に用いることができる撮像装置の画素の構成について、図１９乃至図２９を用いて説明する。
図１９（Ａ）は、図１に示す回路構造を有する撮像装置の一画素の上面図である。また、図１９（Ｂ）は、図１９（Ａ）中のバックゲート電極として機能する配線１４２乃至配線１４４にハッチングを付与した上面図である。また、図１９（Ｃ）は、図１９（Ａ）に示すＡ１−Ａ２の断面図である。なお、上記図面では、明瞭化のために一部の要素を省いて図示している。
上記要素における電気的な接続の形態は一例である。図面上では各配線、各電極および導電膜３０８１を個別の要素として図示しているが、それらが電気的に接続しているものについては、同一の要素として設けられる場合もある。また、各要素間には層間絶縁膜や平坦化膜としての機能を有することができる絶縁膜３０４１および絶縁膜３０４２が設けられる。
例えば、絶縁膜３０４１および絶縁膜３０４２は、酸化シリコン膜、酸化窒化シリコン膜等の無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂等の有機絶縁膜等を用いてもよい。絶縁膜３０４１および絶縁膜３０４２の上面は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
なお、上記配線等の一部が設けられない場合や、上記以外の配線等やトランジスタ等が各層に含まれる場合もある。また、上記以外の層が当該積層構造に含まれる場合もある。また、上記の一部の層が含まれない場合もある。
当該画素回路は、フォトダイオード１１１、トランジスタ１２１乃至トランジスタ１２４および配線１４２乃至配線１４４の他、配線３０７１、配線３０７２および配線３０７４乃至３０７９を有する。
配線３０７１はトランジスタ１２１のソース電極またはドレイン電極の一方として機能することができ、配線３０７２はトランジスタ１２２のソース電極またはドレイン電極の一方として機能することができ、配線３０７５はトランジスタ１２４のゲート電極として機能することができ、配線３０７６はトランジスタ１２２のゲート電極として機能することができ、配線３０７８はトランジスタ１２１のゲート電極として機能することができ、配線３０７９はトランジスタ１２３のソース電極またはドレイン電極の一方として機能することができる。
また、配線３０７１および配線３０７９は、一方が電源線、他方が出力線として機能させることができる。また、配線３０７２および配線３０７７は電源線としての機能を有することができる。また、配線３０７４は接続配線としての機能を有することができる。また、配線３０７５、配線３０７６および配線３０７８は、トランジスタのオン・オフを制御する信号線としての機能を有することができる。
フォトダイオード１１１は、可視光に対する外部量子効率が高いセレン系材料を光電変換膜３０６１に用いることが好ましい。当該フォトダイオードでは、アバランシェ現象により入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。また、セレン系材料は光吸収係数が高いため、光電変換膜３０６１を薄くしやすい利点を有する。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
また、光電変換膜３０６１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む膜であってもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む膜であってもよい。ＣＩＳ膜およびＣＩＧＳ膜では、セレンの単層と同様にアバランシェ現象が利用できるフォトダイオード１１１を形成することができる。
セレン系材料を用いたフォトダイオード１１１は、例えば、金属材料等で形成された電極３０６６と透光性導電膜３０６２との間に光電変換膜３０６１を有する構成とすることができる。また、リーク電流等の防止のため、酸化亜鉛等の酸化物半導体膜を光電変換膜３０６１と接して設けてもよい。
なお、図１９（Ａ）（Ｂ）（Ｃ）では、光電変換膜３０６１および透光性導電膜３０６２を画素間で分離しない構成としているが、図２０（Ａ）に示す断面図のように回路間で分離する構成としてもよい。また、画素間における配線３０７７および電極３０６６を有さない領域には、図１９（Ｃ）に示すように絶縁膜で隔壁３０６７を設け、光電変換膜３０６１および透光性導電膜３０６２に亀裂が入らないようにすることが好ましいが、図２０（Ｂ）に示すように隔壁３０６７を設けない構成としてもよい。また、図２０（Ｃ）、（Ｄ）に示すように透光性導電膜３０６２と配線３０７７が直接接する形態としてもよい。また、図２０（Ｅ）に示すように、絶縁膜３０４２が平坦化処理されていない構成であってもよい。
なお、隔壁３０６７は、無機絶縁膜や絶縁有機樹脂等を用いて形成することができる。また、隔壁３０６７は、トランジスタ等に対する遮光のため、および／または１画素あたりの受光部の面積を確定するために黒色等に着色されていてもよい。
また、フォトダイオード１１１には、シリコン基板においてｐｎ型やｐｉｎ型の接合が形成されたダイオード素子を用いることができる。または非晶質シリコン膜や微結晶シリコン膜等を用いたｐｉｎ型ダイオード素子等を用いてもよい。
例えば、図２１（Ａ）はフォトダイオード１１１にｐｉｎ型の薄膜フォトダイオードを用いた例である。当該フォトダイオードは、ｎ型の半導体膜３０６５、ｉ型の半導体膜３０６４、およびｐ型の半導体膜３０６３が順に積層された構成を有している。ｉ型の半導体膜３０６４には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体膜３０６３およびｎ型の半導体膜３０６５には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコン等を用いることができる。非晶質シリコンを光電変換膜とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
図２１（Ａ）に示すフォトダイオード１１１では、カソードとして作用するｎ型の半導体膜３０６５が、トランジスタ１２２と電気的な接続を有する電極層と電気的な接続を有する。また、アノードとして作用するｐ型の半導体膜３０６３が配線３０７７と電気的な接続を有する。
なお、いずれの場合においても、ｐ型の半導体膜３０６３が受光面となるようにフォトダイオード１１１を形成することが好ましい。ｐ型の半導体膜３０６３を受光面とすることで、フォトダイオード１１１の出力電流を高めることができる。
また、ｐｉｎ型の薄膜フォトダイオードの形態を有するフォトダイオード１１１の構成、ならびにフォトダイオード１１１および配線の接続形態は、図２２（Ａ）（Ｂ）（Ｃ）（Ｄ）（Ｅ）（Ｆ）に示す例であってもよい。なお、フォトダイオード１１１の構成およびフォトダイオード１１１と配線の接続形態はこれらに限定されず、他の形態であってもよい。
図２２（Ａ）は、フォトダイオード１１１のｐ型の半導体膜３０６３と接する透光性導電膜３０６２を設けた構成である。透光性導電膜３０６２は電極として作用し、フォトダイオード１１１の出力電流を高めることができる。
透光性導電膜３０６２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン等を用いることができる。また、透光性導電膜３０６２は単層に限らず、異なる膜の積層であってもよい。
図２２（Ｂ）は、フォトダイオード１１１のｐ型の半導体膜３０６３と配線３０７４が電気的な接続を直接有する構成である。
図２２（Ｃ）は、フォトダイオード１１１のｐ型の半導体膜３０６３と接する透光性導電膜３０６２が設けられ、配線３０７４と透光性導電膜３０６２が電気的な接続を有する構成である。
図２２（Ｄ）は、フォトダイオード１１１を覆う絶縁膜にｐ型の半導体膜３０６３が露出する開口部が設けられ、当該開口部を覆う透光性導電膜３０６２と配線３０７４が電気的な接続を有する構成である。
図２２（Ｅ）は、フォトダイオード１１１を貫通する導電膜３０８１が設けられた構成である。当該構成では、配線３０７７は導電膜３０８１を介してｐ型の半導体膜３０６３と電気的に接続される。なお、図面上では、配線３０７７と電極３０６６とは、ｎ型の半導体膜３０６５を介して見かけ上導通してしまう形態を示している。しかしながら、ｎ型の半導体膜３０６５の横方向の抵抗が高いため、配線３０７７と上記電極層との間に適切な間隔を設ければ、両者間は極めて高抵抗となる。したがって、フォトダイオード１１１は、アノードとカソードが短絡することなく、ダイオード特性を有することができる。
図２２（Ｆ）は、図２２（Ｅ）のフォトダイオード１１１に対して、ｐ型の半導体膜３０６３と接する透光性導電膜３０６２を設けた構成である。
なお、図２２（Ｄ）、図２２（Ｅ）、および図２２（Ｆ）に示すフォトダイオード１１１では、受光領域と配線等が重ならないため、広い受光面積を確保できる利点を有する。
また、図２１（Ｂ）に示すように、絶縁膜３０４１、３０４２が多層である構成であってもよい。図示するように、絶縁膜３０４１が絶縁膜３０４１ａおよび絶縁膜３０４１ｂを有し、かつ絶縁膜３０４１ａと絶縁膜３０４１ｂとのエッチングレート等が異なる場合は、導電膜３０８１は段差を有するようになる。絶縁膜３０４２が絶縁膜３０４２ａおよび絶縁膜３０４２ｂを有する場合も同様である。
また、フォトダイオード１１１には、図２３に示すように、シリコン基板３０４０を光電変換膜としたフォトダイオードを用いることもできる。
上述したセレン系材料や非晶質シリコン等を用いて形成したフォトダイオード１１１は、成膜工程、リソグラフィ工程、エッチング工程等の一般的な半導体作製工程を用いて作製するこができる。また、セレン系材料は高抵抗であり、図１９（Ｃ）に示すように、光電変換膜３０６１を回路間で分離しない構成とすることもできる。したがって、本発明の一態様の撮像装置は、歩留りが高く、低コストで作製することができる。一方で、結晶性シリコン基板を光電変換膜とするフォトダイオードを形成する場合は、研磨工程や貼り合わせ工程等の難度の高い工程が必要となる。
また、本発明の一態様の撮像装置は、回路が形成されたシリコン基板３０４０が積層された構成としてもよい。例えば、図２４に示すようにシリコン基板３０４０に活性領域を有するトランジスタ３０５５およびトランジスタ３０５６が画素回路と重なる構成とすることができる。
シリコン基板３０４０に形成された回路は、画素回路が出力する信号を読み出す機能や当該信号を変換する処理等を行う機能を有することができ、例えばＣＭＯＳインバータを含む構成とすることができる。トランジスタ３０５５（ｎ−ｃｈ型）およびトランジスタ３０５６（ｐ−ｃｈ型）のゲートは電気的に接続される。また、一方のトランジスタのソース電極またはドレイン電極の一方は、他方のトランジスタのソース電極またはドレイン電極の一方と電気的に接続される。また、両方のトランジスタのソース電極またはドレイン電極の他方はそれぞれ別の配線に電気的に接続される。
また、シリコン基板３０４０はバルクのシリコン基板に限らず、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
また、トランジスタ３０５５およびトランジスタ３０５６は、図２４（Ｂ）に示すように、シリコン薄膜の活性層３０５９を有するトランジスタであってもよい。また、活性層３０５９は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。
上記積層において、トランジスタ３０５５およびトランジスタ３０５６を有する層と、トランジスタ１２４、トランジスタ１２３を有する層との間には絶縁膜３０８０が設けられる。
トランジスタ３０５５およびトランジスタ３０５６の活性領域近傍に設けられる絶縁膜中の水素はシリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ３０５５およびトランジスタ３０５６の信頼性を向上させる効果がある。一方、トランジスタ１２４等の活性層である酸化物半導体膜の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ１２４等の信頼性を低下させる要因となる場合がある。したがって、Ｓｉトランジスタを有する一方の層と、ＯＳトランジスタを有する他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有する絶縁膜３０８０を設けることが好ましい。絶縁膜３０８０により、一方の層に水素を閉じ込めることでトランジスタ３０５５およびトランジスタ３０５６の信頼性が向上することができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ１２４等の信頼性も向上させることができる。
絶縁膜３０８０としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
なお、図２４に示すような構成では、シリコン基板３０４０に形成される回路（例えば、駆動回路）と、トランジスタ１２４等と、フォトダイオード１１１とを重なるように形成することができるため、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。例えば、画素数が４ｋ２ｋ、８ｋ４ｋまたは１６ｋ８ｋ等の撮像装置に用いることが適する。なお、約３千３百万個の画素を有するため、８ｋ４ｋの撮像装置は３３Ｍと呼ぶこともできる。
また、図２４（Ａ）に示す撮像装置は、シリコン基板３０４０にはフォトダイオードを設けない構成である。したがって、各種トランジスタや配線等の影響を受けずにフォトダイオード１１１に対する光路を確保することができ、高開口率の画素を形成することができる。
図４、図６（Ａ）および図６（Ｂ）に示す回路構造を有する画素１００ａ、画素１００ｂ、画素１００ｃ、画素１００ｄ、画素１００ｅおよび画素１００ｆを２行３列に並べた上面図をそれぞれ図２５、図２６および図２７に示す。
トランジスタ１２１乃至トランジスタ１２４を隣り合う画素間を基準に線対称となるように配置すると、バックゲートとして機能する配線を同じ行または列および隣接する行または列に配置された画素間で共有することができる。図２５の場合、例えば配線１４３は画素１００ｃ乃至画素１００ｆ間で、配線１４７は画素１００ａ乃至画素１００ｄ間でそれぞれ共有することができる。図２６の場合、例えば配線１４７を画素１００ａ乃至画素１００ｄ間で、配線１４８を画素１００ｃ乃至画素１００ｆ間でそれぞれ共有することができる。図２７の場合、例えば配線１４３を画素１００ｃ乃至画素１００ｆ間で、配線１４９を画素１００ａ乃至画素１００ｄ間でそれぞれ共有することができる。このため、画素１００を線対称に配置しない場合より簡易な工程で撮像装置を作製することができる。
なお、図２５および図２７に示す場合では、トランジスタ１２１を図１９（Ａ）よりトランジスタ１２２、トランジスタ１２３およびトランジスタ１２４に近づけて配置することが望ましいが、図１９（Ａ）にと同じ位置としてもよい。
オフとするトランジスタのゲート電極に十分低い電位を印加すれば、オフとするトランジスタのバックゲート電極に正電位を印加してもオフ電流の発生を抑制することができる。
図２８（Ａ）は、図１９（Ａ）（Ｂ）（Ｃ）に示す撮像装置にカラーフィルタ等を付加した形態の一例の断面図である。当該断面図は、３画素分の画素回路を有する領域の一部を示している。フォトダイオード１１１が形成される領域３４００上には、絶縁膜３５００が形成される。絶縁膜３５００は可視光に対して透光性の高い酸化シリコン膜等を用いることができる。また、パッシベーション膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハフニウム等の誘電体膜を積層する構成としてもよい。
絶縁膜３５００上には、遮光層３５１０が形成される。遮光層３５１０は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層３５１０には、アルミニウム、タングステン等の金属層や当該金属層と反射防止膜としての機能を有する誘電体膜を積層する構成とすることができる。
絶縁膜３５００および遮光層３５１０上には平坦化膜として有機樹脂層３５２０が形成される。また、画素別に、カラーフィルタ３５３０ａ、カラーフィルタ３５３０ｂおよびカラーフィルタ３５３０ｃがそれぞれ形成される。上記それぞれのカラーフィルタに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）等の色を割り当てることにより、カラー画像を得ることができる。
カラーフィルタ３５３０ａ、カラーフィルタ３５３０ｂおよびカラーフィルタ３５３０ｃ上には、マイクロレンズアレイ３５４０が設けられる。したがって、マイクロレンズアレイ３５４０が有する個々のレンズを通る光が直下のカラーフィルタを通り、フォトダイオードに照射されるようになる。なお、マイクロレンズアレイ３５４０を設けない構成とすることもできる。
上記撮像装置の構成において、カラーフィルタ３５３０ａ、カラーフィルタ３５３０ｂおよびカラーフィルタ３５３０ｃの代わりに光学変換層３５５０（図２８（Ｂ）参照）を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
例えば、光学変換層３５５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮像装置とすることができる。また、光学変換層３５５０に近赤外線の波長以下の光を遮るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層３５５０に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。
また、光学変換層３５５０にシンチレータを用いれば、Ｘ線撮像装置等に用いる、放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンスと呼ばれる現象により可視光線や紫外光線等の光（蛍光）に変換される。そして、当該光をフォトダイオード１１１で検知することにより画像データを取得する。また、放射線検出器等に当該構成の撮像装置を用いてもよい。
シンチレータは、Ｘ線やガンマ線等の放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質、または当該物質を含む材料からなる。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯ等の材料や、それらを樹脂やセラミクスに分散させたものが知られている。
なお、セレン系材料を用いたフォトダイオード１１１においては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
なお、本発明の一態様の撮像装置は、図２８（Ｃ）に示すように、領域３４００の下にＯＳトランジスタが設けられた領域３３００を有していてもよい。領域３３００および領域３４００の構成は、例えば、図１９（Ａ）（Ｂ）（Ｃ）、図２１（Ａ）（Ｂ）および図２３に示す構成とすることができる。
また、本発明の一態様の撮像装置は、図２８（Ｄ）に示すように、領域３４００の下にＯＳトランジスタが設けられた領域３３００を有し、領域３３００の下にＳｉトランジスタが設けられた領域３２００を有していてもよい。領域３２００、領域３３００および領域３４００の構成は、例えば、図２４（Ａ）（Ｂ）に示す構成とすることができる。
また、撮像装置は、図２９（Ａ１）および図２９（Ｂ１）に示すように湾曲させてもよい。図２９（Ａ１）は、撮像装置を同図中の二点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示している。図２９（Ａ２）は、図２９（Ａ１）中の二点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図２９（Ａ３）は、図２９（Ａ１）中の二点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
図２９（Ｂ１）は、撮像装置を同図中の二点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同図中の二点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図２９（Ｂ２）は、図２９（Ｂ１）中の二点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図２９（Ｂ３）は、図２９（Ｂ１）中の二点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズ等の光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた半導体装置等の小型化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事ができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジスタについて図３０乃至図３８を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
図３０（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ４１０１の上面図および断面図である。図３０（Ａ）は上面図であり、図３０（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図３０（Ｂ）に相当する。また、図３０（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図３２（Ａ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４１０１は、基板４１１５と接する導電膜４１７３と、基板４１１５および導電膜４１７３と接する絶縁膜４１２０と、絶縁膜４１２０と接する酸化物半導体膜４１３０と、酸化物半導体膜４１３０と電気的に接続する導電膜４１４０および導電膜４１５０と、酸化物半導体膜４１３０、導電膜４１４０および導電膜４１５０と接する絶縁膜４１６０と、絶縁膜４１６０と接する導電膜４１７０と、導電膜４１４０、導電膜４１５０、絶縁膜４１６０および導電膜４１７０と接する絶縁膜４１７５と、絶縁膜４１７５と接する絶縁膜４１８０と、を有する。また、必要に応じて絶縁膜４１８０に平坦化膜としての機能を付加してもよい。
ここで、導電膜４１４０はソース電極またはドレイン電極の一方、導電膜４１５０はソース電極またはドレイン電極の他方、絶縁膜４１６０はゲート絶縁膜、導電膜４１７０は第１のゲート電極、導電膜４１７３は第２のゲート電極（バックゲート電極ともいう）としてそれぞれ機能することができる。第１のゲート電極と第２のゲート電極によりチャネル形成領域を電気的に取り囲んだトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶ。
また、図３０（Ｂ）に示す領域４２３１はソース領域、領域４２３２はドレイン領域、領域４２３３はチャネル形成領域として機能することができる。領域４２３１および領域４２３２は導電膜４１４０および導電膜４１５０とそれぞれ接しており、例えば導電膜４１４０および導電膜４１５０として酸素と結合しやすい導電材料を用いれば領域４２３１および領域４２３２を低抵抗化することができる。
具体的には、酸化物半導体膜４１３０と導電膜４１４０および導電膜４１５０とが接することで酸化物半導体膜４１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体膜４１３０内に残留または外部から拡散する水素との相互作用により、領域４２３１および領域４２３２は低抵抗のｎ型となる。
また、導電膜４１７０は、導電膜４１７１および導電膜４１７２の二層で形成される例を図示しているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
また、導電膜４１４０および導電膜４１５０は単層で形成される例を図示しているが、二層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
また、本発明の一態様のトランジスタは、図３０（Ｃ）、（Ｄ）に示す構成であってもよい。図３０（Ｃ）はトランジスタ４１０２の上面図であり、図３０（Ｃ）に示す一点鎖線Ｃ１−Ｃ２方向の断面が図３０（Ｄ）に相当する。また、図３０（Ｃ）に示す一点鎖線Ｃ３−Ｃ４方向の断面は、図３２（Ｂ）に相当する。また、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４１０２は、ゲート絶縁膜として作用する絶縁膜４１６０がゲート電極として作用する導電膜４１７０と端部を一致させない点を除き、トランジスタ４１０１と同様の構成を有する。トランジスタ４１０２の構造は、導電膜４１４０および導電膜４１５０が絶縁膜４１６０で広く覆われているため、導電膜４１４０および導電膜４１５０と導電膜４１７０との間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
また、本発明の一態様のトランジスタは、図３０（Ｅ）、（Ｆ）に示す構成であってもよい。図３０（Ｅ）はトランジスタ４１０３の上面図であり、図３０（Ｅ）に示す一点鎖線Ｄ１−Ｄ２方向の断面が図３０（Ｆ）に相当する。また、図３０（Ｅ）に示す一点鎖線Ｄ３−Ｄ４方向の断面は、図３２（Ａ）に相当する。また、一点鎖線Ｄ１−Ｄ２方向をチャネル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４１０３は、基板４１１５と接する導電膜４１７３と、基板４１１５および導電膜４１７３と接する絶縁膜４１２０と、絶縁膜４１２０と接する酸化物半導体膜４１３０と、酸化物半導体膜４１３０と接する絶縁膜４１６０と、絶縁膜４１６０と接する導電膜４１７０と、酸化物半導体膜４１３０、絶縁膜４１６０および導電膜４１７０を覆う絶縁膜４１７５と、絶縁膜４１７５と接する絶縁膜４１８０と、絶縁膜４１７５および絶縁膜４１８０に設けられた開口部を通じて酸化物半導体膜４１３０と電気的に接続する導電膜４１４０および導電膜４１５０を有する。また、必要に応じて絶縁膜４１８０、導電膜４１４０および導電膜４１５０に接する絶縁膜（平坦化膜）等を有していてもよい。
ここで、導電膜４１４０はソース電極またはドレイン電極の一方、導電膜４１５０はソース電極またはドレイン電極の他方、絶縁膜４１６０はゲート絶縁膜、導電膜４１７０は第１のゲート電極、導電膜４１７３は第２のゲート電極としてそれぞれ機能することができる。
また、図３０（Ｆ）に示す領域４２３１はソース領域、領域４２３２はドレイン領域、領域４２３３はチャネル形成領域として機能することができる。領域４２３１および領域４２３２は絶縁膜４１７５と接しており、例えば絶縁膜４１７５として水素を含む絶縁材料を用いれば領域４２３１および領域４２３２を低抵抗化することができる。
具体的には、絶縁膜４１７５を形成するまでの工程により領域４２３１および領域４２３２に生じる酸素欠損と、絶縁膜４１７５から領域４２３１および領域４２３２に拡散する水素との相互作用により、領域４２３１および領域４２３２は低抵抗のｎ型となる。なお、水素を含む絶縁材料としては、例えば窒化シリコンや窒化アルミニウムなどを用いることができる。
また、本発明の一態様のトランジスタは、図３１（Ａ）（Ｂ）に示す構成であってもよい。図３１（Ａ）はトランジスタ４１０４の上面図であり、図３１（Ａ）に示す一点鎖線Ｅ１−Ｅ２方向の断面が図３１（Ｂ）に相当する。また、図３１（Ａ）に示す一点鎖線Ｅ３−Ｅ４方向の断面は、図３２（Ａ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４１０４は、基板４１１５と接する導電膜４１７３と、基板４１１５および導電膜４１７３と接する絶縁膜４１２０と、絶縁膜４１２０と接する酸化物半導体膜４１３０と、酸化物半導体膜４１３０と電気的に接続する導電膜４１４０および導電膜４１５０と、酸化物半導体膜４１３０に接する絶縁膜４１６０と、絶縁膜４１６０と接する導電膜４１７０と、酸化物半導体膜４１３０、導電膜４１４０、導電膜４１５０および導電膜４１７０と接する絶縁膜４１７５と、絶縁膜４１７５と接する絶縁膜４１８０と、を有する。また、必要に応じて絶縁膜４１８０に平坦化膜としての機能を付与してもよい。
また、図３１（Ｂ）に示す領域４３３１および領域４３３４はソース領域、領域４３３２および領域４３３５はドレイン領域、領域４３３３はチャネル形成領域として機能することができる。
領域４３３１および領域４３３２は、トランジスタ４１０１における領域４２３１および領域４２３２と同様に低抵抗化することができる。
また、領域４３３４および領域４３３５は、トランジスタ４１０３における領域４２３１および領域４２３２と同様に低抵抗化することができる。なお、チャネル長方向における領域４３３４および領域４３３５の幅が１００ｎｍ以下、好ましくは５０ｎｍ以下の場合には、ゲート電界の寄与によりオン電流は大きく低下しない。したがって、領域４３３４および領域４３３５の低抵抗化を行わない場合もある。
トランジスタ４１０３およびトランジスタ４１０４は、導電膜４１７０と、導電膜４１４０および導電膜４１５０と、が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲート電極とソース電極およびドレイン電極間の寄生容量が極めて小さいため、高速動作用途に適している。
また、本発明の一態様のトランジスタは、図３１（Ｃ）、（Ｄ）に示す構成であってもよい。図３１（Ｃ）はトランジスタ４１０５の上面図であり、図３１（Ｃ）に示す一点鎖線Ｆ１−Ｆ２方向の断面が図３１（Ｄ）に相当する。また、図３１（Ｃ）に示す一点鎖線Ｆ３−Ｆ４方向の断面は、図３２（Ａ）に相当する。また、一点鎖線Ｆ１−Ｆ２方向をチャネル長方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４１０５は、基板４１１５と接する導電膜４１７３と、基板４１１５および導電膜４１７３と接する絶縁膜４１２０と、絶縁膜４１２０と接する酸化物半導体膜４１３０と、酸化物半導体膜４１３０と電気的に接続する導電膜４１４１および導電膜４１５１と、酸化物半導体膜４１３０、導電膜４１４１、導電膜４１５１と接する絶縁膜４１６０と、絶縁膜４１６０と接する導電膜４１７０と、酸化物半導体膜４１３０、導電膜４１４１、導電膜４１５１および導電膜４１７０と接する絶縁膜４１７５と、絶縁膜４１７５と接する絶縁膜４１８０と、絶縁膜４１７５および絶縁膜４１８０に設けられた開口部を通じて導電膜４１４１および導電膜４１５１とそれぞれ電気的に接続する導電膜４１４２および導電膜４１５２を有する。また、必要に応じて絶縁膜４１８０、導電膜４１４２および導電膜４１５２に接する絶縁膜等を有していてもよい。
ここで、導電膜４１４１および導電膜４１５１は、酸化物半導体膜４１３０の上面と接し、側面には接しない構成となっている。
トランジスタ４１０５は、導電膜４１４１および導電膜４１５１を有する点、および絶縁膜４１７５および絶縁膜４１８０に設けられた開口部を通じて導電膜４１４１および導電膜４１５１とそれぞれ電気的に接続する導電膜４１４２および導電膜４１５２を有する点を除き、トランジスタ４１０１と同様の構成を有する。導電膜４１４０（導電膜４１４１および導電膜４１４２）はソース電極またはドレイン電極の一方として作用させることができ、導電膜４１５０（導電膜４１５１および導電膜４１５２）はソース電極またはドレイン電極の他方として作用させることができる。
また、本発明の一態様のトランジスタは、図３１（Ｅ）、（Ｆ）に示す構成であってもよい。図３１（Ｅ）はトランジスタ４１０６の上面図であり、図３１（Ｅ）に示す一点鎖線Ｇ１−Ｇ２方向の断面が図３１（Ｆ）に相当する。また、図３１（Ｅ）に示す一点鎖線Ｇ３−Ｇ４方向の断面は、図３２（Ａ）に相当する。また、一点鎖線Ｇ１−Ｇ２方向をチャネル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４１０６は、基板４１１５と接する絶縁膜４１２０と、絶縁膜４１２０と接する酸化物半導体膜４１３０と、酸化物半導体膜４１３０と電気的に接続する導電膜４１４１および導電膜４１５１と、酸化物半導体膜４１３０と接する絶縁膜４１６０と、絶縁膜４１６０と接する導電膜４１７０と、絶縁膜４１２０、酸化物半導体膜４１３０、導電膜４１４１、導電膜４１５１および導電膜４１７０と接する絶縁膜４１７５と、絶縁膜４１７５と接する絶縁膜４１８０と、絶縁膜４１７５および絶縁膜４１８０に設けられた開口部を通じて導電膜４１４１および導電膜４１５１とそれぞれ電気的に接続する導電膜４１４２および導電膜４１５２を有する。また、必要に応じて絶縁膜４１８０、導電膜４１４２および導電膜４１５２に接する絶縁膜（平坦化膜）等を有していてもよい。
ここで、導電膜４１４１および導電膜４１５１は、酸化物半導体膜４１３０の上面と接し、側面には接しない構成となっている。
トランジスタ４１０６は、導電膜４１４１および導電膜４１５１を有する点を除き、トランジスタ４１０３と同様の構成を有する。導電膜４１４０（導電膜４１４１および導電膜４１４２）はソース電極およびドレイン電極の一方として作用させることができ、導電膜４１５０（導電膜４１５１および導電膜４１５２）はソース電極またはドレイン電極の他方として作用させることができる。
トランジスタ４１０５およびトランジスタ４１０６の構成では、導電膜４１４０および導電膜４１５０が絶縁膜４１２０と接しない構成であるため、絶縁膜４１２０中の酸素が導電膜４１４０および導電膜４１５０に奪われにくくなり、絶縁膜４１２０から酸化物半導体膜４１３０中への酸素の供給を容易とすることができる。
なお、トランジスタ４１０３における領域４２３１および領域４２３２、トランジスタ４１０４およびトランジスタ４１０６における領域４３３４および領域４３３５には、酸素欠損を形成し導電率を高めるための不純物を添加してもよい。酸化物半導体膜に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法等を用いることができる。
不純物元素として、上記元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体膜に含まれる酸素欠損と酸化物半導体膜中に残存または後から添加される水素の相互作用により、酸化物半導体膜の導電率を高くすることができる。
なお、不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体層とソース電極およびドレイン電極として機能する導電膜との接触はオーミック接触であり、酸化物導電体層とソース電極およびドレイン電極として機能する導電膜との接触抵抗を低減することができる。
また、図３０および図３１におけるトランジスタ４１０１乃至トランジスタ４１０６では、酸化物半導体膜４１３０が単層である例を図示したが、酸化物半導体膜４１３０は積層であってもよい。
図３３（Ａ）は酸化物半導体膜４１３０の上面図である。二層構造である酸化物半導体膜４１３０の、図３３（Ａ）に示す一点鎖線Ａ１−Ａ２方向の断面図を図３３（Ｂ）に、一点鎖線Ａ３−Ａ４方向の断面図を図３３（Ｃ）にそれぞれ示す。また、三層構造である酸化物半導体膜４１３０の、図３３（Ａ）に示す一点鎖線Ａ１−Ａ２方向の断面図を図３３（Ｄ）に、一点鎖線Ａ３−Ａ４方向の断面図を図３３（Ｅ）にそれぞれ示す。
トランジスタ４１０１乃至トランジスタ４１０６の酸化物半導体膜４１３０は、図３３（Ｂ）、（Ｃ）または図３３（Ｄ）、（Ｅ）に示す酸化物半導体膜４１３０と入れ替えることができる。
本明細書では、二層以上の酸化物半導体膜における、チャネル領域を形成する層を酸化物半導体膜、チャネル領域を形成しない層を絶縁膜と呼ぶ。酸化物半導体が三層構造の場合、例えば二層目（一層目と三層目の間の層）にチャネル領域が形成される。
図３３に示す絶縁膜４１３０ａ、酸化物半導体膜４１３０ｂ、絶縁膜４１３０ｃには、それぞれ組成の異なる酸化物半導体膜等を用いることができる。
また、本発明の一態様のトランジスタは、図３４（Ａ）乃至図３４（Ｆ）、図３５（Ａ）乃至図３５（Ｆ）および図３６（Ａ）（Ｂ）に示す構成であってもよい。図３４（Ａ）乃至図３４（Ｆ）、図３５（Ａ）乃至図３５（Ｆ）および図３６（Ａ）（Ｂ）に示すトランジスタは、図３０（Ａ）乃至図３０（Ｆ）、図３１（Ａ）乃至図３１（Ｆ）および図３２（Ａ）（Ｂ）に示すトランジスタにおいて、領域４２３１、領域４２３２、領域４３３４、領域４３３５における酸化物半導体膜４１３０が二層（絶縁膜４１３０ａ、酸化物半導体膜４１３０ｂ）であり、領域４２３３において酸化物半導体膜４１３０が三層（絶縁膜４１３０ａ、酸化物半導体膜４１３０ｂ、絶縁膜４１３０ｃ）である場合にそれぞれ対応する。
図３４（Ａ）（Ｂ）および図３６（Ａ）に示すトランジスタ４１０７と、図３４（Ｃ）（Ｄ）および図３６（Ｂ）に示すトランジスタ４１０８は、導電膜４１４０および導電膜４１５０と、絶縁膜４１６０との間に絶縁膜４１３０ｃが介在している。また、図３５（Ｃ）（Ｄ）および図３６（Ａ）に示すトランジスタ４１１１は、導電膜４１４１および導電膜４１５１と、絶縁膜４１６０との間に絶縁膜４１３０ｃが介在している。
また、本発明の一態様のトランジスタは、図３７（Ａ）および図３７（Ｂ）に示す構成とすることもできる。図３７（Ａ）は上面図であり、図３７（Ｂ）は、図３７（Ａ）に示す一点鎖線Ｎ１−Ｎ２、および一点鎖線Ｎ３−Ｎ４に対応する断面図である。なお、図３７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図３７（Ａ）および図３７（Ｂ）に示すトランジスタ４１１３は、基板４１１５と、基板４１１５上の導電膜４１７３と、基板４１１５および導電膜４１７３上の絶縁膜４１２０と、絶縁膜４１２０上の酸化物半導体膜４１３０（絶縁膜４１３０ａ、酸化物半導体膜４１３０ｂ、絶縁膜４１３０ｃ）と、酸化物半導体膜４１３０に接し、間隔を開けて配置された導電膜４１４０および導電膜４１５０と、絶縁膜４１３０ｃと接する絶縁膜４１６０と、絶縁膜４１６０と接する導電膜４１７０を有する。なお、絶縁膜４１３０ｃ、絶縁膜４１６０および導電膜４１７０は、トランジスタ４１１３上の絶縁膜４１９０に設けられた、酸化物半導体膜４１３０ｂ、絶縁膜４１３０ａおよび絶縁膜４１２０に達する開口部に設けられている。
トランジスタ４１１３の構成は、前述したその他のトランジスタの構成と比較して、ソース電極またはドレイン電極となる導電膜とゲート電極となる導電膜の重なる領域が少ないため、寄生容量を小さくすることができる。したがって、トランジスタ４１１３は、高速動作を必要とする回路の要素として適している。なお、トランジスタ４１１３の上面は、図３７（Ｂ）に示すようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いて平坦化することが好ましいが、平坦化しない構成とすることもできる。
また、本発明の一態様のトランジスタにおける導電膜４１４０および導電膜４１５０は、図３８（Ａ）に示す上面図（酸化物半導体膜４１３０、導電膜４１４０および導電膜４１５０のみを図示）のように酸化物半導体膜４１３０の幅（ＷＯＳ）よりも導電膜４１４０および導電膜４１５０の幅（ＷＳＤ）が長く形成されていてもよいし、図３８（Ｂ）に示すように短く形成されていてもよい。ＷＳＤをＷＯＳ以下とすることで、ゲート電界が酸化物半導体膜１３０全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。また、図３８（Ｃ）に示すように、導電膜４１４０および導電膜４１５０が酸化物半導体膜４１３０と重なる領域のみに形成されていてもよい。
本発明の一態様のトランジスタ（トランジスタ４１０１乃至トランジスタ４１１２）では、いずれの構成においても、ゲート電極である導電膜４１７０は、ゲート絶縁膜である絶縁膜４１６０を介して酸化物半導体膜４１３０のチャネル幅方向を電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
なお、本実施の形態に示すトランジスタは、第１のゲート電極として機能する導電膜４１７０の下方に第２のゲート電極として機能する導電膜４１７３を配置するトップゲート構造としているが、第１のゲート電極の上方に第２のゲート電極を配置するボトムゲート構造としてもよい。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態４に示したトランジスタの構成要素について詳細を説明する。
基板４１１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処理された金属基板等を用いることができる。または、トランジスタが形成されたシリコン基板、および当該シリコン基板上に絶縁膜、配線、コンタクトプラグとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン基板にｐ−ｃｈ型のトランジスタのみを形成する場合は、ｎ−型の導電型を有するシリコン基板を用いることが好ましい。または、ｎ−型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。また、当該シリコン基板におけるトランジスタを形成する面の面方位は、（１１０）面であることが好ましい。（１１０）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くすることができる。
絶縁膜４１２０は、基板４１１５に含まれる要素からの不純物の拡散を防止する役割を有するほか、酸化物半導体膜４１３０に酸素を供給する役割を担うことができる。したがって、絶縁膜４１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。また、基板４１１５が他のデバイスが形成された基板である場合、絶縁膜４１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。
例えば、絶縁膜４１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等の酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等の窒化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。
なお、本実施の形態では、トランジスタが有する酸化物半導体膜４１３０が絶縁膜４１３０ａ、酸化物半導体膜４１３０ｂおよび絶縁膜４１３０ｃを絶縁膜４１２０側から順に積んだ三層構造である場合を主として詳細を説明する。
なお、酸化物半導体膜４１３０が単層の場合は、本実施の形態に示す、酸化物半導体膜４１３０ｂに相当する層を用いればよい。
また、酸化物半導体膜４１３０が二層の場合は、本実施の形態に示す、絶縁膜４１３０ａに相当する層および酸化物半導体膜４１３０ｂに相当する層を絶縁膜１２０側から順に積んだ積層を用いればよい。この構成の場合、絶縁膜４１３０ａと酸化物半導体膜４１３０ｂとを入れ替えることもできる。
また、酸化物半導体膜４１３０が四層以上である場合は、例えば、本実施の形態で説明する三層構造の酸化物半導体膜４１３０に対して他の酸化物半導体膜を付加する構成とすることができる。
一例としては、酸化物半導体膜４１３０ｂには、絶縁膜４１３０ａおよび絶縁膜４１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体膜を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
絶縁膜４１３０ａおよび絶縁膜４１３０ｃは、酸化物半導体膜４１３０ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体膜４１３０ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体膜で形成することが好ましい。
このような構造において、導電膜４１７０に電界を印加すると、酸化物半導体膜４１３０のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体膜４１３０ｂにチャネルが形成される。
また、絶縁膜４１３０ａは、酸化物半導体膜４１３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体膜４１３０ｂと絶縁膜４１２０が接した場合の界面と比較して、酸化物半導体膜４１３０ｂと絶縁膜４１３０ａとの界面には界面準位が形成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、絶縁膜４１３０ａを設けることにより、トランジスタのしきい値電圧等の電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
また、絶縁膜４１３０ｃは、酸化物半導体膜４１３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体膜４１３０ｂと絶縁膜４１６０が接した場合の界面と比較して、酸化物半導体膜４１３０ｂと絶縁膜４１３０ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、絶縁膜４１３０ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。
絶縁膜４１３０ａおよび絶縁膜４１３０ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体膜４１３０ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体膜に生じることを抑制する機能を有する。すなわち、絶縁膜４１３０ａおよび絶縁膜４１３０ｃは、酸化物半導体膜４１３０ｂよりも酸素欠損が生じにくいということができる。
また、絶縁膜４１３０ａ、酸化物半導体膜４１３０ｂ、および絶縁膜４１３０ｃとして用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
なお、絶縁膜４１３０ａ、酸化物半導体膜４１３０ｂ、絶縁膜４１３０ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、絶縁膜４１３０ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体膜４１３０ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、絶縁膜４１３０ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体膜４１３０ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
絶縁膜４１３０ａおよび絶縁膜４１３０ｃにおけるＺｎおよびＯを除いた場合において、ＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。また、酸化物半導体膜４１３０ｂのＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。
また、酸化物半導体膜４１３０ｂは、絶縁膜４１３０ａおよび絶縁膜４１３０ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＭよりも多い組成となる酸化物はＩｎがＭと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体膜４１３０ｂにインジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現することができる。
絶縁膜４１３０ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、さらに好ましくは５ｎｍ以上２５ｎｍ以下とする。また、酸化物半導体膜４１３０ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下とする。また、絶縁膜４１３０ｃの厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上３０ｎｍ以下、さらに好ましくは３ｎｍ以上１５ｎｍ以下とする。また、酸化物半導体膜４１３０ｂは、絶縁膜４１３０ｃより厚い方が好ましい。
なお、酸化物半導体膜をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体膜中の不純物濃度を低減し、酸化物半導体膜を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体膜のキャリア密度が、１×１０１５／ｃｍ３未満であること、好ましくは１×１０１３／ｃｍ３未満であること、さらに好ましくは８×１０１１／ｃｍ３未満であること、さらに好適には１×１０８／ｃｍ３未満１×１０−９／ｃｍ３以上であることとする。
また、酸化物半導体膜において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体膜中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、絶縁膜４１３０ａ、酸化物半導体膜４１３０ｂおよび絶縁膜４１３０ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体膜を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満であって、１×１０１８ａｔｏｍｓ／ｃｍ３以上とする。また、水素濃度は、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下であって、１×１０１７ａｔｏｍｓ／ｃｍ３以上とする。また、窒素濃度は、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下であって、５×１０１６ａｔｏｍｓ／ｃｍ３以上とする。
また、酸化物半導体膜が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体膜の結晶性を低下させることがある。酸化物半導体膜の結晶性を低下させないためには、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満であって、１×１０１８ａｔｏｍｓ／ｃｍ３以上とする部分を有していればよい。また、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満であって、６×１０１７ａｔｏｍｓ／ｃｍ３以上とする部分を有していればよい。
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体膜のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜と酸化物半導体膜との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体膜のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
したがって、酸化物半導体膜４１３０を絶縁膜４１３０ａ、酸化物半導体膜４１３０ｂ、絶縁膜４１３０ｃの積層構造とすることで、酸化物半導体膜４１３０ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
絶縁膜４１３０ａ、酸化物半導体膜４１３０ｂ、絶縁膜４１３０ｃのバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、絶縁膜４１３０ａ、酸化物半導体膜４１３０ｂ、絶縁膜４１３０ｃの組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、絶縁膜４１３０ａ、酸化物半導体膜４１３０ｂ、絶縁膜４１３０ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面は点線で表している。
主成分を共通として積層された酸化物半導体膜４１３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体膜の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
例えば、絶縁膜４１３０ａおよび絶縁膜４１３０ｃにはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：９：６（原子数比）等のＩｎ−Ｇａ−Ｚｎ酸化物等を用いることができる。また、酸化物半導体膜４１３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、または３：１：２（原子数比）等のＩｎ−Ｇａ−Ｚｎ酸化物等を用いることができる。なお、絶縁膜４１３０ａ、酸化物半導体膜４１３０ｂ、および絶縁膜４１３０ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。
酸化物半導体膜４１３０における酸化物半導体膜４１３０ｂはウェル（井戸）となり、酸化物半導体膜４１３０を用いたトランジスタにおいて、チャネルは酸化物半導体膜４１３０ｂに形成される。なお、酸化物半導体膜４１３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
また、絶縁膜４１３０ａおよび絶縁膜４１３０ｃと、酸化シリコン膜等の絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。絶縁膜４１３０ａおよび絶縁膜４１３０ｃがあることにより、酸化物半導体膜４１３０ｂと当該トラップ準位とを遠ざけることができる。
ただし、絶縁膜４１３０ａおよび絶縁膜４１３０ｃの伝導帯下端のエネルギーと、酸化物半導体膜４１３０ｂの伝導帯下端のエネルギーとの差が小さい場合、酸化物半導体膜４１３０ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子がトラップ準位に捕獲されることで、絶縁膜界面にマイナスの電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
絶縁膜４１３０ａ、酸化物半導体膜４１３０ｂおよび絶縁膜４１３０ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極またはドレイン電極の一方として作用する導電膜４１４０およびソース電極とドレイン電極の他方として作用する導電膜４１５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできること等から、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ−Ｍｎ等の合金と上記材料との積層を用いてもよい。なお、トランジスタ４１０５、トランジスタ４１０６、トランジスタ４１１１およびトランジスタ４１１２においては、例えば、導電膜４１４１および導電膜４１５１にＷ、導電膜４１４２および導電膜４１５２にＴｉとＡｌとの積層膜等を用いることができる。
上記材料は酸化物半導体膜から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体膜の一部の領域では酸化物半導体膜中の酸素が脱離し、酸素欠損が形成される。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソース電極またはドレイン電極として作用させることができる。
また、導電膜４１４０および導電膜４１５０にＷを用いる場合には、窒素をドーピングしてもよい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電膜４１４０および導電膜４１５０をｎ型の半導体膜との積層とし、ｎ型の半導体膜と酸化物半導体膜を接触させることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。ｎ型の半導体膜としては、窒素が添加されたＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズ等を用いることができる。
ゲート絶縁膜として作用する絶縁膜４１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁膜４１６０は上記材料の積層であってもよい。なお、絶縁膜４１６０に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）等を、不純物として含んでいてもよい。
また、絶縁膜４１６０の積層構造の一例について説明する。絶縁膜４１６０は、例えば、酸素、窒素、シリコン、ハフニウム等を有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁膜４１６０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系等が挙げられる。ただし、本発明の一態様は、これらに限定されない。
また、酸化物半導体膜４１３０と接する絶縁膜４１２０および絶縁膜４１６０は、窒素酸化物の放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁膜と酸化物半導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。当該窒素酸化物に起因する準位密度は酸化物半導体のエネルギーギャップ内に形成されうる場合がある。絶縁膜４１２０および絶縁膜４１６０には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜または酸化窒化アルミニウム膜等の酸化物絶縁膜を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
絶縁膜４１２０および絶縁膜４１６０として、上記酸化物絶縁膜を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
ゲート電極として作用する導電膜４１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷ等の導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層等を用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎ等の合金や上記材料とＣｕまたはＣｕ−Ｍｎ等の合金との積層を用いてもよい。
絶縁膜４１７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜等を用いることができる。実施の形態４に示したトランジスタ４１０３、トランジスタ４１０４、トランジスタ４１０６、トランジスタ４１０９、トランジスタ４１１０、およびトランジスタ４１１２では、絶縁膜４１７５として水素を含む絶縁膜を用いることで酸化物半導体膜の一部をｎ型化することができる。また、窒化絶縁膜は水分等のブロッキング膜としての作用も有し、トランジスタの信頼性を向上させることができる。
また、絶縁膜４１７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形態４に示したトランジスタ４１０１、トランジスタ４１０２、トランジスタ４１０５、トランジスタ４１０７、トランジスタ４１０８、およびトランジスタ４１１１では絶縁膜４１７５に酸化アルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分等の不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、水素、水分等の不純物の酸化物半導体膜４１３０への混入防止、酸素の酸化物半導体膜からの放出防止、絶縁膜４１２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体膜中に拡散させることもできる。
また、絶縁膜４１７５上には絶縁膜４１８０が形成されていることが好ましい。当該絶縁膜には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁膜は上記材料の積層であってもよい。
ここで、絶縁膜４１８０は絶縁膜４１２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁膜４１８０から放出される酸素は絶縁膜４１６０を経由して酸化物半導体膜４１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅が縮小するとオン電流が低下する。
本発明の一態様のトランジスタ４１０７乃至トランジスタ４１１２では、チャネルが形成される酸化物半導体膜４１３０ｂを覆うように絶縁膜４１３０ｃが形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体膜４１３０のチャネル幅方向を電気的に取り囲むように導電膜４１７０が形成されているため、酸化物半導体膜４１３０に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。
また、本発明の一態様における酸化物半導体膜４１３０が二層または三層のトランジスタでは、チャネルが形成される酸化物半導体膜４１３０ｂを絶縁膜４１３０ａ上に形成することで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化物半導体膜４１３０が三層のトランジスタでは、酸化物半導体膜４１３０ｂを三層構造の中間に位置する層とすることで上下からの不純物混入の影響を排除できる効果等を併せて有する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）を小さくすることができる。したがって、ゲート電位ＶＧが０Ｖ時の電流を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。
なお、本実施の形態で説明した金属膜、半導体膜、無機絶縁膜等様々な膜は、代表的にはスパッタ法やプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等がある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いることができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。
なお、酸化物半導体膜の成膜には、対向ターゲット式スパッタリング装置を用いることもできる。当該対向ターゲット式スパッタリング装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ＳＰ）と呼ぶこともできる。
対向ターゲット式スパッタリング装置を用いて酸化物半導体膜を成膜することによって、酸化物半導体膜の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用いることで低圧での成膜が可能となるため、成膜された酸化物半導体膜中の不純物濃度（例えば水素、希ガス（アルゴン等）、水等）を低減させることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
（実施の形態７）
本発明の一態様に係る撮像装置および当該撮像装置を含む半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る撮像装置および当該撮像装置を含む半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機等が挙げられる。これら電子機器の具体例を図３９に示す。
図３９（Ａ）は携帯型ゲーム機であり、筐体６９０１、筐体６９０２、表示部６９０３、表示部６９０４、マイク６９０５、スピーカー６９０６、操作キー６９０７、スタイラス６９０８、カメラ６９０９等を有する。なお、図３９（Ａ）に示した携帯型ゲーム機は、２つの表示部６９０３と表示部６９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。カメラ６９０９には本発明の一態様の撮像装置を用いることができる。
図３９（Ｂ）は携帯データ端末であり、第１筐体６９１１、表示部６９１２、カメラ６９１９等を有する。表示部６９１２が有するタッチパネル機能により情報の入出力を行うことができる。カメラ６９１９には本発明の一態様の撮像装置を用いることができる。
図３９（Ｃ）は腕時計型の情報端末であり、筐体６９３１、表示部６９３２、リストバンド６９３３、カメラ６９３９等を有する。表示部６９３２はタッチパネルとなっていてもよい。カメラ６９３９には本発明の一態様の撮像装置を用いることができる。
図３９（Ｄ）は携帯電話であり、筐体６９５１に、表示部６９５２、マイク６９５７、スピーカー６９５４、カメラ６９５９、入出力端子６９５６、操作用のボタン６９５５等を有する。カメラ６９５９には本発明の一態様の撮像装置を用いることができる。
図３９（Ｅ）はデジタルカメラであり、筐体６９６１、シャッターボタン６９６２、マイク６９６３、発光部６９６７、レンズ６９６５等を有する。レンズ６９６５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
図３９（Ｆ）はビデオカメラであり、第１筐体６９７１、第２筐体６９７２、表示部６９７３、操作キー６９７４、レンズ６９７５、接続部６９７６等を有する。操作キー６９７４およびレンズ６９７５は第１筐体６９７１に設けられており、表示部６９７３は第２筐体６９７２に設けられている。そして、第１筐体６９７１と第２筐体６９７２とは、接続部６９７６により接続されており、第１筐体６９７１と第２筐体６９７２の間の角度は、接続部６９７６により変更が可能である。表示部６９７３における映像を、接続部６９７６における第１筐体６９７１と第２筐体６９７２との間の角度に従って切り替える構成としてもよい。レンズ６９７５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
１００ 画素
１００ａ 画素
１００ｂ 画素
１００ｃ 画素
１００ｄ 画素
１００ｅ 画素
１００ｆ 画素
１１１ フォトダイオード
１１１ａ フォトダイオード
１１１ｂ フォトダイオード
１１１ｃ フォトダイオード
１１１ｄ フォトダイオード
１２０ 絶縁膜
１２１ トランジスタ
１２２ トランジスタ
１２３ トランジスタ
１２４ トランジスタ
１２４ａ トランジスタ
１２４ｂ トランジスタ
１２４ｃ トランジスタ
１２４ｄ トランジスタ
１２５ トランジスタ
１３０ 酸化物半導体膜
１３０ａ 絶縁膜
１３０ｂ 酸化物半導体膜
１３１ 保持容量
１４１ 配線
１４２ 配線
１４３ 配線
１４４ 配線
１４５ 配線
１４６ 配線
１４７ 配線
１４８ 配線
１４９ 配線
１５０ 導電膜
１５１ 配線
１５２ 配線
１５４ 配線
１５４ａ 配線
１５４ｂ 配線
１５４ｃ 配線
１５４ｄ 配線
１５５ 配線
１６１ 配線
１６２ 配線
１６３ 配線
１６４ 配線
１６５ 配線
２１１ 撮像動作
２１２ データ保持動作
２１３ 読み出し動作
２７００ 画素アレイ
２７３０ 回路
２７４０ 回路
２７５０ 回路
２７５１ バイアストランジスタアレイ
２７６０ 回路
２７６１ バイアストランジスタアレイ
３０４０ シリコン基板
３０４１ 絶縁膜
３０４１ａ 絶縁膜
３０４１ｂ 絶縁膜
３０４２ 絶縁膜
３０４２ａ 絶縁膜
３０４２ｂ 絶縁膜
３０５５ トランジスタ
３０５６ トランジスタ
３０５９ 活性層
３０６１ 光電変換膜
３０６２ 透光性導電膜
３０６３ 半導体膜
３０６４ 半導体膜
３０６５ 半導体膜
３０６６ 電極
３０６７ 隔壁
３０７１ 配線
３０７２ 配線
３０７４ 配線
３０７５ 配線
３０７６ 配線
３０７７ 配線
３０７８ 配線
３０７９ 配線
３０８０ 絶縁膜
３０８１ 導電膜
３２００ 領域
３３００ 領域
３４００ 領域
３５００ 絶縁膜
３５１０ 遮光層
３５２０ 有機樹脂層
３５３０ａ カラーフィルタ
３５３０ｂ カラーフィルタ
３５３０ｃ カラーフィルタ
３５４０ マイクロレンズアレイ
３５５０ 光学変換層
４１０１ トランジスタ
４１０２ トランジスタ
４１０３ トランジスタ
４１０４ トランジスタ
４１０５ トランジスタ
４１０６ トランジスタ
４１０７ トランジスタ
４１０８ トランジスタ
４１０９ トランジスタ
４１１０ トランジスタ
４１１１ トランジスタ
４１１２ トランジスタ
４１１３ トランジスタ
４１１５ 基板
４１２０ 絶縁膜
４１３０ 酸化物半導体膜
４１３０ａ 絶縁膜
４１３０ｂ 酸化物半導体膜
４１３０ｃ 絶縁膜
４１４０ 導電膜
４１４１ 導電膜
４１４２ 導電膜
４１５０ 導電膜
４１５１ 導電膜
４１５２ 導電膜
４１６０ 絶縁膜
４１７０ 導電膜
４１７１ 導電膜
４１７２ 導電膜
４１７３ 導電膜
４１７５ 絶縁膜
４１８０ 絶縁膜
４１９０ 絶縁膜
４２３１ 領域
４２３２ 領域
４２３３ 領域
４２３４ 領域
４２３５ 領域
４３３１ 領域
４３３２ 領域
４３３３ 領域
４３３４ 領域
４３３５ 領域
６９０１ 筐体
６９０２ 筐体
６９０３ 表示部
６９０４ 表示部
６９０５ マイク
６９０６ スピーカー
６９０７ 操作キー
６９０８ スタイラス
６９０９ カメラ
６９１１ 筐体
６９１２ 表示部
６９１９ カメラ
６９３１ 筐体
６９３２ 表示部
６９３３ リストバンド
６９３９ カメラ
６９５１ 筐体
６９５２ 表示部
６９５４ スピーカー
６９５５ ボタン
６９５６ 入出力端子
６９５７ マイク
６９５９ カメラ
６９６１ 筐体
６９６２ シャッターボタン
６９６３ マイク
６９６５ レンズ
６９６７ 発光部
６９７１ 筐体
６９７２ 筐体
６９７３ 表示部
６９７４ 操作キー
６９７５ レンズ
６９７６ 接続部

Claims (9)

  1. 画素を複数有し、
    前記画素は、フォトダイオードと、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、
    前記第１のトランジスタのソース電極またはドレイン電極の一方は、前記フォトダイオードのアノードまたはカソードの一方と電気的に接続され、
    前記第１のトランジスタのソース電極または前記ドレイン電極の他方は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の他方は、前記第３のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記第４のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    前記第１のトランジスタ、前記第２のトランジスタおよび前記第３のトランジスタはバックゲート電極を有し、
    前記第１のトランジスタおよび前記第３のトランジスタのバックゲート電極は、各トランジスタのソース電位より高い電位および各トランジスタのソース電位より低い電位を切り替えて供給することのできる第１の配線と電気的に接続されており、
    前記第２のトランジスタのバックゲート電極は、前記第２のトランジスタのソース電位より高い電位を供給することのできる第２の配線と電気的に接続されており、
    前記第１の配線および前記第２の配線は、同じ行または列に配置された前記画素の他、隣接する行または列の、一方の側に配置された前記画素と共有されていることを特徴とする撮像装置。
  2. 前記第１の配線は、隣接する行または列のうち、上面または下面から見て前記第２のトランジスタを間に挟まない側に配置された前記画素と共有され、
    前記第２の配線は、隣接する行または列のうち、前記第１のトランジスタおよび前記第３のトランジスタを間に挟まない側に配置された前記画素と共有されることを特徴とする、
    請求項１に記載の撮像装置。
  3. 画素を複数有し、
    前記画素はフォトダイオードと、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、
    前記第１のトランジスタのソース電極またはドレイン電極の一方は、前記フォトダイオードのアノードまたはカソードの一方と電気的に接続され、
    前記第１のトランジスタのソース電極または前記ドレイン電極の他方は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の他方は、前記第３のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記第４のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタおよび前記第４のトランジスタはバックゲート電極を有し、
    前記第１のトランジスタおよび前記第３のトランジスタのバックゲート電極は、各トランジスタのソース電位より高い電位および各トランジスタのソース電位より低い電位を切り替えて供給することのできる第１の配線と電気的に接続されており、
    前記第２のトランジスタおよび前記第４のトランジスタのバックゲート電極は、各トランジスタのソース電位より高い電位を供給することのできる第２の配線と電気的に接続されており、
    前記第１の配線および前記第２の配線は、同じ行または列に配置された前記画素の他、隣接する行または列の、一方の側に配置された前記画素と共有されていることを特徴とする撮像装置。
  4. 前記第１の配線は、隣接する行または列のうち、上面または下面から見て前記第２のトランジスタおよび前記第４のトランジスタを間に挟まない側に配置された前記画素と共有され、
    前記第２の配線は、隣接する行または列のうち、前記第１のトランジスタおよび前記第３のトランジスタを間に挟まない側に配置された前記画素と共有されることを特徴とする、
    請求項３に記載の撮像装置。
  5. 画素を複数有し、
    前記画素はフォトダイオードと、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、
    前記第１のトランジスタのソース電極またはドレイン電極の一方は、前記フォトダイオードのアノードまたはカソードの一方と電気的に接続され、
    前記第１のトランジスタのソース電極または前記ドレイン電極の他方は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の他方は、前記第３のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記第４のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタおよび前記第４のトランジスタはバックゲート電極を有し、
    前記第１のトランジスタ、前記第３のトランジスタおよび前記第４のトランジスタのバックゲート電極は、各トランジスタのソース電位より高い電位および各トランジスタのソース電位より低い電位を切り替えて供給することのできる第１の配線と電気的に接続されており、
    前記第２のトランジスタのバックゲート電極は、各トランジスタのソース電位より高い電位を供給することのできる第２の配線と電気的に接続されており、
    前記第１の配線および前記第２の配線は、同じ行または列に配置された前記画素の他、隣接する行または列の、一方の側に配置された前記画素と共有されていることを特徴とする撮像装置。
  6. 第５のトランジスタを有し、
    前記第５のトランジスタのソース電極またはドレイン電極の一方は前記第２のトランジスタのソース電極またはドレイン電極の他方と電気的に接続され、
    前記第５のトランジスタはバックゲート電極を有し、
    前記第５のトランジスタのバックゲート電極には、前記第５のトランジスタのソース電位より高い電位を供給することのできる配線と電気的に接続されていることを特徴とする、
    請求項１乃至請求項５のいずれか一項に記載の撮像装置。
  7. 前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタおよび前記第５のトランジスタが有する活性層が、酸化物半導体を有することを特徴とする、
    請求項６に記載の撮像装置。
  8. 前記フォトダイオードは、光電変換膜にセレンを有することを特徴とする、
    請求項１乃至請求項７のいずれか一項に記載の撮像装置。
  9. 請求項１乃至請求項８のいずれか一項に記載の撮像装置と、表示装置と、を有することを特徴とする電子機器。

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773832B2 (en) 2014-12-10 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
TWI738569B (zh) 2015-07-07 2021-09-01 日商半導體能源研究所股份有限公司 成像裝置及其運作方法
JP6942498B2 (ja) * 2017-03-24 2021-09-29 株式会社半導体エネルギー研究所 撮像装置
JP7148269B2 (ja) * 2018-05-02 2022-10-05 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および撮像装置
CN108766989B (zh) * 2018-06-01 2021-09-03 京东方科技集团股份有限公司 一种光学传感器件及其制作方法、显示器件、显示设备
KR20200144632A (ko) * 2019-06-18 2020-12-30 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
KR20210013481A (ko) * 2019-07-26 2021-02-04 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
WO2024013808A1 (ja) * 2022-07-11 2024-01-18 シャープディスプレイテクノロジー株式会社 表示装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3316702B2 (ja) * 1993-03-31 2002-08-19 カシオ計算機株式会社 画像読取装置
JP2001308306A (ja) * 2000-04-21 2001-11-02 Semiconductor Energy Lab Co Ltd 半導体装置およびその駆動方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
US7663165B2 (en) 2006-08-31 2010-02-16 Aptina Imaging Corporation Transparent-channel thin-film transistor-based pixels for high-performance image sensors
JP5190275B2 (ja) * 2008-01-09 2013-04-24 パナソニック株式会社 半導体メモリセル及びそれを用いた半導体メモリアレイ
KR101690216B1 (ko) * 2009-05-01 2016-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011027664A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
KR101824123B1 (ko) 2009-11-06 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101810254B1 (ko) 2009-11-06 2017-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 동작 방법
WO2011099336A1 (en) 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
WO2011099343A1 (en) 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
CN104979369B (zh) * 2010-03-08 2018-04-06 株式会社半导体能源研究所 半导体器件及其制造方法
JP2012033835A (ja) * 2010-08-03 2012-02-16 Canon Inc 光電子素子の駆動方法及び該駆動方法で駆動される光電子装置
JP5525380B2 (ja) * 2010-08-25 2014-06-18 富士フイルム株式会社 酸化物半導体薄膜の製造方法および薄膜トランジスタの製造方法
JP5935287B2 (ja) * 2011-10-21 2016-06-15 ソニー株式会社 撮像装置および撮像表示システム
US9236408B2 (en) 2012-04-25 2016-01-12 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device including photodiode
US8860022B2 (en) * 2012-04-27 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US9035301B2 (en) * 2013-06-19 2015-05-19 Semiconductor Energy Laboratory Co., Ltd. Imaging device
US9360564B2 (en) * 2013-08-30 2016-06-07 Semiconductor Energy Laboratory Co., Ltd. Imaging device
US9881954B2 (en) * 2014-06-11 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Imaging device
TW202243228A (zh) * 2014-06-27 2022-11-01 日商半導體能源研究所股份有限公司 攝像裝置及電子裝置
WO2016055909A1 (en) 2014-10-10 2016-04-14 Semiconductor Energy Laboratory Co., Ltd. Imaging device

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