JP6942498B2 - 撮像装置 - Google Patents

Description

本発明の一態様は、撮像装置に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。

固体撮像素子を用いた撮像装置の性能が向上し、高感度の銀塩フィルムを用いる場合と同様に低照度環境でも十分な画質が得られるようになってきている。また、基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路に用いる構成の撮像装置が特許文献１に開示されている。

特開２０１１−１１９７１１号公報

しかしながら、撮像装置は特有の問題も抱えている。固体撮像素子の画素領域には画素数の数倍個のトランジスタが設けられるが、それらの全てが同一の電気特性を有するように作製することは極めて困難である。

例えば、構造の不完全性や材料の不均一性に起因して、基準値よりもわずかにリーク電流が高いトランジスタが点在することがある。このようなトランジスタが存在していても、明るい環境下における比較的露光時間の短い撮像には影響しない。しかし、夜景や星空などを撮像する場合においては、数秒から数十分間程度の露光を行うことがある。このような撮像条件では、前述したリーク電流が起因して、本来は黒レベルの画像となる領域に輝点が発生してしまう。

当該輝点は長時間ノイズとして知られており、撮像条件が同じであれば、同じレベルのノイズが同じ領域に発生する。したがって、長時間ノイズの補正方法として、元画像のデータから同条件で撮像した暗状態の画像データを減算処理する方法がとられている。ただし、暗状態のデータの取得は元画像の撮像が終了後に続けて行うため、撮像時間は二倍となり、撮像のスループットを妨げる問題がある。

したがって、本発明の一態様では、長時間ノイズの補正時間を短縮することのできる撮像装置を提供することを目的の一つとする。または、スループットの高い撮像装置を提供することを目的の一つとする。または、低照度下での撮像が容易な撮像装置を提供することを目的の一つとする。または、低消費電力の撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、ニューラルネットワークを用いて、長時間ノイズを低減した画像を得る撮像装置に関する。

本発明の一態様は、撮像部と、制御部と、温度センサと、画像処理部と、を有する撮像装置であって、撮像部は、第１の画像データを取得する機能を有し、制御部は、撮像部における露光時間を制御する機能を有し、温度センサは、撮像部の温度を取得する機能を有し、画像処理部は、ニューラルネットワークを有し、ニューラルネットワークは、第２の画像データを生成する機能を有し、画像処理部は、第１の画像データから第２の画像データを減算して、第３の画像データを生成する機能を有する撮像装置である。

ニューラルネットワークは、第１の画像データを取得したときの露光時間および温度を入力データとして第２の画像データを生成する機能を有する。

撮像装置は外部機器と接続するインターフェイスを有し、ニューラルネットワークの重み係数は、外部機器から入力された値を用いることができる。

撮像部は第４の画像データを取得する機能を有し、画像処理部は、第４の画像データを取得したときの露光時間および撮像部の温度を入力データとし、第４の画像データを教師データとしてニューラルネットワークの重み係数を補正する機能を有する。

ニューラルネットワークは、積和演算素子を有し、積和演算素子は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有する記憶回路を有し、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのゲートと電気的に接続され、第１のトランジスタのソースまたはドレインの一方は、容量素子と電気的に接続され、第１のトランジスタは、チャネル形成領域に金属酸化物を有することができる。

撮像部の画素は、チャネル形成領域に金属酸化物を有する第３のトランジスタと、セレンまたはセレン化合物を有する光電変換素子と、を有することができる。

本発明の一態様を用いることで、長時間ノイズの補正時間を短縮することのできる撮像装置を提供することができる。または、スループットの高い撮像装置を提供することができる。または、低照度下での撮像が容易な撮像装置を提供することができる。または、低消費電力の撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、新規な半導体装置などを提供することができる。

撮像装置および外部機器を説明するブロック図。 長時間ノイズおよびその除去を説明する図。 長時間ノイズの画像を分割した図。 ニューラルネットワークによる画像の生成を説明する図。 撮像装置で長時間ノイズを除去する動作を説明する図。 ニューラルネットワークの構成例を示す図。 半導体装置の構成例を示す図。 記憶回路の構成例を示す図。 メモリセルの構成例を示す図。 回路の構成例を示す図。 半導体装置の動作を説明するタイミングチャート。 画素回路を説明する図、および撮像の動作を説明するタイミングチャート。 撮像装置の画素の構成を示す図、および撮像装置のブロック図。 撮像装置の構成を示す断面図。 撮像装置の構成を示す断面図。 撮像装置の構成を示す断面図。 撮像装置を収めたパッケージの斜視図。 電子機器の構成例を示す図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。

（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。本発明の一態様は、ニューラルネットワークを用いた画像生成機能を有する撮像装置である。

撮像装置では、長時間ノイズまたは固定パターンノイズと呼ばれる輝点が発生することがある。当該輝点は、トランジスタのリーク電流に起因し、画素の電荷保持部の電位が変化することにより発生する。

これまで、長時間ノイズの補正は、元画像である第１の画像データ取得後に同一の条件で撮像した暗状態の第２の画像データを取得し、第１の画像データから第２の画像データを減算することで行っていた。そのため、撮像時間が倍増することが問題となっていた。

本発明の一態様では、第２の画像データを事前の機械学習によって重みづけされたニューラルネットワーク用いて生成する。したがって、第２の画像データの撮像動作を省くことができる。その効果として、第１の画像データが長時間露光で取得された場合であっても、短時間で第２の画像データを生成することができ、撮像のスループットを向上させることができる。

図１は、本発明の一態様の撮像装置を説明するブロック図の一例である。撮像装置１０は、撮像部１１と、制御部１２と、演算部１３と、画像処理部１４と、温度センサ１５と、記憶部１６と、記憶部１７と、インターフェイス１８を有する。これらの要素は互いに電気的に接続されていており、必要に応じて信号およびデータの授受を行うことができる。なお、いずれかの要素が他のいずれかの要素と電気的に接続していない場合もある。また、いずれかの要素の機能を他の要素が有する場合がある。また、一つの要素の機能を複数の要素に分散する場合もある。

撮像部１１は、画像データを撮像する機能を有し、具体的にはＣＭＯＳイメージセンサなどを用いることができる。制御部１２は、撮像にかかわる動作を制御する機能を有する。演算部１３は、撮像装置全体の動作に関わる演算を行う機能を有し、例えば中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などを用いることができる。画像処理部１４は、画像に関するデータ処理を行う機能を有し、例えば画像処理装置（ＧＰＵ：Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などを用いることができる。また、画像処理部１４は、画像データを生成するためのニューラルネットワーク１９を有する。温度センサ１５は、撮像部の温度を取得する機能を有する。

記憶部１６は、撮像装置１０に動作にかかわるプログラムや設定項目を保存する機能を有し、少なくとも一部は書き換え可能なメモリであることが好ましい。記憶部１７は、撮像した画像等のデータを保存するためメモリであり、取り外し可能な記憶媒体であってもよい。インターフェイス１８は、外部機器２０を接続する機能を有する。

外部機器２０は、制御部２１、画像処理部２２、記憶部２３などを有し、画像処理部２２はニューラルネットワーク１９と同等の構成のニューラルネットワーク２４を有する。なお、ニューラルネットワーク１９、２４はソフトウェアで構成してもよい。

ここで、前述した長時間ノイズの補正について説明する。図２（Ａ）は、長時間の露光で撮像したビルおよび空を含む夜景の画像３０の一例である。例えば、露光時間を数秒以上などの長時間としたとき、本来ならば黒レベルとなるべき空の領域に不自然な輝点３１、３２が発生することがある。輝点３１、３２は長時間ノイズと呼ばれ、多くの場合、隣り合う複数の画素が異常値を出力することで認識される。なお、長時間ノイズが出現する位置および出現の条件は、製品によって異なる。

同一の製品で撮像した画像において、長時間ノイズは基本的に同じ領域に発生するが、原因が特定のトランジスタのリーク電流であるため、画像に現れるノイズの状態（明暗）は露光時間および温度に依存する。特に温度が高いとリーク電流が増加し、さらにそのリーク電流によって発熱するなどの悪循環が起こる。したがって、従来においては、機械式シャッタ等を用いて画像３０と同条件で撮像した暗状態の画像３５（図２（Ｂ）参照）を取得し、画像３０のデータから画像３５のデータを減算することにより、長時間ノイズを低減した画像３７を取得する方法を用いていた（図２（Ｃ）参照）。

しかしながら、この方法では、画像３０を撮像した後に画像３０と同じ露光時間で画像３５の撮像を行うため、露光時間が倍増してしまう。また、画像３０と画像３５の撮像条件において、露光時間は同じとすることができるが、温度は環境により変化するため、続けて撮像を行っても温度は異なってしまうことがある。したがって、本発明の一態様では、画像３５を撮像動作で取得するのではなく、ニューラルネットワークを用いて生成する手段を用いる。

次に、ニューラルネットワークの機械学習について説明する。当該機械学習は、図１に示す撮像装置１０および外部機器２０を用いて行うことができる。撮像装置１０および外部機器２０はインターフェイス１８を介して接続される。このとき、撮像装置１０は、外部機器２０で撮像動作が行えるようになる。

まず、外部機器２０の制御部２１で撮像装置１０を制御し、露光時間および温度をパラメータとした暗状態の画像データを複数取得する。ここで取得した画像データは、教師データとして外部機器２０の記憶部２３に格納する。そして、記憶部２３に格納した教師データを読み出し、対応する露光時間および温度を入力データとして画像処理部２２内のニューラルネットワーク２４で学習を行う。

なお、長時間ノイズが発生する領域は比較的容易に特定することができるが、長時間ノイズの明暗の情報を得るための撮像データは膨大となり、教師データの取得に時間を要する。そのため、複数の画像データの情報から外挿によって生成した画像データを教師データとして用いてもよい。

画像全体に対して長時間ノイズにより輝点が発生する領域はわずかである。図３（Ａ）は暗状態の画像３６を再帰的に分割し、長時間ノイズが発生する領域を特定した図である。つまり、詳細な学習は、領域３１ｂおよび領域３２ｂに絞って行えばよいことになる。

また、図３（Ｂ）は領域３２ｂを拡大した図であり、長時間ノイズの有無が画素レベルに分別された様子を示している。さらに図３（Ｃ）乃至（Ｅ）に示すように画像の分割を行い、長時間ノイズが発生する可能性のある画素を輝点が発生している画素およびその周辺の画素に絞ることができる。最終的に一つの画素単位になるまで画像を分割してもよい。

複数の教師データを用いて、上述したように画像を分割して長時間ノイズの発生する可能性のある画素およびその明暗を学習し、露光時間および温度を入力データとして長時間ノイズが再現された画像がニューラルネットワーク２４で生成できるようにする。

図４は、ニューラルネットワーク２４で長時間ノイズを再現した画像を得る動作の流れを説明する図である。入力情報４０ａ、４０ｂは、それぞれ撮像装置１０で長時間ノイズを除去する対象となる画像を取得したときの露光時間および温度に対応する。なお、入力情報として、さらにＩＳＯ感度を追加してもよい。

入力情報４０ａ、４０ｂは、入力層４１、４２にそれぞれ入力され、重みづけされた情報が中間層４３の第１の層に入力される。ここで、中間層４３は任意のノード数および層数を有する。そして、中間層の最終層から出力された情報が出力層４４に入力され、出力層４４は、長時間ノイズを再現した画像３７を構成する情報を出力する。

なお、ニューラルネットワーク２４で生成する画像は、図４（Ａ）に示す画像３７のような全体画像とするほか、図４（Ｂ）に示す画像３８、３９のような局部的な画像、さらに画像３８、３９を分割した画像の一部であってもよい。なお、画像３８、３９のような局部的な画像の場合は、全体画像に対する位置を示すアドレス情報も付与される。元画像から減算処理を行う場合は、同じアドレスの領域のみを対象として行えばよい。

また、ニューラルネットワーク２４に画像を選択する動作を学習させてもよい。例えば、図３（Ｂ）乃至図３（Ｅ）に示すような画像を教師データから抽出し、露光時間および温度を入力データとして推定される長時間ノイズの画像を選択して出力できるようにする。この場合、限られた数の画像の中から選択が行われるため、長時間ノイズの再現性が劣る場合もあるが、画像を生成する動作が簡略化されるため、高速に動作させることができる。

ニューラルネットワーク２４での学習が終了した後、確定した重み係数をニューラルネットワーク１９に格納する。したがって、学習済みのニューラルネットワーク２４と同じ動作をニューラルネットワーク１９で行えるようになる。なお、重み係数を記憶部１６に格納し、ニューラルネットワーク１９を動作させる前に記憶部１６から読み出してもよい。また、前述した画像を選択する動作を行う場合は、教師データから抽出した複数の画像を記憶部１６に格納する。

ここまでの外部機器２０を用いた学習動作および撮像装置１０への重み係数の格納は、撮像装置１０の工場出荷前に行うことが好ましく、ユーザ側での作業は不要である。ただし、より厳密に長時間ノイズを低減したい場合は、ユーザ側で暗状態の画像を撮像し、露光時間および温度を入力データとし、当該画像を教師データとしてニューラルネットワーク１９の重み係数の補正を行ってもよい。この場合、撮像装置１０には暗状態の撮像を行うための機械式シャッタを設けることが好ましい。

次に、撮像装置１０における長時間ノイズ除去の動作の流れを図５に示すフローチャートを用いて説明する。

まず、撮像部１１で第１の画像の撮像を行う（Ｓ１）。ここで第１の画像とは、撮像条件を問わず、ユーザが撮像した画像である。このとき、第１の画像のデータは、画像処理部１４または記憶部１６に一時的に格納される。

次に、第１の画像を撮像した条件（露光時間、温度）が長時間ノイズの発生する条件であるか否かの判断を行う（Ｓ２）。長時間ノイズの発生しない条件（露光時間が短い、温度が低いなど）である場合は、画像処理部１４にて予め指定された画像フォーマットへの変換などが行われ（Ｓ６）、記憶部１７に保存される（Ｓ７）。

第１の画像を撮像した条件が長時間ノイズの発生する条件（露光時間が長い、温度が高いいなど）である場合は、長時間ノイズの除去動作を行う設定になっているか否かの確認を行う（Ｓ３）。

事前にユーザが長時間ノイズの除去動作を行わない設定にしている場合は、Ｓ６に進む。長時間ノイズの除去を行う場合は、第１の画像データの撮像条件（露光時間、温度）を入力データとしてニューラルネットワーク１９で第２の画像の生成を行う（Ｓ４）。このとき、第２の画像のデータは、画像処理部１４または記憶部１６に一時的に格納される。

次に、画像処理部１４で第１の画像のデータから第２の画像のデータを減算する処理を行い、長時間ノイズを除去した第３の画像データを生成する。

そして、第３の画像データを画像処理部１４で予め指定された画像フォーマットに変換し（Ｓ６）、記憶部１７に保存する（Ｓ７）。

以上の動作により、第１の画像から長時間ノイズを除去した画像の取得が完了する。

なお、図５のフローチャートにおいて、Ｓ２とＳ３の順序を入れ替えてもよい。また、Ｓ２の判定がＹｅｓである場合は、Ｓ３を省略してＳ４に進んでもよい。

また、温度変化がない前提で、Ｓ１で同じ露光時間で複数の第１の画像を取得した後にＳ２に進み、Ｓ４で生成した一つの第２の画像を用いて複数の第１の画像の長時間ノイズを除去する動作を行ってもよい。

次に、ニューラルネットワークの構成例について、図６（Ａ）乃至（Ｃ）を用いて説明する。ニューラルネットワークＮＮは、ニューロン回路と、ニューロン回路間に設けられたシナプス回路によって構成される。

図６（Ａ）は、ニューラルネットワークＮＮを構成するニューロン回路ＮＣとシナプス回路ＳＣの構成例である。シナプス回路ＳＣには、入力データｘ_１乃至ｘ_Ｌ（Ｌは自然数）が入力される。また、シナプス回路ＳＣは、重み係数ｗ_ｋ（ｋは１以上Ｌ以下の整数）を記憶する機能を有する。重み係数ｗ_ｋは、ニューロン回路ＮＣ間の結合の強さに対応する。

シナプス回路ＳＣに入力データｘ_１乃至ｘ_Ｌ入力されると、ニューロン回路ＮＣには、シナプス回路ＣＮに入力された入力データｘ_ｋと、シナプス回路ＣＮに記憶された重み係数ｗ_ｋとの積（ｘ_ｋｗ_ｋ）を、ｋ＝１乃至Ｌについて足し合わせた値（ｘ_１ｗ_１＋ｘ_２ｗ_２＋…＋ｘ_Ｌｗ_Ｌ）、すなわち、ｘ_ｋとｗ_ｋを用いた積和演算によって得られた値が供給される。この値がニューロン回路ＮＣのしきい値θ_Ｏを超えた場合、ニューロン回路ＮＣはハイレベルの信号を出力する。この現象をニューロン回路ＮＣの発火と呼ぶ。

図６（Ｂ）にニューラルネットワークＮＮのモデルの一例を示す。ニューラルネットワークＮＮは、ニューロン回路ＮＣとシナプス回路ＳＣを用いた階層型パーセプトロンの構成を有し、入力層ＩＬ、隠れ層（中間層）ＨＬ、出力層ＯＬを有する。

入力層ＩＬは隠れ層ＨＬに対して、入力データｘ_１乃至ｘ_Ｌを出力することができる。隠れ層ＨＬは、隠れシナプス回路ＨＳ、隠れニューロン回路ＨＮを有する。出力層ＯＬは、出力シナプス回路ＯＳ、出力ニューロン回路ＯＮを有する。

隠れニューロン回路ＨＮには、入力データｘ_ｋと、隠れシナプス回路ＨＳに保持された重み係数ｗ_ｋと、を用いた積和演算によって得られた値が供給される。そして、出力ニューロン回路ＯＮには、隠れニューロン回路ＨＮの出力と、出力シナプス回路ＯＳに保持された重み係数ｗ_ｋを用いた積和演算によって得られた値が供給される。そして、出力ニューロン回路ＯＮから、出力データｙ_１乃至ｙ_ｎが出力される。

このように、所定の入力データが与えられたニューラルネットワークＮＮは、シナプス回路ＳＣに保持された重み係数と、ニューロン回路のしきい値θに応じた値を、出力データとして出力する機能を有する。

また、ニューラルネットワークＮＮは、教師データの入力によって教師あり学習を行うことができる。図６（Ｃ）に、誤差逆伝播法を利用して教師あり学習を行うニューラルネットワークＮＮのモデルを示す。

誤差逆伝播法は、ニューラルネットワークの出力データと教師信号の誤差が小さくなるように、シナプス回路の重み係数ｗ_ｋを変更する方式である。具体的には、出力データｙ_１乃至ｙ_ｎと教師データｔ_１乃至ｔ_Ｌに基づいて決定される誤差δ_Ｏに応じて、隠れシナプス回路ＨＳの重み係数ｗ_ｋが変更される。また、隠れシナプス回路ＨＳの重み係数ｗ_ｋの変更量に応じて、さらに前段のシナプス回路ＳＣの重み係数ｗ_ｋが変更される。このように、教師データｔ_１乃至ｔ_Ｌに基づいて、シナプス回路ＳＣの重み係数を順次変更することにより、ニューラルネットワークＮＮの学習を行うことができる。

図６に示すニューラルネットワークの構成は、図１におけるニューラルネットワーク１９、２４に用いることができる。また、ニューラルネットワーク２４の学習には、上記の誤差逆伝播法を用いることができる。その場合、入力データｘ_１乃至ｘ_Ｌとして露光時間および温度が用いられ、教師データには予め撮像された暗状態の画像が用いられる。

なお、図６（Ｂ）、（Ｃ）には１層の隠れ層ＨＬを示しているが、隠れ層ＨＬの層数は２以上とすることができる。隠れ層ＨＬを２層以上有するニューラルネットワーク（ディープニューラルネットワーク（ＤＮＮ））を用いることにより、深層学習を行うことができる。これにより、画像生成の精度を高めることができる。

以上の説明の通り、本発明の一態様を用いることで長時間ノイズを含む第２の画像を生成することができ、元画像である第１の画像から第２の画像を減算処理することにより長時間ノイズを低減した第３の画像を得ることができる。したがって、第２の画像を撮像動作で取得する動作を省くことができ、撮像のスループットを向上させることができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、上記実施の形態で説明したニューラルネットワークに用いることができる半導体装置の構成例について説明する。

ニューラルネットワークがハードウェアによって構成される場合、ニューラルネットワークにおける積和演算は、積和演算素子を用いて行うことができる。本実施の形態では、ニューラルネットワーク１９またはニューラルネットワーク２４における積和演算素子として用いることができる半導体装置の構成例について説明する。

＜半導体装置の構成例＞
半導体装置１００の構成の一例を図７に示す。図７に示す半導体装置１００は、記憶回路１１０（ＭＥＭ）と、参照用記憶回路１２０（ＲＭＥＭ）と、回路１３０と、回路１４０と、を有する。半導体装置１００は、さらに電流源回路１５０（ＣＲＥＦ）を有していても良い。

記憶回路１１０（ＭＥＭ）は、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ］で例示されるメモリセルＭＣを有する。また、各メモリセルＭＣは、入力された電位を電流に変換する機能を有する素子を有する。上記機能を有する素子として、例えばトランジスタなどの能動素子を用いることができる。図７では、各メモリセルＭＣがトランジスタＴｒ１１を有する場合を例示している。

そして、メモリセルＭＣには、配線ＷＤ［ｊ］で例示される配線ＷＤから第１のアナログ電位が入力される。第１のアナログ電位は、第１のアナログデータに対応する。そして、メモリセルＭＣは、第１のアナログ電位に応じた第１のアナログ電流を生成する機能を有する。具体的には、トランジスタＴｒ１１のゲートに第１のアナログ電位を供給したときに得られるトランジスタＴｒ１１のドレイン電流を、第１のアナログ電流とすることができる。なお、以下、メモリセルＭＣ［ｉ、ｊ］に流れる電流をＩ［ｉ、ｊ］とし、メモリセルＭＣ［ｉ＋１、ｊ］に流れる電流をＩ［ｉ＋１、ｊ］とする。

なお、トランジスタＴｒ１１が飽和領域で動作する場合、そのドレイン電流はソースとドレイン間の電圧に依存せず、ゲート電圧としきい値電圧の差分によって制御される。よって、トランジスタＴｒ１１は飽和領域で動作させることが望ましい。トランジスタＴｒ１１を飽和領域で動作させるために、そのゲート電圧、ソースとドレイン間の電圧は、飽和領域で動作する範囲の電圧に適切に設定されているものとする。

具体的に、図７に示す半導体装置１００では、メモリセルＭＣ［ｉ、ｊ］に配線ＷＤ［ｊ］から第１のアナログ電位Ｖｘ［ｉ、ｊ］または第１のアナログ電位Ｖｘ［ｉ、ｊ］に応じた電位が入力される。メモリセルＭＣ［ｉ、ｊ］は、第１のアナログ電位Ｖｘ［ｉ、ｊ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ、ｊ］の電流Ｉ［ｉ、ｊ］は、第１のアナログ電流に相当する。

また、具体的に、図７に示す半導体装置１００では、メモリセルＭＣ［ｉ＋１、ｊ］に配線ＷＤ［ｊ］から第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］または第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］に応じた電位が入力される。メモリセルＭＣ［ｉ＋１、ｊ］は、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ＋１、ｊ］の電流Ｉ［ｉ＋１、ｊ］は、第１のアナログ電流に相当する。

そして、メモリセルＭＣは、第１のアナログ電位を保持する機能を有する。すなわち、メモリセルＭＣは、第１のアナログ電位を保持することで、第１のアナログ電位に応じた第１のアナログ電流を保持する機能を有するといえる。

また、メモリセルＭＣには、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］で例示される配線ＲＷから第２のアナログ電位が入力される。第２のアナログ電位は、第２のアナログデータに対応する。メモリセルＭＣは、既に保持されている第１のアナログ電位に、第２のアナログ電位あるいは第２のアナログ電位に応じた電位を加算する機能と、加算することで得られる第３のアナログ電位を保持する機能とを有する。そして、メモリセルＭＣは、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、メモリセルＭＣは、第３のアナログ電位を保持することで、第３のアナログ電位に応じた第２のアナログ電流を保持する機能を有するといえる。

具体的に、図７に示す半導体装置１００では、メモリセルＭＣ［ｉ、ｊ］に配線ＲＷ［ｉ］から第２のアナログ電位Ｖｗ［ｉ、ｊ］が入力される。そして、メモリセルＭＣ［ｉ、ｊ］は、第１のアナログ電位Ｖｘ［ｉ、ｊ］および第２のアナログ電位Ｖｗ［ｉ、ｊ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｉ、ｊ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ、ｊ］の電流Ｉ［ｉ、ｊ］は、第２のアナログ電流に相当する。

また、図７に示す半導体装置１００では、メモリセルＭＣ［ｉ＋１、ｊ］に配線ＲＷ［ｉ＋１］から第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］が入力される。そして、メモリセルＭＣ［ｉ＋１、ｊ］は、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］および第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｉ＋１、ｊ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ＋１、ｊ］の電流Ｉ［ｉ＋１、ｊ］は、第２のアナログ電流に相当する。

そして、電流Ｉ［ｉ、ｊ］は、メモリセルＭＣ［ｉ、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる。電流Ｉ［ｉ＋１、ｊ］は、メモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる。よって、電流Ｉ［ｉ、ｊ］と電流Ｉ［ｉ＋１、ｊ］との和に相当する電流Ｉ［ｊ］が、メモリセルＭＣ［ｉ、ｊ］およびメモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れることとなる。

参照用記憶回路１２０（ＲＭＥＭ）は、メモリセルＭＣＲ［ｉ］、メモリセルＭＣＲ［ｉ＋１］で例示されるメモリセルＭＣＲを有する。メモリセルＭＣＲには、配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。なお、以下、メモリセルＭＣＲ［ｉ］に流れる電流をＩＲＥＦ［ｉ］とし、メモリセルＭＣＲ［ｉ＋１］に流れる電流をＩＲＥＦ［ｉ＋１］とする。

そして、具体的に、図７に示す半導体装置１００では、メモリセルＭＣＲ［ｉ］に配線ＷＤＲＥＦ［ｉ］から第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｉ］は、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ］の電流ＩＲＥＦ［ｉ］は、第１の参照電流に相当する。

また、図７に示す半導体装置１００では、メモリセルＭＣＲ［ｉ＋１］に配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｉ＋１］は、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ＋１］の電流ＩＲＥＦ［ｉ＋１］は、第１の参照電流に相当する。

そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持する機能を有する。すなわち、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持することで、第１の参照電位ＶＰＲに応じた第１の参照電流を保持する機能を有すると言える。

また、メモリセルＭＣＲには、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］で例示される配線ＲＷから第２のアナログ電位が入力される。メモリセルＭＣＲは、既に保持されている第１の参照電位ＶＰＲに、第２のアナログ電位あるいは第２のアナログ電位に応じた電位を加算し、加算することで得られる第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲは、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、メモリセルＭＣＲは、第２の参照電位を保持することで、第２の参照電位に応じた第２の参照電流を保持する機能を有すると言える。

具体的に、図７に示す半導体装置１００では、メモリセルＭＣＲ［ｉ］に配線ＲＷ［ｉ］から第２のアナログ電位Ｖｗ［ｉ、ｊ］が入力される。そして、メモリセルＭＣＲ［ｉ］は、第１の参照電位ＶＰＲおよび第２のアナログ電位Ｖｗ［ｉ、ｊ］に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｉ］は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ］の電流ＩＲＥＦ［ｉ］は、第２の参照電流に相当する。

また、図７に示す半導体装置１００では、メモリセルＭＣＲ［ｉ＋１］に配線ＲＷ［ｉ＋１］から第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］が入力される。そして、メモリセルＭＣＲ［ｉ＋１］は、第１の参照電位ＶＰＲおよび第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｉ＋１］は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ＋１］の電流ＩＲＥＦ［ｉ＋１］は、第２の参照電流に相当する。

そして、電流ＩＲＥＦ［ｉ］は、メモリセルＭＣＲ［ｉ］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。電流ＩＲＥＦ［ｉ＋１］は、メモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。よって、電流ＩＲＥＦ［ｉ］と電流ＩＲＥＦ［ｉ＋１］との和に相当する電流ＩＲＥＦが、メモリセルＭＣＲ［ｉ］およびメモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れることとなる。

電流源回路１５０は、配線ＢＬＲＥＦに流れる電流ＩＲＥＦと同じ値の電流、もしくは電流ＩＲＥＦに対応する電流を、配線ＢＬに供給する機能を有する。そして、後述するオフセットの電流を設定する際には、メモリセルＭＣ［ｉ、ｊ］およびメモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる電流Ｉ［ｊ］が、メモリセルＭＣＲ［ｉ］およびメモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる電流ＩＲＥＦと異なる場合、差分の電流は回路１３０または回路１４０に流れる。回路１３０は電流ソース回路としての機能を有し、回路１４０は電流シンク回路としての機能を有する。

具体的に、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合、回路１３０は、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｊ］を生成する機能を有する。また、回路１３０は、生成した電流ΔＩ［ｊ］を配線ＢＬ［ｊ］に供給する機能を有する。すなわち、回路１３０は、電流ΔＩ［ｊ］を保持する機能を有すると言える。

また、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合、回路１４０は、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｊ］を生成する機能を有する。また、回路１４０は、生成した電流ΔＩ［ｊ］を配線ＢＬ［ｊ］から引き込む機能を有する。すなわち、回路１４０は、電流ΔＩ［ｊ］を保持する機能を有すると言える。

次いで、図７に示す半導体装置１００の動作の一例について説明する。

まず、メモリセルＭＣ［ｉ、ｊ］に第１のアナログ電位に応じた電位を格納する。具体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｉ、ｊ］を差し引いた電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が、配線ＷＤ［ｊ］を介してメモリセルＭＣ［ｉ、ｊ］に入力される。メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が保持される。また、メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］に応じた電流Ｉ［ｉ、ｊ］が生成される。例えば第１の参照電位ＶＰＲは、接地電位よりも高いハイレベルの電位とする。具体的には、接地電位よりも高く、電流源回路１５０に供給されるハイレベルの電位ＶＤＤと同程度か、それ以下の電位であることが望ましい。

また、メモリセルＭＣＲ［ｉ］に第１の参照電位ＶＰＲを格納する。具体的には、電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｉ］に入力される。モリセルＭＣＲ［ｉ］では、電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｉ］では、電位ＶＰＲに応じた電流ＩＲＥＦ［ｉ］が生成される。

また、メモリセルＭＣ［ｉ＋１、ｊ］に第１のアナログ電位に応じた電位を格納する。具体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］を差し引いた電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が、配線ＷＤ［ｊ］を介してメモリセルＭＣ［ｉ＋１、ｊ］に入力される。メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が保持される。また、メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］に応じた電流Ｉ［ｉ＋１、ｊ］が生成される。

また、メモリセルＭＣＲ［ｉ＋１］に第１の参照電位ＶＰＲを格納する。具体的には、電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｉ＋１］に入力される。モリセルＭＣＲ［ｉ＋１］では、電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｉ＋１］では、電位ＶＰＲに応じた電流ＩＲＥＦ［ｉ＋１］が生成される。

上記動作において、配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］は基準電位とする。例えば、基準電位として接地電位、基準電位よりも低いローレベルの電位ＶＳＳなどを用いることができる。あるいは、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位を用いると、第２のアナログ電位Ｖｗを正負にしても、配線ＲＷの電位を接地電位よりも高くできるので信号の生成を容易にすることができ、正負のアナログデータに対する積演算が可能になるので好ましい。

上記動作により、配線ＢＬ［ｊ］には、配線ＢＬ［ｊ］に接続されたメモリセルＭＣにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図７では、メモリセルＭＣ［ｉ、ｊ］で生成される電流Ｉ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］で生成される電流Ｉ［ｉ＋１、ｊ］とを合わせた電流Ｉ［ｊ］が流れる。また、上記動作により、配線ＢＬＲＥＦには、配線ＢＬＲＥＦに接続されたメモリセルＭＣＲにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図７では、メモリセルＭＣＲ［ｉ］で生成される電流ＩＲＥＦ［ｉ］と、メモリセルＭＣＲ［ｉ＋１］で生成される電流ＩＲＥＦ［ｉ＋１］とを合わせた電流ＩＲＥＦが流れる。

次いで、配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］の電位を基準電位としたまま、第１のアナログ電位によって得られる電流Ｉ［ｊ］と第１の参照電位によって得られる電流ＩＲＥＦとの差分から得られるオフセットの電流Ｉｏｆｆｓｅｔ［ｊ］を、回路１３０または回路１４０において保持する。

具体的に、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合、回路１３０は電流Ｉｏｆｆｓｅｔ［ｊ］を配線ＢＬ［ｊ］に供給する。すなわち、回路１３０に流れる電流ＩＣＭ［ｊ］は電流Ｉｏｆｆｓｅｔ［ｊ］に相当することとなる。そして、当該電流ＩＣＭ［ｊ］の値は回路１３０において保持される。また、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合、回路１４０は電流Ｉｏｆｆｓｅｔ［ｊ］を配線ＢＬ［ｊ］から引き込む。すなわち、回路１４０に流れる電流ＩＣＰ［ｊ］は電流Ｉｏｆｆｓｅｔ［ｊ］に相当することとなる。そして、当該電流ＩＣＰ［ｊ］の値は回路１４０において保持される。

次いで、既にメモリセルＭＣ［ｉ、ｊ］において保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に加算するように、第２のアナログ電位または第２のアナログ電位に応じた電位をメモリセルＭＣ［ｉ、ｊ］に格納する。具体的には、配線ＲＷ［ｉ］の電位を基準電位に対してＶｗ［ｉ］だけ高い電位とすることで、第２のアナログ電位Ｖｗ［ｉ］が、配線ＲＷ［ｉ］を介してメモリセルＭＣ［ｉ、ｊ］に入力される。メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］が保持される。また、メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］に応じた電流Ｉ［ｉ、ｊ］が生成される。

また、既にメモリセルＭＣ［ｉ＋１、ｊ］において保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に加算するように、第２のアナログ電位または第２のアナログ電位に応じた電位をメモリセルＭＣ［ｉ＋１、ｊ］に格納する。具体的には、配線ＲＷ［ｉ＋１］の電位を基準電位に対してＶｗ［ｉ＋１］だけ高い電位とすることで、第２のアナログ電位Ｖｗ［ｉ＋１］が、配線ＲＷ［ｉ＋１］を介してメモリセルＭＣ［ｉ＋１、ｊ］に入力される。メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］が保持される。また、メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］に応じた電流Ｉ［ｉ＋１、ｊ］が生成される。

なお、電位を電流に変換する素子として飽和領域で動作するトランジスタＴｒ１１を用いる場合、配線ＲＷ［ｉ］の電位がＶｗ［ｉ］であり、配線ＲＷ［ｉ＋１］の電位がＶｗ［ｉ＋１］であると仮定すると、メモリセルＭＣ［ｉ、ｊ］が有するトランジスタＴｒ１１のドレイン電流が電流Ｉ［ｉ、ｊ］に相当するので、第２のアナログ電流は以下の式１で表される。なお、ｋは係数、ＶｔｈはトランジスタＴｒ１１のしきい値電圧である。

Ｉ［ｉ、ｊ］＝ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ−Ｖｘ［ｉ、ｊ］）^２ （式１）

また、メモリセルＭＣＲ［ｉ］が有するトランジスタＴｒ１１のドレイン電流が電流ＩＲＥＦ［ｉ］に相当するので、第２の参照電流は以下の式２で表される。

ＩＲＥＦ［ｉ］＝ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ）^２ （式２）

そして、メモリセルＭＣ［ｉ、ｊ］に流れる電流Ｉ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］に流れる電流Ｉ［ｉ＋１、ｊ］の和に相当する電流Ｉ［ｊ］は、Ｉ［ｊ］＝Σ_ｉＩ［ｉ、ｊ］であり、メモリセルＭＣＲ［ｉ］に流れる電流ＩＲＥＦ［ｉ］と、メモリセルＭＣＲ［ｉ＋１］に流れる電流ＩＲＥＦ［ｉ＋１］の和に相当する電流ＩＲＥＦは、ＩＲＥＦ＝Σ_ｉＩＲＥＦ［ｉ］となり、その差分に相当する電流ΔＩ［ｊ］は以下の式３で表される。

ΔＩ［ｊ］＝ＩＲＥＦ−Ｉ［ｊ］＝Σ_ｉＩＲＥＦ［ｉ］−Σ_ｉＩ［ｉ、ｊ］ （式３）

式１、式２、式３から、電流ΔＩ［ｊ］は以下の式４のように導き出される。

ΔＩ［ｊ］
＝Σ_ｉ｛ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ）^２−ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ−Ｖｘ［ｉ、ｊ］）^２｝
＝２ｋΣ_ｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）−２ｋΣ_ｉ（Ｖｔｈ−ＶＰＲ）・Ｖｘ［ｉ、ｊ］−ｋΣ_ｉＶｘ［ｉ、ｊ］^２ （式４）

式４において、２ｋΣ_ｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）で示される項は、第１のアナログ電位Ｖｘ［ｉ、ｊ］および第２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］および第２のアナログ電位Ｖｗ［ｉ＋１］の積と、の和に相当する。

また、Ｉｏｆｆｓｅｔ［ｊ］は、配線ＲＷ［ｉ］の電位を全て基準電位としたとき、すなわち第２のアナログ電位Ｖｗ［ｉ］を０、第２のアナログ電位Ｖｗ［ｉ＋１］を０としたときの電流ΔＩ［ｊ］とすると、式４から、以下の式５が導き出される。

Ｉｏｆｆｓｅｔ［ｊ］＝−２ｋΣ_ｉ（Ｖｔｈ−ＶＰＲ）・Ｖｘ［ｉ、ｊ］−ｋΣ_ｉＶｘ［ｉ、ｊ］^２ （式５）

したがって、式３乃至式５から、第１のアナログデータと第２のアナログデータの積和値に相当する２ｋΣ_ｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）は、以下の式６で表されることが分かる。

２ｋΣ_ｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）＝ＩＲＥＦ−Ｉ［ｊ］−Ｉｏｆｆｓｅｔ［ｊ］ （式６）

そして、メモリセルＭＣに流れる電流の和を電流Ｉ［ｊ］、メモリセルＭＣＲに流れる電流の和を電流ＩＲＥＦ、回路１３０または回路１４０に流れる電流を電流Ｉｏｆｆｓｅｔ［ｊ］とすると、配線ＲＷ［ｉ］の電位をＶｗ［ｉ］、配線ＲＷ［ｉ＋１］の電位をＶｗ［ｉ＋１］としたときに配線ＢＬ［ｊ］から流れ出る電流Ｉｏｕｔ［ｊ］は、ＩＲＥＦ−Ｉ［ｊ］−Ｉｏｆｆｓｅｔ［ｊ］で表される。式６から、電流Ｉｏｕｔ［ｊ］は、２ｋΣ_ｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）であり、第１のアナログ電位Ｖｘ［ｉ、ｊ］および第２のアナログ電位Ｖｗ［ｉ］の積と、第２のアナログ電位Ｖｘ［ｉ＋１、ｊ］および第２のアナログ電位Ｖｗ［ｉ＋１］の積と、の和に相当することが分かる。

なお、トランジスタＴｒ１１は飽和領域で動作させることが望ましいが、トランジスタＴｒ１１の動作領域が理想的な飽和領域と異なっていたとしても、第１のアナログ電位Ｖｘ［ｉ、ｊ］および第２のアナログ電位Ｖｗ［ｉ］の積と、第２のアナログ電位Ｖｘ［ｉ＋１、ｊ］および第２のアナログ電位Ｖｗ［ｉ＋１］の積との和に相当する電流を、所望の範囲内の精度で問題なく得ることができる場合は、トランジスタＴｒ１１は飽和領域で動作しているものとみなせる。

本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行することができるので、半導体装置の回路規模を小さく抑えることができる。また、本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行することができるので、アナログデータの演算処理に要する時間を抑えることができる。また、本発明の一態様により、アナログデータの演算処理に要する時間を抑えつつ、半導体装置の低消費電力化を実現することができる。

＜記憶回路の構成例＞
次いで、記憶回路１１０（ＭＥＭ）と、参照用記憶回路１２０（ＲＭＥＭ）の具体的な構成の一例について、図８を用いて説明する。

図８では、記憶回路１１０（ＭＥＭ）がｙ行ｘ列の複数のメモリセルＭＣを有し、参照用記憶回路１２０（ＲＭＥＭ）がｙ行１列の複数のメモリセルＭＣＲを有する場合を例示している。

記憶回路１１０は、配線ＲＷと、配線ＷＷと、配線ＷＤと、配線ＶＲと、配線ＢＬとに接続されている。図８では、配線ＲＷ［１］乃至配線ＲＷ［ｙ］が各行のメモリセルＭＣにそれぞれ接続され、配線ＷＷ［１］乃至配線ＷＷ［ｙ］が各行のメモリセルＭＣにそれぞれ接続され、配線ＷＤ［１］乃至配線ＷＤ［ｙ］が各列のメモリセルＭＣにそれぞれ接続され、配線ＢＬ［１］乃至配線ＢＬ［ｙ］が各列のメモリセルＭＣにそれぞれ接続されている場合を例示している。また、図８では、配線ＶＲ［１］乃至配線ＶＲ［ｙ］が各列のメモリセルＭＣにそれぞれ接続されている場合を例示している。なお、配線ＶＲ［１］乃至配線ＶＲ［ｙ］は、互いに接続されていても良い。

そして、参照用記憶回路１２０は、配線ＲＷと、配線ＷＷと、配線ＷＤＲＥＦと、配線ＶＲＲＥＦと、配線ＢＬＲＥＦとに接続されている。図８では、配線ＲＷ［１］乃至配線ＲＷ［ｙ］が各行のメモリセルＭＣＲにそれぞれ接続され、配線ＷＷ［１］乃至配線ＷＷ［ｙ］が各行のメモリセルＭＣＲにそれぞれ接続され、配線ＷＤＲＥＦが一列のメモリセルＭＣＲにそれぞれ接続され、配線ＢＬＲＥＦが一列のメモリセルＭＣＲにそれぞれ接続され、配線ＶＲＲＥＦが一列のメモリセルＭＣＲにそれぞれ接続されている場合を例示している。なお、配線ＶＲＲＥＦは、配線ＶＲ［１］乃至配線ＶＲ［ｙ］に接続されていても良い。

次いで、図８に示した複数のメモリセルＭＣのうち、任意の２行２列のメモリセルＭＣと、図８に示した複数のメモリセルＭＣＲのうち、任意の２行１列のメモリセルＭＣＲとの、具体的な回路構成と接続関係とを、一例として図９に示す。

具体的に図９では、ｉ行ｊ列目のメモリセルＭＣ［ｉ、ｊ］と、ｉ＋１行ｊ列目のメモリセルＭＣ［ｉ＋１、ｊ］と、ｉ行ｊ＋１列目のメモリセルＭＣ［ｉ、ｊ＋１］と、ｉ＋１行ｊ＋１列目のメモリセルＭＣ［ｉ＋１、ｊ＋１］とを図示している。また、具体的に図９では、ｉ行目のメモリセルＭＣＲ［ｉ］と、ｉ＋１行目のメモリセルＭＣＲ［ｉ＋１］とを図示している。なお、ｉとｉ＋１はそれぞれ１からｙまでの任意の数で、ｊとｊ＋１はそれぞれ１からｘまでの任意の数とする。

ｉ行目のメモリセルＭＣ［ｉ、ｊ］と、メモリセルＭＣ［ｉ、ｊ＋１］と、メモリセルＭＣＲ［ｉ］とは、配線ＲＷ［ｉ］および配線ＷＷ［ｉ］に接続されている。また、ｉ＋１行目のメモリセルＭＣ［ｉ＋１、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ＋１］と、メモリセルＭＣＲ［ｉ＋１］とは、配線ＲＷ［ｉ＋１］および配線ＷＷ［ｉ＋１］に接続されている。

ｊ列目のメモリセルＭＣ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］とは、配線ＷＤ［ｊ］、配線ＶＲ［ｊ］、および配線ＢＬ［ｊ］に接続されている。また、ｊ＋１列目のメモリセルＭＣ［ｉ、ｊ＋１］と、メモリセルＭＣ［ｉ＋１、ｊ＋１］とは、配線ＷＤ［ｊ＋１］、配線ＶＲ［ｊ＋１］、および配線ＢＬ［ｊ＋１］に接続されている。また、メモリセルＭＣＲ［ｉ］と、ｉ＋１行目のメモリセルＭＣＲ［ｉ＋１］とは、配線ＷＤＲＥＦ、配線ＶＲＲＥＦ、および配線ＢＬＲＥＦに接続されている。

そして、各メモリセルＭＣと各メモリセルＭＣＲとは、トランジスタＴｒ１１と、トランジスタＴｒ１２と、容量素子Ｃ１１と、を有する。トランジスタＴｒ１２は、メモリセルＭＣまたはメモリセルＭＣＲへの第１のアナログ電位の入力を制御する機能を有する。トランジスタＴｒ１１は、ゲートに入力された電位に従って、アナログ電流を生成する機能を有する。容量素子Ｃ１１は、メモリセルＭＣまたはメモリセルＭＣＲにおいて保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に、第２のアナログ電位あるいは第２のアナログ電位に応じた電位を加算する機能を有する。

具体的に、図９に示すメモリセルＭＣでは、トランジスタＴｒ１２は、ゲートが配線ＷＷに接続され、ソースまたはドレインの一方が配線ＷＤに接続され、ソースまたはドレインの他方がトランジスタＴｒ１１のゲートに接続されている。また、トランジスタＴｒ１１は、ソースまたはドレインの一方が配線ＶＲに接続され、ソースまたはドレインの他方が配線ＢＬに接続されている。容量素子Ｃ１１は、第１の電極が配線ＲＷに接続され、第２の電極がトランジスタＴｒ１１のゲートに接続されている。

また、図９に示すメモリセルＭＣＲでは、トランジスタＴｒ１２は、ゲートが配線ＷＷに接続され、ソースまたはドレインの一方が配線ＷＤＲＥＦに接続され、ソースまたはドレインの他方がトランジスタＴｒ１１のゲートに接続されている。また、トランジスタＴｒ１１は、ソースまたはドレインの一方が配線ＶＲＲＥＦに接続され、ソースまたはドレインの他方が配線ＢＬＲＥＦに接続されている。容量素子Ｃ１１は、第１の電極が配線ＲＷに接続され、第２の電極がトランジスタＴｒ１１のゲートに接続されている。

メモリセルＭＣにおいてトランジスタＴｒ１１のゲートをノードＮとすると、メモリセルＭＣでは、トランジスタＴｒ１２を介してノードＮに第１のアナログ電位が入力され、次いでトランジスタＴｒ１２がオフになるとノードＮが浮遊状態になり、ノードＮにおいて第１のアナログ電位または第１のアナログ電位に応じた電位が保持される。また、メモリセルＭＣでは、ノードＮが浮遊状態になると、容量素子Ｃ１１の第１の電極に入力された第２のアナログ電位がノードＮに与えられる。上記動作により、ノードＮは、第１のアナログ電位または第１のアナログ電位に応じた電位に、第２のアナログ電位または第２のアナログ電位に応じた電位が加算されることで得られる電位となる。

なお、容量素子Ｃ１１の第１の電極の電位は容量素子Ｃ１１を介してノードＮに与えられるため、実際には、第１の電極の電位の変化量がそのままノードＮの電位の変化量に反映されるわけではない。具体的には、容量素子Ｃ１１の容量値と、トランジスタＴｒ１１のゲート容量の容量値と、寄生容量の容量値とから一意に決まる結合係数を、第１の電極の電位の変化量に乗ずることで、ノードＮの電位の変化量を正確に算出することができる。以下、説明を分かり易くするために、第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものとして説明を行う。

トランジスタＴｒ１１は、ノードＮの電位にしたがってそのドレイン電流が定まる。よって、トランジスタＴｒ１２がオフになることでノードＮの電位が保持されると、トランジスタＴｒ１１のドレイン電流の値も保持される。上記ドレイン電流には第１のアナログ電位と第２のアナログ電位が反映されている。

また、メモリセルＭＣＲにおいてトランジスタＴｒ１１のゲートをノードＮＲＥＦとすると、メモリセルＭＣＲでは、トランジスタＴｒ１２を介してノードＮＲＥＦに第１の参照電位または第１の参照電位に応じた電位が入力され、次いでトランジスタＴｒ１２がオフになるとノードＮＲＥＦが浮遊状態になり、ノードＮＲＥＦにおいて第１の参照電位または第１の参照電位に応じた電位が保持される。また、メモリセルＭＣＲでは、ノードＮＲＥＦが浮遊状態になると、容量素子Ｃ１１の第１の電極に入力された第２のアナログ電位がノードＮＲＥＦに与えられる。上記動作により、ノードＮＲＥＦは、第１の参照電位または第１の参照電位に応じた電位に、第２のアナログ電位または第２のアナログ電位に応じた電位が加算されることで得られる電位となる。

トランジスタＴｒ１１は、ノードＮＲＥＦの電位にしたがってそのドレイン電流が定まる。よって、トランジスタＴｒ１２がオフになることでノードＮＲＥＦの電位が保持されると、トランジスタＴｒ１１のドレイン電流の値も保持される。上記ドレイン電流には第１の参照電位と第２のアナログ電位が反映されている。

メモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ１２に流れるドレイン電流を電流Ｉ［ｉ、ｊ］とし、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ１２に流れるドレイン電流を電流Ｉ［ｉ＋１、ｊ］とすると、配線ＢＬ［ｊ］からメモリセルＭＣ［ｉ、ｊ］およびメモリセルＭＣ［ｉ＋１、ｊ］に供給される電流の和は、電流Ｉ［ｊ］となる。また、メモリセルＭＣ［ｉ、ｊ＋１］のトランジスタＴｒ１２に流れるドレイン電流を電流Ｉ［ｉ、ｊ＋１］とし、メモリセルＭＣ［ｉ＋１、ｊ＋１］のトランジスタＴｒ１２に流れるドレイン電流を電流Ｉ［ｉ＋１、ｊ＋１］とすると、配線ＢＬ［ｊ＋１］からメモリセルＭＣ［ｉ、ｊ＋１］およびメモリセルＭＣ［ｉ＋１、ｊ＋１］に供給される電流の和は、電流Ｉ［ｊ＋１］となる。また、メモリセルＭＣＲ［ｉ］のトランジスタＴｒ１２に流れるドレイン電流を電流ＩＲＥＦ［ｉ］とし、メモリセルＭＣＲ［ｉ＋１］のトランジスタＴｒ１２に流れるドレイン電流を電流ＩＲＥＦ［ｉ＋１］とすると、配線ＢＬＲＥＦからメモリセルＭＣＲ［ｉ］およびメモリセルＭＣＲ［ｉ＋１］に供給される電流の和は、電流ＩＲＥＦとなる。

＜回路１３０・回路１４０・電流源回路の構成例＞
次いで、回路１３０と、回路１４０と、電流源回路１５０（ＣＲＥＦ）の具体的な構成の一例について、図１０を用いて説明する。

図１０では、図９に示すメモリセルＭＣとメモリセルＭＣＲに対応した、回路１３０、回路１４０、電流源回路１５０の構成の一例を示している。具体的に、図１０に示す回路１３０は、ｊ列目のメモリセルＭＣに対応した回路１３０［ｊ］と、ｊ＋１列目のメモリセルＭＣに対応した回路１３０［ｊ＋１］とを有する。また、図１０に示す回路１４０は、ｊ列目のメモリセルＭＣに対応した回路１４０［ｊ］と、ｊ＋１列目のメモリセルＭＣに対応した回路１４０［ｊ＋１］とを有する。

そして、回路１３０［ｊ］および回路１４０［ｊ］は、配線ＢＬ［ｊ］に接続されている。また、回路１３０［ｊ＋１］および回路１４０［ｊ＋１］は、配線ＢＬ［ｊ＋１］に接続されている。

電流源回路１５０は、配線ＢＬ［ｊ］、配線ＢＬ［ｊ＋１］、配線ＢＬＲＥＦに接続されている。そして、電流源回路１５０は、配線ＢＬＲＥＦに電流ＩＲＥＦを供給する機能と、電流ＩＲＥＦと同じ電流または電流ＩＲＥＦに応じた電流を、配線ＢＬ［ｊ］および配線ＢＬ［ｊ＋１］のそれぞれに供給する機能を有する。

具体的に、回路１３０［ｊ］および回路１３０［ｊ＋１］は、トランジスタＴｒ２４乃至Ｔｒ２６と、容量素子Ｃ２２とをそれぞれ有する。オフセットの電流を設定する際に、回路１３０［ｊ］において、トランジスタＴｒ２４は、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｊ］を生成する機能を有する。また、回路１３０［ｊ＋１］において、トランジスタＴｒ２４は、電流Ｉ［ｊ＋１］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｊ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｊ＋１］を生成する機能を有する。電流ＩＣＭ［ｊ］および電流ＩＣＭ［ｊ＋１］は、回路１３０［ｊ］および回路１３０［ｊ＋１］から配線ＢＬ［ｊ］および配線ＢＬ［ｊ＋１］に供給される。

そして、回路１３０［ｊ］および回路１３０［ｊ＋１］において、トランジスタＴｒ２４は、ソースまたはドレインの一方が対応する配線ＢＬに接続されており、ソースまたはドレインの他方が所定の電位が供給される配線に接続されている。トランジスタＴｒ２５は、ソースまたはドレインの一方が配線ＢＬに接続されており、ソースまたはドレインの他方がトランジスタＴｒ２４のゲートに接続されている。トランジスタＴｒ２６は、ソースまたはドレインの一方がトランジスタＴｒ２４のゲートに接続されており、ソースまたはドレインの他方が所定の電位が供給される配線に接続されている。容量素子Ｃ２２は、第１の電極がトランジスタＴｒ２４のゲートに接続されており、第２の電極が所定の電位が供給される配線に接続されている。

トランジスタＴｒ２５のゲートは配線ＯＳＭに接続されており、トランジスタＴｒ２６のゲートは配線ＯＲＭに接続されている。

なお、図１０では、トランジスタＴｒ２４がｐチャネル型であり、トランジスタＴｒ２５およびＴｒ２６がｎチャネル型である場合を例示している。

また、回路１４０［ｊ］および回路１４０［ｊ＋１］は、トランジスタＴｒ２１乃至Ｔｒ２３と、容量素子Ｃ２１とをそれぞれ有する。オフセットの電流を設定する際に、回路１４０［ｊ］において、トランジスタＴｒ２１は、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｊ］を生成する機能を有する。また、回路１４０［ｊ＋１］において、トランジスタＴｒ２１は、電流Ｉ［ｊ＋１］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｊ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｊ＋１］を生成する機能を有する。電流ＩＣＰ［ｊ］および電流ＩＣＰ［ｊ＋１］は、配線ＢＬ［ｊ］および配線ＢＬ［ｊ＋１］から回路１４０［ｊ］および回路１４０［ｊ＋１］に引き込まれる。

なお、電流ＩＣＭ［ｊ］と電流ＩＣＰ［ｊ］とが、Ｉｏｆｆｓｅｔ［ｊ］に相当する。また、なお、電流ＩＣＭ［ｊ＋１］と電流ＩＣＰ［ｊ＋１］とが、Ｉｏｆｆｓｅｔ［ｊ＋１］に相当する。

そして、回路１４０［ｊ］および回路１４０［ｊ＋１］において、トランジスタＴｒ２１は、ソースまたはドレインの一方が対応する配線ＢＬに接続されており、ソースまたはドレインの他方が所定の電位が供給される配線に接続されている。トランジスタＴｒ２２は、ソースまたはドレインの一方が配線ＢＬに接続されており、ソースまたはドレインの他方がトランジスタＴｒ２１のゲートに接続されている。トランジスタＴｒ２３は、ソースまたはドレインの一方がトランジスタＴｒ２１のゲートに接続されており、ソースまたはドレインの他方が所定の電位が供給される配線に接続されている。容量素子Ｃ２１は、第１の電極がトランジスタＴｒ２１のゲートに接続されており、第２の電極が所定の電位が供給される配線に接続されている。

トランジスタＴｒ２２のゲートは配線ＯＳＰに接続されており、トランジスタＴｒ２３のゲートは配線ＯＲＰに接続されている。

なお、図１０では、トランジスタＴｒ２１乃至Ｔｒ２３がｎチャネル型である場合を例示している。

また、電流源回路１５０は、配線ＢＬに対応したトランジスタＴｒ２７と、配線ＢＬＲＥＦに対応したトランジスタＴｒ２８とを有する。具体的に、図１０に示す電流源回路１５０は、トランジスタＴｒ２７として、配線ＢＬ［ｊ］に対応したトランジスタＴｒ２７［ｊ］と、配線ＢＬ［ｊ＋１］に対応したトランジスタＴｒ２７［ｊ＋１］とを有する場合を例示している。

そして、トランジスタＴｒ２７のゲートは、トランジスタＴｒ２８のゲートに接続されている。また、トランジスタＴｒ２７は、ソースまたはドレインの一方が対応する配線ＢＬに接続されており、ソースまたはドレインの他方が所定の電位が供給される配線に接続されている。トランジスタＴｒ２８は、ソースまたはドレインの一方が配線ＢＬＲＥＦに接続されており、ソースまたはドレインの他方が所定の電位が供給される配線に接続されている。

トランジスタＴｒ２７とトランジスタＴｒ２８とは、同じ極性を有している。図１０では、トランジスタＴｒ２７とトランジスタＴｒ２８とが、共にｐチャネル型を有する場合を例示している。

トランジスタＴｒ２８のドレイン電流は電流ＩＲＥＦに相当する。そして、トランジスタＴｒ２７とトランジスタＴｒ２８とはカレントミラー回路としての機能を有するため、トランジスタＴｒ２７のドレイン電流は、トランジスタＴｒ２８のドレイン電流とほぼ同じ値、またはトランジスタＴｒ２８のドレイン電流に応じた値となる。

＜半導体装置の動作例＞
次いで、図９および図１０を用いて、本発明の一態様に係る半導体装置１００の具体的な動作の一例について説明する。

図１１は、図９に示すメモリセルＭＣ、メモリセルＭＣＲと、図１０に示す回路１３０、回路１４０、電流源回路１５０の動作を示すタイミングチャートの一例に相当する。図１１では、時刻Ｔ０１乃至時刻Ｔ０４において、メモリセルＭＣおよびメモリセルＭＣＲに第１のアナログデータを格納する動作が行われる。時刻Ｔ０５乃至時刻Ｔ１０において、回路１３０および回路１４０にオフセットの電流Ｉｏｆｆｓｅｔを設定する動作が行われる。時刻Ｔ１１乃至時刻Ｔ１６において、第１のアナログデータと第２のアナログデータとの積和値に対応したデータを取得する動作が行われる。

なお、電源線ＶＲ［ｊ］および電源線ＶＲ［ｊ＋１］にはローレベルの電位が供給されるものとする。また、回路１３０に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給されるものとする。また、回路１４０に接続される所定の電位を有する配線は、全てローレベルの電位ＶＳＳが供給されるものとする。また、電流源回路１５０に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給されるものとする。

また、トランジスタＴｒ１１、Ｔｒ２１、Ｔｒ２４、Ｔｒ２７［ｊ］、Ｔｒ２７［ｊ＋１］、Ｔｒ２８は飽和領域で動作するものとする。

まず、時刻Ｔ０１乃至時刻Ｔ０２において、配線ＷＷ［ｉ］にハイレベルの電位が与えられ、配線ＷＷ［ｉ＋１］にローレベルの電位が与えられる。上記動作により、図９に示すメモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ１２がオンになる。また、メモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ１２がオフの状態を維持する。

また、時刻Ｔ０１乃至時刻Ｔ０２では、図９に示す配線ＷＤ［ｊ］と配線ＷＤ［ｊ＋１］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線ＷＤ［ｊ］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が与えられ、配線ＷＤ［ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が与えられる。また、配線ＷＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。

よって、図９に示すメモリセルＭＣ［ｉ、ｊ］のノードＮ［ｉ、ｊ］にはトランジスタＴｒ１２を介して電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が与えられ、メモリセルＭＣ［ｉ、ｊ＋１］のノードＮ［ｉ、ｊ＋１］にはトランジスタＴｒ１２を介して電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が与えられ、メモリセルＭＣＲ［ｉ］のノードＮＲＥＦ［ｉ］にはトランジスタＴｒ１２を介して電位ＶＰＲが与えられる。

時刻Ｔ０２が終了すると、図９に示す配線ＷＷ［ｉ］に与えられる電位はハイレベルからローレベルに変化し、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ１２がオフになる。上記動作により、ノードＮ［ｉ、ｊ］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が保持され、ノードＮ［ｉ、ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が保持され、ノードＮＲＥＦ［ｉ］には電位ＶＰＲが保持される。

次いで、時刻Ｔ０３乃至時刻Ｔ０４において、図９に示す配線ＷＷ［ｉ］の電位はローレベルに維持され、配線ＷＷ［ｉ＋１］にハイレベルの電位が与えられる。上記動作により、図９に示すメモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ１２がオンになる。また、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ１２がオフの状態を維持する。

また、時刻Ｔ０３乃至時刻Ｔ０４では、図９に示す配線ＷＤ［ｊ］と配線ＷＤ［ｊ＋１］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線ＷＤ［ｊ］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が与えられ、配線ＷＤ［ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が与えられる。また、配線ＷＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。

よって、図９に示すメモリセルＭＣ［ｉ＋１、ｊ］のノードＮ［ｉ＋１、ｊ］にはトランジスタＴｒ１２を介して電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が与えられ、メモリセルＭＣ［ｉ＋１、ｊ＋１］のノードＮ［ｉ＋１、ｊ＋１］にはトランジスタＴｒ１２を介して電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が与えられ、メモリセルＭＣＲ［ｉ＋１］のノードＮＲＥＦ［ｉ＋１］にはトランジスタＴｒ１２を介して電位ＶＰＲが与えられる。

時刻Ｔ０４が終了すると、図９に示す配線ＷＷ［ｉ＋１］に与えられる電位はハイレベルからローレベルに変化し、メモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ１２がオフになる。上記動作により、ノードＮ［ｉ＋１、ｊ］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が保持され、ノードＮ［ｉ＋１、ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が保持され、ノードＮＲＥＦ［ｉ＋１］には電位ＶＰＲが保持される。

次いで、時刻Ｔ０５乃至時刻Ｔ０６において、図１０に示す配線ＯＲＰおよび配線ＯＲＭにハイレベルの電位が与えられる。図１０に示す回路１３０［ｊ］および回路１３０［ｊ＋１］では、配線ＯＲＭにハイレベルの電位が与えられることで、トランジスタＴｒ２６がオンになり、トランジスタＴｒ２４のゲートは電位ＶＤＤが与えられることでリセットされる。また、図１０に示す回路１４０［ｊ］および回路１４０［ｊ＋１］では、配線ＯＲＰにハイレベルの電位が与えられることで、トランジスタＴｒ２３がオンになり、トランジスタＴｒ２１のゲートは電位ＶＳＳが与えられることでリセットされる。

時刻Ｔ０６が終了すると、図９に示す配線ＯＲＰおよび配線ＯＲＭに与えられる電位はハイレベルからローレベルに変化し、回路１３０［ｊ］および回路１３０［ｊ＋１］においてトランジスタＴｒ２６がオフになり、回路１４０［ｊ］および回路１４０［ｊ＋１］においてトランジスタＴｒ２３がオフになる。上記動作により、回路１３０［ｊ］および回路１３０［ｊ＋１］においてトランジスタＴｒ２４のゲートに電位ＶＤＤが保持され、回路１４０［ｊ］および回路１４０［ｊ＋１］においてトランジスタＴｒ２１のゲートに電位ＶＳＳが保持される。

次いで、時刻Ｔ０７乃至時刻Ｔ０８において、図１０に示す配線ＯＳＰにハイレベルの電位が与えられる。また、図９に示す配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。配線ＯＳＰにハイレベルの電位が与えられることにより、回路１４０［ｊ］および回路１４０［ｊ＋１］においてトランジスタＴｒ２２がオンになる。

配線ＢＬ［ｊ］に流れるＩ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわちΔＩ［ｊ］が正の場合、図９に示すメモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ２８が引き込むことのできる電流と、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ２８が引き込むことのできる電流との和が、トランジスタＴｒ２７［ｊ］のドレイン電流より小さいことを意味する。よって、電流ΔＩ［ｊ］が正の場合、回路１４０［ｊ］においてトランジスタＴｒ２２がオンになると、トランジスタＴｒ２７［ｊ］のドレイン電流の一部がトランジスタＴｒ２１のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタＴｒ２１のドレイン電流が電流ΔＩ［ｊ］とほぼ等しくなると、トランジスタＴｒ２１のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２１のゲートの電位は、トランジスタＴｒ２１のドレイン電流が電流ΔＩ［ｊ］、すなわちＩｏｆｆｓｅｔ［ｊ］（＝ＩＣＰ［ｊ］）となるような電位に相当する。つまり、回路１４０［ｊ］のトランジスタＴｒ２１は、電流ＩＣＰ［ｊ］を流し得る電流源に設定された状態であると言える。

同様に、配線ＢＬ［ｊ＋１］に流れるＩ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、つまり電流ΔＩ［ｊ＋１］が正の場合、回路１４０［ｊ＋１］においてトランジスタＴｒ２２がオンになると、トランジスタＴｒ２７［ｊ＋１］のドレイン電流の一部がトランジスタＴｒ２１のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタＴｒ２１のドレイン電流が電流ΔＩ［ｊ＋１］とほぼ等しくなると、トランジスタＴｒ２１のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２１のゲートの電位は、トランジスタＴｒ２１のドレイン電流が電流ΔＩ［ｊ＋１］、すなわちＩｏｆｆｓｅｔ［ｊ＋１］（＝ＩＣＰ［ｊ＋１］）となるような電位に相当する。つまり、回路１４０［ｊ＋１］のトランジスタＴｒ２１は、電流ＩＣＰ［ｊ＋１］を流し得る電流源に設定された状態であると言える。

時刻Ｔ０８が終了すると、図１０に示す配線ＯＳＰに与えられる電位はハイレベルからローレベルに変化し、回路１４０［ｊ］および回路１４０［ｊ＋１］においてトランジスタＴｒ２２がオフになる。上記動作により、トランジスタＴｒ２１のゲートの電位は保持される。よって、回路１４０［ｊ］は電流ＩＣＰ［ｊ］を流し得る電流源に設定された状態を維持し、回路１４０［ｊ＋１］は電流ＩＣＰ［ｊ＋１］を流し得る電流源に設定された状態を維持する。

次いで、時刻Ｔ０９乃至時刻Ｔ１０において、図１０に示す配線ＯＳＭにハイレベルの電位が与えられる。また、図９に示す配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。配線ＯＳＭにハイレベルの電位が与えられることにより、回路１３０［ｊ］および回路１３０［ｊ＋１］においてトランジスタＴｒ２５がオンになる。

配線ＢＬ［ｊ］に流れるＩ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場合、すなわちΔＩ［ｊ］が負の場合、図９に示すメモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ２８が引き込むことのできる電流と、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ２８が引き込むことのできる電流との和が、トランジスタＴｒ２７［ｊ］のドレイン電流より大きいことを意味する。よって、電流ΔＩ［ｊ］が負の場合、回路１３０［ｊ］においてトランジスタＴｒ２５がオンになると、トランジスタＴｒ２４のゲートから配線ＢＬ［ｊ］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ］とほぼ等しくなると、トランジスタＴｒ２４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２４のゲートの電位は、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ］、すなわちＩｏｆｆｓｅｔ［ｊ］（＝ＩＣＭ［ｊ］）となるような電位に相当する。つまり、回路１３０［ｊ］のトランジスタＴｒ２４は、電流ＩＣＭ［ｊ］を流し得る電流源に設定された状態であると言える。

同様に、配線ＢＬ［ｊ＋１］に流れるＩ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場合、つまり電流ΔＩ［ｊ＋１］が負の場合、回路１３０［ｊ＋１］においてトランジスタＴｒ２５がオンになると、トランジスタＴｒ２４のゲートから配線ＢＬ［ｊ＋１］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ＋１］の絶対値とほぼ等しくなると、トランジスタＴｒ２４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２４のゲートの電位は、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ＋１］、すなわちＩｏｆｆｓｅｔ［ｊ＋１］（＝ＩＣＭ［ｊ＋１］）の絶対値に等しい電位に相当する。つまり、回路１３０［ｊ＋１］のトランジスタＴｒ２４は、電流ＩＣＭ［ｊ＋１］を流し得る電流源に設定された状態であると言える。

時刻Ｔ０８が終了すると、図１０に示す配線ＯＳＭに与えられる電位はハイレベルからローレベルに変化し、回路１３０［ｊ］および回路１３０［ｊ＋１］においてトランジスタＴｒ２５がオフになる。上記動作により、トランジスタＴｒ２４のゲートの電位は保持される。よって、回路１３０［ｊ］は電流ＩＣＭ［ｊ］を流し得る電流源に設定された状態を維持し、回路１３０［ｊ＋１］は電流ＩＣＭ［ｊ＋１］を流し得る電流源に設定された状態を維持する。

なお、回路１４０［ｊ］および回路１４０［ｊ＋１］において、トランジスタＴｒ２１は電流を引き込む機能を有する。そのため、時刻Ｔ０７乃至時刻Ｔ０８において配線ＢＬ［ｊ］に流れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きくΔＩ［ｊ］が負の場合、あるいは、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きくΔＩ［ｊ＋１］が負の場合、回路１４０［ｊ］または回路１４０［ｊ＋１］から過不足なく配線ＢＬ［ｊ］または配線ＢＬ［ｊ＋１］に電流を供給するのが難しくなる恐れがある。この場合、配線ＢＬ［ｊ］または配線ＢＬ［ｊ＋１］に流れる電流と、配線ＢＬＲＥＦに流れる電流とのバランスを取るために、メモリセルＭＣのトランジスタＴｒ１１と、回路１４０［ｊ］または回路１４０［ｊ＋１］のトランジスタＴｒ２１と、トランジスタＴｒ２７［ｊ］またはＴｒ２７［ｊ＋１］とが、共に飽和領域で動作することが困難になる可能性がある。

時刻Ｔ０７乃至時刻Ｔ０８においてΔＩ［ｊ］が負の場合でも、トランジスタＴｒ１１、Ｔｒ２１、Ｔｒ２７［ｊ］またはＴｒ２７［ｊ＋１］における飽和領域での動作を確保するために、時刻Ｔ０５乃至時刻Ｔ０６において、トランジスタＴｒ２４のゲートを電位ＶＤＤにリセットするのではなく、トランジスタＴｒ２４のゲートの電位を所定のドレイン電流が得られる程度の高さに設定しておいても良い。上記構成により、トランジスタＴｒ２７［ｊ］またはＴｒ２７［ｊ＋１］のドレイン電流に加えてトランジスタＴｒ２４から電流が供給されるため、トランジスタＴｒ１１において引き込めない分の電流を、トランジスタＴｒ２１においてある程度引き込むことができるため、トランジスタＴｒ１１、Ｔｒ２１、Ｔｒ２７［ｊ］またはＴｒ２７［ｊ＋１］における飽和領域での動作を確保することができる。

なお、時刻Ｔ０９乃至時刻Ｔ１０において、配線ＢＬ［ｊ］に流れるＩ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわちΔＩ［ｊ］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において回路１４０［ｊ］が電流ＩＣＰ［ｊ］を流し得る電流源に既に設定されているため、回路１３０［ｊ］においてトランジスタＴｒ２４のゲートの電位はほぼ電位ＶＤＤのままとなる。同様に、配線ＢＬ［ｊ＋１］に流れるＩ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわちΔＩ［ｊ＋１］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において回路１４０［ｊ＋１］が電流ＩＣＰ［ｊ＋１］を流し得る電流源に既に設定されているため、回路１３０［ｊ＋１］においてトランジスタＴｒ２４のゲートの電位はほぼ電位ＶＤＤのままとなる。

次いで、時刻Ｔ１１乃至時刻Ｔ１２において、図９に示す配線ＲＷ［ｉ］に第２のアナログ電位Ｖｗ［ｉ］が与えられる。また、配線ＲＷ［ｉ＋１］には、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままである。具体的に、配線ＲＷ［ｉ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ］の電位は電位Ｖｗ［ｉ］であると仮定する。

配線ＲＷ［ｉ］が電位Ｖｗ［ｉ］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図９に示すメモリセルＭＣ［ｉ、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］となり、メモリセルＭＣ［ｉ、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ＋１］＋Ｖｗ［ｉ］となる。そして、上記の式６から、メモリセルＭＣ［ｉ、ｊ］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、配線ＢＬ［ｊ］から流れ出る電流Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ、ｊ＋１］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、配線ＢＬ［ｊ＋１］から流れ出る電流Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。

時刻Ｔ１２が終了すると、配線ＲＷ［ｉ］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。

次いで、時刻Ｔ１３乃至時刻Ｔ１４において、図９に示す配線ＲＷ［ｉ＋１］に第２のアナログ電位Ｖｗ［ｉ＋１］が与えられる。また、配線ＲＷ［ｉ］には、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままである。具体的に、配線ＲＷ［ｉ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ＋１］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ＋１］の電位は電位Ｖｗ［ｉ＋１］であると仮定する。

配線ＲＷ［ｉ＋１］が電位Ｖｗ［ｉ＋１］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図９に示すメモリセルＭＣ［ｉ＋１、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］となり、メモリセルＭＣ［ｉ＋１、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］＋Ｖｗ［ｉ＋１］となる。そして、上記の式６から、メモリセルＭＣ［ｉ＋１、ｊ］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ＋１、ｊ＋１］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。

時刻Ｔ１２が終了すると、配線ＲＷ［ｉ＋１］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。

次いで、時刻Ｔ１５乃至時刻Ｔ１６において、図９に示す配線ＲＷ［ｉ］に第２のアナログ電位Ｖｗ［ｉ］が与えられ、配線ＲＷ［ｉ＋１］に第２のアナログ電位Ｖｗ［ｉ＋１］が与えられる。具体的に、配線ＲＷ［ｉ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ］だけ高い電位となり、配線ＲＷ［ｉ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ＋１］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ］の電位は電位Ｖｗ［ｉ］であり、配線ＲＷ［ｉ＋１］の電位は電位Ｖｗ［ｉ＋１］であると仮定する。

配線ＲＷ［ｉ］が電位Ｖｗ［ｉ］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図９に示すメモリセルＭＣ［ｉ、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］となり、メモリセルＭＣ［ｉ、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ＋１］＋Ｖｗ［ｉ］となる。また、配線ＲＷ［ｉ＋１］が電位Ｖｗ［ｉ＋１］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図９に示すメモリセルＭＣ［ｉ＋１、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］となり、メモリセルＭＣ［ｉ＋１、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］＋Ｖｗ［ｉ＋１］となる。

そして、上記の式６から、メモリセルＭＣ［ｉ、ｊ］とメモリセルＭＣ［ｉ＋１、ｊ］とに対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ、ｊ＋１］とメモリセルＭＣ［ｉ＋１、ｊ＋１］とに対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。

時刻Ｔ１６が終了すると、配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。

上記構成により、積和演算を小さな回路規模で行うことができる。また、上記構成により、積和演算を高速で行うことができる。また、上記構成により、低消費電力で積和演算を行うことができる。

なお、トランジスタＴｒ１２、Ｔｒ２２、Ｔｒ２３、Ｔｒ２５、またはＴｒ２６は、オフ電流が極めて低いトランジスタを用いることが望ましい。トランジスタＴｒ１２にオフ電流が極めて低いトランジスタを用いることにより、ノードＮの電位の保持を長時間に渡って行うことができる。また、トランジスタＴｒ２２およびＴｒ２３にオフ電流が極めて低いトランジスタを用いることにより、トランジスタＴｒ２１のゲートの電位の保持を、長時間に渡って行うことができる。また、トランジスタＴｒ２５およびＴｒ２６にオフ電流が極めて低いトランジスタを用いることにより、トランジスタＴｒ２４のゲートの電位の保持を、長時間に渡って行うことができる。

オフ電流が極めて低いトランジスタとして半導体層に金属酸化物を用いたトランジスタ（以下、ＯＳトランジスタ）を用いればよい。チャネル幅で規格化したＯＳトランジスタのリーク電流は、ソースドレイン電圧が１０Ｖ、室温（２５℃程度）の状態で１０×１０^−２１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすることが可能である。

ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＣ−ＯＳなどを用いることができる。

半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。

半導体層を構成する酸化物半導体がＩｎ−Ｍ−Ｚｎ系酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。

半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０^１７／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下、さらに好ましくは１×１０^１３／ｃｍ^３以下、より好ましくは１×１０^１１／ｃｍ^３以下、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。これにより不純物濃度が低く、欠陥準位密度が低いため、安定な特性を有する酸化物半導体であるといえる。

なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下にすることが好ましい。

また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、または、Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ａｎｄ Ａ−Ｂ−ｐｌａｎｅ Ａｎｃｈｏｒｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。

非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。

なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。

以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。

ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。

なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯ_Ｘ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯ_Ｘ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、Ｇａ_Ｘ４Ｚｎ_Ｙ４Ｏ_Ｚ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯ_Ｘ１、またはＩｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。

つまり、ＣＡＣ−ＯＳは、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。

なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ_３（ＺｎＯ）_ｍ１（ｍ１は自然数）、またはＩｎ_{（１＋ｘ０）}Ｇａ_{（１−ｘ０）}Ｏ_３（ＺｎＯ）_ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。

上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。

一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。

なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。

なお、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とは、明確な境界が観察できない場合がある。

なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。

ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。

ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。

また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。

また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。

ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯ_Ｘ３などが主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。

ここで、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域は、ＧａＯ_Ｘ３などが主成分である領域と比較して、導電性が高い領域である。つまり、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。

一方、ＧａＯ_Ｘ３などが主成分である領域は、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯ_Ｘ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。

したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯ_Ｘ３などに起因する絶縁性と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉ_ｏｎ）、および高い電界効果移動度（μ）を実現することができる。

また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、様々な半導体装置の構成材料として適している。

以上説明した半導体装置を用いることにより、ニューラルネットワーク１９またはニューラルネットワーク２４における積和演算を行うことができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、本発明の一態様を適用することのできる撮像装置の一例について、図面を参照して説明する。

図１２（Ａ）は、撮像装置の画素回路を説明する図である。当該画素回路は、光電変換素子５０と、トランジスタ５１と、トランジスタ５２と、トランジスタ５３と、トランジスタ５４を有する。

光電変換素子５０の一方の電極（アノード）は、トランジスタ５１のソースまたはドレインの一方と電気的に接続される。光電変換素子５０の一方の電極は、トランジスタ５２のソースまたはドレインの一方と電気的に接続される。トランジスタ５１のソースまたはドレインの他方は、トランジスタ５３のゲートと電気的に接続される。トランジスタ５３のソースまたはドレインの一方は、トランジスタ５４のソースまたはドレインの一方と電気的に接続される。なお、トランジスタ５３のゲートと電気的に接続される容量素子を設けてもよい。

光電変換素子５０の他方の電極（カソード）は、配線７２と電気的に接続される。トランジスタ５１のゲートは、配線７５と電気的に接続される。トランジスタ５３のソースまたはドレインの他方は、配線７９に電気的に接続される。トランジスタ５２のゲートは、配線７６と電気的に接続される。トランジスタ５２のソースまたはドレインの他方は、配線７３と電気的に接続される。トランジスタ５４のソースまたはドレインの他方は、配線７１と電気的に接続される。トランジスタ５４のゲートは、配線７８と電気的に接続される。配線７２は、電源５６の一方の端子と電気的に接続され、電源５６の他方の端子は、配線７７と電気的に接続される。

ここで、配線７１は、画素から信号を出力する出力線としての機能を有することができる。配線７３、配線７７、配線７９は、電源線としての機能を有することができる。例えば、配線７３および配線７７は、低電位電源線、配線７９は高電位電源線として機能させることができる。配線７５、配線７６、配線７８は、各トランジスタのオンオフを制御する信号線として機能させることができる。

光電変換素子５０には、低照度時の光検出感度を高めるためアバランシェ増倍効果を生じる光電変換素子を用いることが好ましい。アバランシェ増倍効果を生じさせるためには、比較的高い電位ＨＶＤＤが必要となる。したがって、電源５６は電位ＨＶＤＤを供給することのできる機能を有し、光電変換素子５０の他方の電極には配線７２を介して電位ＨＶＤＤが供給される。なお、光電変換素子５０は、アバランシェ増倍効果が生じない電位を印加して使用することもできる。

トランジスタ５１は、光電変換素子５０の出力に応じて変化する電荷蓄積部（ＮＲ）の電位を電荷検出部（ＮＤ）に転送する機能を有することができる。トランジスタ５２は、電荷蓄積部（ＮＲ）および電荷検出部（ＮＤ）の電位を初期化する機能を有することができる。トランジスタ５３は、電荷検出部（ＮＤ）の電位に応じた信号を出力する機能を有することができる。トランジスタ５４は、信号を読み出す画素を選択する機能を有することができる。

光電変換素子５０に高電圧を印加する場合、光電変換素子５０と接続されるトランジスタには高電圧に耐えられる高耐圧のトランジスタを用いる必要がある。当該高耐圧のトランジスタには、例えば、ＯＳトランジスタなどを用いることができる。具体的には、トランジスタ５１およびトランジスタ５２にＯＳトランジスタを適用することが好ましい。

トランジスタ５１およびトランジスタ５２はスイッチング特性が優れていることが望まれるが、トランジスタ５３は増幅特性が優れていることが望まれるため、オン電流が高いトランジスタであることが好ましい。したがって、トランジスタ５３およびトランジスタ５４には、シリコンを活性層または活性領域に用いたトランジスタ（以下、Ｓｉトランジスタ）を適用することが好ましい。

トランジスタ５１乃至トランジスタ５４を上述した構成とすることで、低照度における光の検出感度が高く、ノイズの少ない信号を出力することのできる撮像装置を作製することができる。また、光の検出感度が高いため、光の取り込み時間を短くすることができ、撮像を高速に行うことができる。

なお、上記構成に限らず、トランジスタ５３およびトランジスタ５４にＯＳトランジスタを適用してもよい。または、トランジスタ５１およびトランジスタ５２にＳｉトランジスタを適用してもよい。いずれの場合においても当該画素回路の撮像動作は可能である。

次に、図１２（Ｂ）のタイミングチャートを用いて、画素の動作を説明する。なお、以下に説明する一例の動作において、トランジスタ５２のゲートに接続された配線７６には、”Ｈ”としてＨＶＤＤ、”Ｌ”としてＧＮＤの電位が供給されるものとする。トランジスタ５１のゲートに接続された配線７５およびトランジスタ５４のゲートに接続された配線７８には、”Ｈ”としてＶＤＤ、”Ｌ”としてＧＮＤの電位が供給されるものとする。また、トランジスタ５３のソースに接続された配線７９には、ＶＤＤの電位が供給されるものとする。なお、各配線に上記以外の電位を供給する形態とすることもできる。

時刻Ｔ１に配線７６を”Ｈ”、配線７５を”Ｈ”とし、電荷蓄積部（ＮＲ）および電荷検出部（ＮＤ）の電位をリセット電位（ＧＮＤ）に設定する（リセット動作）。なお、リセット動作時に配線７６に”Ｈ”として電位ＶＤＤを供給してもよい。

時刻Ｔ２に配線７６を”Ｌ”、配線７５を”Ｌ”とすることで、電荷蓄積部（ＮＲ）の電位が変化する（蓄積動作）。電荷蓄積部（ＮＲ）の電位は、光電変換素子５０に入射した光の強度に応じてＧＮＤから最大でＨＶＤＤまで変化する。

時刻Ｔ３に配線７５を”Ｈ”とし、電荷蓄積部（ＮＲ）の電荷を電荷検出部（ＮＤ）に転送する（転送動作）。

時刻Ｔ４に配線７６を”Ｌ”、配線７５を”Ｌ”とし、転送動作を終了させる。この時点で電荷検出部（ＮＤ）の電位が確定される。

時刻Ｔ５乃至Ｔ６期間に配線７６を”Ｌ”、配線７５を”Ｌ”、配線７８を”Ｈ”とし、電荷検出部（ＮＤ）の電位に応じた信号を配線７１出力する。すなわち、蓄積動作において光電変換素子５０に入射した光の強度に応じた出力信号を得ることができる。

図１３（Ａ）に、上述した画素回路を有する撮像装置の画素の構成の一例を示す。当該撮像装置は、層６１、層６２および層６３を有し、それぞれが互いに重なる領域を有する構成とすることができる。

層６１は、光電変換素子５０の構成を有する。光電変換素子５０は、画素電極に相当する電極６５と、光電変換部６６と、共通電極に相当する電極６７を有する。

電極６５には、低抵抗の金属層などを用いることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。

電極６７には、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム−錫酸化物、ガリウム−亜鉛酸化物、インジウム−ガリウム−亜鉛酸化物、またはグラフェンなどを用いることができる。なお、電極６７を省く構成とすることもできる。

光電変換部６６には、例えばセレン系材料を光電変換層としたｐｎ接合型フォトダイオードなどを用いることができる。層６６ａとしてはｐ型半導体であるセレン系材料を用い、層６６ｂとしてはｎ型半導体であるガリウム酸化物などを用いることが好ましい。

セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ増倍効果を利用することにより、入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できるなどの生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法またはスパッタ法などを用いて形成することができる。

セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。

ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。

なお、層６１は上記構成に限らず、層６６ａにｐ型シリコン半導体またはｎ型シリコン半導体の一方を用い、層６６ｂにｐ型シリコン半導体またはｎ型シリコン半導体の他方を用いたｐｎ接合型フォトダイオードであってもよい。または、層６６ａと層６６ｂとの間にｉ型シリコン半導体層を設けたｐｉｎ接合型フォトダイオードであってもよい。

上記ｐｎ接合型フォトダイオードまたはｐｉｎ接合型フォトダイオードは、単結晶シリコンを用いて形成することができる。このとき、層６１と層６２とは、貼り合わせ工程を用いて電気的な接合を得ることが好ましい。また、ｐｉｎ接合型フォトダイオードとしては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。

層６２は、例えば、ＯＳトランジスタ（トランジスタ５１、トランジスタ５２）を有する層とすることができる。図１２（Ａ）に示す画素の回路構成では、光電変換素子５０に入射される光の強度が小さいときに電荷検出部（ＮＤ）の電位が小さくなる。ＯＳトランジスタは極めてオフ電流が低いため、ゲート電位が極めて小さい場合においても当該ゲート電位に応じた電流を正確に出力することができる。したがって、検出することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。

また、トランジスタ５１およびトランジスタ５２の低いオフ電流特性によって、電荷検出部（ＮＤ）および電荷蓄積部（ＮＲ）で電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。

層６３は、支持基板またはＳｉトランジスタ（トランジスタ５３、トランジスタ５４）を有する層とすることができる。当該Ｓｉトランジスタは、単結晶シリコン基板に活性領域を有する構成のほか、絶縁表面上に結晶系のシリコン活性層を有する構成とすることができる。なお、層６３に単結晶シリコン基板を用いる場合は、当該単結晶シリコン基板にｐｎ接合型フォトダイオードまたはｐｉｎ接合型フォトダイオードを形成してもよい。この場合、層６１を省くことができる。

図１３（Ｂ）は、本発明の一態様の撮像装置の回路構成を説明するブロック図である。当該撮像装置は、マトリクス状に配列された画素８０を有する画素アレイ８１と、画素アレイ８１の行を選択する機能を有する回路８２（ロードライバ）と、画素８０の出力信号に対して相関二重サンプリング処理を行うための回路８３（ＣＤＳ回路）と、回路８３から出力されたアナログデータをデジタルデータに変換する機能を有する回路８４（Ａ／Ｄ変換回路等）と、回路８４で変換されたデータを選択して読み出す機能を有する回路８５（カラムドライバ）と、を有する。なお、回路８３を設けない構成とすることもできる。

例えば、光電変換素子を除く画素アレイ８１の要素は、図１３（Ａ）に示す層６２に設けることができる。回路８２乃至回路８５の要素は、層６３に設けることができる。これらの回路はシリコントランジスタを用いたＣＭＯＳ回路で構成することができる。

当該構成とすることで、それぞれの回路に適したトランジスタを用いることができ、かつ撮像装置の面積を小さくすることができる。

図１４（Ａ）、（Ｂ）、（Ｃ）は、図１３（Ａ）に示す撮像装置の具体的な構成を説明する図である。図１４（Ａ）は、トランジスタ５１、５２、５３、５４のチャネル長方向を示す断面図である。図１４（Ｂ）は一点鎖線Ａ１−Ａ２の断面図であり、トランジスタ５２のチャネル幅方向の断面を示している。図１４（Ｃ）は一点鎖線Ｂ１−Ｂ２の断面図であり、トランジスタ５３のチャネル幅方向の断面を示している。

撮像装置は、層６１乃至６３の積層とすることができる。層６１は、セレン層を有する光電変換素子５０の他、隔壁９２を有する構成とすることができる。隔壁９２は、電極６５の段差を覆うように設けられる。光電変換素子５０に用いるセレン層は高抵抗であり、画素間で分離しない構成とすることができる。

層６２にはＯＳトランジスタであるトランジスタ５１、５２が設けられる。トランジスタ５１、５２はともにバックゲート９１を有する構成を示しているが、いずれかがバックゲートを有する形態であってもよい。バックゲート９１は、図１４（Ｂ）に示すように対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、バックゲート９１にフロントゲートとは異なる固定電位を供給することができる構成であってもよい。

また、図１４（Ａ）では、ＯＳトランジスタとしてセルフアラインのトップゲート型トランジスタを例示しているが、図１５（Ａ）に示すように、ノンセルフアライン型のトランジスタであってもよい。

層６３には、Ｓｉトランジスタであるトランジスタ５３およびトランジスタ５４が設けられる。図１４（Ａ）においてＳｉトランジスタはシリコン基板２００に設けられたフィン型の半導体層を有する構成を例示しているが、図１５（Ｂ）に示すように、シリコン基板２０１に活性領域を有するプレーナー型であってもよい。または、図１２（Ｃ）に示すようにシリコン薄膜の半導体層２１０を有するトランジスタであってもよい。半導体層２１０は、例えば、シリコン基板２０２上の絶縁層２２０上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ））とすることができる。または、ガラス基板などの絶縁表面上に形成された多結晶シリコンであってもよい。この他、層６３には画素を駆動するための回路を設けることができる。

ＯＳトランジスタが形成される領域とＳｉトランジスタが形成される領域との間には、水素の拡散を防止する機能を有する絶縁層９３が設けられる。トランジスタ５３、５４の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端する。一方、トランジスタ５１、５２の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。

絶縁層９３により、一方の層に水素を閉じ込めることでトランジスタ５３、５４の信頼性を向上させることができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ５１、５２の信頼性も向上させることができる。

絶縁層９３としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。

図１６（Ａ）は、本発明の一態様の撮像装置にカラーフィルタ等を付加した例を示す断面図である。当該断面図では、３画素分の画素回路を有する領域の一部を示している。光電変換素子５０が形成される層６１上には、絶縁層３００が形成される。絶縁層３００は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層してもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層してもよい。

絶縁層３００上には、遮光層３１０が形成されてもよい。遮光層３１０は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層３１０には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。

絶縁層３００および遮光層３１０上には、平坦化膜として有機樹脂層３２０を設けることができる。また、画素別にカラーフィルタ３３０（カラーフィルタ３３０ａ、カラーフィルタ３３０ｂ、カラーフィルタ３３０ｃ）が形成される。例えば、カラーフィルタ３３０ａ、カラーフィルタ３３０ｂおよびカラーフィルタ３３０ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。

カラーフィルタ３３０上には、可視光に対して透光性を有する絶縁層３６０などを設けることができる。

また、図１６（Ｂ）に示すように、カラーフィルタ３３０の代わりに光学変換層３５０を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。

例えば、光学変換層３５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮像装置とすることができる。また、光学変換層３５０に近赤外線の波長以下の光を遮るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層３５０に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。

また、光学変換層３５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子５０で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。

シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ_２Ｏ_２Ｓ：Ｔｂ、Ｇｄ_２Ｏ_２Ｓ：Ｐｒ、Ｇｄ_２Ｏ_２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ_２、ＢａＦ_２、ＣｅＦ_３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂やセラミクスに分散させたものを用いることができる。

なお、セレン系材料を用いた光電変換素子５０においては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。

また、図１６（Ｃ）に示すように、カラーフィルタ３３０ａ、カラーフィルタ３３０ｂおよびカラーフィルタ３３０ｃ上にマイクロレンズアレイ３４０を設けてもよい。マイクロレンズアレイ３４０が有する個々のレンズを通る光が直下のカラーフィルタを通り、光電変換素子５０に照射されるようになる。また、図１６（Ｂ）に示す光学変換層３５０上にマイクロレンズアレイ３４０を設けてもよい。

以下では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例について説明する。当該イメージセンサチップには、上記撮像装置の構成を用いることができる。

図１７（Ａ１）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ４５０を固定するパッケージ基板４１０、カバーガラス４２０および両者を接着する接着剤４３０等を有する。

図１７（Ａ２）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ４４０としたＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）の構成を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）やＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）などであってもよい。

図１７（Ａ３）は、カバーガラス４２０および接着剤４３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板４１０上には電極パッド４６０が形成され、電極パッド４６０およびバンプ４４０はスルーホールを介して電気的に接続されている。電極パッド４６０は、イメージセンサチップ４５０とワイヤ４７０によって電気的に接続されている。

また、図１７（Ｂ１）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ４５１を固定するパッケージ基板４１１、レンズカバー４２１、およびレンズ４３５等を有する。また、パッケージ基板４１１およびイメージセンサチップ４５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ４９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。

図１７（Ｂ２）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板４１１の下面および側面には、実装用のランド４４１が設けられるＱＦＮ（Ｑｕａｄ ｆｌａｔ ｎｏ−ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）や前述したＢＧＡ等であってもよい。

図１７（Ｂ３）は、レンズカバー４２１およびレンズ４３５の一部を省いて図示したモジュールの斜視図である。ランド４４１は電極パッド４６１と電気的に接続され、電極パッド４６１はイメージセンサチップ４５１またはＩＣチップ４９０とワイヤ４７１によって電気的に接続されている。

イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態４）
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１８に示す。

図１８（Ａ）は監視カメラであり、筐体９５１、レンズ９５２、支持部９５３等を有する。当該監視カメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。

図１８（Ｂ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。

図１８（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。

図１８（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、操作用のボタン９３５、竜頭９３６、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。当該情報端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。

図１８（Ｅ）携帯電話機の一例であり、筐体９８１、表示部９８２、操作ボタン９８３、外部接続ポート９８４、スピーカ９８５、マイク９８６、カメラ９８７等を有する。当該携帯電話機は、表示部９８２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９８２に触れることで行うことができる。当該携帯電話機における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。

図１８（Ｆ）は携帯データ端末であり、筐体９１１、表示部９１２、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。当該携帯データ端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

Ｃ１１ 容量素子
Ｃ２１ 容量素子
Ｃ２２ 容量素子
Ｔｒ１１ トランジスタ
Ｔｒ１２ トランジスタ
Ｔｒ２１ トランジスタ
Ｔｒ２２ トランジスタ
Ｔｒ２３ トランジスタ
Ｔｒ２４ トランジスタ
Ｔｒ２５ トランジスタ
Ｔｒ２６ トランジスタ
Ｔｒ２７ トランジスタ
Ｔｒ２８ トランジスタ
１０ 撮像装置
１１ 撮像部
１２ 制御部
１３ 演算部
１４ 画像処理部
１５ 温度センサ
１６ 記憶部
１７ 記憶部
１８ インターフェイス
１９ ニューラルネットワーク
２０ 外部機器
２１ 制御部
２２ 画像処理部
２３ 記憶部
２４ ニューラルネットワーク
３０ 画像
３１ 輝点
３１ｂ 領域
３２ 輝点
３２ｂ 領域
３５ 画像
３６ 画像
３７ 画像
３８ 画像
３９ 画像
４０ａ 入力情報
４０ｂ 入力情報
４１ 入力層
４２ 入力層
４３ 中間層
４４ 出力層
５０ 光電変換素子
５１ トランジスタ
５２ トランジスタ
５３ トランジスタ
５４ トランジスタ
５６ 電源
６１ 層
６２ 層
６３ 層
６５ 電極
６６ 光電変換部
６６ａ 層
６６ｂ 層
６７ 電極
７１ 配線
７２ 配線
７３ 配線
７５ 配線
７６ 配線
７７ 配線
７８ 配線
７９ 配線
８０ 画素
８１ 画素アレイ
８２ 回路
８３ 回路
８４ 回路
８５ 回路
９１ バックゲート
９２ 隔壁
９３ 絶縁層
１００ 半導体装置
１１０ 記憶回路
１２０ 参照用記憶回路
１３０ 回路
１４０ 回路
１５０ 電流源回路
２００ シリコン基板
２０１ シリコン基板
２０２ シリコン基板
２１０ 半導体層
２２０ 絶縁層
３００ 絶縁層
３１０ 遮光層
３２０ 有機樹脂層
３３０ カラーフィルタ
３３０ａ カラーフィルタ
３３０ｂ カラーフィルタ
３３０ｃ カラーフィルタ
３４０ マイクロレンズアレイ
３５０ 光学変換層
３６０ 絶縁層
４１０ パッケージ基板
４１１ パッケージ基板
４２０ カバーガラス
４２１ レンズカバー
４３０ 接着剤
４３５ レンズ
４４０ バンプ
４４１ ランド
４５０ イメージセンサチップ
４５１ イメージセンサチップ
４６０ 電極パッド
４６１ 電極パッド
４７０ ワイヤ
４７１ ワイヤ
４９０ ＩＣチップ
９１１ 筐体
９１２ 表示部
９１９ カメラ
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９３５ ボタン
９３６ 竜頭
９３９ カメラ
９５１ 筐体
９５２ レンズ
９５３ 支持部
９６１ 筐体
９６２ シャッターボタン
９６３ マイク
９６５ レンズ
９６７ 発光部
９７１ 筐体
９７２ 筐体
９７３ 表示部
９７４ 操作キー
９７５ レンズ
９７６ 接続部
９８１ 筐体
９８２ 表示部
９８３ 操作ボタン
９８４ 外部接続ポート
９８５ スピーカ
９８６ マイク
９８７ カメラ

Claims (2)

1. 撮像部と、制御部と、画像処理部と、を有し、
   前記撮像部は、第１の画像データを取得する機能を有し、
   前記制御部は、前記撮像部における露光時間を制御する機能を有し、
   前記画像処理部は、第１のニューラルネットワークを有し、
   前記第１のニューラルネットワークは、前記第１の画像データを取得したときの露光時間及び前記撮像部の温度を入力データとして第２の画像データを生成する機能を有し、
   前記画像処理部は、前記第１の画像データから前記第２の画像データを減算して、第３の画像データを生成する機能を有する撮像装置であって、
   前記第１のニューラルネットワークには、外部機器が有する第２のニューラルネットワークにおいて学習が行われることによって得られた重み係数が格納される、撮像装置。
2. 請求項１において、
   前記第１のニューラルネットワークへの重み係数の格納は、工場から出荷される前に行われる、撮像装置。

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