JP7202297B2 - 撮像装置および電子機器 - Google Patents

Description

本発明の一態様は、撮像装置に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。

基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路に用いる構成の撮像装置が特許文献１に開示されている。

また、撮像装置に演算機能を付加する技術が特許文献２に開示されている。

特開２０１１－１１９７１１号公報 特開２０１６－１２３０８７号公報

撮像装置で取得した画像を低諧調化して利用される用途がある。例えば、画像から文字や数値を読み取って電子データ化する場合は、中間調を含む画像よりも二値画像であることが好ましい。文字等は形状を認識できればよく、中間調では影響のあるノイズ成分も二値画像ではそのほとんどが消滅する。

二値画像への変換はソフトウェアによる処理が用いられているが、ハードウェアで処理が行うことができれば全体の処理の高速化が望める。

また、画像データの解析処理は元データであるアナログデータをデジタルデータに変換して行われるが、アナログデータの状態で複雑なデータ処理が行えれば、データ変換に要する時間を短縮することができる。また、解析に用いる回路の規模も縮小することができる。

したがって、本発明の一態様では、画像処理を行うことができる撮像装置を提供することを目的の一つとする。または、取得した画像データを二値化して出力することができる撮像装置を提供することを目的の一つとする。または、取得した画像データの解析処理を行うことができる撮像装置を提供することを目的の一つとする。または、アナログデータを演算処理できる撮像装置を提供することを目的の一つとする。

または、低消費電力の撮像装置を提供することを目的の一つとする。または、高感度の撮像が行える撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、上記撮像装置の駆動方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、画素で取得したデータを圧縮して出力することのできる撮像装置に関する。または、当該圧縮データを演算処理することのできる撮像装置に関する。

本発明の一態様は、光電変換素子と、第１のトランジスタと、第２のトランジスタと、第１のインバータ回路と、を有し、第１のインバータ回路はＣＭＯＳ回路の構成を有し、光電変換素子の一方の電極は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第１のインバータ回路の入力端子と電気的に接続され、第１のトランジスタと、第２のトランジスタは、チャネル形成領域に金属酸化物を有するトランジスタである第１の形態の撮像装置である。

さらに第２のインバータ回路を有し、第２のインバータ回路はＣＭＯＳ回路の構成を有し、第２のインバータ回路の入力端子は、第１のインバータ回路の出力端子と電気的に接続された第２の形態の撮像装置であってもよい。

第１の形態または第２の形態において、さらに第３のトランジスタを有し、第３のトランジスタのゲートは第１のインバータ回路の出力端子と電気的に接続され、第３のトランジスタのソースまたはドレインの一方は、第１のインバータ回路の入力端子と電気的に接続されていてもよい。

第２の形態において、さらに第４のトランジスタを有し、第４のトランジスタのゲートは第２のインバータ回路の出力端子と電気的に接続され、第４のトランジスタのソースまたはドレインの一方は、第１のインバータ回路の入力端子と電気的に接続されていてもよい。

第２の形態において、さらに第１の容量素子を有し、第１の容量素子の一方の電極は、第２のインバータ回路の出力端子と電気的に接続され、第１の容量素子の他方の電極は、第１のインバータ回路の入力端子と電気的に接続されていてもよい。

第２の形態において、さらに第２の容量素子を有し、第２の容量素子の一方の電極は、第１のインバータ回路の出力端子と電気的に接続され、第２の容量素子の他方の電極は、第１のインバータ回路の入力端子と電気的に接続されていてもよい。

第１の形態において、さらに第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、を有し、第５のトランジスタのソースまたはドレインの一方は、第１のトランジスタのソースまたはドレインの他方と電気的に接続され、第５のトランジスタのソースまたはドレインの一方は、第６のトランジスタのゲートと電気的に接続され、第６のトランジスタのソースまたはドレインの一方は、第７のトランジスタのソースまたはドレインの一方と電気的に接続され、第６のトランジスタのソースまたはドレインの一方は、第５のトランジスタのゲートと電気的に接続されていてもよい。

第６のトランジスタと、第５のトランジスタおよび第７のトランジスタとは、極性を逆とすることが好ましい。

第１の形態において、さらに第８のトランジスタと、第９のトランジスタと、を有し、第８のトランジスタのソースまたはドレインの他方は、第１のトランジスタのソースまたはドレインの他方と電気的に接続され、第９のトランジスタのソースまたはドレインの一方は、第１のインバータ回路の電源端子の一方と電気的に接続され、第９のトランジスタのソースまたはドレインの一方は、第８のトランジスタのゲートと電気的に接続されていてもよい。

ＣＭＯＳ回路が有するｎ－ｃｈ型トランジスタは、チャネル形成領域に金属酸化物を有することが好ましい。

金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。

ＣＭＯＳ回路が有するｎ－ｃｈ型トランジスタは、第１のゲートと、第２のゲートと、を有し、第１のゲートと、第２のゲートとは、半導体層を介して対向する位置に設けられていることが好ましい。

光電変換素子には、セレンまたはセレンを含む化合物を用いてもよい。

本発明の他の一態様は、画素部と、メモリ部と、が設けられたブロックを複数有する撮像装置であって、画素部は、光電変換により第１のデータを取得する機能と、第１のデータを二値化して第２のデータを生成する機能と、を有し、メモリ部は、第３のデータを記憶する機能と、第２のデータと、第３のデータとを積和演算する機能と、を有する撮像装置である。

画素部は、光電変換素子と、第１のトランジスタと、第２のトランジスタと、インバータ回路と、を有し、光電変換素子の一方の電極は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、インバータ回路の入力端子と電気的に接続され、メモリ部は、容量素子と、第３のトランジスタと、第４のトランジスタと、を有し、容量素子の一方の電極はインバータ回路の出力端子と電気的に接続され、容量素子の他方の電極は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのソースまたはドレインの一方は、第４のトランジスタのゲートと電気的に接続されている構成とすることができる。

本発明の一態様を用いることで、画像処理を行うことができる撮像装置を提供することができる。または、取得した画像データを二値化して出力することができる撮像装置を提供することができる。または、取得した画像データの解析処理を行うことができる撮像装置を提供することができる。または、アナログデータを演算処理できる撮像装置を提供することができる。

または、低消費電力の撮像装置を提供することができる。または、高感度の撮像が行える撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、上記撮像装置の駆動方法を提供することができる。または、新規な半導体装置などを提供することができる。

画素回路を説明する図。 画素回路の動作を説明する図。 画素回路およびその動作を説明する図。 画素回路を説明する図。 画素回路およびその動作を説明する図。 画素回路およびその動作を説明する図。 画素回路およびその動作を説明する図。 画素回路およびその動作を説明する図。 画素回路およびその動作を説明する図。 画素回路およびその動作を説明する図。 画素回路を説明する図。 画素回路およびその動作を説明する図。 画素回路およびその動作を説明する図。 画素回路およびその動作を説明する図。 画素回路およびその動作を説明する図。 画素回路を説明する図。 撮像装置を説明するブロック図。 ニューラルネットワークの構成例を説明する図。 半導体装置の構成例を説明する図。 メモリセルの構成例を説明する図。 オフセット回路の構成例を説明する図。 半導体装置の動作を説明するタイミングチャート。 撮像装置の画素とメモリセルの接続を説明する図。 半導体装置の構成例を説明する図。 撮像装置の画素とメモリセルの接続を説明する図。 撮像装置の画素の構成を説明する図。 撮像装置の画素の構成を説明する図。 撮像装置の画素の構成を説明する図。 撮像装置の画素の構成を説明する図。 撮像装置を収めたパッケージ、モジュールの斜視図。 電子機器を説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。

（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。

本発明の一態様は、画像信号の二値出力動作が可能な画素を有する撮像装置である。光電変換により取得した任意のアナログ電位をインバータ回路に入力することにより、当該インバータ回路から二値に相当する信号を出力する。中間電位はほぼ出力されないため、画像データを圧縮して出力するともいえる。

一般的に、画像から文字や数値を読み取る場合は、ソフトウェアによる画像処理などを行うことで画像を二値化し、読み取りの精度を向上させる。本発明の一態様では、ハードウェア（撮像装置内）で画像を二値化することができるため、高速に画像処理を行うことができる。

また、画像の解析に人工知能（ニューラルネットワーク）を用いる場合においては、中間調のデータを用いる必要がないため学習作業の工程数を低減することができる。また、撮像装置には様々なノイズの発生要因があるが、二値化によりノイズの影響を低減させることができ、画像解析の精度を高めることができる。また、教師データに対してノイズの考慮が不要となる。

＜構成例１＞
図１は、本発明の一態様の撮像装置に用いることができる画素１１ａを説明する図である。画素１１ａは、光電変換素子１０１と、トランジスタ１０２と、トランジスタ１０３と、インバータ回路ＩＮＶ１と、容量素子１０６を有する。インバータ回路ＩＮＶ１はＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路の構成を有し、ｎ－ｃｈ型のトランジスタ１０４と、ｐ－ｃｈ型のトランジスタ１０５を有する。なお、容量素子１０６を設けない構成としてもよい。

インバータ回路ＩＮＶ１において、トランジスタ１０４のゲートとトランジスタ１０５のゲートは電気的に接続され、入力端子として機能する。また、トランジスタ１０４のソースまたはドレインの一方とトランジスタ１０５のソースまたはドレインの一方は電気的に接続され、出力端子として機能する。

光電変換素子１０１の一方の電極は、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される。トランジスタ１０２のソースまたはドレインの他方は、容量素子１０６の一方の電極と電気的に接続される。容量素子１０６の一方の電極は、トランジスタ１０３のソースまたはドレインの一方と電気的に接続される。トランジスタ１０３のソースまたはドレインの一方は、インバータ回路ＩＮＶ１の入力端子と電気的に接続される。なお、トランジスタ１０３のソースまたはドレインの一方は、光電変換素子１０１の一方の電極と電気的に接続されていてもよい。

ここで、トランジスタ１０２のソースまたはドレインの他方、容量素子１０６の一方の電極、トランジスタ１０３のソースまたはドレインの一方、およびインバータ回路ＩＮＶ１の入力端子を接続する点をノードＦＤとする。

光電変換素子１０１の他方の電極は、配線１２１と電気的に接続される。トランジスタ１０２のゲートは、配線１２４と電気的に接続される。トランジスタ１０３のソースまたはドレインの他方は、配線１２２に電気的に接続される。トランジスタ１０３のゲートは、配線１２５と電気的に接続される。トランジスタ１０５のソースまたはドレインの他方は、例えば、高電位（ＶＤＤ）を供給する電源線などと電気的に接続される。容量素子１０６の他方の電極は、例えばＧＮＤ配線などの基準電位線と電気的に接続される。インバータ回路ＩＮＶ１の出力端子は配線１２６と電気的に接続される。

インバータ回路ＩＮＶ１において、トランジスタ１０４のソースまたはドレインの他方は低電位電源端子であり、ＧＮＤ配線または低電位電源線と電気的に接続される。トランジスタ１０５のソースまたはドレインの他方は高電位電源端子であり、高電位電源線と電気的に接続される。

配線１２１、１２２は、電源線としての機能を有することができる。配線１２１、１２２の電位は、光電変換素子１０１の接続の向きによって異なる。図１に示す構成では光電変換素子１０１のアノード側がトランジスタ１０２と電気的に接続する構成であり、ノードＦＤを低電位にリセットして動作させる構成であるため、配線１２１は高電位（ＶＤＤ）、配線１２２は低電位（ＶＳＳ）とする。配線１２４、１２５は、各トランジスタの導通を制御する信号線として機能させることができる。配線１２６は出力線として機能させることができる。なお、配線１２６はフローティングであることが好ましい。

光電変換素子１０１としては、フォトダイオードを用いることができる。低照度時の光検出感度を高めたい場合は、アバランシェフォトダイオードを用いることが好ましい。

トランジスタ１０２は、ノードＦＤの電位を制御する機能を有することができる。トランジスタ１０３は、ノードＦＤの電位を初期化する機能を有することができる。インバータ回路ＩＮＶ１は、ノードＦＤの電位に応じて配線１２６に二値信号の出力を行う機能を有することができる。

光電変換素子１０１にアバランシェフォトダイオードを用いる場合は、高電圧を印加することがあり、光電変換素子１０１と接続されるトランジスタには高耐圧のトランジスタを用いることが好ましい。高耐圧のトランジスタには、例えば、チャネル形成領域に金属酸化物を用いたトランジスタ（以下、ＯＳトランジスタ）などを用いることができる。具体的には、トランジスタ１０２およびトランジスタ１０３にＯＳトランジスタを適用することが好ましい。

また、ＯＳトランジスタは、オフ電流が極めて低い特性も有する。トランジスタ１０２、１０３にＯＳトランジスタを用いることによって、ノードＦＤで電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。

また、詳細な動作は後述するが、インバータ回路ＩＮＶ１のトランジスタ１０４にもＯＳトランジスタを適用することが好ましい。ＯＳトランジスタは半導体層を薄膜で形成できるため、当該半導体層を挟むように第１のゲートおよび第２のゲートを設けることができる。第１のゲートおよび第２のゲートの一方に定電位を供給することで容易にトランジスタのしきい値電圧を調整することができ、後述する二値出力動作を制御することができる。

一方、トランジスタ１０５は、ｐ－ｃｈ型トランジスタの作製が容易なシリコンをチャネル形成領域に用いたトランジスタ（以下、Ｓｉトランジスタ）を適用することが好ましい。

なお、上記に限らず、ＯＳトランジスタおよびＳｉトランジスタを任意に組み合わせて適用してもよい。また、全てのトランジスタをＯＳトランジスタまたはＳｉトランジスタとしてもよい。

画素１１ａの動作の一例について、図２に示すタイミングチャートを用いて説明する。なお、以下の説明においては、高電位を“Ｈ”、低電位を“Ｌ”で表す。

期間Ｔ１において、配線１２４の電位を“Ｈ”、配線１２５の電位を“Ｈ”とすると、トランジスタ１０２およびトランジスタ１０３が導通し、ノードＦＤは配線１２２の電位“Ｌ”にリセットされる（リセット動作）。このとき、インバータ回路ＩＮＶ１ではトランジスタ１０５が導通するため、配線１２６には“Ｈ”が出力される。

期間Ｔ２において、配線１２５の電位を“Ｌ”とすると、光電変換素子１０１の動作に応じてノードＦＤの電位が上昇する（蓄積動作）。

期間Ｔ２にノードＦＤの電位が飽和するまで変化したとすると、インバータ回路ＩＮＶ１においてトランジスタ１０５が徐々に非導通となり、トランジスタ１０４が徐々に導通する。したがって、配線１２６に出力される電位は“Ｈ”から“Ｌ”に次第に変化する。

期間Ｔ３において、配線１２４の電位を“Ｌ”とすると、ノードＦＤの電位は保持されるため、配線１２６に出力される電位は“Ｌ”に固定される。読み出し動作は、期間Ｔ３以降に行えばよい。

期間Ｔ２において、画素１１ａは、明状態でノードＦＤの電位が“Ｈ”またはその近傍となり、“Ｌ”を配線１２６に“Ｌ”を出力する。暗状態ではノードＦＤの電位が“Ｌ”またはその近傍となり、“Ｈ”を配線１２６に出力する。

インバータ回路ＩＮＶ１の動作においては、トランジスタ１０４およびトランジスタ１０５の両方が導通する過渡状態がある。したがって、ノードＦＤの電位が“Ｈ”と“Ｌ”の中間およびその近傍では、斜線で図示する範囲の電位が配線１２６に出力される場合がある。ただし、インバータ回路ＩＮＶ１の論理しきい値近傍では出力が急峻に変化するため、中間付近の電位は出力されにくい。したがって、広義において、画素１１ａは二値出力動作が可能といえる。

なお、トランジスタ１０４のしきい値電圧を制御することで、上記過渡状態が起きるノードＦＤの電位の範囲を調整することができる。例えば、ノードＦＤとトランジスタ１０４の第１のゲートが接続するとき、第２のゲートにソース電位に対して負電位を印加することでしきい値電圧をプラス方向にシフトさせることができる。トランジスタ１０４のしきい値電圧をプラス方向にシフトさせることで、過渡状態が起きるノードＦＤの電位の範囲を狭めることができ、二値出力動作の精度を向上させることができる。

また、画素１１ａを構成するトランジスタ等の各要素はノイズを発生することがある。ただし、ノードＦＤに付加されるノイズがインバータ回路ＩＮＶ１の論理しきい値以下であれば、出力にその影響は現れない。

図３（Ａ）は、光電変換素子１０１の接続の向きを画素１１ａの逆とした画素１１ｂを説明する図である。光電変換素子１０１のカソード側をトランジスタ１０２のソースまたはドレインの一方と接続し、ノードＦＤの電位を高電位にリセットして動作させる。したがって、配線１２１は低電位（ＶＳＳ）、配線１２２は高電位（ＶＤＤ）とする。その他の構成は画素１１ａと同じである。

図３（Ｂ）は、画素１１ｂの動作を説明するタイミングチャートである。基本的な動作は画素１１ａと同じであるが、光電変換素子１０１の動作に応じたノードＦＤの電位の変化は画素１１ａとは逆となる。したがって、画素１１ａは、明状態でノードＦＤの電位が“Ｌ”またはその近傍となり、“Ｈ”を配線１２６に出力する。暗状態ではノードＦＤの電位が“Ｈ”またはその近傍となり、“Ｌ”を配線１２６に出力する。

なお、画素１１ａ、１１ｂにおいて、過渡状態ではインバータ回路ＩＮＶ１のトランジスタ１０４およびトランジスタ１０５が導通するため、貫通電流によって消費電力が上昇する。また、読み出し動作後もノードＦＤの電位は保持されるため、撮像動作を行わない場合にも貫通電流が流れ続けることがある。

そのため、図４（Ａ）に示すように、画素１１ａの構成にトランジスタ１５１を加えた構成としてもよい。トランジスタ１５１をトランジスタ１０５と高電位電源線との間に設け、撮像の動作期間以外はトランジスタ１５１を非導通とすることで貫通電流を抑制することができる。なお、当該構成は、本実施の形態で説明する他の画素の構成にも適用することができる。

また、図４（Ｂ）に示すように、画素１１ａの構成にトランジスタ１０７、１０８、１０９を加えた構成としてもよい。

トランジスタ１０７のゲートは、トランジスタ１０２のソースまたはドレインの他方に電気的に接続される。トランジスタ１０７のソースまたはドレインの一方はトランジスタ１０８のソースまたはドレインの一方と電気的に接続され、トランジスタ１０７のソースまたはドレインの他方は例えば、高電位（ＶＤＤ）を供給する電源線などと電気的に接続される。トランジスタ１０８のソースまたはドレインの他方は、配線１２８と電気的に接続される。トランジスタ１０９のソースまたはドレインの一方はトランジスタ１０２のソースまたはドレインの他方と電気的に接続され、ソースまたはドレインの他方はインバータ回路ＩＮＶ１の入力端子と電気的に接続される。

トランジスタ１０７は、ノードＦＤの電位を出力するソースフォロア回路として動作させることができる。トランジスタ１０８は、画素の選択トランジスタとして動作させることができる。

画素１１ａは、二値化したデータのみを出力する構成であるが、上記構成とすることで二値化しない画像データを配線１２８に出力することができる。また、トランジスタ１０９の導通を制御することで、二値化する画像データの取得を選択的に行うことができる。なお、当該構成は、本実施の形態で説明する他の画素の構成にも適用することができる。

＜構成例２＞
図５（Ａ）は、画素１１ａの変形例である画素１２ａを説明する図である。画素１２ａは、画素１１ａにトランジスタ１１０を加えた構成を有する。トランジスタ１１０のゲートは、配線１２６と電気的に接続される。トランジスタ１１０のソースまたはドレインの一方はインバータ回路ＩＮＶ１の入力端子と電気的に接続され、ソースまたはドレインの他方は配線１３１と電気的に接続される。なお、画素１２ａの構成において、トランジスタ１１０はｐ－ｃｈ型とする。

図５（Ｂ）のタイミングチャートを用いて、画素１２ａの動作を説明する。

期間Ｔ１において、配線１２４の電位を“Ｈ”、配線１２５の電位を“Ｈ”とすると、トランジスタ１０２およびトランジスタ１０３が導通し、ノードＦＤは配線１２２の電位“Ｌ”にリセットされる（リセット動作）。このとき、インバータ回路ＩＮＶ１ではトランジスタ１０５が導通するため、配線１２６には“Ｈ”が出力される。したがって、トランジスタ１１０は非導通である。

期間Ｔ２において、配線１２５の電位を“Ｌ”とすると、光電変換素子１０１の動作に応じてノードＦＤの電位が上昇する（蓄積動作）。

ノードＦＤの電位がトランジスタ１０４のしきい値電圧に達するとトランジスタ１０４が導通し、配線１２６の電位が低下し始める。そして、配線１２６の電位がトランジスタ１１０のしきい値電圧に達するとトランジスタ１１０が導通し、ノードＦＤの電位が急激に上昇する。これらの動作が繰り返され、ノードＦＤの電位は急速に飽和する。

したがって、配線１２６に出力される電位は、“Ｈ”から“Ｌ”に急激に変化する。

期間Ｔ３において、配線１２４の電位を“Ｌ”とすると、ノードＦＤの電位は保持されるため、配線１２６に出力される電位は“Ｌ”に固定される。読み出し動作は、期間Ｔ３以降に行えばよい。

期間Ｔ２において、画素１２ａは、トランジスタ１１０が導通する直前（暗状態に相当）まで“Ｈ”を配線１２６に出力する。また、トランジスタ１１０が導通（明状態に相当）すると“Ｌ”を配線１２６に出力する。

ノードＦＤの電位変化によってトランジスタ１１０が導通するまでの間（暗状態に相当）は、過渡状態を含む。したがって、暗状態においてノードＦＤの電位が特定の範囲の値をとるとき、斜線で図示する範囲の電位が出力される場合がある。ただし、トランジスタ１１０の導通によって急激にノードＦＤの電位が上昇することから中間付近の電位は出力されず、明状態を検出したときは“Ｌ”を出力する。したがって、広義において、画素１２ａは二値出力動作が可能といえる。

なお、トランジスタ１０４のしきい値電圧を制御することで、暗状態に相当するノードＦＤの電位の範囲を調整することができる。トランジスタ１０４のしきい値電圧を大きくすることで、上記過渡状態が起きるノードＦＤの電位の範囲を小さくすることができる。

図６（Ａ）は、光電変換素子１０１の接続の向きを画素１２ａの逆とした画素１２ｂを説明する図である。光電変換素子１０１のカソード側をトランジスタ１０２のソースまたはドレインの一方と接続し、ノードＦＤの電位を高電位にリセットして動作させる。したがって、配線１２１は低電位（ＶＳＳ）、配線１２２は高電位（ＶＤＤ）とする。また、トランジスタ１１０は、ｎ－ｃｈ型とする。その他の構成は画素１２ａと同じである。

図６（Ｂ）は、画素１２ｂの動作を説明するタイミングチャートである。基本的な動作は画素１２ａと同じであるが、光電変換素子１０１の動作に応じたノードＦＤの電位の変化は画素１２ａとは逆となる。したがって、画素１２ｂは、トランジスタ１１０が導通する直前（暗状態に相当）まで“Ｌ”を配線１２６に出力する。また、トランジスタ１１０が導通（明状態に相当）すると“Ｈ”を配線１２６に出力する。

＜構成例３＞
図７（Ａ）は、画素１１ａの変形例である画素１３ａを説明する図である。画素１３ａは、画素１１ａにインバータ回路ＩＮＶ２を加えた構成を有する。インバータ回路ＩＮＶ２の入力端子は、インバータ回路ＩＮＶ１の出力端子と電気的に接続される。インバータ回路ＩＮＶ２の出力端子は、配線１２６と電気的に接続される。

なお、インバータ回路ＩＮＶ２はインバータ回路ＩＮＶ１と同様の構成を有し、ｎ－ｃｈ型のトランジスタ１１１およびｐ－ｃｈ型のトランジスタ１１２を有する。ここで、インバータ回路ＩＮＶ１の出力端子とインバータ回路ＩＮＶ２の入力端子を接続する点をノードＡＤとする。

図７（Ｂ）のタイミングチャートを用いて、画素１３ａの動作を説明する。

期間Ｔ１において、配線１２４の電位を“Ｈ”、配線１２５の電位を“Ｈ”とすると、トランジスタ１０２およびトランジスタ１０３が導通し、ノードＦＤは配線１２２の電位“Ｌ”にリセットされる（リセット動作）。このとき、インバータ回路ＩＮＶ１ではトランジスタ１０５が導通するため、ノードＡＤには“Ｈ”が出力される。また、インバータ回路ＩＮＶ２ではトランジスタ１１１が導通するため、配線１２６には“Ｌ”が出力される。

期間Ｔ２において、配線１２５の電位を“Ｌ”とすると、光電変換素子１０１の動作に応じてノードＦＤの電位が上昇する（蓄積動作）。

期間Ｔ２にノードＦＤの電位が飽和するまで変化したとすると、インバータ回路ＩＮＶ１においてトランジスタ１０５が徐々に非導通となり、トランジスタ１０４が徐々に導通するため、ノードＡＤに出力される電位は“Ｈ”から“Ｌ”に次第に変化する。

また、インバータ回路ＩＮＶ２はノードＡＤの電位を反転して出力するため、配線１２６に出力される電位は“Ｌ”から“Ｈ”に次第に変化する。

期間Ｔ３において、配線１２４の電位を“Ｌ”とすると、ノードＦＤの電位は保持されるため、配線１２６に出力される電位は“Ｈ”に固定される。読み出し動作は、期間Ｔ３以降に行えばよい。

画素１３ａではインバータ回路が２段直列に接続されているため動作が遅延し、インバータ回路ＩＮＶ２で過渡状態が起きるノードＦＤの電位の範囲を小さくすることができる。したがって、ノードＦＤの電位が“Ｈ”と“Ｌ”の中間およびその近傍では、斜線で図示する範囲の電位が配線１２６に出力される場合があるが、画素１１ａよりもその範囲は小さくすることができる。

図８（Ａ）は、光電変換素子１０１の接続の向きを画素１３ａの逆とした画素１４ｂを説明する図である。光電変換素子１０１のカソード側をトランジスタ１０２のソースまたはドレインの一方と接続し、ノードＦＤの電位を高電位にリセットして動作させる。したがって、配線１２１は低電位（ＶＳＳ）、配線１２２は高電位（ＶＤＤ）とする。その他の構成は画素１３ａと同じである。

図８（Ｂ）は、画素１３ｂの動作を説明するタイミングチャートである。基本的な動作は画素１３ａと同じであるが、光電変換素子１０１の動作に応じたノードＦＤの電位の変化は画素１３ａとは逆となる。したがって、配線１２６に出力される電位も画素１３ａとは逆となる。

＜構成例４＞
図９（Ａ）は、画素１２ａおよび画素１３ａの変形例である画素１４ａを説明する図である。画素１４ａは、画素１２ａおよび画素１３ａの要素を組み合わせた構成を有する。画素１４ａは、トランジスタ１１０およびインバータ回路ＩＮＶ２を有する。トランジスタ１１０のゲートは、ノードＡＤと電気的に接続される。なお、画素１４ａの構成において、トランジスタ１１０はｐ－ｃｈ型とする。

図９（Ｂ）のタイミングチャートを用いて、画素１４ａの動作を説明する。

期間Ｔ１において、配線１２４の電位を“Ｈ”、配線１２５の電位を“Ｈ”とすると、トランジスタ１０２およびトランジスタ１０３が導通し、ノードＦＤは配線１２２の電位“Ｌ”にリセットされる（リセット動作）。このとき、インバータ回路ＩＮＶ１ではトランジスタ１０５が導通するため、ノードＡＤには“Ｈ”が出力される。したがって、トランジスタ１１０は非導通である。また、配線１２６には“Ｌ”が出力される。

期間Ｔ２において、配線１２５の電位を“Ｌ”とすると、光電変換素子１０１の動作に応じてノードＦＤの電位が上昇する（蓄積動作）。

ノードＦＤの電位がトランジスタ１０４のしきい値電圧に達するとトランジスタ１０４が導通し、ノードＡＤの電位が低下し始める。そして、ノードＡＤの電位がトランジスタ１１０のしきい値電圧に達するとトランジスタ１１０が導通し、ノードＦＤの電位が急激に上昇する。これらの動作が繰り返され、ノードＦＤの電位は急速に飽和する。また、ノードＡＤの電位も“Ｈ”から“Ｌ”に急激に変化する。

また、インバータ回路ＩＮＶ２では、ノードＡＤの電位変化初期においては遅延動作し、ノードＡＤの電位の急激な変化においては高速に反転動作する。したがって、配線１２６に出力される電位は、“Ｌ”から“Ｈ”に急激に変化する。

期間Ｔ３において、配線１２４の電位を“Ｌ”とすると、ノードＦＤの電位は保持されるため、配線１２６に出力される電位は“Ｈ”に固定される。読み出し動作は、期間Ｔ３以降に行えばよい。

期間Ｔ２において、画素１４ａは、トランジスタ１１０が導通する直前（暗状態に相当）まで“Ｌ”を配線１２６に出力する。また、トランジスタ１１０が導通（明状態に相当）すると、“Ｈ”を配線１２６に出力する。

ここで、インバータ回路ＩＮＶ１の動作は、画素１２ａの説明に示したように過渡状態を有する。一方、インバータ回路ＩＮＶ２は、ノードＡＤの電位の変化初期においては遅延を伴うため動作せず、ノードＡＤの電位の急激な変化に応じて反転動作するため、実質的に過渡状態を生じない。したがって、画素１４ａは、明状態を検出したときは“Ｈ”を配線１２６に出力し、暗状態を検出したときは“Ｌ”を配線１２６に出力する二値出力動作を行うことができる。

なお、図１１（Ａ）に示す画素１５ａのように、画素１４ａの構成のトランジスタ１１０をｎ－ｃｈ型トランジスタに置き換え、トランジスタ１１０のゲートを配線１２６に電気的に接続する構成であってもよい。画素１５ａは、図９（Ｂ）に示すタイミングチャートに従って動作させることができ、同様の出力を得ることができる。

図１０（Ａ）は、光電変換素子１０１の接続の向きを画素１４ａの逆とした画素１４ｂを説明する図である。光電変換素子１０１のカソード側をトランジスタ１０２のソースまたはドレインの一方と接続し、ノードＦＤの電位を高電位にリセットして動作させる。したがって、配線１２１は低電位（ＶＳＳ）、配線１２２は高電位（ＶＤＤ）とする。また、トランジスタ１１０は、ｎ－ｃｈ型とする。その他の構成は画素１４ａと同じである。

図１０（Ｂ）は、画素１２ｂの動作を説明するタイミングチャートである。基本的な動作は画素１４ａと同じであるが、光電変換素子１０１の動作に応じたノードＦＤの電位の変化は画素１４ａとは逆となる。したがって、画素１４ｂは、明状態を検出したときは配線１２６に“Ｌ”を出力し、暗状態を検出したときは配線１２６に“Ｈ”を出力する二値出力動作を行うことができる。

なお、図１１（Ｂ）に示す画素１５ｂのように、画素１４ｂの構成のトランジスタ１１０をｐ－ｃｈ型トランジスタに置き換え、トランジスタ１１０のゲートを配線１２６に電気的に接続する構成であってもよい。画素１５ｂは、図１０（Ｂ）に示すタイミングチャートに従って動作させることができ、同様の出力を得ることができる。

＜構成例５＞
図１２（Ａ）は、画素１３ａの変形例である画素１６ａを説明する図である。画素１６ａは、画素１３ａに容量素子１１４を加えた構成を有する。容量素子１１４の一方の電極は配線１２６と電気的に接続される。容量素子１１４の他方の電極は、インバータ回路ＩＮＶ１の入力端子と電気的に接続される。

図１２（Ｂ）のタイミングチャートを用いて、画素１６ａの動作を説明する。

期間Ｔ１において、配線１２４の電位を“Ｈ”、配線１２５の電位を“Ｈ”とすると、トランジスタ１０２およびトランジスタ１０３が導通し、ノードＦＤは配線１２２の電位“Ｌ”にリセットされる（リセット動作）。このとき、インバータ回路ＩＮＶ１ではトランジスタ１０５が導通するため、ノードＡＤには“Ｈ”が出力される。また、インバータ回路ＩＮＶ２ではトランジスタ１１１が導通するため、配線１２６には“Ｌ”が出力される。

期間Ｔ２において、配線１２５の電位を“Ｌ”とすると、光電変換素子１０１の動作に応じてノードＦＤの電位が上昇する（蓄積動作）。

ノードＦＤの電位が上昇すると、インバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２のそれぞれが動作し、配線１２６の電位が上昇する。そのため、容量素子１１４の容量結合によりさらにノードＦＤの電位が上昇する。これらの動作が繰り返され、ノードＦＤの電位は急激に上昇する。

ここで、インバータ回路ＩＮＶ１の動作は、画素１２ａの説明に示したように過渡状態を有する。一方、インバータ回路ＩＮＶ２は、ノードＡＤの電位の変化初期においては動作に遅延が生じ、ノードＡＤの電位の急激な変化に応じて反転動作するため、実質的に過渡状態を生じない。したがって、画素１４ａは、明状態を検出したときは“Ｌ”を配線１２６に出力し、暗状態を検出したときは“Ｈ”を配線１２６に出力する二値出力動作を行うことができる。

図１３（Ａ）は、光電変換素子１０１の接続の向きを画素１６ａの逆とした画素１６ｂを説明する図である。光電変換素子１０１のカソード側をトランジスタ１０２のソースまたはドレインの一方と接続し、ノードＦＤの電位を高電位にリセットして動作させる。したがって、配線１２１は低電位（ＶＳＳ）、配線１２２は高電位（ＶＤＤ）とする。その他の構成は画素１６ａと同じである。

図１３（Ｂ）は、画素１６ｂの動作を説明するタイミングチャートである。基本的な動作は画素１６ａと同じであるが、光電変換素子１０１の動作に応じたノードＦＤの電位の変化は画素１６ａとは逆となる。したがって、画素１６ｂは、明状態を検出したときは配線１２６に“Ｈ”を出力し、暗状態を検出したときは配線１２６に“Ｌ”を出力する二値出力動作を行うことができる。

＜構成例６＞
図１４（Ａ）は、画素１１ａの変形例である画素１７ａを説明する図である。画素１７ａは、画素１１ａにトランジスタ１１５、１１６、１１７を加えた構成を有する。

トランジスタ１１５のゲートはトランジスタ１０２のソースまたはドレインの他方と電気的に接続される。トランジスタ１１５のソースまたはドレインの一方は、トランジスタ１１６のソースまたはドレインの一方と電気的に接続される。トランジスタ１１６のソースまたはドレインの一方は、トランジスタ１１７のゲートと電気的に接続される、トランジスタ１１７のソースまたはドレインの一方はトランジスタ１０２のソースまたはドレインの他方と電気的に接続される。なお、画素１７ａの構成において、トランジスタ１１５はｎ－ｃｈ型、トランジスタ１１６、１１７はｐ－ｃｈ型とする。

ここで、トランジスタ１１５のソースまたはドレインの一方、トランジスタ１１６のソースまたはドレインの一方、およびトランジスタ１１７のゲートを接続する点をノードＨＤとする。

トランジスタ１１５のソースまたはドレインの他方は、配線１３６と電気的に接続される。トランジスタ１１６のソースまたはドレインの他方は、配線１３３と電気的に接続される。トランジスタ１１６のゲートは配線１３５と電気的に接続される。トランジスタ１１７のソースまたはドレインの他方は、配線１３４と電気的に接続される。配線１３３、１３４、１３６は電源線として機能させることができる。画素１７ａの構成において、配線１３３、１３４は高電位（ＶＤＤ）、配線１３６は低電位（ＧＮＤ等）とする。配線１３５は、トランジスタ１１６の動作を制御する信号線として機能させることができる。

図１４（Ｂ）のタイミングチャートを用いて、画素１７ａの動作を説明する。

期間Ｔ１において、配線１２４の電位を“Ｈ”、配線１２５の電位を“Ｈ”、配線１３５を“Ｌ”とすると、トランジスタ１０２およびトランジスタ１０３が導通し、ノードＦＤは配線１２２の電位“Ｌ”にリセットされる（リセット動作）。このとき、インバータ回路ＩＮＶ１ではトランジスタ１０５が導通するため、配線１２６には“Ｈ”が出力される。また、期間Ｔ１において、トランジスタ１１５、１１７は非導通となる。

期間Ｔ２において、配線１２５の電位を“Ｌ”、配線１３５の電位を“Ｈ”とすると、光電変換素子１０１の動作に応じてノードＦＤの電位が上昇する（蓄積動作）。また、ノードＨＤは高電位に保持される。

ノードＦＤの電位がトランジスタ１１５のしきい値電圧に達するとトランジスタ１１５が導通し、ノードＨＤの電位が低下し始める。そして、ノードＨＤの電位がトランジスタ１１７のしきい値電圧に達するとトランジスタ１１７が導通し、ノードＦＤの電位が急激に上昇する。これらの動作が繰り返され、ノードＦＤの電位は急速に飽和する。

したがって、配線１２６に出力される電位は、“Ｈ”から“Ｌ”に急激に変化する。

期間Ｔ３において、配線１２４の電位を“Ｌ”とすると、ノードＦＤの電位は保持されるため、配線１２６に出力される電位は“Ｌ”に固定される。読み出し動作は、期間Ｔ３以降に行えばよい。

期間Ｔ２において、画素１７ａは、トランジスタ１１５が導通する直前（暗状態に相当）まで“Ｈ”を配線１２６に出力する。また、トランジスタ１１５が導通（明状態に相当）すると“Ｌ”を配線１２６に出力する。

インバータ回路ＩＮＶ１は、ノードＦＤの電位の変化初期においては動作に遅延が生じ、ノードＦＤの電位の急激な変化に応じて反転動作するため、実質的に過渡状態を生じない。したがって、画素１７ａは、明状態を検出したときは“Ｌ”を配線１２６に出力し、暗状態を検出したときは“Ｈ”を配線１２６に出力する二値出力動作を行うことができる。

なお、トランジスタ１１５のしきい値電圧を制御することで、暗状態の上限に相当するノードＦＤの電位を決めることができる。したがって、トランジスタ１１５には、第２のゲートでしきい値電圧を容易に調整することができるＯＳトランジスタを適用することが好ましい。

また、画素１７ａでは、インバータ回路ＩＮＶ１が実質的に過渡状態を生じにくいことから消費電力を低減させることができる。なお、トランジスタ１０４よりもトランジスタ１１５のほうが先に導通するようにそれぞれのしきい値電圧を制御することで、より過渡状態を生じにくくすることができる。

図１５（Ａ）は、光電変換素子１０１の接続の向きを画素１７ａの逆とした画素１７ｂを説明する図である。光電変換素子１０１のカソード側をトランジスタ１０２のソースまたはドレインの一方と接続し、ノードＦＤの電位を高電位にリセットして動作させる。したがって、配線１２１は低電位（ＶＳＳ）、配線１２２は高電位（ＶＤＤ）とする。また、配線１３６は高電位（ＶＤＤ）、配線１３３、１３４は低電位（ＶＳＳ）とする。なお、画素１７ｂにおいて、トランジスタ１１５はｐ－ｃｈ型、トランジスタ１１６、１１７はｎ－ｃｈ型とする。その他の構成は画素１７ａと同じである。

図１５（Ｂ）は、画素１７ｂの動作を説明するタイミングチャートである。基本的な動作は画素１７ａと同じであるが、光電変換素子１０１の動作に応じたノードＦＤの電位の変化は画素１７ａとは逆となる。したがって、画素１７ｂは、明状態を検出したときは“Ｈ”を配線１２６に出力し、暗状態を検出したときは“Ｌ”を配線１２６に出力する二値出力動作を行うことができる。

また、トランジスタ１１６、１１７がｎ－ｃｈ型であり、ＯＳトランジスタを適用することができる。そのため、ノードＦＤおよびノードＨＤの電位の保持能力を高めることができ、動作を安定化させることができる。

なお、画素１７ａでは、ノードＦＤにトランジスタ１１７がｐ－ｃｈ型であり、Ｓｉトランジスタが適用される。Ｓｉトランジスタはリーク電流が比較的大きく、ノードＦＤの電位が不必要に変動することがある。したがって、図１６（Ａ）に示すようにノードＦＤとトランジスタ１１７との間にｎ－ｃｈ型のトランジスタ１２０を設けてもよい。トランジスタ１２０にＯＳトランジスタを適用することで、トランジスタ１１７のリーク電流に起因するノードＦＤの電位の変化を抑えることができる。

または、図１６（Ｂ）に示すように、トランジスタ１２０をノードＦＤとインバータ回路ＩＮＶ１との間に設けてもよい。トランジスタ１２０にＯＳトランジスタを適用し、ノードＦＤの電位を確定させた後にトランジスタ１２０を非導通とすることで、インバータ回路ＩＮＶ１の入力端子の電位を保持することができる。

＜応用例＞
図１７（Ａ）は、前述した本発明の一態様の画素を複数有する撮像装置を説明するブロック図である。撮像装置は、画素アレイ１８０、回路１７０、回路１７１、および回路１７２有する。画素アレイ１８０は、マトリクス状に配置された回路１６０を有する。

回路１６０には、前述した画素１１ａ乃至１７ｂまたはそれらの変形例にトランジスタ１５２を加えた構成を用いることができる。トランジスタ１５２は、図１７（Ｂ）に示すように、各画素における配線１２６にソースまたはドレインの一方を電気的に接続すればよい。トランジスタ１５２のソースまたはドレインの他方は配線１３６に接続し、ゲートは配線１３７に電気的に接続する。

トランジスタ１５２は、画素を選択するトランジスタとしての機能を有し、選択信号が配線１３７に入力された画素から配線１３６にデータを出力する。回路１６０は、配線１３７を介して回路１７０と電気的に接続される、また、回路１６０は、配線１３６を介して回路１７１と電気的に接続される。

回路１７０は、ロードライバとしての機能を有することができる。回路１７０には、例えば、デコーダまたはシフトレジスタを用いることができる。回路１７０により読み出し行を選択し、回路１６０で生成された信号を配線１３６に出力することができる。

回路１７１は、読み出し回路としての機能を有することができる。回路１７１には、例えば、コンパレータ回路を有する構成とすることができる。回路１７１からコンパレータ回路に入力される信号電位と基準となる定電位とが比較され、“Ｈ”または“Ｌ”がコンパレータ回路から出力される。

画素１１ａ乃至１３ｂは“Ｈ”または“Ｌ”よりも中間電位寄りの信号が出力される可能性があるが、回路１７１の動作でそれらの信号を理想的な二値とすることができる。なお、画素１４ａ乃至１７ｂは、二値化された信号が出力することができるため、回路１７１としてラッチ回路などを用いればよい。

回路１７２は、カラムドライバとしての機能を有することができる。回路１７２には、例えば、デコーダまたはシフトレジスタを用いることができる。回路１７２により読み出し列を選択し、回路１７１で生成された二値信号または回路１６０から出力された二値信号を配線１３８に出力することができる。

以上の構成によって、マトリクス状に配置された回路１６０のそれぞれから信号を得ることができる。なお、配線１３８の接続先は限定されない。例えば、ニューラルネットワーク、記憶装置、表示装置、通信装置などを接続先とすることができる。

配線１３８に出力される二値信号をニューラルネットワークに取り込むことで、例えば、文字認識や形状認識などの処理を高精度に行うことができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、実施の形態１で説明した応用例に用いることのできるニューラルネットワークに用いることが可能な半導体装置の構成例について説明する。

図１８（Ａ）に示すように、ニューラルネットワークＮＮは入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬはそれぞれ、１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。

入力層ＩＬの各ニューロンには入力データが入力され、中間層ＨＬの各ニューロンには前層または後層のニューロンの出力信号が入力され、出力層ＯＬの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。

図１８（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ_１と、前層のニューロンの出力ｘ_２が入力される。そして、ニューロンＮにおいて、出力ｘ_１と重みｗ_１の乗算結果（ｘ_１ｗ_１）と出力ｘ_２と重みｗ_２の乗算結果（ｘ_２ｗ_２）の総和ｘ_１ｗ_１＋ｘ_２ｗ_２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ_１ｗ_１＋ｘ_２ｗ_２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。

このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ_１ｗ_１＋ｘ_２ｗ_２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができる。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いてもよい。

本発明の一態様では、積和演算回路にアナログ回路を用いる。したがって、積和演算回路の回路規模の縮小、または、メモリへのアクセス回数の減少による処理速度の向上および消費電力の低減を図ることができる。

積和演算回路は、Ｓｉトランジスタによって構成してもよいし、ＯＳトランジスタによって構成してもよい。特に、ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路のアナログメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。以下、積和演算回路の機能を備えた半導体装置の構成例について説明する。

＜半導体装置の構成例＞
図１９に、ニューラルネットワークの演算を行う機能を有する半導体装置ＭＡＣの構成例を示す。半導体装置ＭＡＣは、ニューロン間の結合強度（重み）に対応する第１のデータと、入力データに対応する第２のデータの積和演算を行う機能を有する。なお、第１のデータおよび第２のデータはそれぞれ、アナログデータまたは多値のデータ（離散的なデータ）とすることができる。また、半導体装置ＭＡＣは、積和演算によって得られたデータを活性化関数によって変換する機能を有する。

半導体装置ＭＡＣは、セルアレイＣＡ、電流源回路ＣＳ、カレントミラー回路ＣＭ、回路ＷＤＤ、回路ＷＬＤ、回路ＣＬＤ、オフセット回路ＯＦＳＴ、および活性化関数回路ＡＣＴＶを有する。

セルアレイＣＡは、複数のメモリセルＭＣおよび複数のメモリセルＭＣｒｅｆを有する。図１９には、セルアレイＣＡがｍ行ｎ列（ｍ，ｎは１以上の整数）のメモリセルＭＣ（ＭＣ［１，１］乃至［ｍ，ｎ］）と、ｍ個のメモリセルＭＣｒｅｆ（ＭＣｒｅｆ［１］乃至［ｍ］）を有する構成例を示している。メモリセルＭＣは、第１のデータを格納する機能を有する。また、メモリセルＭＣｒｅｆは、積和演算に用いられる参照データを格納する機能を有する。なお、参照データはアナログデータまたは多値のデータとすることができる。

メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤ［ｊ］、および配線ＢＬ［ｊ］と接続されている。また、メモリセルＭＣｒｅｆ［ｉ］は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤｒｅｆ、配線ＢＬｒｅｆと接続されている。ここで、メモリセルＭＣ［ｉ，ｊ］と配線ＢＬ［ｊ］間を流れる電流をＩ_{ＭＣ［ｉ，ｊ］}と表記し、メモリセルＭＣｒｅｆ［ｉ］と配線ＢＬｒｅｆ間を流れる電流をＩ_{ＭＣｒｅｆ［ｉ］}と表記する。

メモリセルＭＣおよびメモリセルＭＣｒｅｆの具体的な構成例を、図２０に示す。図２０には代表例としてメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］を示しているが、他のメモリセルＭＣおよびメモリセルＭＣｒｅｆにも同様の構成を用いることができる。メモリセルＭＣおよびメモリセルＭＣｒｅｆはそれぞれ、トランジスタＴｒ１１、Ｔｒ１２、容量素子Ｃ１１を有する。ここでは、トランジスタＴｒ１１およびトランジスタＴｒ１２がｎチャネル型のトランジスタである場合について説明する。

メモリセルＭＣにおいて、トランジスタＴｒ１１のゲートは配線ＷＬと接続され、ソースまたはドレインの一方はトランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続され、ソースまたはドレインの他方は配線ＷＤと接続されている。トランジスタＴｒ１２のソースまたはドレインの一方は配線ＢＬと接続され、ソースまたはドレインの他方は配線ＶＲと接続されている。容量素子Ｃ１１の第２の電極は、配線ＲＷと接続されている。配線ＶＲは、所定の電位を供給する機能を有する配線である。ここでは一例として、配線ＶＲから低電源電位（接地電位など）が供給される場合について説明する。

トランジスタＴｒ１１のソースまたはドレインの一方、トランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続されたノードを、ノードＮＭとする。また、メモリセルＭＣ［１，１］、［２，１］のノードＮＭを、それぞれノードＮＭ［１，１］、［２，１］と表記する。

メモリセルＭＣｒｅｆも、メモリセルＭＣと同様の構成を有する。ただし、メモリセルＭＣｒｅｆは配線ＷＤの代わりに配線ＷＤｒｅｆと接続され、配線ＢＬの代わりに配線ＢＬｒｅｆと接続されている。また、メモリセルＭＣｒｅｆ［１］、［２］において、トランジスタＴｒ１１のソースまたはドレインの一方、トランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続されたノードを、それぞれノードＮＭｒｅｆ［１］、［２］と表記する。

ノードＮＭとノードＮＭｒｅｆはそれぞれ、メモリセルＭＣとメモリセルＭＣｒｅｆの保持ノードとして機能する。ノードＮＭには第１のデータが保持され、ノードＮＭｒｅｆには参照データが保持される。また、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］のトランジスタＴｒ１２には、それぞれ電流Ｉ_{ＭＣ［１，１］}、Ｉ_{ＭＣ［２，１］}が流れる。また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］、［２］のトランジスタＴｒ１２には、それぞれ電流Ｉ_{ＭＣｒｅｆ［１］}、Ｉ_{ＭＣｒｅｆ［２］}が流れる。

トランジスタＴｒ１１は、ノードＮＭまたはノードＮＭｒｅｆの電位を保持する機能を有するため、トランジスタＴｒ１１のオフ電流は小さいことが好ましい。そのため、トランジスタＴｒ１１としてオフ電流が極めて小さいＯＳトランジスタを用いることが好ましい。これにより、ノードＮＭまたはノードＮＭｒｅｆの電位の変動を抑えることができ、演算精度の向上を図ることができる。また、ノードＮＭまたはノードＮＭｒｅｆの電位をリフレッシュする動作の頻度を低く抑えることが可能となり、消費電力を削減することができる。

トランジスタＴｒ１２は特に限定されず、例えばＳｉトランジスタまたはＯＳトランジスタなどを用いることができる。トランジスタＴｒ１２にＯＳトランジスタを用いる場合、トランジスタＴｒ１１と同じ製造装置を用いて、トランジスタＴｒ１２を作製することが可能となり、製造コストを抑制することができる。なお、トランジスタＴｒ１２はｎチャネル型であってもｐチャネル型であってもよい。

電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］および配線ＢＬｒｅｆと接続されている。電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］および配線ＢＬｒｅｆに電流を供給する機能を有する。なお、配線ＢＬ［１］乃至［ｎ］に供給される電流値と配線ＢＬｒｅｆに供給される電流値は異なっていてもよい。ここでは、電流源回路ＣＳから配線ＢＬ［１］乃至［ｎ］に供給される電流をＩ_Ｃ、電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩ_Ｃｒｅｆと表記する。

カレントミラー回路ＣＭは、配線ＩＬ［１］乃至［ｎ］および配線ＩＬｒｅｆを有する。配線ＩＬ［１］乃至［ｎ］はそれぞれ配線ＢＬ［１］乃至［ｎ］と接続され、配線ＩＬｒｅｆは、配線ＢＬｒｅｆと接続されている。ここでは、配線ＩＬ［１］乃至［ｎ］と配線ＢＬ［１］乃至［ｎ］の接続箇所をノードＮＰ［１］乃至［ｎ］と表記する。また、配線ＩＬｒｅｆと配線ＢＬｒｅｆの接続箇所をノードＮＰｒｅｆと表記する。

カレントミラー回路ＣＭは、ノードＮＰｒｅｆの電位に応じた電流Ｉ_ＣＭを配線ＩＬｒｅｆに流す機能と、この電流Ｉ_ＣＭを配線ＩＬ［１］乃至［ｎ］にも流す機能を有する。図１９には、配線ＢＬｒｅｆから配線ＩＬｒｅｆに電流Ｉ_ＣＭが排出され、配線ＢＬ［１］乃至［ｎ］から配線ＩＬ［１］乃至［ｎ］に電流Ｉ_ＣＭが排出される例を示している。また、カレントミラー回路ＣＭから配線ＢＬ［１］乃至［ｎ］を介してセルアレイＣＡに流れる電流を、Ｉ_Ｂ［１］乃至［ｎ］と表記する。また、カレントミラー回路ＣＭから配線ＢＬｒｅｆを介してセルアレイＣＡに流れる電流を、Ｉ_Ｂｒｅｆと表記する。

回路ＷＤＤは、配線ＷＤ［１］乃至［ｎ］および配線ＷＤｒｅｆと接続されている。回路ＷＤＤは、メモリセルＭＣに格納される第１のデータに対応する電位を、配線ＷＤ［１］乃至［ｎ］に供給する機能を有する。また、回路ＷＤＤは、メモリセルＭＣｒｅｆに格納される参照データに対応する電位を、配線ＷＤｒｅｆに供給する機能を有する。回路ＷＬＤは、配線ＷＬ［１］乃至［ｍ］と接続されている。回路ＷＬＤは、データの書き込みを行うメモリセルＭＣまたはメモリセルＭＣｒｅｆを選択するための信号を、配線ＷＬ［１］乃至［ｍ］に供給する機能を有する。回路ＣＬＤは、配線ＲＷ［１］乃至［ｍ］と接続されている。回路ＣＬＤは、第２のデータに対応する電位を、配線ＲＷ［１］乃至［ｍ］に供給する機能を有する。

オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］および配線ＯＬ［１］乃至［ｎ］と接続されている。オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流量、および／または、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流の変化量を検出する機能を有する。また、オフセット回路ＯＦＳＴは、検出結果を配線ＯＬ［１］乃至［ｎ］に出力する機能を有する。なお、オフセット回路ＯＦＳＴは、検出結果に対応する電流を配線ＯＬに出力してもよいし、検出結果に対応する電流を電圧に変換して配線ＯＬに出力してもよい。セルアレイＣＡとオフセット回路ＯＦＳＴの間を流れる電流を、Ｉ_α［１］乃至［ｎ］と表記する。

オフセット回路ＯＦＳＴの構成例を図２１に示す。図２１に示すオフセット回路ＯＦＳＴは、回路ＯＣ［１］乃至［ｎ］を有する。また、回路ＯＣ［１］乃至［ｎ］はそれぞれ、トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、容量素子Ｃ２１、および抵抗素子Ｒ１を有する。各素子の接続関係は図２１に示す通りである。なお、容量素子Ｃ２１の第１の電極および抵抗素子Ｒ１の第１の端子と接続されたノードを、ノードＮａとする。また、容量素子Ｃ２１の第２の電極、トランジスタＴｒ２１のソースまたはドレインの一方、およびトランジスタＴｒ２２のゲートと接続されたノードを、ノードＮｂとする。

配線ＶｒｅｆＬは電位Ｖｒｅｆを供給する機能を有し、配線ＶａＬは電位Ｖａを供給する機能を有し、配線ＶｂＬは電位Ｖｂを供給する機能を有する。また、配線ＶＤＤＬは電位ＶＤＤを供給する機能を有し、配線ＶＳＳＬは電位ＶＳＳを供給する機能を有する。ここでは、電位ＶＤＤが高電源電位であり、電位ＶＳＳが低電源電位である場合について説明する。また、配線ＲＳＴは、トランジスタＴｒ２１の導通状態を制御するための電位を供給する機能を有する。トランジスタＴｒ２２、トランジスタＴｒ２３、配線ＶＤＤＬ、配線ＶＳＳＬ、および配線ＶｂＬによって、ソースフォロワ回路が構成される。

次に、回路ＯＣ［１］乃至［ｎ］の動作例を説明する。なお、ここでは代表例として回路ＯＣ［１］の動作例を説明するが、回路ＯＣ［２］乃至［ｎ］も同様に動作させることができる。まず、配線ＢＬ［１］に第１の電流が流れると、ノードＮａの電位は、第１の電流と抵抗素子Ｒ１の抵抗値に応じた電位となる。また、このときトランジスタＴｒ２１はオン状態であり、ノードＮｂに電位Ｖａが供給される。その後、トランジスタＴｒ２１はオフ状態となる。

次に、配線ＢＬ［１］に第２の電流が流れると、ノードＮａの電位は、第２の電流と抵抗素子Ｒ１の抵抗値に応じた電位に変化する。このときトランジスタＴｒ２１はオフ状態であり、ノードＮｂはフローティング状態となっているため、ノードＮａの電位の変化に伴い、ノードＮｂの電位は容量結合により変化する。ここで、ノードＮａの電位の変化をΔＶ_Ｎａとし、容量結合係数を１とすると、ノードＮｂの電位はＶａ＋ΔＶ_Ｎａとなる。そして、トランジスタＴｒ２２のしきい値電圧をＶ_ｔｈとすると、配線ＯＬ［１］から電位Ｖａ＋ΔＶ_Ｎａ－Ｖ_ｔｈが出力される。ここで、Ｖａ＝Ｖ_ｔｈとすることにより、配線ＯＬ［１］から電位ΔＶ_Ｎａを出力することができる。

電位ΔＶ_Ｎａは、第１の電流から第２の電流への変化量、抵抗素子Ｒ１、および電位Ｖｒｅｆに応じて定まる。ここで、抵抗素子Ｒ１と電位Ｖｒｅｆは既知であるため、電位ΔＶ_Ｎａから配線ＢＬに流れる電流の変化量を求めることができる。

上記のようにオフセット回路ＯＦＳＴによって検出された電流量、および／または電流の変化量に対応する信号は、配線ＯＬ［１］乃至［ｎ］を介して活性化関数回路ＡＣＴＶに入力される。

活性化関数回路ＡＣＴＶは、配線ＯＬ［１］乃至［ｎ］、および、配線ＮＩＬ［１］乃至［ｎ］と接続されている。活性化関数回路ＡＣＴＶは、オフセット回路ＯＦＳＴから入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路ＡＣＴＶによって変換された信号は、出力データとして配線ＮＩＬ［１］乃至［ｎ］に出力される。

＜半導体装置の動作例＞
上記の半導体装置ＭＡＣを用いて、第１のデータと第２のデータの積和演算を行うことができる。以下、積和演算を行う際の半導体装置ＭＡＣの動作例を説明する。

図２２に半導体装置ＭＡＣの動作例のタイミングチャートを示す。図２２には、図２０における配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ［１］、配線ＷＤｒｅｆ、ノードＮＭ［１，１］、ノードＮＭ［２，１］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］、配線ＲＷ［１］、および配線ＲＷ［２］の電位の推移と、電流Ｉ_Ｂ［１］－Ｉ_α［１］、および電流Ｉ_Ｂｒｅｆの値の推移を示している。電流Ｉ_Ｂ［１］－Ｉ_α［１］は、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］に流れる電流の総和に相当する。

なお、ここでは代表例として図２０に示すメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］に着目して動作を説明するが、他のメモリセルＭＣおよびメモリセルＭＣｒｅｆも同様に動作させることができる。

［第１のデータの格納］
まず、時刻Ｔ０１－Ｔ０２において、配線ＷＬ［１］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位（ＧＮＤ）よりもＶ_ＰＲ－Ｖ_{Ｗ［１，１］}大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶ_ＰＲ大きい電位となる。また、配線ＲＷ［１］、および配線ＲＷ［２］の電位が基準電位（ＲＥＦＰ）となる。なお、電位Ｖ_{Ｗ［１，１］}はメモリセルＭＣ［１，１］に格納される第１のデータに対応する電位である。また、電位Ｖ_ＰＲは参照データに対応する電位である。これにより、メモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［１，１］の電位がＶ_ＰＲ－Ｖ_{Ｗ［１，１］}、ノードＮＭｒｅｆ［１］の電位がＶ_ＰＲとなる。

このとき、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣ［１，１］，０}は、次の式で表すことができる。ここで、ｋはトランジスタＴｒ１２のチャネル長、チャネル幅、移動度、およびゲート絶縁膜の容量などで決まる定数である。また、Ｖ_ｔｈはトランジスタＴｒ１２のしきい値電圧である。

また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣｒｅｆ［１］，０}は、次の式で表すことができる。

次に、時刻Ｔ０２－Ｔ０３において、配線ＷＬ［１］の電位がローレベルとなる。これにより、メモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位が保持される。

なお、前述の通り、トランジスタＴｒ１１としてＯＳトランジスタを用いることが好ましい。これにより、トランジスタＴｒ１１のリーク電流を抑えることができ、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位を正確に保持することができる。

次に、時刻Ｔ０３－Ｔ０４において、配線ＷＬ［２］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位よりもＶ_ＰＲ－Ｖ_{Ｗ［２，１］}大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶ_ＰＲ大きい電位となる。なお、電位Ｖ_{Ｗ［２，１］}はメモリセルＭＣ［２，１］に格納される第１のデータに対応する電位である。これにより、メモリセルＭＣ［２，１］およびメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［１，１］の電位がＶ_ＰＲ－Ｖ_{Ｗ［２，１］}、ノードＮＭｒｅｆ［１］の電位がＶ_ＰＲとなる。

このとき、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流Ｉ_{Ｍ Ｃ［２，１］，０}は、次の式で表すことができる。

また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣｒｅｆ［２］，０}は、次の式で表すことができる。

次に、時刻Ｔ０４－Ｔ０５において、配線ＷＬ［２］の電位がローレベルとなる。これにより、メモリセルＭＣ［２，１］およびメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［２，１］およびノードＮＭｒｅｆ［２］の電位が保持される。

以上の動作により、メモリセルＭＣ［１，１］、［２，１］に第１のデータが格納され、メモリセルＭＣｒｅｆ［１］、［２］に参照データが格納される。

ここで、時刻Ｔ０４－Ｔ０５において、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流を考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流が供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩ_Ｃｒｅｆ、配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩ_ＣＭ，０とすると、次の式が成り立つ。

配線ＢＬ［１］には、電流源回路ＣＳからの電流が供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。また、配線ＢＬ［１］からオフセット回路ＯＦＳＴに電流が流れる。電流源回路ＣＳから配線ＢＬ［１］に供給される電流をＩ_Ｃ，０、配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩ_α，０とすると、次の式が成り立つ。

［第１のデータと第２のデータの積和演算］
次に、時刻Ｔ０５－Ｔ０６において、配線ＲＷ［１］の電位が基準電位よりもＶ_Ｘ［１］大きい電位となる。このとき、メモリセルＭＣ［１，１］、およびメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１には電位Ｖ_Ｘ［１］が供給され、容量結合によりトランジスタＴｒ１２のゲートの電位が上昇する。なお、電位Ｖ_ｘ［１］はメモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］に供給される第２のデータに対応する電位である。

トランジスタＴｒ１２のゲートの電位の変化量は、配線ＲＷの電位の変化量に、メモリセルの構成によって決まる容量結合係数を乗じた値となる。容量結合係数は、容量素子Ｃ１１の容量、トランジスタＴｒ１２のゲート容量、および寄生容量などによって算出される。以下では便宜上、配線ＲＷの電位の変化量とトランジスタＴｒ１２のゲートの電位の変化量が同じ、すなわち容量結合係数が１であるとして説明する。実際には、容量結合係数を考慮して電位Ｖ_ｘを決定すればよい。

メモリセルＭＣ［１］およびメモリセルＭＣｒｅｆ［１］の容量素子Ｃ１１に電位Ｖ_Ｘ［１］が供給されると、ノードＮＮ［１］およびノードＮＭｒｅｆ［１］の電位がそれぞれＶ_Ｘ［１］上昇する。

ここで、時刻Ｔ０５－Ｔ０６において、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣ［１，１］，１}は、次の式で表すことができる。

すなわち、配線ＲＷ［１］に電位Ｖ_Ｘ［１］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流は、ΔＩ_{ＭＣ［１，１］}＝Ｉ_{ＭＣ［１，１］，１}－Ｉ_{ＭＣ［１，１］，０}増加する。

また、時刻Ｔ０５－Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣｒｅｆ［１］，１}は、次の式で表すことができる。

すなわち、配線ＲＷ［１］に電位Ｖ_Ｘ［１］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流は、ΔＩ_{ＭＣｒｅｆ［１］}＝Ｉ_{ＭＣｒｅｆ［１］，１}－Ｉ_{ＭＣｒｅｆ［１］，０}増加する。

また、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流Ｉ_Ｃｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩ_ＣＭ，１とすると、次の式が成り立つ。

配線ＢＬ［１］には、電流源回路ＣＳから電流Ｉ_Ｃが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩ_α，１とすると、次の式が成り立つ。

そして、式（Ｅ１）乃至式（Ｅ１０）から、電流Ｉ_α，０と電流Ｉ_α，１の差（差分電流ΔＩ_α）は次の式で表すことができる。

このように、差分電流ΔＩ_αは、電位Ｖ_{Ｗ［１，１］}とＶ_Ｘ［１］の積に応じた値となる。

その後、時刻Ｔ０６－Ｔ０７において、配線ＲＷ［１］の電位は接地電位となり、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位は時刻Ｔ０４－Ｔ０５と同様になる。

次に、時刻Ｔ０７－Ｔ０８において、配線ＲＷ［１］の電位が基準電位よりもＶ_Ｘ［１］大きい電位となり、配線ＲＷ［２］の電位が基準電位よりもＶ_Ｘ［２］大きい電位が供給される。これにより、メモリセルＭＣ［１，１］、およびメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１に電位Ｖ_Ｘ［１］が供給され、容量結合によりノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位がそれぞれＶ_Ｘ［１］上昇する。また、メモリセルＭＣ［２，１］、およびメモリセルＭＣｒｅｆ［２］のそれぞれの容量素子Ｃ１１に電位Ｖ_Ｘ［２］が供給され、容量結合によりノードＮＭ［２，１］およびノードＮＭｒｅｆ［２］の電位がそれぞれＶ_Ｘ［２］上昇する。

ここで、時刻Ｔ０７－Ｔ０８において、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣ［２，１］，１}は、次の式で表すことができる。

すなわち、配線ＲＷ［２］に電位Ｖ_Ｘ［２］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流は、ΔＩ_{ＭＣ［２，１］}＝Ｉ_{ＭＣ［２，１］，１}－Ｉ_{ＭＣ［２，１］，０}増加する。

また、時刻Ｔ０５－Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣｒｅｆ［２］，１}は、次の式で表すことができる。

すなわち、配線ＲＷ［２］に電位Ｖ_Ｘ［２］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流は、ΔＩ_{ＭＣｒｅｆ［２］}＝Ｉ_{ＭＣｒｅｆ［２］，１}－Ｉ_{ＭＣｒｅｆ［２］，０}増加する。

また、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流Ｉ_Ｃｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩ_ＣＭ，２とすると、次の式が成り立つ。

配線ＢＬ［１］には、電流源回路ＣＳから電流Ｉ_Ｃが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩ_α，２とすると、次の式が成り立つ。

そして、式（Ｅ１）乃至式（Ｅ８）、および、式（Ｅ１２）乃至式（Ｅ１５）から、電流Ｉ_α，０と電流Ｉ_α，２の差（差分電流ΔＩ_α）は次の式で表すことができる。

このように、差分電流ΔＩ_αは、電位Ｖ_{Ｗ［１，１］}と電位Ｖ_Ｘ［１］の積と、電位Ｖ_{Ｗ［２，１］}と電位Ｖ_Ｘ［２］の積と、を足し合わせた結果に応じた値となる。

その後、時刻Ｔ０８－Ｔ０９において、配線ＲＷ［１］、［２］の電位は接地電位となり、ノードＮＭ［１，１］、［２，１］およびノードＮＭｒｅｆ［１］、［２］の電位は時刻Ｔ０４－Ｔ０５と同様になる。

式（Ｅ９）および式（Ｅ１６）に示されるように、オフセット回路ＯＦＳＴに入力される差分電流ΔＩ_αは、第１のデータ（重み）に対応する電位Ｖ_Ｘと、第２のデータ（入力データ）に対応する電位Ｖ_Ｗの積を足し合わせた結果に応じた値となる。すなわち、差分電流ΔＩ_αをオフセット回路ＯＦＳＴで計測することにより、第１のデータと第２のデータの積和演算の結果を得ることができる。

なお、上記では特にメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］に着目したが、メモリセルＭＣおよびメモリセルＭＣｒｅｆの数は任意に設定することができる。メモリセルＭＣおよびメモリセルＭＣｒｅｆの行数ｍを任意の数とした場合の差分電流ΔＩαは、次の式で表すことができる。

また、メモリセルＭＣおよびメモリセルＭＣｒｅｆの列数ｎを増やすことにより、並列して実行される積和演算の数を増やすことができる。

以上のように、半導体装置ＭＡＣを用いることにより、第１のデータと第２のデータの積和演算を行うことができる。なお、メモリセルＭＣおよびメモリセルＭＣｒｅｆとして図２０に示す構成を用いることにより、少ないトランジスタ数で積和演算回路を構成することができる。そのため、半導体装置ＭＡＣの回路規模の縮小を図ることができる。

半導体装置ＭＡＣをニューラルネットワークにおける演算に用いる場合、メモリセルＭＣの行数ｍは一つのニューロンに供給される入力データの数に対応させ、メモリセルＭＣの列数ｎはニューロンの数に対応させることができる。例えば、図１８（Ａ）に示す中間層ＨＬにおいて半導体装置ＭＡＣを用いた積和演算を行う場合を考える。このとき、メモリセルＭＣの行数ｍは、入力層ＩＬから供給される入力データの数（入力層ＩＬのニューロンの数）に設定し、メモリセルＭＣの列数ｎは、中間層ＨＬのニューロンの数に設定することができる。

なお、半導体装置ＭＡＣを適用するニューラルネットワークの構造は特に限定されない。例えば半導体装置ＭＡＣは、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、オートエンコーダ、ボルツマンマシン（制限ボルツマンマシンを含む）などに用いることもできる。

以上のように、半導体装置ＭＡＣを用いることにより、ニューラルネットワークの積和演算を行うことができる。さらに、セルアレイＣＡに図２０に示すメモリセルＭＣおよびメモリセルＭＣｒｅｆを用いることにより、演算精度の向上、消費電力の削減、または回路規模の縮小を図ることが可能な集積回路ＩＣを提供することができる。

また、演算の対象となるデータをメモリセルＭＣに直接書き込んでもよい。図２３は、実施の形態１で説明した画素１１ａの構成と、メモリセルＭＣに相当するメモリセル２０との接続の形態を有する画素１６１を説明する図である。なお、実施の形態１で説明したその他の画素を画素１１ａと入れ替えてもよい。

画素１１ａとメモリセル２０とは、配線１２６と配線ＲＷが接続される構成となる。したがって、画素１６１が複数であるとき、全画素同時に処理を行う超並列処理を行うことができる。

積和演算処理を行うための全体の構成は、図２４に示すように図１９に示す半導体装置ＭＡＣの構成において、回路ＣＬＤを画素１１ａに置き換える構成とすることができる。なお、図２４は、演算の対象となる画素１６１［１］と、参照画素１６２［ｒｅｆ］との最小限の構成を示している。演算の対象となる画素１６１の数は限定されず、マトリクス状に並べて設けられていてもよい。また、参照画素１６２は、いずれかの列に画素１６１の行数分だけ設けられていればよい。また、電流源回路ＣＳ、カレントミラー回路ＣＭ、回路ＷＤＤ、回路ＷＬＤ、オフセット回路ＯＦＳＴ、および活性化関数回路ＡＣＴＶは、複数の画素１６１ごとに設けられていてもよい。

参照画素１６２［ｒｅｆ］は、基本的に画素１６１と同じ構成を有することができるが、参照データを生成するために暗状態で光電変換素子を動作させることが好ましい。したがって、少なくとも参照画素１６２［ｒｅｆ］が有する光電変換素子の近傍には、遮光膜を設けることが好ましい。

画素１６１を構成するＳｉトランジスタ、ＯＳトランジスタおよび光電変換素子は、図２５（Ａ）に示すようにそれぞれを層５６３、５６２、５６１形成して積層することができる。なお、図２５（Ａ）では明瞭化のため回路図で図示しているが、実際には光電変換素子、ＳｉトランジスタおよびＯＳトランジスタが互いに重なる領域を有するように形成することができる。したがって、画素面積を小さくすることができる。また、光電変換素子は画素領域のほぼ全体と重ねることができ、受光部の開口率を高めることができる。

また、図２５（Ａ）においては、インバータ回路ＩＮＶ１のトランジスタ１０４をＯＳトランジスタで形成する例を示しているが、図２５（Ｂ）に示すようにトランジスタ１０４をＳｉトランジスタで形成してもよい。そのほか、画素１６１が有する全てのｎ－ｃｈ型トランジスタをＯＳトランジスタで形成し、層５６２に設けてもよい。また、容量素子１０６、Ｃ１１は、層５６３および層５６２のどちらの層に設けてもよい。

このように、画素１１ａおよびメモリセル２０ともにＯＳトランジスタとＳｉトランジスタとの組み合わせで形成することができることから、製造工程は増加しない。

上述した撮像装置とニューラルネットワークとの組み合わせから出力されるデータは、画像解析の推論に使用することができる。ただし、撮像装置の画素は様々なノイズを発生させるため、小さなノイズであっても積和演算の繰り返しによりデータの値に大きな変化を生じさせることがあり、推論時に悪影響を及ぼす。これらのノイズを忠実に再現した教師データを用いて学習すれば正しい推論ができるが、実機で教師データを生成する以外に入手することは困難であり、推論が正しくできないことになる。

一方で、用途が数字判定や、文字判定などである場合、各画素は、白か黒の二値を判断できればよい。この場合、画素がノイズを発生させたとしても、白黒判定（二値判定）に影響しない程度であれば、教師データとしてノイズを含まない既存の二値画像を用いることができる。したがって、本発明の一態様の画素を用いることによって、推論を正しく行うことができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、本発明の一態様の撮像装置の構成例などについて説明する。

図２６（Ａ）に、撮像装置が有する画素の構成を例示する。図２６（Ａ）に示す画素は、層５６１、層５６２および層５６３の積層構成である例である。

層５６１は、光電変換素子１０１を有する。光電変換素子１０１は、図２６（Ｂ）に示すように層５６５ａと、層５６５ｂと、層５６５ｃとの積層とすることができる。

図２６（Ｂ）に示す光電変換素子１０１はｐｎ接合型フォトダイオードであり、例えば、層５６５ａにｐ^＋型半導体、層５６５ｂにｎ型半導体、層５６５ｃにｎ^＋型半導体を用いることができる。または、層５６５ａにｎ^＋型半導体、層５６５ｂにｐ型半導体、層５６５ｃにｐ^＋型半導体を用いてもよい。または、層５６５ｂをｉ型半導体としたｐｉｎ接合型フォトダイオードであってもよい。

上記ｐｎ接合型フォトダイオードまたはｐｉｎ接合型フォトダイオードは、単結晶シリコンを用いて形成することができる。また、ｐｉｎ接合型フォトダイオードとしては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。

また、層５６１が有する光電変換素子１０１は、図２６（Ｃ）に示すように、層５６６ａと、層５６６ｂと、層５６６ｃ、層５６６ｄとの積層としてもよい。図２６（Ｃ）に示す光電変換素子１０１はアバランシェフォトダイオードの一例であり、層５６６ａ、層５６６ｄは電極に相当し、層５６６ｂ、５６６ｃは光電変換部に相当する。

層５６６ａは、低抵抗の金属層などとすることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。

層５６６ｄは、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム－錫酸化物、ガリウム－亜鉛酸化物、インジウム－ガリウム－亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層５６６ｄを省く構成とすることもできる。

光電変換部の層５６６ｂ、５６６ｃは、例えばセレン系材料を光電変換層としたｐｎ接合型フォトダイオードの構成とすることができる。層５６６ｂとしてはｐ型半導体であるセレン系材料を用い、層５６６ｃとしてはｎ型半導体であるガリウム酸化物などを用いることが好ましい。

セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ増倍を利用することにより、入射される光量に対する電子の増幅を大きくすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できるなどの生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法またはスパッタ法などを用いて形成することができる。

セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。

ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。

層５６２は、ＯＳトランジスタを有することができる。具体的には、画素１１ａ乃至１７ｂのトランジスタ１０２、１０３、１０４などを層５６２に設けることができる。

ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＣ－ＯＳなどを用いることができる。

半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ－Ｍ－Ｚｎ系酸化物で表記される膜とすることができる。

半導体層を構成する酸化物半導体がＩｎ－Ｍ－Ｚｎ系酸化物の場合、Ｉｎ－Ｍ－Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。

半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０^１７／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下、さらに好ましくは１×１０^１３／ｃｍ^３以下、より好ましくは１×１０^１１／ｃｍ^３以下、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^－９／ｃｍ^３以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。これにより不純物濃度が低く、欠陥準位密度が低いため、安定な特性を有する酸化物半導体であるといえる。

なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下にすることが好ましい。

また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ－ＯＳ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、または、Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ ａｎｄ Ａ－Ｂ－ｐｌａｎｅ Ａｎｃｈｏｒｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ－ＯＳは最も欠陥準位密度が低い。

非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。

なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ－ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。

以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。

ＣＡＣ－ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。

なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳ（ＣＡＣ－ＯＳの中でもＩｎ－Ｇａ－Ｚｎ酸化物を、特にＣＡＣ－ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯ_Ｘ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯ_Ｘ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、Ｇａ_Ｘ４Ｚｎ_Ｙ４Ｏ_Ｚ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯ_Ｘ１、またはＩｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。

つまり、ＣＡＣ－ＯＳは、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。

なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ_３（ＺｎＯ）_ｍ１（ｍ１は自然数）、またはＩｎ_{（１＋ｘ０）}Ｇａ_{（１－ｘ０）}Ｏ_３（ＺｎＯ）_ｍ０（－１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。

上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ－ｂ面においては配向せずに連結した結晶構造である。

一方、ＣＡＣ－ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ－ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ－ＯＳにおいて、結晶構造は副次的な要素である。

なお、ＣＡＣ－ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。

なお、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とは、明確な境界が観察できない場合がある。

なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ－ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。

ＣＡＣ－ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ－ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。

ＣＡＣ－ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ－ｏｆ－ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ－ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。

また、ＣＡＣ－ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ－ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ－ｃｒｙｓｔａｌ）構造を有することがわかる。

また、例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。

ＣＡＣ－ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ－ＯＳは、ＧａＯ_Ｘ３などが主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。

ここで、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域は、ＧａＯ_Ｘ３などが主成分である領域と比較して、導電性が高い領域である。つまり、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。

一方、ＧａＯ_Ｘ３などが主成分である領域は、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯ_Ｘ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。

したがって、ＣＡＣ－ＯＳを半導体素子に用いた場合、ＧａＯ_Ｘ３などに起因する絶縁性と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉ_ｏｎ）、および高い電界効果移動度（μ）を実現することができる。

また、ＣＡＣ－ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ－ＯＳは、様々な半導体装置の構成材料として適している。

層５６３としては、例えばシリコン基板を用いることができる。当該シリコン基板は、Ｓｉトランジスタ等を有する。当該Ｓｉトランジスタを用いて、画素回路の他、当該画素回路を駆動する回路、画像信号の読み出し回路、画像処理回路等を設けることができる。具体的には、画素１１ａ乃至１７ｂが有するトランジスタ１０５およびその他のｐ－ｃｈ型トランジスタ、メモリセルＭＣが有するトランジスタＴｒ１２などを層５６３に設けることができる。また、電流源回路ＣＳ、カレントミラー回路ＣＭ、回路ＷＤＤ、回路ＷＬＤ、オフセット回路ＯＦＳＴ、活性化関数回路ＡＣＴＶ等が有するトランジスタ等の要素の一部または全てを層５６３に設けることができる。

このような構成とすることで、画素回路を構成する要素および周辺回路を複数の層に分散させ、当該要素同士または当該要素と当該周辺回路を重ねて設けることができるため、撮像装置の面積を小さくすることができる。

図２７（Ａ）は、図２６（Ａ）に示す画素の断面の一例を説明する図である。層５６１は光電変換素子１０１として、シリコンを光電変換層とするｐｎ接合型フォトダイオードを有する。層５６２はＯＳトランジスタを有し、図２７（Ａ）では画素１１ａのトランジスタ１０２を例示する。層５６３はＳｉトランジスタを有し、図２７（Ａ）では画素１１ａのインバータ回路ＩＮＶ１を構成するｎ－ｃｈ型のトランジスタ１０４およびｐ－ｃｈ型のトランジスタ１０５を例示する。

光電変換素子１０１において、層５６５ａはｐ^＋型領域、層５６５ｂはｎ型領域、層５６５ｃはｎ^＋型領域とすることができる。また、層５６５ｂには、電源線と層５６５ｃとを接続するための領域５３６が設けられる。例えば、領域５３６はｐ^＋型領域とすることができる。

図２７（Ａ）において、ＯＳトランジスタはセルフアライン型の構成を示しているが、図２８（Ａ）に示すように、ノンセルフアライン型のトップゲート型トランジスタであってもよい。

トランジスタ１０２はバックゲート５３５（第２のゲート）を有する構成を示しているが、バックゲート５３５を有さない形態であってもよい。バックゲート５３５は、図２８（Ｂ）に示すように、対向して設けられるトランジスタのフロントゲート（第１のゲート）と電気的に接続する場合がある。または、バックゲート５３５にフロントゲートとは異なる固定電位を供給することができる構成であってもよい。

また、図２７（Ａ）において、Ｓｉトランジスタはシリコン基板５４０にチャネル形成領域を有するプレーナー型の構成を示しているが、図２８（Ｃ）、（Ｄ）に示すように、シリコン基板５４０にフィン型の半導体層を有する構成であってもよい。図２８（Ｃ）はチャネル長方向の断面、図２８（Ｄ）はチャネル幅方向の断面に相当する。

または、図２８（Ｅ）に示すように、シリコン薄膜の半導体層５４５を有するトランジスタであってもよい。半導体層５４５は、例えば、シリコン基板５４０上の絶縁層５４６上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ））とすることができる。

ＯＳトランジスタが形成される領域とＳｉトランジスタが形成される領域との間には、水素の拡散を防止する機能を有する絶縁層５４３が設けられる。Ｓｉトランジスタのチャネル形成領域近傍に設けられる絶縁層中の水素は、シリコンのダングリングボンドを終端する。一方、ＯＳトランジスタのチャネル形成領域の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。

絶縁層５４３により、一方の層に水素を閉じ込めることでＳｉトランジスタの信頼性を向上させることができる。また、一方の層から他方の層への水素の拡散が抑制されることでＯＳトランジスタの信頼性も向上させることができる。

絶縁層５４３としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。

ここで、図２７（Ａ）では、層５６１が有する要素と層５６２が有する要素との電気的な接続を貼り合わせ技術で得る構成例を示している。

層５６１には、絶縁層５４２、導電層５３３および導電層５３４が設けられる。導電層５３３および導電層５３４は、絶縁層５４２に埋設された領域を有する。導電層５３３は、層５６５ａと電気的に接続される。導電層５３４は、領域５３６と電気的に接続される。また、絶縁層５４２、導電層５３３および導電層５３４の表面は、それぞれ高さが一致するように平坦化されている。

層５６２には、絶縁層５４１、導電層５３１および導電層５３２が設けられる。導電層５３１および導電層５３２は、絶縁層５４１に埋設された領域を有する。導電層５３１は、電源線と電気的に接続される。導電層５３２は、トランジスタ１０２のソースまたはドレインと電気的に接続される。また、絶縁層５４１、導電層５３１および導電層５３２の表面は、それぞれ高さが一致するように平坦化されている。

ここで、導電層５３１および導電層５３３は、主成分が同一の金属元素であることが好ましい。導電層５３２および導電層５３４は、主成分が同一の金属元素であることが好ましい。また、絶縁層５４１および絶縁層５４２は、同一の成分で構成されていることが好ましい。

例えば、導電層５３１、５３２、５３３、５３４には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、ＰｔまたはＡｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層５４１、５４２には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。

つまり、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層５４１および絶縁層５４２のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層５６１と層５６２の境を接合位置とする、貼り合わせを行うことができる。

当該貼り合わせによって、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれの電気的な接続を得ることができる。また、絶縁層５４１および絶縁層５４２の機械的な強度を有する接続を得ることができる。

金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。

また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。

層５６１と、層５６２を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。

例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。

図２７（Ｂ）は、図２６（Ａ）に示す画素の層５６１にセレン系材料を光電変換層とするｐｎ接合型フォトダイオードを用いた場合の断面図である。一方の電極として層５６６ａと、光電変換層として層５６６ｂ、５６６ｃと、他方の電極として層５６６ｄを有する。

この場合、層５６１は、層５６２上に直接形成することができる。層５６６ａは、トランジスタ１０２のソースまたはドレインと電気的に接続される。層５６６ｄは、導電層５３７を介して電源線と電気的に接続される。

図２９（Ａ）は、本発明の一態様の撮像装置の画素にカラーフィルタ等を付加した例を示す斜視図である。当該斜視図では、複数の画素の断面もあわせて図示している。光電変換素子１０１が形成される層５６１上には、絶縁層５８０が形成される。絶縁層５８０は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層してもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層してもよい。

絶縁層５８０上には、遮光層５８１が形成されてもよい。遮光層５８１は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層５８１には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。

絶縁層５８０および遮光層５８１上には、平坦化膜として有機樹脂層５８２を設けることができる。また、画素別にカラーフィルタ５８３（カラーフィルタ５８３ａ、５８３ｂ、５８３ｃ）が形成される。例えば、カラーフィルタ５８３ａ、５８３ｂ、５８３ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。

カラーフィルタ５８３上には、可視光に対して透光性を有する絶縁層５８６などを設けることができる。

また、図２９（Ｂ）に示すように、カラーフィルタ５８３の代わりに光学変換層５８５を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。

例えば、光学変換層５８５に可視光線の波長以下の光を遮るフィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層５８５に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層５８５に可視光線の波長以上の光を遮るフィルタを用いれば、紫外線撮像装置とすることができる。

また、可視光に対応するカラーフィルタと赤外線または紫外線に対応するフィルタを組み合わせてもよい。この様な構成では、異なる波長のデータの組み合わせから得られる特徴を検出することができる。

また、光学変換層５８５にシンチレータを用いれば、Ｘ線撮像装置などに用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子１０１で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。

シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ_２Ｏ_２Ｓ：Ｔｂ、Ｇｄ_２Ｏ_２Ｓ：Ｐｒ、Ｇｄ_２Ｏ_２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ_２、ＢａＦ_２、ＣｅＦ_３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂やセラミクスに分散させたものを用いることができる。

なお、セレン系材料を用いた光電変換素子１０１においては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。

また、図２９（Ｃ）に示すように、カラーフィルタ５８３上にマイクロレンズアレイ５８４を設けてもよい。マイクロレンズアレイ５８４が有する個々のレンズを通る光が直下のカラーフィルタ５８３を通り、光電変換素子１０１に照射されるようになる。また、図２９Ｂ）に示す光学変換層５８５上にマイクロレンズアレイ５８４を設けてもよい。

以下では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例について説明する。当該イメージセンサチップには、上記撮像装置の構成を用いることができる。

図３０（Ａ１）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ６５０を固定するパッケージ基板６１０、カバーガラス６２０および両者を接着する接着剤６３０等を有する。

図３０（Ａ２）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ６４０としたＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）やＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）などを有していてもよい。

図３０（Ａ３）は、カバーガラス４２０および接着剤６３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板４１０上には電極パッド６６０が形成され、電極パッド６６０およびバンプ６４０はスルーホールを介して電気的に接続されている。電極パッド６６０は、イメージセンサチップ６５０とワイヤ６７０によって電気的に接続されている。

また、図３０（Ｂ１）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ４５１を固定するパッケージ基板６１１、レンズカバー６２１、およびレンズ６３５等を有する。また、パッケージ基板６１１およびイメージセンサチップ６５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ６９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）としての構成を有している。

図３０（Ｂ２）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板６１１の下面および側面には、実装用のランド６４１が設けられたＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏ－ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）や前述したＢＧＡが設けられていてもよい。

図３０（Ｂ３）は、レンズカバー６２１およびレンズ６３５の一部を省いて図示したモジュールの斜視図である。ランド６４１は電極パッド６６１と電気的に接続され、電極パッド６６１はイメージセンサチップ４５１またはＩＣチップ６９０とワイヤ６７１によって電気的に接続されている。

イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態４）
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３１（Ａ）乃至（Ｆ）に示す。

図３１（Ａ）携帯電話機の一例であり、筐体９８１、表示部９８２、操作ボタン９８３、外部接続ポート９８４、スピーカ９８５、マイク９８６、カメラ９８７等を有する。当該携帯電話機は、表示部９８２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９８２に触れることで行うことができる。当該携帯電話機における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。

図３１（Ｂ）は携帯データ端末であり、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。また、カメラ９１９で取得した画像から文字等を認識し、スピーカ９１３で当該文字を音声出力することができる。当該携帯データ端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。

図３１（Ｃ）は監視カメラであり、支持台９５１、カメラユニット９５２、保護カバー９５３等を有する。カメラユニット９５２には回転機構などが設けられ、天井に設置することで全周囲の撮像が可能となる。当該カメラユニットにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。

図３１（Ｄ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６、スピーカ９７７、マイク９７８等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。

図３１（Ｅ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。

図３１（Ｆ）は腕時計型の情報端末であり、表示部９３２、筐体兼リストバンド９３３、カメラ９３９等を有する。表示部９３２は、情報端末の操作を行うためのタッチパネルを備える。表示部９３２および筐体兼リストバンド９３３は可撓性を有し、身体への装着性が優れている。当該情報端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

１１ａ：画素、１１ｂ：画素、１２ａ：画素、１２ｂ：画素、１３ａ：画素、１３ｂ：画素、１４ａ：画素、１４ｂ：画素、１５ａ：画素、１５ｂ：画素、１６ａ：画素、１６ｂ：画素、１７ａ：画素、１７ｂ：画素、２０：メモリセル、１０１：光電変換素子、１０２：トランジスタ、１０３：トランジスタ、１０４：トランジスタ、１０５：トランジスタ、１０６：容量素子、１０７：トランジスタ、１０８：トランジスタ、１０９：トランジスタ、１１０：トランジスタ、１１１：トランジスタ、１１２：トランジスタ、１１３：配線、１１４：容量素子、１１５：トランジスタ、１１６：トランジスタ、１１７：トランジスタ、１２０：トランジスタ、１２１：配線、１２２：配線、１２３：配線、１２４：配線、１２５：配線、１２６：配線、１２８：配線、１３１：配線、１３３：配線、１３４：配線、１３５：配線、１３６：配線、１３７：配線、１３８：配線、１５１：トランジスタ、１５２：トランジスタ、１６０：回路、１６１：画素、１６２：参照画素、１７０：回路、１７１：回路、１７２：回路、１７３：回路、１８０：画素アレイ、４１０：パッケージ基板、４２０：カバーガラス、４５１：イメージセンサチップ、５３１：導電層、５３２：導電層、５３３：導電層、５３４：導電層、５３５：バックゲート、５３６：領域、５３７：導電層、５４０：シリコン基板、５４１：絶縁層、５４２：絶縁層、５４３：絶縁層、５４５：半導体層、５４６：絶縁層、５６１：層、５６２：層、５６３：層、５６５ａ：層、５６５ｂ：層、５６５ｃ：層、５６６ａ：層、５６６ｂ：層、５６６ｃ：層、５６６ｄ：層、５８０：絶縁層、５８１：遮光層、５８２：有機樹脂層、５８３：カラーフィルタ、５８３ａ：カラーフィルタ、５８３ｂ：カラーフィルタ、５８３ｃ：カラーフィルタ、５８４：マイクロレンズアレイ、５８５：光学変換層、５８６：絶縁層、６１０：パッケージ基板、６１１：パッケージ基板、６２０：カバーガラス、６２１：レンズカバー、６３０：接着剤、６３５：レンズ、６４０：バンプ、６４１：ランド、６５０：イメージセンサチップ、６５１：イメージセンサチップ、６６０：電極パッド、６６１：電極パッド、６７０：ワイヤ、６７１：ワイヤ、６９０：ＩＣチップ、９１１：筐体、９１２：表示部、９１３：スピーカ、９１９：カメラ、９３２：表示部、９３３：筐体兼リストバンド、９３９：カメラ、９５１：支持台、９５２：カメラユニット、９５３：保護カバー、９６１：筐体、９６２：シャッターボタン、９６３：マイク、９６５：レンズ、９６７：発光部、９７１：筐体、９７２：筐体、９７３：表示部、９７４：操作キー、９７５：レンズ、９７６：接続部、９７７：スピーカ、９７８：マイク、９８１：筐体、９８２：表示部、９８３：操作ボタン、９８４：外部接続ポート、９８５：スピーカ、９８６：マイク、９８７：カメラ

Claims (12)

1. 光電変換素子と、第１のトランジスタと、第２のトランジスタと、第１のインバータ回路と、を有し、
   前記第１のインバータ回路はＣＭＯＳ回路の構成を有し、
   前記光電変換素子の一方の電極は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第２のトランジスタのソースまたはドレインの一方は、前記第１のインバータ回路の入力端子と電気的に接続され、
   前記第１のトランジスタと、前記第２のトランジスタは、チャネル形成領域に金属酸化物を有するトランジスタである撮像装置。
2. 請求項１において、
   さらに第２のインバータ回路を有し、
   前記第２のインバータ回路はＣＭＯＳ回路の構成を有し、
   前記第２のインバータ回路の入力端子は、前記第１のインバータ回路の出力端子と電気的に接続されている撮像装置。
3. 請求項１または２において、
   さらに第３のトランジスタを有し、
   前記第３のトランジスタのゲートは前記第１のインバータ回路の出力端子と電気的に接続され、
   前記第３のトランジスタのソースまたはドレインの一方は、前記第１のインバータ回路の入力端子と電気的に接続されている撮像装置。
4. 請求項２において、
   さらに第４のトランジスタを有し、
   前記第４のトランジスタのゲートは前記第２のインバータ回路の出力端子と電気的に接続され、
   前記第４のトランジスタのソースまたはドレインの一方は、前記第１のインバータ回路の入力端子と電気的に接続されている撮像装置。
5. 請求項２において、
   さらに第１の容量素子を有し、
   前記第１の容量素子の一方の電極は、前記第２のインバータ回路の出力端子と電気的に接続され、
   前記第１の容量素子の他方の電極は、前記第１のインバータ回路の入力端子と電気的に接続されている撮像装置。
6. 請求項１において、
   さらに第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、を有し、
   前記第５のトランジスタのソースまたはドレインの一方は、前記第１のトランジスタのソースまたはドレインの他方と電気的に接続され、
   前記第５のトランジスタのソースまたはドレインの一方は、前記第６のトランジスタのゲートと電気的に接続され、
   前記第６のトランジスタのソースまたはドレインの一方は、前記第７のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第６のトランジスタのソースまたはドレインの一方は、前記第５のトランジスタのゲートと電気的に接続されている撮像装置。
7. 請求項６において、
   前記第６のトランジスタと、前記第５のトランジスタおよび前記第７のトランジスタとは、極性が逆である撮像装置。
8. 請求項１において、
   前記ＣＭＯＳ回路が有するｎ－ｃｈ型トランジスタは、チャネル形成領域に金属酸化物を有する撮像装置。
9. 請求項１または８において、
   前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する撮像装置。
10. 請求項１において、
    前記ＣＭＯＳ回路が有するｎ－ｃｈ型トランジスタは、第１のゲートと、第２のゲートと、を有し、
    前記第１のゲートと、前記第２のゲートとは、半導体層を介して対向する位置に設けられている撮像装置。
11. 請求項１において、
    前記光電変換素子は、セレンまたはセレンを含む化合物を有する撮像装置。
12. 請求項１乃至１１のいずれか一に記載の撮像装置と、スピーカと、を有する電子機器。
    

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