WO2019012370A1 - 撮像装置および電子機器 - Google Patents

撮像装置および電子機器 Download PDF

Info

Publication number
WO2019012370A1
WO2019012370A1 PCT/IB2018/054915 IB2018054915W WO2019012370A1 WO 2019012370 A1 WO2019012370 A1 WO 2019012370A1 IB 2018054915 W IB2018054915 W IB 2018054915W WO 2019012370 A1 WO2019012370 A1 WO 2019012370A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
wiring
potential
electrically connected
drain
Prior art date
Application number
PCT/IB2018/054915
Other languages
English (en)
French (fr)
Inventor
小林英智
玉造祐樹
楠本直人
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
Priority to US16/628,073 priority Critical patent/US11302726B2/en
Priority to KR1020197037249A priority patent/KR20200024151A/ko
Priority to DE112018003617.0T priority patent/DE112018003617T5/de
Priority to CN201880045604.4A priority patent/CN110870299B/zh
Priority to JP2019529318A priority patent/JP7202297B2/ja
Publication of WO2019012370A1 publication Critical patent/WO2019012370A1/ja
Priority to US17/705,479 priority patent/US11848340B2/en
Priority to JP2022206198A priority patent/JP7467587B2/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/02016—Circuit arrangements of general character for the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0256—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by the material
    • H01L31/0264—Inorganic materials
    • H01L31/0272—Selenium or tellurium

Definitions

  • One embodiment of the present invention relates to an imaging device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of one embodiment of the invention disclosed in the present specification and the like relates to an object, a method, or a method of manufacturing.
  • one aspect of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter). Therefore, the technical field of one embodiment of the present invention disclosed in the present specification more specifically includes a semiconductor device, a display device, a liquid crystal display device, a light emitting device, a lighting device, a power storage device, a storage device, an imaging device, and the like.
  • a driving method or a method of manufacturing them can be mentioned as an example.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • a transistor and a semiconductor circuit are one embodiment of a semiconductor device.
  • the memory device, the display device, the imaging device, and the electronic device may include a semiconductor device.
  • Patent Document 1 discloses an imaging device having a structure in which a transistor having an oxide semiconductor and having extremely low off-state current is used for a pixel circuit.
  • Patent Document 2 discloses a technology for adding an arithmetic function to an imaging device.
  • processing by software is used for conversion to a binary image, if processing by hardware can be performed, speeding up of the entire processing can be expected.
  • analysis processing of image data is performed by converting analog data which is original data into digital data, but if complex data processing can be performed in the state of analog data, the time required for data conversion can be shortened. . In addition, the size of the circuit used for analysis can be reduced.
  • an object of one embodiment of the present invention is to provide an imaging device capable of performing image processing. Another object is to provide an imaging device capable of binarizing and outputting acquired image data. Alternatively, an object of the present invention is to provide an imaging device capable of performing analysis processing of acquired image data. Another object is to provide an imaging device capable of arithmetic processing of analog data.
  • Another object is to provide an imaging device with low power consumption. Another object is to provide an imaging device that can perform high-sensitivity imaging. Alternatively, it is an object to provide a highly reliable imaging device. Alternatively, it is an object to provide a novel imaging device or the like. Another object is to provide a driving method of the imaging device. Another object is to provide a novel semiconductor device or the like.
  • One embodiment of the present invention relates to an imaging device which can compress and output data acquired by pixels.
  • the present invention relates to an imaging device capable of arithmetic processing of the compressed data.
  • One embodiment of the present invention includes a photoelectric conversion element, a first transistor, a second transistor, and a first inverter circuit, and the first inverter circuit has a configuration of a CMOS circuit, and One electrode of the conversion element is electrically connected to one of the source or drain of the first transistor, and the other of the source or drain of the first transistor is electrically connected to one of the source or drain of the second transistor And one of the source and the drain of the second transistor is electrically connected to the input terminal of the first inverter circuit, and the first transistor and the second transistor form metal oxide in the channel formation region.
  • the imaging device according to the first aspect is a transistor having
  • a second inverter circuit is provided, the second inverter circuit has a CMOS circuit configuration, and an input terminal of the second inverter circuit is electrically connected to an output terminal of the first inverter circuit. It may be an imaging device in the form of 2.
  • the semiconductor device further includes a third transistor, the gate of the third transistor is electrically connected to the output terminal of the first inverter circuit, and the source or drain of the third transistor One of them may be electrically connected to the input terminal of the first inverter circuit.
  • the semiconductor device further includes a fourth transistor, the gate of the fourth transistor is electrically connected to the output terminal of the second inverter circuit, and one of the source and the drain of the fourth transistor is It may be electrically connected to the input terminal of the first inverter circuit.
  • the semiconductor device further includes a first capacitive element, one electrode of the first capacitive element is electrically connected to the output terminal of the second inverter circuit, and the other of the first capacitive element is The electrode may be electrically connected to the input terminal of the first inverter circuit.
  • the semiconductor device further includes a second capacitive element, one electrode of the second capacitive element is electrically connected to the output terminal of the first inverter circuit, and the other of the second capacitive element is The electrode may be electrically connected to the input terminal of the first inverter circuit.
  • the semiconductor device further includes a fifth transistor, a sixth transistor, and a seventh transistor, and one of the source and the drain of the fifth transistor is a source or a drain of the first transistor.
  • the transistor is electrically connected to the other, one of the source or the drain of the fifth transistor is electrically connected to the gate of the sixth transistor, and one of the source or the drain of the sixth transistor is the transistor of the seventh transistor.
  • One of the source and the drain of the sixth transistor may be electrically connected to one of the source and the drain, and one of the source and the drain of the sixth transistor may be electrically connected to the gate of the fifth transistor.
  • the sixth transistor, the fifth transistor, and the seventh transistor preferably have opposite polarities.
  • the first form further includes an eighth transistor and a ninth transistor, and the other of the source and the drain of the eighth transistor is electrically connected to the other of the source and the drain of the first transistor. And one of the source or drain of the ninth transistor is electrically connected to one of the power supply terminals of the first inverter circuit, and one of the source or drain of the ninth transistor is connected to the gate of the eighth transistor It may be electrically connected.
  • An n-ch transistor included in a CMOS circuit preferably includes a metal oxide in a channel formation region.
  • the metal oxide preferably contains In, Zn, and M (M is Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, or Hf).
  • An n-ch transistor included in a CMOS circuit includes a first gate and a second gate, and the first gate and the second gate are provided at positions facing each other through the semiconductor layer. Is preferred.
  • selenium or a compound containing selenium may be used.
  • Another embodiment of the present invention is an imaging device including a plurality of blocks in which a pixel portion and a memory portion are provided, and the pixel portion has a function of acquiring first data by photoelectric conversion, and And the memory unit has a function of storing the third data, the second data, and the third data, and the product-sum operation And an imaging device having the following functions:
  • the pixel portion includes a photoelectric conversion element, a first transistor, a second transistor, and an inverter circuit, and one electrode of the photoelectric conversion element is electrically connected to one of the source and the drain of the first transistor.
  • the first transistor are electrically connected to one of the source or drain of the second transistor, and one of the source or drain of the second transistor is an input of the inverter circuit.
  • the memory portion is electrically connected to the terminal, the memory portion includes a capacitor, a third transistor, and a fourth transistor, and one electrode of the capacitor is electrically connected to an output terminal of the inverter circuit.
  • the other electrode of the capacitive element is electrically connected to one of the source and the drain of the third transistor, and the source or the drain of the third transistor is One-in can be a gate electrically connected Configurations of the fourth transistor.
  • an imaging device capable of performing image processing can be provided.
  • an imaging device capable of binarizing and outputting acquired image data can be provided.
  • an imaging device capable of arithmetic processing of analog data can be provided.
  • an imaging device with low power consumption can be provided.
  • an imaging device capable of performing high-sensitivity imaging can be provided.
  • a highly reliable imaging device can be provided.
  • a novel imaging device or the like can be provided.
  • a method of driving the imaging device can be provided.
  • a novel semiconductor device or the like can be provided.
  • FIG. 6 illustrates a pixel circuit.
  • FIG. 6 illustrates an operation of a pixel circuit.
  • FIG. 7 illustrates a pixel circuit and its operation.
  • FIG. 6 illustrates a pixel circuit.
  • FIG. 7 illustrates a pixel circuit and its operation.
  • FIG. 7 illustrates a pixel circuit and its operation.
  • FIG. 7 illustrates a pixel circuit and its operation.
  • FIG. 7 illustrates a pixel circuit and its operation.
  • FIG. 7 illustrates a pixel circuit and its operation.
  • FIG. 7 illustrates a pixel circuit and its operation.
  • FIG. 6 illustrates a pixel circuit.
  • FIG. 7 illustrates a pixel circuit and its operation.
  • FIG. 7 illustrates a pixel circuit and its operation.
  • FIG. 7 illustrates a pixel circuit and its operation.
  • FIG. 7 illustrates a pixel circuit and its operation.
  • FIG. 7 illustrates a pixel circuit and its operation.
  • FIG. 7 illustrates a
  • FIG. 7 illustrates a pixel circuit and its operation.
  • FIG. 6 illustrates a pixel circuit.
  • FIG. 2 is a block diagram illustrating an imaging device. The figure explaining the structural example of a neural network.
  • 5A and 5B illustrate a configuration example of a semiconductor device.
  • 5A to 5C illustrate an example of a configuration of a memory cell.
  • 7 is a timing chart illustrating operation of a semiconductor device.
  • FIG. 7 is a diagram illustrating connection of a pixel of an imaging device and a memory cell.
  • 5A and 5B illustrate a configuration example of a semiconductor device.
  • FIG. 7 is a diagram illustrating connection of a pixel of an imaging device and a memory cell.
  • FIG. 7 is a diagram illustrating connection of a pixel of an imaging device and a memory cell.
  • FIG. 3 is a diagram illustrating a configuration of a pixel of an imaging device.
  • FIG. 3 is a diagram illustrating a configuration of a pixel of an imaging device.
  • FIG. 3 is a diagram illustrating a configuration of a pixel of an imaging device.
  • FIG. 3 is a diagram illustrating a configuration of a pixel of an imaging device.
  • Embodiment 1 In this embodiment, an imaging device which is one embodiment of the present invention will be described with reference to the drawings.
  • One embodiment of the present invention is an imaging device including a pixel capable of binary output operation of an image signal.
  • a signal corresponding to two values is output from the inverter circuit. Since the intermediate potential is hardly output, it can be said that the image data is compressed and output.
  • the image is binarized by performing image processing with software, etc., and the reading accuracy is improved.
  • image processing can be performed at high speed.
  • FIG. 1 is a diagram for explaining a pixel 11 a that can be used for the imaging device of one embodiment of the present invention.
  • the pixel 11 a includes a photoelectric conversion element 101, a transistor 102, a transistor 103, an inverter circuit INV 1, and a capacitor 106.
  • the inverter circuit INV1 has a configuration of a complementary metal oxide semiconductor (CMOS) circuit, and includes an n-ch transistor 104 and a p-ch transistor 105. Note that the capacitor 106 may not be provided.
  • CMOS complementary metal oxide semiconductor
  • the gate of the transistor 104 and the gate of the transistor 105 are electrically connected and function as an input terminal. Further, one of the source or the drain of the transistor 104 and one of the source or the drain of the transistor 105 are electrically connected to each other and function as an output terminal.
  • One electrode of the photoelectric conversion element 101 is electrically connected to one of the source and the drain of the transistor 102.
  • the other of the source and the drain of the transistor 102 is electrically connected to one electrode of the capacitor 106.
  • One electrode of the capacitor 106 is electrically connected to one of the source and the drain of the transistor 103.
  • One of the source and the drain of the transistor 103 is electrically connected to the input terminal of the inverter circuit INV1. Note that one of the source and the drain of the transistor 103 may be electrically connected to one of the electrodes of the photoelectric conversion element 101.
  • a point at which the other of the source and the drain of the transistor 102, one of the electrodes of the capacitor 106, one of the source and the drain of the transistor 103, and the input terminal of the inverter circuit INV1 is connected is a node FD.
  • the other electrode of the photoelectric conversion element 101 is electrically connected to the wiring 121.
  • the gate of the transistor 102 is electrically connected to the wiring 124.
  • the other of the source and the drain of the transistor 103 is electrically connected to the wiring 122.
  • the gate of the transistor 103 is electrically connected to the wiring 125.
  • the other of the source and the drain of the transistor 105 is electrically connected to, for example, a power supply line for supplying a high potential (VDD) or the like.
  • the other electrode of the capacitive element 106 is electrically connected to a reference potential line such as a GND line, for example.
  • the output terminal of the inverter circuit INV1 is electrically connected to the wiring 126.
  • the other of the source and the drain of the transistor 104 is a low potential power supply terminal, and is electrically connected to the GND wiring or the low potential power supply line.
  • the other of the source and the drain of the transistor 105 is a high potential power supply terminal and is electrically connected to the high potential power supply line.
  • the wirings 121 and 122 can have a function as power supply lines.
  • the potentials of the wirings 121 and 122 differ depending on the direction of connection of the photoelectric conversion element 101.
  • the anode side of the photoelectric conversion element 101 is electrically connected to the transistor 102, and the node FD is reset to a low potential for operation, so the wiring 121 has a high potential (VDD),
  • the wiring 122 is set to a low potential (VSS).
  • the wirings 124 and 125 can function as signal lines for controlling conduction of each transistor.
  • the wiring 126 can function as an output line. Note that the wiring 126 is preferably floating.
  • a photodiode can be used as the photoelectric conversion element 101.
  • an avalanche photodiode it is preferable to use an avalanche photodiode.
  • the transistor 102 can have a function of controlling the potential of the node FD.
  • the transistor 103 can have a function of initializing the potential of the node FD.
  • the inverter circuit INV1 can have a function of outputting a binary signal to the wiring 126 in accordance with the potential of the node FD.
  • a high voltage may be applied, and a transistor with high withstand voltage is preferably used as a transistor connected to the photoelectric conversion element 101.
  • a transistor in which a metal oxide is used for a channel formation region hereinafter, an OS transistor
  • an OS transistor is preferably applied to the transistor 102 and the transistor 103.
  • the OS transistor also has extremely low off current.
  • OS transistors for the transistors 102 and 103 the period in which charge can be held at the node FD can be extremely long. Therefore, it is possible to apply the global shutter method in which charge accumulation operation is simultaneously performed in all the pixels without complicating the circuit configuration and the operation method.
  • the first gate and the second gate can be provided to sandwich the semiconductor layer.
  • the threshold voltage of the transistor can be easily adjusted, and binary output operation described later can be controlled.
  • the transistor 105 it is preferable to apply a transistor (hereinafter referred to as a Si transistor) in which silicon for which a p-ch transistor is easily manufactured is used for a channel formation region.
  • a transistor hereinafter referred to as a Si transistor
  • the present invention is not limited to the above, and any combination of an OS transistor and a Si transistor may be applied.
  • all the transistors may be OS transistors or Si transistors.
  • the potential of the wiring 125 is “L” in the period T2
  • the potential of the node FD is increased according to the operation of the photoelectric conversion element 101 (accumulation operation).
  • the transistor 105 is gradually turned off in the inverter circuit INV1, and the transistor 104 is gradually turned on. Therefore, the potential output to the wiring 126 gradually changes from "H” to "L".
  • the potential of the wiring 124 is “L” in the period T3
  • the potential of the node FD is held, and thus the potential output to the wiring 126 is fixed at “L”.
  • the read operation may be performed after the period T3.
  • the potential of the node FD is “H” or in the vicinity thereof in the pixel 11a, and “L” is output to the wiring 126 “L”.
  • the potential of the node FD is at or near “L”, and “H” is output to the wiring 126.
  • the inverter circuit INV1 In the operation of the inverter circuit INV1, there is a transient state in which both the transistor 104 and the transistor 105 are conductive. Therefore, a potential in the range illustrated by oblique lines may be output to the wiring 126 when the potential of the node FD is in the middle between “H” and “L” and in the vicinity thereof. However, since the output sharply changes in the vicinity of the logic threshold value of the inverter circuit INV1, the potential in the vicinity of the middle is hard to be output. Therefore, in a broad sense, it can be said that the pixel 11a is capable of binary output operation.
  • the threshold voltage of the transistor 104 controls the threshold voltage of the transistor 104. For example, when the node FD and the first gate of the transistor 104 are connected, the threshold voltage can be shifted in the positive direction by applying a negative potential to the source potential to the second gate. By shifting the threshold voltage of the transistor 104 in the positive direction, the range of the potential of the node FD at which a transient state occurs can be narrowed, and the accuracy of binary output operation can be improved.
  • each element such as a transistor constituting the pixel 11a may generate noise. However, if the noise added to the node FD is equal to or less than the logic threshold value of the inverter circuit INV1, the output does not appear.
  • FIG. 3A is a diagram for explaining a pixel 11 b in which the direction of connection of the photoelectric conversion element 101 is opposite to that of the pixel 11 a.
  • the cathode side of the photoelectric conversion element 101 is connected to one of the source and the drain of the transistor 102, and the potential of the node FD is reset to a high potential to operate. Therefore, the wiring 121 has a low potential (VSS) and the wiring 122 has a high potential (VDD).
  • VSS low potential
  • VDD high potential
  • FIG. 3B is a timing chart illustrating the operation of the pixel 11b.
  • the basic operation is the same as that of the pixel 11a, but the change in the potential of the node FD according to the operation of the photoelectric conversion element 101 is opposite to that of the pixel 11a. Therefore, in the bright state, the potential of the node FD is “L” or in the vicinity of the pixel 11 a, and “H” is output to the wiring 126. In the dark state, the potential of the node FD is at or near “H”, and “L” is output to the wiring 126.
  • the transistor 104 and the transistor 105 of the inverter circuit INV1 become conductive, and the power consumption is increased by the through current. Further, since the potential of the node FD is maintained even after the read operation, the through current may continue to flow even when the imaging operation is not performed.
  • the transistor 151 may be added to the configuration of the pixel 11a.
  • the through current can be suppressed by providing the transistor 151 between the transistor 105 and the high potential power supply line and turning off the transistor 151 except during the imaging operation period.
  • the structure can also be applied to the structure of other pixels described in this embodiment.
  • the transistors 107, 108, and 109 may be added to the configuration of the pixel 11a.
  • the gate of the transistor 107 is electrically connected to the other of the source and the drain of the transistor 102.
  • One of the source or the drain of the transistor 107 is electrically connected to one of the source or the drain of the transistor 108, and the other of the source or the drain of the transistor 107 is electrically connected with, for example, a power supply line supplying high potential (VDD).
  • VDD high potential
  • Connected The other of the source and the drain of the transistor 108 is electrically connected to the wiring 128.
  • One of the source and the drain of the transistor 109 is electrically connected to the other of the source and the drain of the transistor 102, and the other of the source and the drain is electrically connected to the input terminal of the inverter circuit INV1.
  • the transistor 107 can operate as a source follower circuit that outputs the potential of the node FD.
  • the transistor 108 can operate as a pixel selection transistor.
  • the pixel 11 a is configured to output only binarized data, but with the above configuration, image data that is not binarized can be output to the wiring 128. Further, by controlling the conduction of the transistor 109, acquisition of image data to be binarized can be selectively performed. Note that the structure can also be applied to the structure of other pixels described in this embodiment.
  • FIG. 5A is a diagram for explaining a pixel 12a which is a modification of the pixel 11a.
  • the pixel 12a has a configuration in which a transistor 110 is added to the pixel 11a.
  • the gate of the transistor 110 is electrically connected to the wiring 126.
  • One of the source or the drain of the transistor 110 is electrically connected to the input terminal of the inverter circuit INV1, and the other of the source or the drain is electrically connected to the wiring 131.
  • the transistor 110 is a p-ch type.
  • the potential of the wiring 125 is “L” in the period T2
  • the potential of the node FD is increased according to the operation of the photoelectric conversion element 101 (accumulation operation).
  • the transistor 104 When the potential of the node FD reaches the threshold voltage of the transistor 104, the transistor 104 is turned on and the potential of the wiring 126 starts to decrease. Then, when the potential of the wiring 126 reaches the threshold voltage of the transistor 110, the transistor 110 is turned on, and the potential of the node FD is rapidly increased. These operations are repeated and the potential of node FD is rapidly saturated.
  • the potential of the wiring 124 is “L” in the period T3
  • the potential of the node FD is held, and thus the potential output to the wiring 126 is fixed at “L”.
  • the read operation may be performed after the period T3.
  • the pixel 12a In the period T2, the pixel 12a outputs “H” to the wiring 126 immediately before the transistor 110 is turned on (corresponding to a dark state). In addition, when the transistor 110 is turned on (corresponding to a bright state), “L” is output to the wiring 126.
  • the transition until the transistor 110 is turned on (corresponding to a dark state) due to the potential change of the node FD includes a transient state. Therefore, when the potential of the node FD has a value in a specific range in the dark state, the potential in the range illustrated by oblique lines may be output. However, since the potential of the node FD rapidly rises due to the conduction of the transistor 110, the potential near the middle is not output, and “L” is output when the bright state is detected. Therefore, in a broad sense, it can be said that the pixel 12a is capable of binary output operation.
  • the threshold voltage of the transistor 104 controls the threshold voltage of the transistor 104.
  • the range of the potential of the node FD which corresponds to the dark state can be adjusted.
  • the range of the potential of the node FD where the above transient occurs can be reduced.
  • FIG. 6A is a diagram for explaining a pixel 12 b in which the direction of connection of the photoelectric conversion element 101 is the reverse of the pixel 12 a.
  • the cathode side of the photoelectric conversion element 101 is connected to one of the source and the drain of the transistor 102, and the potential of the node FD is reset to a high potential to operate. Therefore, the wiring 121 has a low potential (VSS) and the wiring 122 has a high potential (VDD).
  • the transistor 110 is an n-ch type. The other configuration is the same as that of the pixel 12a.
  • FIG. 6B is a timing chart illustrating the operation of the pixel 12b.
  • the basic operation is the same as that of the pixel 12a, but the change in the potential of the node FD according to the operation of the photoelectric conversion element 101 is opposite to that of the pixel 12a. Therefore, the pixel 12 b outputs “L” to the wiring 126 immediately before the transistor 110 is turned on (corresponding to a dark state). In addition, when the transistor 110 is turned on (corresponding to a bright state), “H” is output to the wiring 126.
  • FIG. 7A is a view for explaining a pixel 13a which is a modification of the pixel 11a.
  • the pixel 13a has a configuration in which an inverter circuit INV2 is added to the pixel 11a.
  • the input terminal of the inverter circuit INV2 is electrically connected to the output terminal of the inverter circuit INV1.
  • the output terminal of the inverter circuit INV2 is electrically connected to the wiring 126.
  • the inverter circuit INV2 has a configuration similar to that of the inverter circuit INV1, and includes an n-ch transistor 111 and a p-ch transistor 112.
  • a point at which the output terminal of the inverter circuit INV1 and the input terminal of the inverter circuit INV2 are connected is referred to as a node AD.
  • the potential of the wiring 125 is “L” in the period T2
  • the potential of the node FD is increased according to the operation of the photoelectric conversion element 101 (accumulation operation).
  • the transistor 105 is gradually turned off in the inverter circuit INV1 and the transistor 104 is gradually turned on. Therefore, the potential output to the node AD is from “H” It gradually changes to "L".
  • the inverter circuit INV2 inverts and outputs the potential of the node AD, the potential output to the wiring 126 gradually changes from “L” to "H".
  • the potential of the wiring 124 is “L” in the period T3
  • the potential of the node FD is held, and thus the potential output to the wiring 126 is fixed at “H”.
  • the read operation may be performed after the period T3.
  • the inverter circuits are connected in series in two stages, the operation is delayed, and the range of the potential of the node FD in which a transient state occurs in the inverter circuit INV2 can be reduced. Therefore, when the potential of the node FD is in the middle between “H” and “L” and in the vicinity thereof, a potential in the range illustrated by oblique lines may be output to the wiring 126, but the range may be smaller than the pixel 11a. Can.
  • FIG. 8A is a diagram for explaining a pixel 14b in which the connection direction of the photoelectric conversion element 101 is the reverse of the pixel 13a.
  • the cathode side of the photoelectric conversion element 101 is connected to one of the source and the drain of the transistor 102, and the potential of the node FD is reset to a high potential to operate. Therefore, the wiring 121 has a low potential (VSS) and the wiring 122 has a high potential (VDD).
  • VSS low potential
  • VDD high potential
  • FIG. 8B is a timing chart illustrating the operation of the pixel 13b.
  • the basic operation is the same as that of the pixel 13a, but the change in the potential of the node FD according to the operation of the photoelectric conversion element 101 is opposite to that of the pixel 13a. Therefore, the potential output to the wiring 126 is also opposite to that of the pixel 13a.
  • FIG. 9A is a view for explaining a pixel 14a which is a modification of the pixel 12a and the pixel 13a.
  • the pixel 14a has a configuration in which the elements of the pixel 12a and the pixel 13a are combined.
  • the pixel 14a includes a transistor 110 and an inverter circuit INV2.
  • the gate of the transistor 110 is electrically connected to the node AD. Note that in the configuration of the pixel 14a, the transistor 110 is p-ch.
  • the potential of the wiring 125 is “L” in the period T2
  • the potential of the node FD is increased according to the operation of the photoelectric conversion element 101 (accumulation operation).
  • the transistor 104 When the potential of the node FD reaches the threshold voltage of the transistor 104, the transistor 104 conducts and the potential of the node AD starts to decrease. Then, when the potential of the node AD reaches the threshold voltage of the transistor 110, the transistor 110 is turned on, and the potential of the node FD is rapidly increased. These operations are repeated and the potential of node FD is rapidly saturated. Further, the potential of the node AD also rapidly changes from "H" to "L".
  • the delay operation is performed at the initial stage of the potential change of the node AD, and the rapid inversion operation is performed at the rapid change of the potential of the node AD. Therefore, the potential output to the wiring 126 rapidly changes from "L" to "H".
  • the potential of the wiring 124 is “L” in the period T3
  • the potential of the node FD is held, and thus the potential output to the wiring 126 is fixed at “H”.
  • the read operation may be performed after the period T3.
  • the pixel 14a In the period T2, the pixel 14a outputs “L” to the wiring 126 immediately before the transistor 110 is turned on (corresponding to a dark state). In addition, when the transistor 110 is turned on (corresponding to a bright state), “H” is output to the wiring 126.
  • the operation of the inverter circuit INV1 has a transient state as shown in the description of the pixel 12a.
  • the inverter circuit INV2 does not operate at the initial stage of change of the potential of the node AD because it involves a delay, and inverts in response to a rapid change of the potential of the node AD. Therefore, the pixel 14a can perform a binary output operation of outputting "H" to the wiring 126 when a bright state is detected and outputting "L" to the wiring 126 when a dark state is detected.
  • the transistor 110 in the pixel 14a may be replaced with an n-ch transistor, and the gate of the transistor 110 may be electrically connected to the wiring 126. .
  • the pixel 15a can be operated in accordance with the timing chart shown in FIG. 9B, and a similar output can be obtained.
  • FIG. 10A is a diagram for explaining a pixel 14 b in which the connection direction of the photoelectric conversion element 101 is the reverse of the pixel 14 a.
  • the cathode side of the photoelectric conversion element 101 is connected to one of the source and the drain of the transistor 102, and the potential of the node FD is reset to a high potential to operate. Therefore, the wiring 121 has a low potential (VSS) and the wiring 122 has a high potential (VDD).
  • the transistor 110 is an n-ch type. The other configuration is the same as the pixel 14a.
  • FIG. 10B is a timing chart illustrating the operation of the pixel 12b.
  • the basic operation is the same as that of the pixel 14a, but the change in the potential of the node FD according to the operation of the photoelectric conversion element 101 is opposite to that of the pixel 14a. Therefore, the pixel 14 b can perform a binary output operation of outputting “L” to the wiring 126 when a bright state is detected and outputting “H” to the wiring 126 when a dark state is detected.
  • the transistor 110 in the pixel 14b may be replaced with a p-ch transistor, and the gate of the transistor 110 may be electrically connected to the wiring 126. .
  • the pixel 15b can be operated according to the timing chart shown in FIG. 10B, and can obtain the same output.
  • FIG. 12A is a view for explaining a pixel 16a which is a modification of the pixel 13a.
  • the pixel 16a has a configuration in which a capacitor 114 is added to the pixel 13a.
  • One electrode of the capacitor 114 is electrically connected to the wiring 126.
  • the other electrode of the capacitive element 114 is electrically connected to the input terminal of the inverter circuit INV1.
  • the potential of the wiring 125 is “L” in the period T2
  • the potential of the node FD is increased according to the operation of the photoelectric conversion element 101 (accumulation operation).
  • each of the inverter circuit INV1 and the inverter circuit INV2 operates, and the potential of the wiring 126 rises. Therefore, the potential of the node FD is further raised by the capacitive coupling of the capacitive element 114. These operations are repeated, and the potential of the node FD rapidly rises.
  • the operation of the inverter circuit INV1 has a transient state as shown in the description of the pixel 12a.
  • the inverter circuit INV2 causes a delay in operation at the initial stage of the change of the potential of the node AD, and inverts in response to the rapid change of the potential of the node AD. Therefore, the pixel 14a can perform a binary output operation of outputting "L” to the wiring 126 when a bright state is detected, and outputting "H" to the wiring 126 when a dark state is detected.
  • FIG. 13A is a diagram for explaining a pixel 16 b in which the connection direction of the photoelectric conversion element 101 is the reverse of the pixel 16 a.
  • the cathode side of the photoelectric conversion element 101 is connected to one of the source and the drain of the transistor 102, and the potential of the node FD is reset to a high potential to operate. Therefore, the wiring 121 has a low potential (VSS) and the wiring 122 has a high potential (VDD).
  • VSS low potential
  • VDD high potential
  • FIG. 13B is a timing chart illustrating the operation of the pixel 16b.
  • the basic operation is the same as that of the pixel 16a, but the change in the potential of the node FD according to the operation of the photoelectric conversion element 101 is opposite to that of the pixel 16a. Therefore, the pixel 16 b can perform a binary output operation of outputting “H” to the wiring 126 when detecting the bright state and outputting “L” to the wiring 126 when detecting the dark state.
  • FIG. 14A is a diagram for explaining a pixel 17a which is a modification of the pixel 11a.
  • the pixel 17a has a configuration in which transistors 115, 116, and 117 are added to the pixel 11a.
  • the gate of the transistor 115 is electrically connected to the other of the source and the drain of the transistor 102.
  • One of the source or the drain of the transistor 115 is electrically connected to one of the source or the drain of the transistor 116.
  • One of the source or the drain of the transistor 116 is electrically connected to the gate of the transistor 117.
  • One of the source or the drain of the transistor 117 is electrically connected to the other of the source or the drain of the transistor 102. Note that in the configuration of the pixel 17 a, the transistor 115 is an n-ch type, and the transistors 116 and 117 are p-ch types.
  • a node HD is a point at which one of the source and the drain of the transistor 115, one of the source and the drain of the transistor 116, and the gate of the transistor 117 are connected.
  • the other of the source and the drain of the transistor 115 is electrically connected to the wiring 136.
  • the other of the source and the drain of the transistor 116 is electrically connected to the wiring 133.
  • the gate of the transistor 116 is electrically connected to the wiring 135.
  • the other of the source and the drain of the transistor 117 is electrically connected to the wiring 134.
  • the wirings 133, 134, and 136 can function as power supply lines. In the configuration of the pixel 17a, the wirings 133 and 134 have high potential (VDD), and the wiring 136 has low potential (GND or the like).
  • the wiring 135 can function as a signal line for controlling the operation of the transistor 116.
  • the potential of the wiring 125 is “L” and the potential of the wiring 135 is “H” in the period T2
  • the potential of the node FD is increased according to the operation of the photoelectric conversion element 101 (accumulation operation). Also, the node HD is held at high potential.
  • the transistor 115 When the potential of the node FD reaches the threshold voltage of the transistor 115, the transistor 115 is turned on and the potential of the node HD starts to decrease. Then, when the potential of the node HD reaches the threshold voltage of the transistor 117, the transistor 117 is turned on, and the potential of the node FD is rapidly increased. These operations are repeated and the potential of node FD is rapidly saturated.
  • the potential of the wiring 124 is “L” in the period T3
  • the potential of the node FD is held, and thus the potential output to the wiring 126 is fixed at “L”.
  • the read operation may be performed after the period T3.
  • the pixel 17a In the period T2, the pixel 17a outputs “H” to the wiring 126 immediately before the transistor 115 is turned on (corresponding to a dark state). In addition, when the transistor 115 is turned on (corresponding to a bright state), “L” is output to the wiring 126.
  • the inverter circuit INV1 causes a delay in operation at the initial stage of the change of the potential of the node FD, and inverts in response to a rapid change of the potential of the node FD, so that substantially no transient state occurs. Therefore, the pixel 17a can perform a binary output operation of outputting "L” to the wiring 126 when a bright state is detected, and outputting "H” to the wiring 126 when a dark state is detected.
  • the threshold voltage of the transistor 115 by controlling the threshold voltage of the transistor 115, the potential of the node FD corresponding to the upper limit of the dark state can be determined. Therefore, as the transistor 115, an OS transistor whose threshold voltage can be easily adjusted by the second gate is preferably applied.
  • FIG. 15A is a diagram for explaining a pixel 17 b in which the connection direction of the photoelectric conversion element 101 is the reverse of the pixel 17 a.
  • the cathode side of the photoelectric conversion element 101 is connected to one of the source and the drain of the transistor 102, and the potential of the node FD is reset to a high potential to operate. Therefore, the wiring 121 has a low potential (VSS) and the wiring 122 has a high potential (VDD). Further, the wiring 136 is set to a high potential (VDD), and the wirings 133 and 134 are set to a low potential (VSS).
  • the transistor 115 is a p-ch type, and the transistors 116 and 117 are n-ch types. The other configuration is the same as that of the pixel 17a.
  • FIG. 15B is a timing chart illustrating the operation of the pixel 17b.
  • the basic operation is the same as that of the pixel 17a, but the change in the potential of the node FD according to the operation of the photoelectric conversion element 101 is opposite to that of the pixel 17a. Therefore, the pixel 17 b can perform a binary output operation of outputting “H” to the wiring 126 when a bright state is detected and outputting “L” to the wiring 126 when a dark state is detected.
  • the transistors 116 and 117 are n-ch transistors, an OS transistor can be applied. Therefore, the potential holding capability of the nodes FD and HD can be increased, and the operation can be stabilized.
  • the transistor 117 is a p-ch type at the node FD, and a Si transistor is applied.
  • the Si transistor has a relatively large leak current, and the potential of the node FD may change unnecessarily. Therefore, as illustrated in FIG. 16A, an n-ch transistor 120 may be provided between the node FD and the transistor 117.
  • the OS transistor By applying the OS transistor to the transistor 120, change in the potential of the node FD due to the leak current of the transistor 117 can be suppressed.
  • the transistor 120 may be provided between the node FD and the inverter circuit INV1.
  • the transistor 120 may be provided between the node FD and the inverter circuit INV1.
  • FIG. 17A is a block diagram illustrating an imaging device including a plurality of pixels of one embodiment of the present invention described above.
  • the imaging device includes a pixel array 180, a circuit 170, a circuit 171, and a circuit 172.
  • the pixel array 180 has circuits 160 arranged in a matrix.
  • the transistor 152 is added to the pixels 11a to 17b described above or their modified examples. As illustrated in FIG. 17B, in the transistor 152, either the source or the drain may be electrically connected to the wiring 126 in each pixel. The other of the source and the drain of the transistor 152 is connected to the wiring 136, and the gate is electrically connected to the wiring 137.
  • the transistor 152 has a function as a transistor for selecting a pixel, and outputs data to the wiring 136 from the pixel for which the selection signal is input to the wiring 137.
  • the circuit 160 is electrically connected to the circuit 170 through the wiring 137, and the circuit 160 is electrically connected to the circuit 171 through the wiring 136.
  • the circuit 170 can have a function as a row driver.
  • the circuit 170 can use, for example, a decoder or a shift register.
  • the circuit 170 can select a read row and can output a signal generated by the circuit 160 to the wiring 136.
  • the circuit 171 can have a function as a reading circuit.
  • the circuit 171 can include, for example, a comparator circuit. The signal potential input from the circuit 171 to the comparator circuit is compared with a constant potential serving as a reference, and “H” or “L” is output from the comparator circuit.
  • the pixels 11 a to 13 b may output signals closer to the intermediate potential than “H” or “L”, but the operation of the circuit 171 can make those signals be ideal binary values. Note that since a binarized signal can be output to the pixels 14a to 17b, a latch circuit or the like may be used as the circuit 171.
  • the circuit 172 can have a function as a column driver.
  • the circuit 172 can use, for example, a decoder or a shift register.
  • the readout column can be selected by the circuit 172, and the binary signal generated by the circuit 171 or the binary signal output from the circuit 160 can be output to the wiring 138.
  • connection destination of the wiring 138 is not limited.
  • a neural network, a storage device, a display device, a communication device or the like can be used as the connection destination.
  • processing such as character recognition and shape recognition can be performed with high accuracy.
  • Embodiment Mode 1 a structural example of a semiconductor device which can be used for a neural network which can be used for the application described in Embodiment Mode 1 will be described.
  • the neural network NN can be configured by an input layer IL, an output layer OL, and an intermediate layer (hidden layer) HL.
  • Each of the input layer IL, the output layer OL, and the intermediate layer HL has one or more neurons (units).
  • the intermediate layer HL may be a single layer or two or more layers.
  • a neural network having two or more intermediate layers HL can be called DNN (deep neural network), and learning using a deep neural network can also be called deep learning.
  • Input data is input to each neuron in the input layer IL, an output signal of a neuron in the front or rear layer is input to each neuron in the intermediate layer HL, and an output from a neuron in the front layer is input to each neuron in the output layer OL A signal is input.
  • Each neuron may be connected to all neurons in the previous and subsequent layers (total connection) or may be connected to some neurons.
  • FIG. 18B shows an example of operation by a neuron.
  • a neuron N and two neurons in the front layer outputting signals to the neuron N are shown.
  • the output x 1 of the anterior layer neuron and the output x 2 of the anterior layer neuron are input to the neuron N.
  • the operation by the neuron includes the operation of adding the product of the output of the anterior layer neuron and the weight, that is, the product-sum operation (x 1 w 1 + x 2 w 2 above ).
  • This product-sum operation may be performed on software using a program or may be performed by hardware.
  • a product-sum operation circuit can be used.
  • a digital circuit or an analog circuit may be used as this product-sum operation circuit.
  • an analog circuit is used for the product-sum operation circuit. Therefore, the processing speed can be improved and the power consumption can be reduced by reducing the circuit scale of the product-sum operation circuit or reducing the number of accesses to the memory.
  • the product-sum operation circuit may be configured by a Si transistor or may be configured by an OS transistor.
  • the OS transistor since the OS transistor has extremely small off-state current, the OS transistor is suitable as a transistor forming an analog memory of a product-sum operation circuit.
  • the product-sum operation circuit may be configured using both a Si transistor and an OS transistor.
  • FIG. 19 shows a configuration example of a semiconductor device MAC having a function of performing computation of a neural network.
  • the semiconductor device MAC has a function of performing a product-sum operation of first data corresponding to coupling strength (weight) between neurons and second data corresponding to input data.
  • each of the first data and the second data can be analog data or multivalued data (discrete data).
  • the semiconductor device MAC has a function of converting data obtained by the product-sum operation using an activation function.
  • the semiconductor device MAC includes a cell array CA, a current source circuit CS, a current mirror circuit CM, a circuit WDD, a circuit WLD, a circuit CLD, an offset circuit OFST, and an activation function circuit ACTV.
  • Cell array CA has a plurality of memory cells MC and a plurality of memory cells MCref.
  • a memory cell MC (MC [1,1] to [m, n]) of m rows and n columns (m, n is an integer of 1 or more) and m memory cells MCref (MCref) are shown.
  • An example of a configuration having [1] to [m] is shown.
  • Memory cell MC has a function of storing first data.
  • the memory cell MCref has a function of storing reference data used for product-sum operation.
  • the reference data can be analog data or multivalued data.
  • the memory cell MC [i, j] (i is an integer of 1 to m and j is an integer of 1 to n) includes the wiring WL [i], the wiring RW [i], the wiring WD [j], and the wiring BL Connected with [j].
  • the memory cell MCref [i] is connected to the wiring WL [i], the wiring RW [i], the wiring WDref, and the wiring BLref.
  • the memory cell MC [i, j] to the wiring BL [j] the current flowing between denoted as I MC [i, j], the current flowing between the memory cell MCref [i] and the wiring BLref I MCref [ i] .
  • FIG. 20 shows memory cells MC [1,1], [2,1] and memory cells MCref [1], [2] as representative examples, but the same applies to other memory cells MC and memory cells MCref.
  • the configuration of can be used.
  • Each of the memory cell MC and the memory cell MCref includes transistors Tr11 and Tr12 and a capacitive element C11.
  • the transistors Tr11 and Tr12 are n-channel transistors is described.
  • the gate of the transistor Tr11 is connected to the wiring WL, one of the source or drain is connected to the gate of the transistor Tr12 and the first electrode of the capacitive element C11, and the other is connected to the wiring WD It is done.
  • One of the source and the drain of the transistor Tr12 is connected to the wiring BL, and the other of the source and the drain is connected to the wiring VR.
  • the second electrode of the capacitive element C11 is connected to the wiring RW.
  • the wiring VR is a wiring having a function of supplying a predetermined potential.
  • a low power supply potential such as a ground potential
  • a node connected to one of the source and the drain of the transistor Tr11, the gate of the transistor Tr12, and the first electrode of the capacitor C11 is a node NM.
  • the nodes NM of the memory cells MC [1,1] and [2,1] are denoted as nodes NM [1,1] and [2,1], respectively.
  • Memory cell MCref also has a configuration similar to that of memory cell MC. However, the memory cell MCref is connected to the wiring WDref instead of the wiring WD, and is connected to the wiring BLref instead of the wiring BL. In memory cells MCref [1] and [2], one of the source and the drain of transistor Tr11, the gate of transistor Tr12, and the node connected to the first electrode of capacitive element C11 are node NMref [1], respectively. And [2].
  • the node NM and the node NMref function as holding nodes of the memory cell MC and the memory cell MCref, respectively.
  • the node NM holds the first data
  • the node NMref holds reference data.
  • currents I MC [1 , 1] and I MC [2, 1] flow from the wiring BL [1] to the transistors Tr 12 of the memory cells MC [1, 1] and [2, 1], respectively.
  • currents I MCref [1] and I MCref [2] flow from the wiring BLref to the transistors Tr12 of the memory cells MCref [1] and [2], respectively.
  • the off-state current of the transistor Tr11 is preferably small. Therefore, it is preferable to use an OS transistor with extremely small off-state current as the transistor Tr11. Accordingly, fluctuation of the potential of the node NM or the node NMref can be suppressed, and the calculation accuracy can be improved. Further, the frequency of the operation of refreshing the potential of the node NM or the node NMref can be suppressed low, and power consumption can be reduced.
  • the transistor Tr12 is not particularly limited, and, for example, a Si transistor or an OS transistor can be used.
  • an OS transistor is used as the transistor Tr12, the transistor Tr12 can be manufactured using the same manufacturing apparatus as the transistor Tr11, and the manufacturing cost can be suppressed.
  • the transistor Tr12 may be an n-channel type or a p-channel type.
  • the current source circuit CS is connected to the wirings BL [1] to [n] and the wiring BLref.
  • the current source circuit CS has a function of supplying current to the wirings BL [1] to [n] and the wiring BLref.
  • the current values supplied to the wirings BL [1] to [n] may be different from the current values supplied to the wiring BLref.
  • the current supplied from the current source circuit CS to the wirings BL [1] to [n] is denoted as I C
  • the current supplied from the current source circuit CS to the wiring BLref is denoted as I Cref .
  • the current mirror circuit CM includes interconnects IL [1] to [n] and an interconnect ILref.
  • the wirings IL [1] to [n] are connected to the wirings BL [1] to [n], respectively, and the wiring ILref is connected to the wiring BLref.
  • connection points of the wirings IL [1] to [n] and the wirings BL [1] to [n] are denoted as nodes NP [1] to [n].
  • a connection point between the wiring ILref and the wiring BLref is denoted as a node NPref.
  • the current mirror circuit CM has a function of causing a current I CM according to the potential of the node NPref to flow through the wiring ILref, and a function of flowing this current I CM also into the wirings IL [1] to [n].
  • Figure 19 is discharged current I CM from the wiring BLref to the wiring ILref
  • wiring BL [1] to the wiring from the [n] IL [1] to [n] to the current I CM is an example to be discharged .
  • currents flowing from the current mirror circuit CM to the cell array CA through the wirings BL [1] to [n] are denoted as I B [1] to [n].
  • the current flowing from the current mirror circuit CM to the cell array CA via the wiring BLref is denoted as I Bref .
  • the circuit WDD is connected to the wirings WD [1] to [n] and the wiring WDref.
  • the circuit WDD has a function of supplying a potential corresponding to the first data stored in the memory cell MC to the wirings WD [1] to [n].
  • the circuit WDD has a function of supplying a potential corresponding to reference data stored in the memory cell MCref to the wiring WDref.
  • the circuit WLD is connected to the wirings WL [1] to [m].
  • the circuit WLD has a function of supplying a signal for selecting a memory cell MC or a memory cell MCref to which data is written, to the wirings WL [1] to [m].
  • the circuit CLD is connected to the wirings RW [1] to [m].
  • the circuit CLD has a function of supplying a potential corresponding to the second data to the wirings RW [1] to [m].
  • the offset circuit OFST is connected to the wirings BL [1] to [n] and the wirings OL [1] to [n].
  • the offset circuit OFST detects the amount of current flowing from the wirings BL [1] to [n] to the offset circuit OFST and / or the amount of change in current flowing from the wirings BL [1] to [n] to the offset circuit OFST Have.
  • the offset circuit OFST also has a function of outputting the detection result to the wirings OL [1] to [n].
  • the offset circuit OFST may output a current corresponding to the detection result to the line OL, or may convert a current corresponding to the detection result to a voltage and output the voltage to the line OL.
  • the currents flowing between the cell array CA and the offset circuit OFST are denoted by I ⁇ [1] to [n].
  • the offset circuit OFST shown in FIG. 21 includes circuits OC [1] to [n].
  • the circuits OC [1] to [n] each include a transistor Tr21, a transistor Tr22, a transistor Tr23, a capacitive element C21, and a resistive element R1.
  • the connection relationship of each element is as shown in FIG.
  • a node connected to the first electrode of the capacitive element C21 and the first terminal of the resistive element R1 is referred to as a node Na.
  • a node connected to the second electrode of the capacitive element C21, one of the source and the drain of the transistor Tr21, and the gate of the transistor Tr22 is referred to as a node Nb.
  • the wiring VrefL has a function of supplying a potential Vref
  • the wiring VaL has a function of supplying a potential Va
  • the wiring VbL has a function of supplying a potential Vb.
  • the wiring VDDL has a function of supplying a potential VDD
  • the wiring VSSL has a function of supplying a potential VSS.
  • the wiring RST has a function of supplying a potential for controlling the conductive state of the transistor Tr21.
  • a source follower circuit is configured by the transistor Tr22, the transistor Tr23, the wiring VDDL, the wiring VSSL, and the wiring VbL.
  • the potential of the node Na changes to a potential corresponding to the second current and the resistance value of the resistor element R1.
  • the transistor Tr21 since the transistor Tr21 is in the off state and the node Nb is in the floating state, the potential of the node Nb changes due to capacitive coupling with the change of the potential of the node Na.
  • the change in the potential of the node Na is ⁇ V Na and the capacitive coupling coefficient is 1
  • the potential of the node Nb is Va + ⁇ V Na .
  • the threshold voltage of the transistor Tr22 is V th
  • the potential Va + ⁇ V Na ⁇ V th is output from the wiring OL [1].
  • Potential ⁇ V Na is determined according to the amount of change from the first current to the second current, resistance element R1, and potential Vref.
  • the resistance element R1 and the potential Vref are known, the amount of change in current flowing from the potential ⁇ V Na to the wiring BL can be obtained.
  • a signal corresponding to the amount of current detected by the offset circuit OFST and / or the amount of change in current is input to the activation function circuit ACTV through the wirings OL [1] to [n].
  • the activation function circuit ACTV is connected to the wirings OL [1] to [n] and the wirings NIL [1] to [n].
  • the activation function circuit ACTV has a function of performing an operation for converting a signal input from the offset circuit OFST in accordance with a previously defined activation function.
  • a sigmoid function, a tanh function, a softmax function, a ReLU function, a threshold function or the like can be used.
  • the signals converted by the activation function circuit ACTV are output to the wirings NIL [1] to [n] as output data.
  • the product-sum operation of the first data and the second data can be performed using the above-described semiconductor device MAC.
  • an operation example of the semiconductor device MAC when performing a product-sum operation will be described.
  • FIG. 22 shows a timing chart of an operation example of the semiconductor device MAC.
  • the wiring WL [1], the wiring WL [2], the wiring WD [1], the wiring WDref, the node NM [1,1], the node NM [2,1], and the node NMref [1] in FIG. The transition of the potential of the node NMref [2], the wiring RW [1], and the wiring RW [2], and the transition of the values of the current I B [1] -I ⁇ [1] and the current I Bref .
  • the current I B [1] -I ⁇ [1] corresponds to the sum of the currents flowing from the wiring BL [1] to the memory cells MC [1, 1] and [2, 1].
  • the memory cell MC [1,1] and the transistor Tr11 having a memory cell MCref [1] is turned on and node NM potential of [1,1] is V PR -V W [1,1], the node NMref The potential of [1] becomes VPR .
  • the current I MC [1, 1], 0 flowing from the wiring BL [1] to the transistor Tr12 of the memory cell MC [1, 1] can be expressed by the following equation.
  • k is a constant determined by the channel length, channel width, mobility, and the capacity of the gate insulating film of the transistor Tr12.
  • V th is a threshold voltage of the transistor Tr12.
  • the potential of the wiring WL [1] becomes low. Accordingly, the transistor Tr11 included in the memory cell MC [1,1] and the memory cell MCref [1] is turned off, and the potentials of the node NM [1,1] and the node NMref [1] are held.
  • the transistor Tr11 As described above, it is preferable to use an OS transistor as the transistor Tr11. Thus, the leak current of the transistor Tr11 can be suppressed, and the potentials of the node NM [1,1] and the node NMref [1] can be accurately held.
  • the potential of the wiring WL [2] becomes the high level
  • the potential of the wiring WD [1] becomes V PR -V W [2,1] greater potential than the ground potential
  • of the wiring WDref potential becomes the V PR greater potential than the ground potential.
  • the potential V W [2, 1] is a potential corresponding to the first data stored in the memory cell MC [2, 1].
  • the memory cell MC [2,1] and the transistor Tr11 having a memory cell MCref [2] are turned on, the node NM potential of [1,1] is V PR -V W [2,1], the node NMref The potential of [1] becomes VPR .
  • the potential of the wiring WL [2] becomes low. Accordingly, the transistor Tr11 included in the memory cell MC [2,1] and the memory cell MCref [2] is turned off, and the potentials of the node NM [2,1] and the node NMref [2] are held.
  • the first data is stored in the memory cells MC [1,1], [2,1], and the reference data is stored in the memory cells MCref [1], [2].
  • the current from the current source circuit CS is supplied to the wiring BL [1]. Further, the current flowing through the wiring BL [1] is discharged to the current mirror circuit CM and the memory cells MC [1,1] and [2,1]. In addition, a current flows from the wiring BL [1] to the offset circuit OFST. Assuming that the current supplied from the current source circuit CS to the wiring BL [1] is I C, 0 and the current flowing from the wiring BL [1] to the offset circuit OFST is I ⁇ , 0 , the following equation is established.
  • I C ⁇ I CM, 0 I MC [1,1], 0 + I MC [2,1], 0 + I ⁇ , 0 (E6)
  • the potential of the wiring RW [1] is higher than the reference potential by V X [1] .
  • the potential V X [1] is supplied to the capacitive element C11 of each of the memory cell MC [1,1] and the memory cell MCref [1], and the potential of the gate of the transistor Tr12 rises due to capacitive coupling.
  • the potential V x [1] is a potential corresponding to the second data supplied to the memory cell MC [1, 1] and the memory cell MCref [1].
  • the amount of change in the potential of the gate of the transistor Tr12 is a value obtained by multiplying the amount of change in the potential of the wiring RW by the capacitive coupling coefficient determined by the configuration of the memory cell.
  • the capacitive coupling coefficient is calculated by the capacitance of the capacitive element C11, the gate capacitance of the transistor Tr12, the parasitic capacitance, and the like.
  • the capacitive coupling coefficient is one.
  • the potential V x may be determined in consideration of the capacitive coupling coefficient.
  • V X [1] When potential V X [1] is supplied to capacitive element C11 of memory cell MC [1] and memory cell MCref [1], the potentials of nodes NN [1] and NMref [1] are V X [1], respectively . To rise.
  • the current I MC [1, 1], 1 that flows from the wiring BL [1] to the transistor Tr12 of the memory cell MC [1, 1] at time T05 to T06 can be expressed by the following equation.
  • the current flowing to the wiring BL [1] and the wiring BLref will be considered.
  • the current I Cref is supplied from the current source circuit CS to the wiring BLref. Further, the current flowing through the wiring BLref is discharged to the current mirror circuit CM and the memory cells MCref [1] and [2]. Assuming that the current discharged from the wiring BLref to the current mirror circuit CM is I CM, 1 , the following equation is established.
  • the current I C is supplied from the current source circuit CS to the wiring BL [1]. Further, the current flowing through the wiring BL [1] is discharged to the current mirror circuit CM and the memory cells MC [1,1] and [2,1]. Further, current flows from the wiring BL [1] to the offset circuit OFST. Assuming that the current flowing from the wiring BL [1] to the offset circuit OFST is I ⁇ , 1 , the following equation is established.
  • I C ⁇ I CM, 1 I MC [1,1], 1 + I MC [2,1], 1 + I ⁇ , 1 (E10)
  • the difference between the current I ⁇ , 0 and the current I ⁇ , 1 (difference current ⁇ I ⁇ ) can be expressed by the following equation from the equations (E1) to (E10).
  • the differential current ⁇ I ⁇ takes a value corresponding to the product of the potentials V W [1, 1] and V X [1] .
  • the potential of the wiring RW [1] becomes the ground potential, and the potentials of the node NM [1,1] and the node NMref [1] become similar to those at time T04 to T05.
  • the potential of the wiring RW [1] becomes V X [1] larger than the reference potential
  • the potential of the wiring RW [2] is V X [2] larger than the reference potential Supplied.
  • potential V X [1] is supplied to capacitive element C11 of each of memory cell MC [1, 1] and memory cell MCref [1], and node NM [1, 1] and node NMref [ The potential of 1] rises by V X [1] .
  • V X [2] is supplied to capacitive element C11 of each of memory cell MC [2, 1] and memory cell MCref [2], and node NM [2, 1] and node NMref [2 Each of the potentials of V ] [2] rises.
  • the current I MC [2, 1], 1 flowing from the wiring BL [1] to the transistor Tr12 of the memory cell MC [2, 1] at time T07 to T08 can be expressed by the following equation.
  • the current I MCref [2], 1 flowing from the wiring BLref to the transistor Tr12 of the memory cell MCref [2] can be expressed by the following equation.
  • the current flowing to the wiring BL [1] and the wiring BLref will be considered.
  • the current I Cref is supplied from the current source circuit CS to the wiring BLref. Further, the current flowing through the wiring BLref is discharged to the current mirror circuit CM and the memory cells MCref [1] and [2]. Assuming that the current discharged from the wiring BLref to the current mirror circuit CM is I CM, 2 , the following equation holds.
  • the current I C is supplied from the current source circuit CS to the wiring BL [1]. Further, the current flowing through the wiring BL [1] is discharged to the current mirror circuit CM and the memory cells MC [1,1] and [2,1]. Further, current flows from the wiring BL [1] to the offset circuit OFST. Assuming that the current flowing from the wiring BL [1] to the offset circuit OFST is I ⁇ , 2 , the following equation is established.
  • I C ⁇ I CM, 2 I MC [1,1], 1 + I MC [2,1], 1 + I ⁇ , 2 (E15)
  • the difference between the current I ⁇ , 0 and the current I ⁇ , 2 (difference current ⁇ I ⁇ ) is expressed by the following equation from the equations (E1) to (E8) and the equations (E12) to (E15) be able to.
  • the difference current ⁇ I ⁇ is obtained by adding the product of the potential V W [1, 1] and the potential V X [1] and the product of the potential V W [2, 1] and the potential V X [2]. It becomes a value according to the combined result.
  • the differential current ⁇ I ⁇ input to the offset circuit OFST has the potential V X corresponding to the first data (weight) and the second data (input data And the value corresponding to the result of adding the product of the potential V W corresponding to. That is, by measuring the difference current ⁇ I ⁇ with the offset circuit OFST, it is possible to obtain the result of the product-sum operation of the first data and the second data.
  • the differential current ⁇ I ⁇ when the number m of rows of the memory cell MC and the memory cell MCref is an arbitrary number can be expressed by the following equation.
  • the number of product-sum operations to be executed in parallel can be increased.
  • product-sum operation of the first data and the second data can be performed.
  • a product-sum operation circuit can be configured with a small number of transistors. Therefore, the circuit scale of the semiconductor device MAC can be reduced.
  • the number m of rows of memory cells MC corresponds to the number of input data supplied to one neuron
  • the number n of columns of memory cells MC corresponds to the number of neurons Can.
  • the number m of rows of memory cells MC is set to the number of input data supplied from the input layer IL (the number of neurons in the input layer IL)
  • the number n of columns of memory cells MC is the neurons in the intermediate layer HL It can be set to the number of
  • the structure of the neural network to which the semiconductor device MAC is applied is not particularly limited.
  • the semiconductor device MAC can also be used for a convolutional neural network (CNN), a recursive neural network (RNN), an auto encoder, a Boltzmann machine (including a restricted Boltzmann machine), and the like.
  • CNN convolutional neural network
  • RNN recursive neural network
  • auto encoder a Boltzmann machine (including a restricted Boltzmann machine), and the like.
  • FIG. 23 is a diagram for explaining a pixel 161 having a configuration of the pixel 11a described in the first embodiment and a form of connection with the memory cell 20 corresponding to the memory cell MC. Note that the other pixels described in Embodiment 1 may be replaced with the pixel 11a.
  • the pixel 11 a and the memory cell 20 have a configuration in which the wiring 126 and the wiring RW are connected. Therefore, when there are a plurality of pixels 161, it is possible to perform massively parallel processing in which processing is simultaneously performed on all pixels.
  • the entire configuration for performing product-sum operation processing can be a configuration in which the circuit CLD is replaced with the pixel 11a in the configuration of the semiconductor device MAC shown in FIG. 19 as shown in FIG.
  • FIG. 24 illustrates the minimum configuration of the pixel 161 [1] to be subjected to the calculation and the reference pixel 162 [ref].
  • the number of pixels 161 to be calculated is not limited, and may be arranged in a matrix. Further, the reference pixels 162 may be provided for any number of rows of the pixels 161 in any column. Further, the current source circuit CS, the current mirror circuit CM, the circuit WDD, the circuit WLD, the offset circuit OFST, and the activation function circuit ACTV may be provided for each of the plurality of pixels 161.
  • the reference pixel 162 [ref] can basically have the same configuration as the pixel 161, but it is preferable to operate the photoelectric conversion element in the dark state to generate reference data. Therefore, it is preferable to provide a light shielding film in the vicinity of at least the photoelectric conversion element included in the reference pixel 162 [ref].
  • the Si transistor, the OS transistor, and the photoelectric conversion element included in the pixel 161 can be stacked by forming the layers 563, 562, and 561, respectively.
  • FIG. 25A shows a circuit diagram for the sake of clarity, in actuality, the photoelectric conversion element, the Si transistor, and the OS transistor can be formed to have overlapping regions. Therefore, the pixel area can be reduced. Further, the photoelectric conversion element can be overlapped with almost the entire pixel region, and the aperture ratio of the light receiving portion can be increased.
  • FIG. 25A shows an example in which the transistor 104 of the inverter circuit INV1 is formed of an OS transistor
  • the transistor 104 may be formed of a Si transistor as shown in FIG. 25B.
  • all n-ch transistors included in the pixel 161 may be OS transistors and provided in the layer 562.
  • the capacitor 106 and the capacitor C11 may be provided in either of the layer 563 and the layer 562.
  • both the pixel 11 a and the memory cell 20 can be formed by combining the OS transistor and the Si transistor, the number of manufacturing steps is not increased.
  • the data output from the combination of the imaging device and the neural network described above can be used for inference of image analysis.
  • the pixels of the imaging device generate various noises, even small noises may cause large changes in data values due to repeated product-sum operations, which adversely affects inference.
  • correct inference can be made by learning using teacher data that faithfully reproduces these noises, it is difficult to obtain other than generating teacher data on a real machine, and inference can not be done correctly.
  • each pixel can determine the binary value of white or black.
  • an existing binary image containing no noise can be used as teacher data as long as it does not affect black-and-white determination (binary determination).
  • FIG. 26A illustrates the configuration of pixels included in the imaging device.
  • the pixel illustrated in FIG. 26A is an example of a stacked-layer structure of the layer 561, the layer 562, and the layer 563.
  • the layer 561 includes the photoelectric conversion element 101.
  • the photoelectric conversion element 101 can be a stack of a layer 565a, a layer 565b, and a layer 565c as illustrated in FIG. 26B.
  • the photoelectric conversion element 101 illustrated in FIG. 26B is a pn junction photodiode, and for example, ap + -type semiconductor can be used for the layer 565a, an n-type semiconductor for the layer 565b, and an n + -type semiconductor for the layer 565c.
  • ap + -type semiconductor may be used for the layer 565a
  • a p-type semiconductor may be used for the layer 565b
  • a p + -type semiconductor may be used for the layer 565c.
  • a pin junction photodiode in which the layer 565b is an i-type semiconductor may be used.
  • the pn junction photodiode or pin junction photodiode can be formed using single crystal silicon.
  • the pin junction photodiode can be formed using a thin film of amorphous silicon, microcrystalline silicon, polycrystalline silicon, or the like.
  • the photoelectric conversion element 101 included in the layer 561 may be a stack of the layer 566a, the layer 566b, the layer 566c, and the layer 566d.
  • the photoelectric conversion element 101 illustrated in FIG. 26C is an example of an avalanche photodiode, the layer 566a and the layer 566d correspond to electrodes, and the layers 566b and 566c correspond to a photoelectric conversion portion.
  • the layer 566a is preferably a low-resistance metal layer or the like.
  • a low-resistance metal layer or the like aluminum, titanium, tungsten, tantalum, silver or laminates thereof can be used.
  • the layer 566 d is preferably a conductive layer having high transparency to visible light.
  • indium oxide, tin oxide, zinc oxide, indium-tin oxide, gallium-zinc oxide, indium-gallium-zinc oxide, or graphene can be used. Note that the layer 566 d may be omitted.
  • the layers 566 b and 566 c of the photoelectric conversion portion can be configured as, for example, a pn junction photodiode in which a selenium-based material is used as a photoelectric conversion layer. It is preferable to use a selenium-based material which is a p-type semiconductor as the layer 566 b and a gallium oxide or the like which is an n-type semiconductor as the layer 566 c.
  • a photoelectric conversion element using a selenium-based material has high external quantum efficiency with respect to visible light.
  • amplification of the electron with respect to the light quantity to inject can be enlarged by utilizing avalanche multiplication.
  • a selenium-based material has a high light absorption coefficient, it has a production advantage such as being able to form a photoelectric conversion layer as a thin film.
  • the thin film of a selenium-based material can be formed by a vacuum evaporation method, a sputtering method, or the like.
  • crystalline selenium such as single crystal selenium or polycrystalline selenium, amorphous selenium, a compound of copper, indium, selenium (CIS), or a compound of copper, indium, gallium, selenium (CIGS), etc. Can be used.
  • the n-type semiconductor is preferably formed of a material having a wide band gap and a light transmitting property with respect to visible light.
  • a material having a wide band gap and a light transmitting property with respect to visible light For example, zinc oxide, gallium oxide, indium oxide, tin oxide, an oxide in which they are mixed, or the like can be used.
  • these materials also function as a hole injection blocking layer and can also reduce dark current.
  • the layer 562 can include an OS transistor. Specifically, the transistors 102, 103, and 104 in the pixels 11a to 17b can be provided in the layer 562.
  • a metal oxide having an energy gap of 2 eV or more, preferably 2.5 eV or more, more preferably 3 eV or more can be used.
  • an oxide semiconductor containing indium, or the like, for example, a CAC-OS described later can be used.
  • the semiconductor layer is represented by, for example, an In-M-Zn-based oxide containing indium, zinc and M (a metal such as aluminum, titanium, gallium, germanium, yttrium, zirconium, lanthanum, cerium, tin, neodymium or hafnium). It can be a membrane.
  • M a metal such as aluminum, titanium, gallium, germanium, yttrium, zirconium, lanthanum, cerium, tin, neodymium or hafnium.
  • the oxide semiconductor forming the semiconductor layer is an In-M-Zn-based oxide
  • the atomic ratio of metal elements in a sputtering target used for forming the In-M-Zn oxide is In ⁇ M, Zn It is preferable to satisfy ⁇ M.
  • the atomic ratio of the semiconductor layer to be formed includes a variation of plus or minus 40% of the atomic ratio of the metal element contained in the sputtering target.
  • an oxide semiconductor with low carrier density is used.
  • the semiconductor layer has a carrier density of 1 ⁇ 10 17 / cm 3 or less, preferably 1 ⁇ 10 15 / cm 3 or less, more preferably 1 ⁇ 10 13 / cm 3 or less, more preferably 1 ⁇ 10 11 / cm 3 3 or less, more preferably less than 1 ⁇ 10 10 / cm 3, it is possible to use an oxide semiconductor of 1 ⁇ 10 -9 / cm 3 or more carrier density.
  • Such an oxide semiconductor is referred to as a high purity intrinsic or substantially high purity intrinsic oxide semiconductor. Accordingly, the impurity concentration is low and the density of defect states is low, so that the oxide semiconductor can be said to be an oxide semiconductor having stable characteristics.
  • composition is not limited to those described above, and a composition having an appropriate composition may be used in accordance with the semiconductor characteristics and electrical characteristics (field effect mobility, threshold voltage, and the like) of the required transistor.
  • semiconductor characteristics and electrical characteristics field effect mobility, threshold voltage, and the like
  • the concentration of silicon or carbon (the concentration obtained by secondary ion mass spectrometry) in the semiconductor layer is 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the concentration of alkali metal or alkaline earth metal (concentration obtained by secondary ion mass spectrometry) in the semiconductor layer is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less make it
  • the nitrogen concentration (the concentration obtained by secondary ion mass spectrometry) in the semiconductor layer is preferably 5 ⁇ 10 18 atoms / cm 3 or less.
  • the semiconductor layer may have, for example, a non-single crystal structure.
  • the non-single crystal structure is, for example, a CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor, or a C-Axis Aligned and AB-plane Anchored Crystalline Oxide Semiconductor) having a crystal oriented in the c-axis, a polycrystalline structure, A microcrystalline structure or an amorphous structure is included.
  • the amorphous structure has the highest density of defect states
  • CAAC-OS has the lowest density of defect states.
  • the oxide semiconductor film having an amorphous structure has, for example, disordered atomic arrangement and no crystalline component.
  • the oxide film having an amorphous structure has, for example, a completely amorphous structure and no crystal part.
  • the semiconductor layer may be a mixed film having two or more of a region having an amorphous structure, a region having a microcrystalline structure, a region having a polycrystalline structure, a region having a CAAC-OS, and a region having a single crystal structure.
  • the mixed film may have, for example, a single layer structure or a laminated structure including any two or more of the above-described regions.
  • CAC Cloud-Aligned Composite
  • the CAC-OS is, for example, a configuration of a material in which an element included in an oxide semiconductor is unevenly distributed in a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or in the vicinity thereof.
  • an element included in an oxide semiconductor is unevenly distributed in a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or in the vicinity thereof.
  • the oxide semiconductor one or more metal elements are unevenly distributed, and a region including the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 2 nm or less
  • the state of mixing in is also called mosaic or patch.
  • the oxide semiconductor preferably contains at least indium.
  • One or more selected from the above may be included.
  • CAC-OS in the In-Ga-Zn oxide is an indium oxide (hereinafter referred to as InO).
  • InO indium oxide
  • X1 X1 is a real number greater than 0
  • indium zinc oxide hereinafter, In X2 Zn Y2 O Z2 (X2, Y2, and Z2 are real numbers greater than 0)
  • GaO X3 X3 is a real number greater than 0)
  • Ga X4 Zn Y4 O Z4 X4, Y4, and Z4 are real numbers greater than 0) to.
  • the material becomes mosaic by separate into, mosaic InO X1 or in X2 Zn Y2 O Z2, is a configuration in which uniformly distributed in the film (hereinafter Also referred to as a cloud-like.)
  • the CAC-OS is a complex oxide semiconductor having a structure in which a region in which GaO X3 is a main component and a region in which In X 2 Zn Y 2 O Z 2 or InO X 1 is a main component are mixed.
  • the ratio of the atomic ratio of In to the element M in the first region is larger than the atomic ratio of In to the element M in the second region, It is assumed that the concentration of In is higher than that in the region 2.
  • IGZO is a common name and may refer to one compound of In, Ga, Zn, and O. Representative examples are represented by InGaO 3 (ZnO) m1 (m1 is a natural number), or In (1 + x0) Ga ( 1-x0) O 3 (ZnO) m0 (-1 ⁇ x0 ⁇ 1, m0 is an arbitrary number) Crystalline compounds are mentioned.
  • the crystalline compound has a single crystal structure, a polycrystalline structure, or a CAAC structure.
  • the CAAC structure is a crystal structure in which a plurality of IGZO nanocrystals have c-axis orientation and are connected without orientation in the a-b plane.
  • CAC-OS relates to the material configuration of an oxide semiconductor.
  • the CAC-OS refers to a region observed in the form of nanoparticles mainly composed of Ga in a material configuration including In, Ga, Zn, and O, and nanoparticles composed mainly of In in some components.
  • region observed in shape says the structure currently disperse
  • CAC-OS does not include a stacked structure of two or more types of films different in composition. For example, a structure including two layers of a film containing In as a main component and a film containing Ga as a main component is not included.
  • the CAC-OS may be a region observed in the form of nanoparticles mainly composed of the metal element, and a nano mainly composed of In as a main component.
  • region observed in particle form says the structure currently each disperse
  • the CAC-OS can be formed by, for example, a sputtering method under conditions in which the substrate is not intentionally heated.
  • one or more selected from an inert gas (typically, argon), an oxygen gas, and a nitrogen gas may be used as a deposition gas.
  • an inert gas typically, argon
  • oxygen gas typically, oxygen gas
  • a nitrogen gas may be used as a deposition gas.
  • the flow rate ratio of the oxygen gas to the total flow rate of the film forming gas at the time of film formation is preferably as low as possible.
  • the flow rate ratio of the oxygen gas is preferably 0% to less than 30%, .
  • CAC-OS has a feature that a clear peak is not observed when it is measured using a ⁇ / 2 ⁇ scan by the Out-of-plane method, which is one of X-ray diffraction (XRD) measurement methods. Have. That is, it can be understood from X-ray diffraction that the orientation in the a-b plane direction and the c-axis direction of the measurement region is not seen.
  • XRD X-ray diffraction
  • the CAC-OS has a ring-like high luminance region and a plurality of ring regions. A bright spot is observed. Therefore, it can be seen from the electron diffraction pattern that the crystal structure of the CAC-OS has an nc (nano-crystal) structure having no orientation in the planar direction and in the cross-sectional direction.
  • GaO X3 is a main component by EDX mapping acquired using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy) It can be confirmed that the region and the region containing In X 2 Zn Y 2 O Z 2 or In O X 1 as the main component have a structure in which the regions are localized and mixed.
  • EDX Energy Dispersive X-ray spectroscopy
  • the CAC-OS has a structure different from the IGZO compound in which the metal element is uniformly distributed, and has different properties from the IGZO compound. That is, CAC-OS is phase-separated into a region in which GaO X3 or the like is a main component and a region in which In X2 Zn Y2 O Z2 or InO X1 is a main component, and a region in which each element is a main component Has a mosaic-like structure.
  • the region whose main component is In X2 Zn Y2 O Z2 or InO X1 is a region whose conductivity is higher than the region whose main component is GaO X3 or the like. That is, when carriers flow in a region mainly containing In X2 Zn Y2 O Z2 or InO X1 , conductivity as an oxide semiconductor is exhibited. Therefore, high field-effect mobility ( ⁇ ) can be realized by cloud-like distribution in a region of the oxide semiconductor of a region containing In X 2 Zn Y 2 O Z 2 or InO X 1 as a main component.
  • the region in which GaO X3 or the like is a main component is a region in which the insulating property is higher than the region in which In X2 Zn Y2 O Z2 or InO X1 is a main component. That is, by distributing a region containing GaO X 3 or the like as a main component in the oxide semiconductor, leakage current can be suppressed and favorable switching operation can be realized.
  • CAC-OS when CAC-OS is used for a semiconductor element, the insulating property caused by GaO X3 and the like and the conductivity caused by In X 2 Zn Y 2 O Z 2 or InO X 1 act complementarily to achieve high results. On current (I on ) and high field effect mobility ( ⁇ ) can be realized.
  • CAC-OS is suitable as a constituent material of various semiconductor devices.
  • a silicon substrate can be used as the layer 563.
  • the silicon substrate has a Si transistor or the like.
  • a circuit for driving the pixel circuit, an image signal reading circuit, an image processing circuit, and the like can be provided using the Si transistor.
  • the transistor 105 included in the pixels 11 a to 17 b and the other p-ch transistors and the transistor Tr 12 included in the memory cell MC can be provided in the layer 563.
  • part or all of elements such as transistors included in the current source circuit CS, the current mirror circuit CM, the circuit WDD, the circuit WLD, the offset circuit OFST, the activation function circuit ACTV, and the like can be provided in the layer 563.
  • the elements forming the pixel circuit and the peripheral circuit can be dispersed in a plurality of layers, and the elements or the element and the peripheral circuit can be provided so as to overlap with each other. It can be made smaller.
  • FIG. 27A is a view for explaining an example of the cross section of the pixel shown in FIG.
  • the layer 561 includes, as the photoelectric conversion element 101, a pn junction photodiode in which silicon is used as a photoelectric conversion layer.
  • the layer 562 includes an OS transistor, and in FIG. 27A, the transistor 102 of the pixel 11a is illustrated.
  • the layer 563 includes a Si transistor.
  • FIG. 27A illustrates an n-ch transistor 104 and a p-ch transistor 105 which constitute the inverter circuit INV1 of the pixel 11a.
  • the layer 565a can be a p + -type region
  • the layer 565b can be an n-type region
  • the layer 565c can be an n + -type region.
  • a region 536 for connecting the power supply line and the layer 565c is provided in the layer 565b.
  • region 536 can be a p + -type region.
  • the OS transistor is a self-aligned structure, but as shown in FIG. 28A, the OS transistor may be a non-self-aligned top gate transistor.
  • the transistor 102 is illustrated as having a back gate 535 (second gate), but may have a configuration without the back gate 535.
  • the back gate 535 may be electrically connected to the front gate (first gate) of a transistor provided opposite to the back gate 535.
  • the back gate 535 may be supplied with a fixed potential different from that of the front gate.
  • the Si transistor is a planar type having a channel formation region in a silicon substrate 540.
  • a fin is formed on the silicon substrate 540. It may be configured to have a semiconductor layer of a type. 28C corresponds to a cross section in the channel length direction, and FIG. 28D corresponds to a cross section in the channel width direction.
  • the transistor may be a transistor including a semiconductor layer 545 of a silicon thin film.
  • the semiconductor layer 545 can be, for example, single crystal silicon (SOI (Silicon on Insulator)) formed over the insulating layer 546 over the silicon substrate 540.
  • SOI Silicon on Insulator
  • An insulating layer 543 having a function of preventing diffusion of hydrogen is provided between the region where the OS transistor is formed and the region where the Si transistor is formed. Hydrogen in the insulating layer provided in the vicinity of the channel formation region of the Si transistor terminates dangling bonds of silicon. On the other hand, hydrogen in the insulating layer provided in the vicinity of the channel formation region of the OS transistor is one of the factors generating carriers in the oxide semiconductor layer.
  • the insulating layer 543 can improve the reliability of the Si transistor by confining hydrogen in one of the layers. Further, by suppressing the diffusion of hydrogen from one layer to the other layer, the reliability of the OS transistor can also be improved.
  • the insulating layer 543 for example, aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxide, yttrium oxide, yttrium oxide, hafnium oxide, hafnium oxide, yttria stabilized zirconia (YSZ), or the like can be used.
  • aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxide, yttrium oxide, yttrium oxide, hafnium oxide, hafnium oxide, yttria stabilized zirconia (YSZ), or the like can be used.
  • FIG. 27A illustrates a configuration example in which electrical connection between an element included in the layer 561 and an element included in the layer 562 is obtained by a bonding technique.
  • the layer 561 is provided with an insulating layer 542, a conductive layer 533, and a conductive layer 534.
  • the conductive layer 533 and the conductive layer 534 each have a region embedded in the insulating layer 542.
  • the conductive layer 533 is electrically connected to the layer 565a.
  • the conductive layer 534 is electrically connected to the region 536.
  • the surfaces of the insulating layer 542, the conductive layer 533, and the conductive layer 534 are planarized so that the heights thereof coincide with each other.
  • the layer 562 is provided with an insulating layer 541, a conductive layer 531, and a conductive layer 532.
  • the conductive layer 531 and the conductive layer 532 each have a region embedded in the insulating layer 541.
  • the conductive layer 531 is electrically connected to the power supply line.
  • the conductive layer 532 is electrically connected to the source or the drain of the transistor 102.
  • the surfaces of the insulating layer 541, the conductive layer 531, and the conductive layer 532 are planarized so that the heights thereof coincide with each other.
  • the conductive layer 531 and the conductive layer 533 be metal elements whose main components are the same.
  • the conductive layer 532 and the conductive layer 534 preferably each include the same metal element as the main component.
  • the insulating layer 541 and the insulating layer 542 preferably include the same components.
  • Cu, Al, Sn, Zn, W, Ag, Pt, Au, or the like can be used for the conductive layers 531 532 533 534.
  • Cu, Al, W or Au is used because of ease of bonding.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, titanium nitride, or the like can be used for the insulating layers 541 and 542.
  • the same metal material described above is preferably used for each of the combination of the conductive layer 531 and the conductive layer 533 and the combination of the conductive layer 532 and the conductive layer 534.
  • the same insulating material described above is preferably used in each of the insulating layer 541 and the insulating layer 542. With this structure, bonding can be performed with the boundary between the layer 561 and the layer 562 as a bonding position.
  • connection of the combination of the conductive layer 531 and the conductive layer 533 and the combination of the conductive layer 532 and the conductive layer 534 can be obtained.
  • a connection having mechanical strength between the insulating layer 541 and the insulating layer 542 can be obtained.
  • a surface activation bonding method in which the oxide film on the surface, the adsorption layer of impurities and the like are removed by sputtering or the like and the cleaned and activated surfaces are brought into contact with each other.
  • a diffusion bonding method of bonding surfaces to each other by using temperature and pressure in combination can be used. In both cases, bonding at the atomic level occurs, so that not only electrical but also mechanically excellent bonding can be obtained.
  • the surfaces treated with hydrophilic treatment with oxygen plasma etc. are brought into contact with each other for temporary bonding, and the hydrophilicity is to perform main bonding by dehydration by heat treatment.
  • a bonding method or the like can be used.
  • Hydrophilic bonding also results in bonding at the atomic level, so that mechanically superior bonding can be obtained.
  • an insulating layer and a metal layer are mixed in each bonding surface, and thus, for example, a surface activation bonding method and a hydrophilic bonding method may be performed in combination.
  • the surface may be cleaned, the surface of the metal layer may be treated to prevent oxidation, and then the surface may be subjected to hydrophilic treatment for bonding.
  • the surface of the metal layer may be made of a non-oxidizable metal such as Au and subjected to hydrophilic treatment.
  • FIG. 27B is a cross-sectional view of a case where a pn junction photodiode having a selenium-based material as a photoelectric conversion layer is used for the layer 561 of the pixel shown in FIG. It has a layer 566a as one electrode, layers 566b and 566c as a photoelectric conversion layer, and a layer 566d as the other electrode.
  • the layer 561 can be formed directly on the layer 562.
  • the layer 566a is electrically connected to the source or the drain of the transistor 102.
  • the layer 566 d is electrically connected to the power supply line through the conductive layer 537.
  • FIG. 29A is a perspective view illustrating an example in which a color filter or the like is added to a pixel of the imaging device of one embodiment of the present invention.
  • FIG. 29A cross sections of a plurality of pixels are also illustrated.
  • An insulating layer 580 is formed over the layer 561 in which the photoelectric conversion element 101 is formed.
  • the insulating layer 580 can be formed using a silicon oxide film or the like which has high transparency to visible light.
  • a silicon nitride film may be stacked as a passivation film.
  • a dielectric film such as hafnium oxide may be laminated as an antireflective film.
  • a light shielding layer 581 may be formed on the insulating layer 580.
  • the light shielding layer 581 has a function of preventing color mixing of light passing through the upper color filter.
  • a metal layer such as aluminum or tungsten can be used.
  • the metal layer and a dielectric film having a function as an antireflective film may be stacked.
  • An organic resin layer 582 can be provided over the insulating layer 580 and the light shielding layer 581 as a planarization film.
  • color filters 583 (color filters 583a, 583b, 583c) are formed for each pixel.
  • a color image is assigned by assigning colors such as R (red), G (green), B (blue), Y (yellow), C (cyan), M (magenta) to the color filters 583a, 583b, 583c. You can get
  • an insulating layer 586 or the like which transmits light with respect to visible light can be provided.
  • an optical conversion layer 585 may be used instead of the color filter 583.
  • an infrared imaging device can be obtained by using, as the optical conversion layer 585, a filter that blocks light having a wavelength of visible light or less.
  • a filter that blocks light of a wavelength less than or equal to the near infrared light is used as the optical conversion layer 585, a far infrared light imaging device can be obtained.
  • an ultraviolet imaging device can be obtained.
  • a color filter corresponding to visible light may be combined with a filter corresponding to infrared light or ultraviolet light. In such a configuration, features obtained from combinations of data of different wavelengths can be detected.
  • an imaging device can be obtained that obtains an image that visualizes the intensity of radiation used for an X-ray imaging device or the like.
  • radiation such as X-rays transmitted through an object
  • light fluorescent light
  • the photoelectric conversion element 101 the imaging device having the configuration may be used as a radiation detector or the like.
  • the scintillator contains a substance that absorbs the energy and emits visible light or ultraviolet light when irradiated with radiation such as X-rays or gamma rays.
  • Gd 2 O 2 S Tb
  • Gd 2 O 2 S Pr
  • Gd 2 O 2 S Eu
  • BaFCl Eu
  • distributed to resin or ceramics can be used.
  • a microlens array 584 may be provided on the color filter 583. Light passing through the individual lenses of the microlens array 584 passes through the color filters 583 immediately below and is emitted to the photoelectric conversion element 101. Further, a microlens array 584 may be provided on the optical conversion layer 585 shown in FIG. 29B).
  • the configuration of the imaging device can be used for the image sensor chip.
  • FIG. 30A1 is an external perspective view of the top side of the package containing the image sensor chip.
  • the package includes a package substrate 610 for fixing the image sensor chip 650, a cover glass 620, and an adhesive 630 for bonding the two.
  • FIG. 30A2 is an external perspective view of the lower surface side of the package.
  • a BGA Bit Grid Array
  • solder balls are bumps 640
  • LGA Land Grid Array
  • PGA Peripheral Component Interconnect Express
  • FIG. 30A3 is a perspective view of the package illustrated with the cover glass 420 and a part of the adhesive 630 omitted.
  • An electrode pad 660 is formed on the package substrate 410, and the electrode pad 660 and the bump 640 are electrically connected through through holes.
  • the electrode pad 660 is electrically connected to the image sensor chip 650 by a wire 670.
  • FIG. 30B1 is an external perspective view of the upper surface side of the camera module in which the image sensor chip is housed in a lens integrated type package.
  • the camera module includes a package substrate 611 to which the image sensor chip 451 is fixed, a lens cover 621, a lens 635, and the like. Further, an IC chip 690 having a function as a drive circuit of an imaging device and a signal conversion circuit is also provided between the package substrate 611 and the image sensor chip 651, and has a configuration as a system in package (SiP). There is.
  • FIG. 30B2 is an appearance perspective view of the lower surface side of the camera module.
  • the lower surface and the side surface of the package substrate 611 have a configuration of a quad flat no-lead package (QFN) provided with lands 641 for mounting.
  • QFN quad flat no-lead package
  • the configuration is an example, and a QFP (Quad Flat Package) or the above-described BGA may be provided.
  • FIG. 30 (B3) is a perspective view of the module illustrated with the lens cover 621 and a part of the lens 635 omitted.
  • the land 641 is electrically connected to the electrode pad 661, and the electrode pad 661 is electrically connected to the image sensor chip 451 or the IC chip 690 by a wire 671.
  • the image sensor chip By mounting the image sensor chip in a package of the above-described form, mounting on a printed circuit board or the like becomes easy, and the image sensor chip can be incorporated into various semiconductor devices and electronic devices.
  • Embodiment 4 As an electronic device that can use the imaging device according to one aspect of the present invention, a display device, a personal computer, an image storage device or an image reproduction device provided with a recording medium, a mobile phone, a game machine including a mobile type, a mobile data terminal , E-book reader, video camera, camera such as digital still camera, goggle type display (head mounted display), navigation system, sound reproduction device (car audio, digital audio player etc), copier, facsimile, printer, printer complex machine , Automated teller machines (ATMs), vending machines, etc. Specific examples of these electronic devices are shown in FIGS. 31 (A) to 31 (F).
  • FIGS. 31 (A) to 31 (F) Specific examples of these electronic devices are shown in FIGS. 31 (A) to 31 (F).
  • FIG. 31A illustrates an example of a mobile phone, which includes a housing 981, a display portion 982, operation buttons 983, an external connection port 984, a speaker 985, a microphone 986, a camera 987, and the like.
  • the mobile phone includes the touch sensor in the display portion 982. All operations such as making a call and inputting characters can be performed by touching the display portion 982 with a finger, a stylus, or the like.
  • the imaging device of one embodiment of the present invention can be provided as one of components for obtaining an image in the mobile phone.
  • FIG. 31B illustrates a portable data terminal, which includes a housing 911, a display portion 912, a speaker 913, a camera 919, and the like.
  • Information can be input / output by the touch panel function of the display portion 912.
  • characters and the like can be recognized from an image acquired by the camera 919, and the characters can be output as voice by the speaker 913.
  • the imaging device of one embodiment of the present invention can be provided as one of components for obtaining an image in the portable data terminal.
  • FIG. 31C illustrates a monitoring camera, which includes a support 951, a camera unit 952, a protective cover 953, and the like.
  • the camera unit 952 is provided with a rotation mechanism and the like, and by being installed on a ceiling, imaging of the entire surroundings becomes possible.
  • the imaging device of one embodiment of the present invention can be provided as one of components for obtaining an image in the camera unit.
  • the surveillance camera is a conventional name and does not limit the application.
  • a device having a function as a surveillance camera is also called a camera or a video camera.
  • 31D illustrates a video camera, which includes a first housing 971, a second housing 972, a display portion 973, operation keys 974, a lens 975, a connection portion 976, a speaker 977, a microphone 978, and the like.
  • the operation key 974 and the lens 975 are provided in the first housing 971, and the display unit 973 is provided in the second housing 972.
  • the imaging device of one embodiment of the present invention can be provided as one of components for capturing an image in the video camera.
  • FIG. 31E illustrates a digital camera, which includes a housing 961, a shutter button 962, a microphone 963, a light emitting portion 967, a lens 965, and the like.
  • the imaging device of one embodiment of the present invention can be provided as one of components for capturing an image in the digital camera.
  • FIG. 31F illustrates a watch-type information terminal, which includes a display portion 932, a housing and wristband 933, a camera 939, and the like.
  • the display unit 932 includes a touch panel for operating the information terminal.
  • the display portion 932 and the housing / wristband 933 have flexibility and can be easily worn on the body.
  • the imaging device of one embodiment of the present invention can be provided as one of the components for obtaining an image in the information terminal.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Thin Film Transistor (AREA)

Abstract

画像処理を行うことができる撮像装置を提供する。 光電変換素子と、第１のトランジスタと、第２のトランジスタと、インバータ回路と、を有し、光電 変換素子の一方の電極は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、 第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレイン の一方と電気的に接続され、 第２のトランジスタのソースまたはドレインの一方は、 インバータ回路 の入力端子と電気的に接続された構成を有し、光電変換によって得られたデータを二値に変換して出 力する。

Description

撮像装置および電子機器
本発明の一態様は、撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路に用いる構成の撮像装置が特許文献１に開示されている。
また、撮像装置に演算機能を付加する技術が特許文献２に開示されている。
特開２０１１−１１９７１１号公報 特開２０１６−１２３０８７号公報
撮像装置で取得した画像を低諧調化して利用される用途がある。例えば、画像から文字や数値を読み取って電子データ化する場合は、中間調を含む画像よりも二値画像であることが好ましい。文字等は形状を認識できればよく、中間調では影響のあるノイズ成分も二値画像ではそのほとんどが消滅する。
二値画像への変換はソフトウェアによる処理が用いられているが、ハードウェアで処理が行うことができれば全体の処理の高速化が望める。
また、画像データの解析処理は元データであるアナログデータをデジタルデータに変換して行われるが、アナログデータの状態で複雑なデータ処理が行えれば、データ変換に要する時間を短縮することができる。また、解析に用いる回路の規模も縮小することができる。
したがって、本発明の一態様では、画像処理を行うことができる撮像装置を提供することを目的の一つとする。または、取得した画像データを二値化して出力することができる撮像装置を提供することを目的の一つとする。または、取得した画像データの解析処理を行うことができる撮像装置を提供することを目的の一つとする。または、アナログデータを演算処理できる撮像装置を提供することを目的の一つとする。
または、低消費電力の撮像装置を提供することを目的の一つとする。または、高感度の撮像が行える撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、上記撮像装置の駆動方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、画素で取得したデータを圧縮して出力することのできる撮像装置に関する。または、当該圧縮データを演算処理することのできる撮像装置に関する。
本発明の一態様は、光電変換素子と、第１のトランジスタと、第２のトランジスタと、第１のインバータ回路と、を有し、第１のインバータ回路はＣＭＯＳ回路の構成を有し、光電変換素子の一方の電極は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第１のインバータ回路の入力端子と電気的に接続され、第１のトランジスタと、第２のトランジスタは、チャネル形成領域に金属酸化物を有するトランジスタである第１の形態の撮像装置である。
さらに第２のインバータ回路を有し、第２のインバータ回路はＣＭＯＳ回路の構成を有し、第２のインバータ回路の入力端子は、第１のインバータ回路の出力端子と電気的に接続された第２の形態の撮像装置であってもよい。
第１の形態または第２の形態において、さらに第３のトランジスタを有し、第３のトランジスタのゲートは第１のインバータ回路の出力端子と電気的に接続され、第３のトランジスタのソースまたはドレインの一方は、第１のインバータ回路の入力端子と電気的に接続されていてもよい。
第２の形態において、さらに第４のトランジスタを有し、第４のトランジスタのゲートは第２のインバータ回路の出力端子と電気的に接続され、第４のトランジスタのソースまたはドレインの一方は、第１のインバータ回路の入力端子と電気的に接続されていてもよい。
第２の形態において、さらに第１の容量素子を有し、第１の容量素子の一方の電極は、第２のインバータ回路の出力端子と電気的に接続され、第１の容量素子の他方の電極は、第１のインバータ回路の入力端子と電気的に接続されていてもよい。
第２の形態において、さらに第２の容量素子を有し、第２の容量素子の一方の電極は、第１のインバータ回路の出力端子と電気的に接続され、第２の容量素子の他方の電極は、第１のインバータ回路の入力端子と電気的に接続されていてもよい。
第１の形態において、さらに第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、を有し、第５のトランジスタのソースまたはドレインの一方は、第１のトランジスタのソースまたはドレインの他方と電気的に接続され、第５のトランジスタのソースまたはドレインの一方は、第６のトランジスタのゲートと電気的に接続され、第６のトランジスタのソースまたはドレインの一方は、第７のトランジスタのソースまたはドレインの一方と電気的に接続され、第６のトランジスタのソースまたはドレインの一方は、第５のトランジスタのゲートと電気的に接続されていてもよい。
第６のトランジスタと、第５のトランジスタおよび第７のトランジスタとは、極性を逆とすることが好ましい。
第１の形態において、さらに第８のトランジスタと、第９のトランジスタと、を有し、第８のトランジスタのソースまたはドレインの他方は、第１のトランジスタのソースまたはドレインの他方と電気的に接続され、第９のトランジスタのソースまたはドレインの一方は、第１のインバータ回路の電源端子の一方と電気的に接続され、第９のトランジスタのソースまたはドレインの一方は、第８のトランジスタのゲートと電気的に接続されていてもよい。
ＣＭＯＳ回路が有するｎ−ｃｈ型トランジスタは、チャネル形成領域に金属酸化物を有することが好ましい。
金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
ＣＭＯＳ回路が有するｎ−ｃｈ型トランジスタは、第１のゲートと、第２のゲートと、を有し、第１のゲートと、第２のゲートとは、半導体層を介して対向する位置に設けられていることが好ましい。
光電変換素子には、セレンまたはセレンを含む化合物を用いてもよい。
本発明の他の一態様は、画素部と、メモリ部と、が設けられたブロックを複数有する撮像装置であって、画素部は、光電変換により第１のデータを取得する機能と、第１のデータを二値化して第２のデータを生成する機能と、を有し、メモリ部は、第３のデータを記憶する機能と、第２のデータと、第３のデータとを積和演算する機能と、を有する撮像装置である。
画素部は、光電変換素子と、第１のトランジスタと、第２のトランジスタと、インバータ回路と、を有し、光電変換素子の一方の電極は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、インバータ回路の入力端子と電気的に接続され、メモリ部は、容量素子と、第３のトランジスタと、第４のトランジスタと、を有し、容量素子の一方の電極はインバータ回路の出力端子と電気的に接続され、容量素子の他方の電極は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのソースまたはドレインの一方は、第４のトランジスタのゲートと電気的に接続されている構成とすることができる。
本発明の一態様を用いることで、画像処理を行うことができる撮像装置を提供することができる。または、取得した画像データを二値化して出力することができる撮像装置を提供することができる。または、取得した画像データの解析処理を行うことができる撮像装置を提供することができる。または、アナログデータを演算処理できる撮像装置を提供することができる。
または、低消費電力の撮像装置を提供することができる。または、高感度の撮像が行える撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、上記撮像装置の駆動方法を提供することができる。または、新規な半導体装置などを提供することができる。
画素回路を説明する図。 画素回路の動作を説明する図。 画素回路およびその動作を説明する図。 画素回路を説明する図。 画素回路およびその動作を説明する図。 画素回路およびその動作を説明する図。 画素回路およびその動作を説明する図。 画素回路およびその動作を説明する図。 画素回路およびその動作を説明する図。 画素回路およびその動作を説明する図。 画素回路を説明する図。 画素回路およびその動作を説明する図。 画素回路およびその動作を説明する図。 画素回路およびその動作を説明する図。 画素回路およびその動作を説明する図。 画素回路を説明する図。 撮像装置を説明するブロック図。 ニューラルネットワークの構成例を説明する図。 半導体装置の構成例を説明する図。 メモリセルの構成例を説明する図。 オフセット回路の構成例を説明する図。 半導体装置の動作を説明するタイミングチャート。 撮像装置の画素とメモリセルの接続を説明する図。 半導体装置の構成例を説明する図。 撮像装置の画素とメモリセルの接続を説明する図。 撮像装置の画素の構成を説明する図。 撮像装置の画素の構成を説明する図。 撮像装置の画素の構成を説明する図。 撮像装置の画素の構成を説明する図。 撮像装置を収めたパッケージ、モジュールの斜視図。 電子機器を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
本発明の一態様は、画像信号の二値出力動作が可能な画素を有する撮像装置である。光電変換により取得した任意のアナログ電位をインバータ回路に入力することにより、当該インバータ回路から二値に相当する信号を出力する。中間電位はほぼ出力されないため、画像データを圧縮して出力するともいえる。
一般的に、画像から文字や数値を読み取る場合は、ソフトウェアによる画像処理などを行うことで画像を二値化し、読み取りの精度を向上させる。本発明の一態様では、ハードウェア（撮像装置内）で画像を二値化することができるため、高速に画像処理を行うことができる。
また、画像の解析に人工知能（ニューラルネットワーク）を用いる場合においては、中間調のデータを用いる必要がないため学習作業の工程数を低減することができる。また、撮像装置には様々なノイズの発生要因があるが、二値化によりノイズの影響を低減させることができ、画像解析の精度を高めることができる。また、教師データに対してノイズの考慮が不要となる。
＜構成例１＞
図１は、本発明の一態様の撮像装置に用いることができる画素１１ａを説明する図である。画素１１ａは、光電変換素子１０１と、トランジスタ１０２と、トランジスタ１０３と、インバータ回路ＩＮＶ１と、容量素子１０６を有する。インバータ回路ＩＮＶ１はＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ　ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路の構成を有し、ｎ−ｃｈ型のトランジスタ１０４と、ｐ−ｃｈ型のトランジスタ１０５を有する。なお、容量素子１０６を設けない構成としてもよい。
インバータ回路ＩＮＶ１において、トランジスタ１０４のゲートとトランジスタ１０５のゲートは電気的に接続され、入力端子として機能する。また、トランジスタ１０４のソースまたはドレインの一方とトランジスタ１０５のソースまたはドレインの一方は電気的に接続され、出力端子として機能する。
光電変換素子１０１の一方の電極は、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される。トランジスタ１０２のソースまたはドレインの他方は、容量素子１０６の一方の電極と電気的に接続される。容量素子１０６の一方の電極は、トランジスタ１０３のソースまたはドレインの一方と電気的に接続される。トランジスタ１０３のソースまたはドレインの一方は、インバータ回路ＩＮＶ１の入力端子と電気的に接続される。なお、トランジスタ１０３のソースまたはドレインの一方は、光電変換素子１０１の一方の電極と電気的に接続されていてもよい。
ここで、トランジスタ１０２のソースまたはドレインの他方、容量素子１０６の一方の電極、トランジスタ１０３のソースまたはドレインの一方、およびインバータ回路ＩＮＶ１の入力端子を接続する点をノードＦＤとする。
光電変換素子１０１の他方の電極は、配線１２１と電気的に接続される。トランジスタ１０２のゲートは、配線１２４と電気的に接続される。トランジスタ１０３のソースまたはドレインの他方は、配線１２２に電気的に接続される。トランジスタ１０３のゲートは、配線１２５と電気的に接続される。トランジスタ１０５のソースまたはドレインの他方は、例えば、高電位（ＶＤＤ）を供給する電源線などと電気的に接続される。容量素子１０６の他方の電極は、例えばＧＮＤ配線などの基準電位線と電気的に接続される。インバータ回路ＩＮＶ１の出力端子は配線１２６と電気的に接続される。
インバータ回路ＩＮＶ１において、トランジスタ１０４のソースまたはドレインの他方は低電位電源端子であり、ＧＮＤ配線または低電位電源線と電気的に接続される。トランジスタ１０５のソースまたはドレインの他方は高電位電源端子であり、高電位電源線と電気的に接続される。
配線１２１、１２２は、電源線としての機能を有することができる。配線１２１、１２２の電位は、光電変換素子１０１の接続の向きによって異なる。図１に示す構成では光電変換素子１０１のアノード側がトランジスタ１０２と電気的に接続する構成であり、ノードＦＤを低電位にリセットして動作させる構成であるため、配線１２１は高電位（ＶＤＤ）、配線１２２は低電位（ＶＳＳ）とする。配線１２４、１２５は、各トランジスタの導通を制御する信号線として機能させることができる。配線１２６は出力線として機能させることができる。なお、配線１２６はフローティングであることが好ましい。
光電変換素子１０１としては、フォトダイオードを用いることができる。低照度時の光検出感度を高めたい場合は、アバランシェフォトダイオードを用いることが好ましい。
トランジスタ１０２は、ノードＦＤの電位を制御する機能を有することができる。トランジスタ１０３は、ノードＦＤの電位を初期化する機能を有することができる。インバータ回路ＩＮＶ１は、ノードＦＤの電位に応じて配線１２６に二値信号の出力を行う機能を有することができる。
光電変換素子１０１にアバランシェフォトダイオードを用いる場合は、高電圧を印加することがあり、光電変換素子１０１と接続されるトランジスタには高耐圧のトランジスタを用いることが好ましい。高耐圧のトランジスタには、例えば、チャネル形成領域に金属酸化物を用いたトランジスタ（以下、ＯＳトランジスタ）などを用いることができる。具体的には、トランジスタ１０２およびトランジスタ１０３にＯＳトランジスタを適用することが好ましい。
また、ＯＳトランジスタは、オフ電流が極めて低い特性も有する。トランジスタ１０２、１０３にＯＳトランジスタを用いることによって、ノードＦＤで電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。
また、詳細な動作は後述するが、インバータ回路ＩＮＶ１のトランジスタ１０４にもＯＳトランジスタを適用することが好ましい。ＯＳトランジスタは半導体層を薄膜で形成できるため、当該半導体層を挟むように第１のゲートおよび第２のゲートを設けることができる。第１のゲートおよび第２のゲートの一方に定電位を供給することで容易にトランジスタのしきい値電圧を調整することができ、後述する二値出力動作を制御することができる。
一方、トランジスタ１０５は、ｐ−ｃｈ型トランジスタの作製が容易なシリコンをチャネル形成領域に用いたトランジスタ（以下、Ｓｉトランジスタ）を適用することが好ましい。
なお、上記に限らず、ＯＳトランジスタおよびＳｉトランジスタを任意に組み合わせて適用してもよい。また、全てのトランジスタをＯＳトランジスタまたはＳｉトランジスタとしてもよい。
画素１１ａの動作の一例について、図２に示すタイミングチャートを用いて説明する。なお、以下の説明においては、高電位を“Ｈ”、低電位を“Ｌ”で表す。
期間Ｔ１において、配線１２４の電位を“Ｈ”、配線１２５の電位を“Ｈ”とすると、トランジスタ１０２およびトランジスタ１０３が導通し、ノードＦＤは配線１２２の電位“Ｌ”にリセットされる（リセット動作）。このとき、インバータ回路ＩＮＶ１ではトランジスタ１０５が導通するため、配線１２６には“Ｈ”が出力される。
期間Ｔ２において、配線１２５の電位を“Ｌ”とすると、光電変換素子１０１の動作に応じてノードＦＤの電位が上昇する（蓄積動作）。
期間Ｔ２にノードＦＤの電位が飽和するまで変化したとすると、インバータ回路ＩＮＶ１においてトランジスタ１０５が徐々に非導通となり、トランジスタ１０４が徐々に導通する。したがって、配線１２６に出力される電位は“Ｈ”から“Ｌ”に次第に変化する。
期間Ｔ３において、配線１２４の電位を“Ｌ”とすると、ノードＦＤの電位は保持されるため、配線１２６に出力される電位は“Ｌ”に固定される。読み出し動作は、期間Ｔ３以降に行えばよい。
期間Ｔ２において、画素１１ａは、明状態でノードＦＤの電位が“Ｈ”またはその近傍となり、“Ｌ”を配線１２６に“Ｌ”を出力する。暗状態ではノードＦＤの電位が“Ｌ”またはその近傍となり、“Ｈ”を配線１２６に出力する。
インバータ回路ＩＮＶ１の動作においては、トランジスタ１０４およびトランジスタ１０５の両方が導通する過渡状態がある。したがって、ノードＦＤの電位が“Ｈ”と“Ｌ”の中間およびその近傍では、斜線で図示する範囲の電位が配線１２６に出力される場合がある。ただし、インバータ回路ＩＮＶ１の論理しきい値近傍では出力が急峻に変化するため、中間付近の電位は出力されにくい。したがって、広義において、画素１１ａは二値出力動作が可能といえる。
なお、トランジスタ１０４のしきい値電圧を制御することで、上記過渡状態が起きるノードＦＤの電位の範囲を調整することができる。例えば、ノードＦＤとトランジスタ１０４の第１のゲートが接続するとき、第２のゲートにソース電位に対して負電位を印加することでしきい値電圧をプラス方向にシフトさせることができる。トランジスタ１０４のしきい値電圧をプラス方向にシフトさせることで、過渡状態が起きるノードＦＤの電位の範囲を狭めることができ、二値出力動作の精度を向上させることができる。
また、画素１１ａを構成するトランジスタ等の各要素はノイズを発生することがある。ただし、ノードＦＤに付加されるノイズがインバータ回路ＩＮＶ１の論理しきい値以下であれば、出力にその影響は現れない。
図３（Ａ）は、光電変換素子１０１の接続の向きを画素１１ａの逆とした画素１１ｂを説明する図である。光電変換素子１０１のカソード側をトランジスタ１０２のソースまたはドレインの一方と接続し、ノードＦＤの電位を高電位にリセットして動作させる。したがって、配線１２１は低電位（ＶＳＳ）、配線１２２は高電位（ＶＤＤ）とする。その他の構成は画素１１ａと同じである。
図３（Ｂ）は、画素１１ｂの動作を説明するタイミングチャートである。基本的な動作は画素１１ａと同じであるが、光電変換素子１０１の動作に応じたノードＦＤの電位の変化は画素１１ａとは逆となる。したがって、画素１１ａは、明状態でノードＦＤの電位が“Ｌ”またはその近傍となり、“Ｈ”を配線１２６に出力する。暗状態ではノードＦＤの電位が“Ｈ”またはその近傍となり、“Ｌ”を配線１２６に出力する。
なお、画素１１ａ、１１ｂにおいて、過渡状態ではインバータ回路ＩＮＶ１のトランジスタ１０４およびトランジスタ１０５が導通するため、貫通電流によって消費電力が上昇する。また、読み出し動作後もノードＦＤの電位は保持されるため、撮像動作を行わない場合にも貫通電流が流れ続けることがある。
そのため、図４（Ａ）に示すように、画素１１ａの構成にトランジスタ１５１を加えた構成としてもよい。トランジスタ１５１をトランジスタ１０５と高電位電源線との間に設け、撮像の動作期間以外はトランジスタ１５１を非導通とすることで貫通電流を抑制することができる。なお、当該構成は、本実施の形態で説明する他の画素の構成にも適用することができる。
また、図４（Ｂ）に示すように、画素１１ａの構成にトランジスタ１０７、１０８、１０９を加えた構成としてもよい。
トランジスタ１０７のゲートは、トランジスタ１０２のソースまたはドレインの他方に電気的に接続される。トランジスタ１０７のソースまたはドレインの一方はトランジスタ１０８のソースまたはドレインの一方と電気的に接続され、トランジスタ１０７のソースまたはドレインの他方は例えば、高電位（ＶＤＤ）を供給する電源線などと電気的に接続される。トランジスタ１０８のソースまたはドレインの他方は、配線１２８と電気的に接続される。トランジスタ１０９のソースまたはドレインの一方はトランジスタ１０２のソースまたはドレインの他方と電気的に接続され、ソースまたはドレインの他方はインバータ回路ＩＮＶ１の入力端子と電気的に接続される。
トランジスタ１０７は、ノードＦＤの電位を出力するソースフォロア回路として動作させることができる。トランジスタ１０８は、画素の選択トランジスタとして動作させることができる。
画素１１ａは、二値化したデータのみを出力する構成であるが、上記構成とすることで二値化しない画像データを配線１２８に出力することができる。また、トランジスタ１０９の導通を制御することで、二値化する画像データの取得を選択的に行うことができる。なお、当該構成は、本実施の形態で説明する他の画素の構成にも適用することができる。
＜構成例２＞
図５（Ａ）は、画素１１ａの変形例である画素１２ａを説明する図である。画素１２ａは、画素１１ａにトランジスタ１１０を加えた構成を有する。トランジスタ１１０のゲートは、配線１２６と電気的に接続される。トランジスタ１１０のソースまたはドレインの一方はインバータ回路ＩＮＶ１の入力端子と電気的に接続され、ソースまたはドレインの他方は配線１３１と電気的に接続される。なお、画素１２ａの構成において、トランジスタ１１０はｐ−ｃｈ型とする。
図５（Ｂ）のタイミングチャートを用いて、画素１２ａの動作を説明する。
期間Ｔ１において、配線１２４の電位を“Ｈ”、配線１２５の電位を“Ｈ”とすると、トランジスタ１０２およびトランジスタ１０３が導通し、ノードＦＤは配線１２２の電位“Ｌ”にリセットされる（リセット動作）。このとき、インバータ回路ＩＮＶ１ではトランジスタ１０５が導通するため、配線１２６には“Ｈ”が出力される。したがって、トランジスタ１１０は非導通である。
期間Ｔ２において、配線１２５の電位を“Ｌ”とすると、光電変換素子１０１の動作に応じてノードＦＤの電位が上昇する（蓄積動作）。
ノードＦＤの電位がトランジスタ１０４のしきい値電圧に達するとトランジスタ１０４が導通し、配線１２６の電位が低下し始める。そして、配線１２６の電位がトランジスタ１１０のしきい値電圧に達するとトランジスタ１１０が導通し、ノードＦＤの電位が急激に上昇する。これらの動作が繰り返され、ノードＦＤの電位は急速に飽和する。
したがって、配線１２６に出力される電位は、“Ｈ”から“Ｌ”に急激に変化する。
期間Ｔ３において、配線１２４の電位を“Ｌ”とすると、ノードＦＤの電位は保持されるため、配線１２６に出力される電位は“Ｌ”に固定される。読み出し動作は、期間Ｔ３以降に行えばよい。
期間Ｔ２において、画素１２ａは、トランジスタ１１０が導通する直前（暗状態に相当）まで“Ｈ”を配線１２６に出力する。また、トランジスタ１１０が導通（明状態に相当）すると“Ｌ”を配線１２６に出力する。
ノードＦＤの電位変化によってトランジスタ１１０が導通するまでの間（暗状態に相当）は、過渡状態を含む。したがって、暗状態においてノードＦＤの電位が特定の範囲の値をとるとき、斜線で図示する範囲の電位が出力される場合がある。ただし、トランジスタ１１０の導通によって急激にノードＦＤの電位が上昇することから中間付近の電位は出力されず、明状態を検出したときは“Ｌ”を出力する。したがって、広義において、画素１２ａは二値出力動作が可能といえる。
なお、トランジスタ１０４のしきい値電圧を制御することで、暗状態に相当するノードＦＤの電位の範囲を調整することができる。トランジスタ１０４のしきい値電圧を大きくすることで、上記過渡状態が起きるノードＦＤの電位の範囲を小さくすることができる。
図６（Ａ）は、光電変換素子１０１の接続の向きを画素１２ａの逆とした画素１２ｂを説明する図である。光電変換素子１０１のカソード側をトランジスタ１０２のソースまたはドレインの一方と接続し、ノードＦＤの電位を高電位にリセットして動作させる。したがって、配線１２１は低電位（ＶＳＳ）、配線１２２は高電位（ＶＤＤ）とする。また、トランジスタ１１０は、ｎ−ｃｈ型とする。その他の構成は画素１２ａと同じである。
図６（Ｂ）は、画素１２ｂの動作を説明するタイミングチャートである。基本的な動作は画素１２ａと同じであるが、光電変換素子１０１の動作に応じたノードＦＤの電位の変化は画素１２ａとは逆となる。したがって、画素１２ｂは、トランジスタ１１０が導通する直前（暗状態に相当）まで“Ｌ”を配線１２６に出力する。また、トランジスタ１１０が導通（明状態に相当）すると“Ｈ”を配線１２６に出力する。
＜構成例３＞
図７（Ａ）は、画素１１ａの変形例である画素１３ａを説明する図である。画素１３ａは、画素１１ａにインバータ回路ＩＮＶ２を加えた構成を有する。インバータ回路ＩＮＶ２の入力端子は、インバータ回路ＩＮＶ１の出力端子と電気的に接続される。インバータ回路ＩＮＶ２の出力端子は、配線１２６と電気的に接続される。
なお、インバータ回路ＩＮＶ２はインバータ回路ＩＮＶ１と同様の構成を有し、ｎ−ｃｈ型のトランジスタ１１１およびｐ−ｃｈ型のトランジスタ１１２を有する。ここで、インバータ回路ＩＮＶ１の出力端子とインバータ回路ＩＮＶ２の入力端子を接続する点をノードＡＤとする。
図７（Ｂ）のタイミングチャートを用いて、画素１３ａの動作を説明する。
期間Ｔ１において、配線１２４の電位を“Ｈ”、配線１２５の電位を“Ｈ”とすると、トランジスタ１０２およびトランジスタ１０３が導通し、ノードＦＤは配線１２２の電位“Ｌ”にリセットされる（リセット動作）。このとき、インバータ回路ＩＮＶ１ではトランジスタ１０５が導通するため、ノードＡＤには“Ｈ”が出力される。また、インバータ回路ＩＮＶ２ではトランジスタ１１１が導通するため、配線１２６には“Ｌ”が出力される。
期間Ｔ２において、配線１２５の電位を“Ｌ”とすると、光電変換素子１０１の動作に応じてノードＦＤの電位が上昇する（蓄積動作）。
期間Ｔ２にノードＦＤの電位が飽和するまで変化したとすると、インバータ回路ＩＮＶ１においてトランジスタ１０５が徐々に非導通となり、トランジスタ１０４が徐々に導通するため、ノードＡＤに出力される電位は“Ｈ”から“Ｌ”に次第に変化する。
また、インバータ回路ＩＮＶ２はノードＡＤの電位を反転して出力するため、配線１２６に出力される電位は“Ｌ”から“Ｈ”に次第に変化する。
期間Ｔ３において、配線１２４の電位を“Ｌ”とすると、ノードＦＤの電位は保持されるため、配線１２６に出力される電位は“Ｈ”に固定される。読み出し動作は、期間Ｔ３以降に行えばよい。
画素１３ａではインバータ回路が２段直列に接続されているため動作が遅延し、インバータ回路ＩＮＶ２で過渡状態が起きるノードＦＤの電位の範囲を小さくすることができる。したがって、ノードＦＤの電位が“Ｈ”と“Ｌ”の中間およびその近傍では、斜線で図示する範囲の電位が配線１２６に出力される場合があるが、画素１１ａよりもその範囲は小さくすることができる。
図８（Ａ）は、光電変換素子１０１の接続の向きを画素１３ａの逆とした画素１４ｂを説明する図である。光電変換素子１０１のカソード側をトランジスタ１０２のソースまたはドレインの一方と接続し、ノードＦＤの電位を高電位にリセットして動作させる。したがって、配線１２１は低電位（ＶＳＳ）、配線１２２は高電位（ＶＤＤ）とする。その他の構成は画素１３ａと同じである。
図８（Ｂ）は、画素１３ｂの動作を説明するタイミングチャートである。基本的な動作は画素１３ａと同じであるが、光電変換素子１０１の動作に応じたノードＦＤの電位の変化は画素１３ａとは逆となる。したがって、配線１２６に出力される電位も画素１３ａとは逆となる。
＜構成例４＞
図９（Ａ）は、画素１２ａおよび画素１３ａの変形例である画素１４ａを説明する図である。画素１４ａは、画素１２ａおよび画素１３ａの要素を組み合わせた構成を有する。画素１４ａは、トランジスタ１１０およびインバータ回路ＩＮＶ２を有する。トランジスタ１１０のゲートは、ノードＡＤと電気的に接続される。なお、画素１４ａの構成において、トランジスタ１１０はｐ−ｃｈ型とする。
図９（Ｂ）のタイミングチャートを用いて、画素１４ａの動作を説明する。
期間Ｔ１において、配線１２４の電位を“Ｈ”、配線１２５の電位を“Ｈ”とすると、トランジスタ１０２およびトランジスタ１０３が導通し、ノードＦＤは配線１２２の電位“Ｌ”にリセットされる（リセット動作）。このとき、インバータ回路ＩＮＶ１ではトランジスタ１０５が導通するため、ノードＡＤには“Ｈ”が出力される。したがって、トランジスタ１１０は非導通である。また、配線１２６には“Ｌ”が出力される。
期間Ｔ２において、配線１２５の電位を“Ｌ”とすると、光電変換素子１０１の動作に応じてノードＦＤの電位が上昇する（蓄積動作）。
ノードＦＤの電位がトランジスタ１０４のしきい値電圧に達するとトランジスタ１０４が導通し、ノードＡＤの電位が低下し始める。そして、ノードＡＤの電位がトランジスタ１１０のしきい値電圧に達するとトランジスタ１１０が導通し、ノードＦＤの電位が急激に上昇する。これらの動作が繰り返され、ノードＦＤの電位は急速に飽和する。また、ノードＡＤの電位も“Ｈ”から“Ｌ”に急激に変化する。
また、インバータ回路ＩＮＶ２では、ノードＡＤの電位変化初期においては遅延動作し、ノードＡＤの電位の急激な変化においては高速に反転動作する。したがって、配線１２６に出力される電位は、“Ｌ”から“Ｈ”に急激に変化する。
期間Ｔ３において、配線１２４の電位を“Ｌ”とすると、ノードＦＤの電位は保持されるため、配線１２６に出力される電位は“Ｈ”に固定される。読み出し動作は、期間Ｔ３以降に行えばよい。
期間Ｔ２において、画素１４ａは、トランジスタ１１０が導通する直前（暗状態に相当）まで“Ｌ”を配線１２６に出力する。また、トランジスタ１１０が導通（明状態に相当）すると、“Ｈ”を配線１２６に出力する。
ここで、インバータ回路ＩＮＶ１の動作は、画素１２ａの説明に示したように過渡状態を有する。一方、インバータ回路ＩＮＶ２は、ノードＡＤの電位の変化初期においては遅延を伴うため動作せず、ノードＡＤの電位の急激な変化に応じて反転動作するため、実質的に過渡状態を生じない。したがって、画素１４ａは、明状態を検出したときは“Ｈ”を配線１２６に出力し、暗状態を検出したときは“Ｌ”を配線１２６に出力する二値出力動作を行うことができる。
なお、図１１（Ａ）に示す画素１５ａのように、画素１４ａの構成のトランジスタ１１０をｎ−ｃｈ型トランジスタに置き換え、トランジスタ１１０のゲートを配線１２６に電気的に接続する構成であってもよい。画素１５ａは、図９（Ｂ）に示すタイミングチャートに従って動作させることができ、同様の出力を得ることができる。
図１０（Ａ）は、光電変換素子１０１の接続の向きを画素１４ａの逆とした画素１４ｂを説明する図である。光電変換素子１０１のカソード側をトランジスタ１０２のソースまたはドレインの一方と接続し、ノードＦＤの電位を高電位にリセットして動作させる。したがって、配線１２１は低電位（ＶＳＳ）、配線１２２は高電位（ＶＤＤ）とする。また、トランジスタ１１０は、ｎ−ｃｈ型とする。その他の構成は画素１４ａと同じである。
図１０（Ｂ）は、画素１２ｂの動作を説明するタイミングチャートである。基本的な動作は画素１４ａと同じであるが、光電変換素子１０１の動作に応じたノードＦＤの電位の変化は画素１４ａとは逆となる。したがって、画素１４ｂは、明状態を検出したときは配線１２６に“Ｌ”を出力し、暗状態を検出したときは配線１２６に“Ｈ”を出力する二値出力動作を行うことができる。
なお、図１１（Ｂ）に示す画素１５ｂのように、画素１４ｂの構成のトランジスタ１１０をｐ−ｃｈ型トランジスタに置き換え、トランジスタ１１０のゲートを配線１２６に電気的に接続する構成であってもよい。画素１５ｂは、図１０（Ｂ）に示すタイミングチャートに従って動作させることができ、同様の出力を得ることができる。
＜構成例５＞
図１２（Ａ）は、画素１３ａの変形例である画素１６ａを説明する図である。画素１６ａは、画素１３ａに容量素子１１４を加えた構成を有する。容量素子１１４の一方の電極は配線１２６と電気的に接続される。容量素子１１４の他方の電極は、インバータ回路ＩＮＶ１の入力端子と電気的に接続される。
図１２（Ｂ）のタイミングチャートを用いて、画素１６ａの動作を説明する。
期間Ｔ１において、配線１２４の電位を“Ｈ”、配線１２５の電位を“Ｈ”とすると、トランジスタ１０２およびトランジスタ１０３が導通し、ノードＦＤは配線１２２の電位“Ｌ”にリセットされる（リセット動作）。このとき、インバータ回路ＩＮＶ１ではトランジスタ１０５が導通するため、ノードＡＤには“Ｈ”が出力される。また、インバータ回路ＩＮＶ２ではトランジスタ１１１が導通するため、配線１２６には“Ｌ”が出力される。
期間Ｔ２において、配線１２５の電位を“Ｌ”とすると、光電変換素子１０１の動作に応じてノードＦＤの電位が上昇する（蓄積動作）。
ノードＦＤの電位が上昇すると、インバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２のそれぞれが動作し、配線１２６の電位が上昇する。そのため、容量素子１１４の容量結合によりさらにノードＦＤの電位が上昇する。これらの動作が繰り返され、ノードＦＤの電位は急激に上昇する。
ここで、インバータ回路ＩＮＶ１の動作は、画素１２ａの説明に示したように過渡状態を有する。一方、インバータ回路ＩＮＶ２は、ノードＡＤの電位の変化初期においては動作に遅延が生じ、ノードＡＤの電位の急激な変化に応じて反転動作するため、実質的に過渡状態を生じない。したがって、画素１４ａは、明状態を検出したときは“Ｌ”を配線１２６に出力し、暗状態を検出したときは“Ｈ”を配線１２６に出力する二値出力動作を行うことができる。
図１３（Ａ）は、光電変換素子１０１の接続の向きを画素１６ａの逆とした画素１６ｂを説明する図である。光電変換素子１０１のカソード側をトランジスタ１０２のソースまたはドレインの一方と接続し、ノードＦＤの電位を高電位にリセットして動作させる。したがって、配線１２１は低電位（ＶＳＳ）、配線１２２は高電位（ＶＤＤ）とする。その他の構成は画素１６ａと同じである。
図１３（Ｂ）は、画素１６ｂの動作を説明するタイミングチャートである。基本的な動作は画素１６ａと同じであるが、光電変換素子１０１の動作に応じたノードＦＤの電位の変化は画素１６ａとは逆となる。したがって、画素１６ｂは、明状態を検出したときは配線１２６に“Ｈ”を出力し、暗状態を検出したときは配線１２６に“Ｌ”を出力する二値出力動作を行うことができる。
＜構成例６＞
図１４（Ａ）は、画素１１ａの変形例である画素１７ａを説明する図である。画素１７ａは、画素１１ａにトランジスタ１１５、１１６、１１７を加えた構成を有する。
トランジスタ１１５のゲートはトランジスタ１０２のソースまたはドレインの他方と電気的に接続される。トランジスタ１１５のソースまたはドレインの一方は、トランジスタ１１６のソースまたはドレインの一方と電気的に接続される。トランジスタ１１６のソースまたはドレインの一方は、トランジスタ１１７のゲートと電気的に接続される、トランジスタ１１７のソースまたはドレインの一方はトランジスタ１０２のソースまたはドレインの他方と電気的に接続される。なお、画素１７ａの構成において、トランジスタ１１５はｎ−ｃｈ型、トランジスタ１１６、１１７はｐ−ｃｈ型とする。
ここで、トランジスタ１１５のソースまたはドレインの一方、トランジスタ１１６のソースまたはドレインの一方、およびトランジスタ１１７のゲートを接続する点をノードＨＤとする。
トランジスタ１１５のソースまたはドレインの他方は、配線１３６と電気的に接続される。トランジスタ１１６のソースまたはドレインの他方は、配線１３３と電気的に接続される。トランジスタ１１６のゲートは配線１３５と電気的に接続される。トランジスタ１１７のソースまたはドレインの他方は、配線１３４と電気的に接続される。配線１３３、１３４、１３６は電源線として機能させることができる。画素１７ａの構成において、配線１３３、１３４は高電位（ＶＤＤ）、配線１３６は低電位（ＧＮＤ等）とする。配線１３５は、トランジスタ１１６の動作を制御する信号線として機能させることができる。
図１４（Ｂ）のタイミングチャートを用いて、画素１７ａの動作を説明する。
期間Ｔ１において、配線１２４の電位を“Ｈ”、配線１２５の電位を“Ｈ”、配線１３５を“Ｌ”とすると、トランジスタ１０２およびトランジスタ１０３が導通し、ノードＦＤは配線１２２の電位“Ｌ”にリセットされる（リセット動作）。このとき、インバータ回路ＩＮＶ１ではトランジスタ１０５が導通するため、配線１２６には“Ｈ”が出力される。また、期間Ｔ１において、トランジスタ１１５、１１７は非導通となる。
期間Ｔ２において、配線１２５の電位を“Ｌ”、配線１３５の電位を“Ｈ”とすると、光電変換素子１０１の動作に応じてノードＦＤの電位が上昇する（蓄積動作）。また、ノードＨＤは高電位に保持される。
ノードＦＤの電位がトランジスタ１１５のしきい値電圧に達するとトランジスタ１１５が導通し、ノードＨＤの電位が低下し始める。そして、ノードＨＤの電位がトランジスタ１１７のしきい値電圧に達するとトランジスタ１１７が導通し、ノードＦＤの電位が急激に上昇する。これらの動作が繰り返され、ノードＦＤの電位は急速に飽和する。
したがって、配線１２６に出力される電位は、“Ｈ”から“Ｌ”に急激に変化する。
期間Ｔ３において、配線１２４の電位を“Ｌ”とすると、ノードＦＤの電位は保持されるため、配線１２６に出力される電位は“Ｌ”に固定される。読み出し動作は、期間Ｔ３以降に行えばよい。
期間Ｔ２において、画素１７ａは、トランジスタ１１５が導通する直前（暗状態に相当）まで“Ｈ”を配線１２６に出力する。また、トランジスタ１１５が導通（明状態に相当）すると“Ｌ”を配線１２６に出力する。
インバータ回路ＩＮＶ１は、ノードＦＤの電位の変化初期においては動作に遅延が生じ、ノードＦＤの電位の急激な変化に応じて反転動作するため、実質的に過渡状態を生じない。したがって、画素１７ａは、明状態を検出したときは“Ｌ”を配線１２６に出力し、暗状態を検出したときは“Ｈ”を配線１２６に出力する二値出力動作を行うことができる。
なお、トランジスタ１１５のしきい値電圧を制御することで、暗状態の上限に相当するノードＦＤの電位を決めることができる。したがって、トランジスタ１１５には、第２のゲートでしきい値電圧を容易に調整することができるＯＳトランジスタを適用することが好ましい。
また、画素１７ａでは、インバータ回路ＩＮＶ１が実質的に過渡状態を生じにくいことから消費電力を低減させることができる。なお、トランジスタ１０４よりもトランジスタ１１５のほうが先に導通するようにそれぞれのしきい値電圧を制御することで、より過渡状態を生じにくくすることができる。
図１５（Ａ）は、光電変換素子１０１の接続の向きを画素１７ａの逆とした画素１７ｂを説明する図である。光電変換素子１０１のカソード側をトランジスタ１０２のソースまたはドレインの一方と接続し、ノードＦＤの電位を高電位にリセットして動作させる。したがって、配線１２１は低電位（ＶＳＳ）、配線１２２は高電位（ＶＤＤ）とする。また、配線１３６は高電位（ＶＤＤ）、配線１３３、１３４は低電位（ＶＳＳ）とする。なお、画素１７ｂにおいて、トランジスタ１１５はｐ−ｃｈ型、トランジスタ１１６、１１７はｎ−ｃｈ型とする。その他の構成は画素１７ａと同じである。
図１５（Ｂ）は、画素１７ｂの動作を説明するタイミングチャートである。基本的な動作は画素１７ａと同じであるが、光電変換素子１０１の動作に応じたノードＦＤの電位の変化は画素１７ａとは逆となる。したがって、画素１７ｂは、明状態を検出したときは“Ｈ”を配線１２６に出力し、暗状態を検出したときは“Ｌ”を配線１２６に出力する二値出力動作を行うことができる。
また、トランジスタ１１６、１１７がｎ−ｃｈ型であり、ＯＳトランジスタを適用することができる。そのため、ノードＦＤおよびノードＨＤの電位の保持能力を高めることができ、動作を安定化させることができる。
なお、画素１７ａでは、ノードＦＤにトランジスタ１１７がｐ−ｃｈ型であり、Ｓｉトランジスタが適用される。Ｓｉトランジスタはリーク電流が比較的大きく、ノードＦＤの電位が不必要に変動することがある。したがって、図１６（Ａ）に示すようにノードＦＤとトランジスタ１１７との間にｎ−ｃｈ型のトランジスタ１２０を設けてもよい。トランジスタ１２０にＯＳトランジスタを適用することで、トランジスタ１１７のリーク電流に起因するノードＦＤの電位の変化を抑えることができる。
または、図１６（Ｂ）に示すように、トランジスタ１２０をノードＦＤとインバータ回路ＩＮＶ１との間に設けてもよい。トランジスタ１２０にＯＳトランジスタを適用し、ノードＦＤの電位を確定させた後にトランジスタ１２０を非導通とすることで、インバータ回路ＩＮＶ１の入力端子の電位を保持することができる。
＜応用例＞
図１７（Ａ）は、前述した本発明の一態様の画素を複数有する撮像装置を説明するブロック図である。撮像装置は、画素アレイ１８０、回路１７０、回路１７１、および回路１７２有する。画素アレイ１８０は、マトリクス状に配置された回路１６０を有する。
回路１６０には、前述した画素１１ａ乃至１７ｂまたはそれらの変形例にトランジスタ１５２を加えた構成を用いることができる。トランジスタ１５２は、図１７（Ｂ）に示すように、各画素における配線１２６にソースまたはドレインの一方を電気的に接続すればよい。トランジスタ１５２のソースまたはドレインの他方は配線１３６に接続し、ゲートは配線１３７に電気的に接続する。
トランジスタ１５２は、画素を選択するトランジスタとしての機能を有し、選択信号が配線１３７に入力された画素から配線１３６にデータを出力する。回路１６０は、配線１３７を介して回路１７０と電気的に接続される、また、回路１６０は、配線１３６を介して回路１７１と電気的に接続される。
回路１７０は、ロードライバとしての機能を有することができる。回路１７０には、例えば、デコーダまたはシフトレジスタを用いることができる。回路１７０により読み出し行を選択し、回路１６０で生成された信号を配線１３６に出力することができる。
回路１７１は、読み出し回路としての機能を有することができる。回路１７１には、例えば、コンパレータ回路を有する構成とすることができる。回路１７１からコンパレータ回路に入力される信号電位と基準となる定電位とが比較され、“Ｈ”または“Ｌ”がコンパレータ回路から出力される。
画素１１ａ乃至１３ｂは“Ｈ”または“Ｌ”よりも中間電位寄りの信号が出力される可能性があるが、回路１７１の動作でそれらの信号を理想的な二値とすることができる。なお、画素１４ａ乃至１７ｂは、二値化された信号が出力することができるため、回路１７１としてラッチ回路などを用いればよい。
回路１７２は、カラムドライバとしての機能を有することができる。回路１７２には、例えば、デコーダまたはシフトレジスタを用いることができる。回路１７２により読み出し列を選択し、回路１７１で生成された二値信号または回路１６０から出力された二値信号を配線１３８に出力することができる。
以上の構成によって、マトリクス状に配置された回路１６０のそれぞれから信号を得ることができる。なお、配線１３８の接続先は限定されない。例えば、ニューラルネットワーク、記憶装置、表示装置、通信装置などを接続先とすることができる。
配線１３８に出力される二値信号をニューラルネットワークに取り込むことで、例えば、文字認識や形状認識などの処理を高精度に行うことができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明した応用例に用いることのできるニューラルネットワークに用いることが可能な半導体装置の構成例について説明する。
図１８（Ａ）に示すように、ニューラルネットワークＮＮは入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬはそれぞれ、１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。
入力層ＩＬの各ニューロンには入力データが入力され、中間層ＨＬの各ニューロンには前層または後層のニューロンの出力信号が入力され、出力層ＯＬの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
図１８（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。
このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができる。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いてもよい。
本発明の一態様では、積和演算回路にアナログ回路を用いる。したがって、積和演算回路の回路規模の縮小、または、メモリへのアクセス回数の減少による処理速度の向上および消費電力の低減を図ることができる。
積和演算回路は、Ｓｉトランジスタによって構成してもよいし、ＯＳトランジスタによって構成してもよい。特に、ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路のアナログメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。以下、積和演算回路の機能を備えた半導体装置の構成例について説明する。
＜半導体装置の構成例＞
図１９に、ニューラルネットワークの演算を行う機能を有する半導体装置ＭＡＣの構成例を示す。半導体装置ＭＡＣは、ニューロン間の結合強度（重み）に対応する第１のデータと、入力データに対応する第２のデータの積和演算を行う機能を有する。なお、第１のデータおよび第２のデータはそれぞれ、アナログデータまたは多値のデータ（離散的なデータ）とすることができる。また、半導体装置ＭＡＣは、積和演算によって得られたデータを活性化関数によって変換する機能を有する。
半導体装置ＭＡＣは、セルアレイＣＡ、電流源回路ＣＳ、カレントミラー回路ＣＭ、回路ＷＤＤ、回路ＷＬＤ、回路ＣＬＤ、オフセット回路ＯＦＳＴ、および活性化関数回路ＡＣＴＶを有する。
セルアレイＣＡは、複数のメモリセルＭＣおよび複数のメモリセルＭＣｒｅｆを有する。図１９には、セルアレイＣＡがｍ行ｎ列（ｍ，ｎは１以上の整数）のメモリセルＭＣ（ＭＣ［１，１］乃至［ｍ，ｎ］）と、ｍ個のメモリセルＭＣｒｅｆ（ＭＣｒｅｆ［１］乃至［ｍ］）を有する構成例を示している。メモリセルＭＣは、第１のデータを格納する機能を有する。また、メモリセルＭＣｒｅｆは、積和演算に用いられる参照データを格納する機能を有する。なお、参照データはアナログデータまたは多値のデータとすることができる。
メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤ［ｊ］、および配線ＢＬ［ｊ］と接続されている。また、メモリセルＭＣｒｅｆ［ｉ］は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤｒｅｆ、配線ＢＬｒｅｆと接続されている。ここで、メモリセルＭＣ［ｉ，ｊ］と配線ＢＬ［ｊ］間を流れる電流をＩＭＣ［ｉ，ｊ］と表記し、メモリセルＭＣｒｅｆ［ｉ］と配線ＢＬｒｅｆ間を流れる電流をＩＭＣｒｅｆ［ｉ］と表記する。
メモリセルＭＣおよびメモリセルＭＣｒｅｆの具体的な構成例を、図２０に示す。図２０には代表例としてメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］を示しているが、他のメモリセルＭＣおよびメモリセルＭＣｒｅｆにも同様の構成を用いることができる。メモリセルＭＣおよびメモリセルＭＣｒｅｆはそれぞれ、トランジスタＴｒ１１、Ｔｒ１２、容量素子Ｃ１１を有する。ここでは、トランジスタＴｒ１１およびトランジスタＴｒ１２がｎチャネル型のトランジスタである場合について説明する。
メモリセルＭＣにおいて、トランジスタＴｒ１１のゲートは配線ＷＬと接続され、ソースまたはドレインの一方はトランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続され、ソースまたはドレインの他方は配線ＷＤと接続されている。トランジスタＴｒ１２のソースまたはドレインの一方は配線ＢＬと接続され、ソースまたはドレインの他方は配線ＶＲと接続されている。容量素子Ｃ１１の第２の電極は、配線ＲＷと接続されている。配線ＶＲは、所定の電位を供給する機能を有する配線である。ここでは一例として、配線ＶＲから低電源電位（接地電位など）が供給される場合について説明する。
トランジスタＴｒ１１のソースまたはドレインの一方、トランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続されたノードを、ノードＮＭとする。また、メモリセルＭＣ［１，１］、［２，１］のノードＮＭを、それぞれノードＮＭ［１，１］、［２，１］と表記する。
メモリセルＭＣｒｅｆも、メモリセルＭＣと同様の構成を有する。ただし、メモリセルＭＣｒｅｆは配線ＷＤの代わりに配線ＷＤｒｅｆと接続され、配線ＢＬの代わりに配線ＢＬｒｅｆと接続されている。また、メモリセルＭＣｒｅｆ［１］、［２］において、トランジスタＴｒ１１のソースまたはドレインの一方、トランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続されたノードを、それぞれノードＮＭｒｅｆ［１］、［２］と表記する。
ノードＮＭとノードＮＭｒｅｆはそれぞれ、メモリセルＭＣとメモリセルＭＣｒｅｆの保持ノードとして機能する。ノードＮＭには第１のデータが保持され、ノードＮＭｒｅｆには参照データが保持される。また、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣ［１，１］、ＩＭＣ［２，１］が流れる。また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］、［２］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣｒｅｆ［１］、ＩＭＣｒｅｆ［２］が流れる。
トランジスタＴｒ１１は、ノードＮＭまたはノードＮＭｒｅｆの電位を保持する機能を有するため、トランジスタＴｒ１１のオフ電流は小さいことが好ましい。そのため、トランジスタＴｒ１１としてオフ電流が極めて小さいＯＳトランジスタを用いることが好ましい。これにより、ノードＮＭまたはノードＮＭｒｅｆの電位の変動を抑えることができ、演算精度の向上を図ることができる。また、ノードＮＭまたはノードＮＭｒｅｆの電位をリフレッシュする動作の頻度を低く抑えることが可能となり、消費電力を削減することができる。
トランジスタＴｒ１２は特に限定されず、例えばＳｉトランジスタまたはＯＳトランジスタなどを用いることができる。トランジスタＴｒ１２にＯＳトランジスタを用いる場合、トランジスタＴｒ１１と同じ製造装置を用いて、トランジスタＴｒ１２を作製することが可能となり、製造コストを抑制することができる。なお、トランジスタＴｒ１２はｎチャネル型であってもｐチャネル型であってもよい。
電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］および配線ＢＬｒｅｆと接続されている。電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］および配線ＢＬｒｅｆに電流を供給する機能を有する。なお、配線ＢＬ［１］乃至［ｎ］に供給される電流値と配線ＢＬｒｅｆに供給される電流値は異なっていてもよい。ここでは、電流源回路ＣＳから配線ＢＬ［１］乃至［ｎ］に供給される電流をＩＣ、電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆと表記する。
カレントミラー回路ＣＭは、配線ＩＬ［１］乃至［ｎ］および配線ＩＬｒｅｆを有する。配線ＩＬ［１］乃至［ｎ］はそれぞれ配線ＢＬ［１］乃至［ｎ］と接続され、配線ＩＬｒｅｆは、配線ＢＬｒｅｆと接続されている。ここでは、配線ＩＬ［１］乃至［ｎ］と配線ＢＬ［１］乃至［ｎ］の接続箇所をノードＮＰ［１］乃至［ｎ］と表記する。また、配線ＩＬｒｅｆと配線ＢＬｒｅｆの接続箇所をノードＮＰｒｅｆと表記する。
カレントミラー回路ＣＭは、ノードＮＰｒｅｆの電位に応じた電流ＩＣＭを配線ＩＬｒｅｆに流す機能と、この電流ＩＣＭを配線ＩＬ［１］乃至［ｎ］にも流す機能を有する。図１９には、配線ＢＬｒｅｆから配線ＩＬｒｅｆに電流ＩＣＭが排出され、配線ＢＬ［１］乃至［ｎ］から配線ＩＬ［１］乃至［ｎ］に電流ＩＣＭが排出される例を示している。また、カレントミラー回路ＣＭから配線ＢＬ［１］乃至［ｎ］を介してセルアレイＣＡに流れる電流を、ＩＢ［１］乃至［ｎ］と表記する。また、カレントミラー回路ＣＭから配線ＢＬｒｅｆを介してセルアレイＣＡに流れる電流を、ＩＢｒｅｆと表記する。
回路ＷＤＤは、配線ＷＤ［１］乃至［ｎ］および配線ＷＤｒｅｆと接続されている。回路ＷＤＤは、メモリセルＭＣに格納される第１のデータに対応する電位を、配線ＷＤ［１］乃至［ｎ］に供給する機能を有する。また、回路ＷＤＤは、メモリセルＭＣｒｅｆに格納される参照データに対応する電位を、配線ＷＤｒｅｆに供給する機能を有する。回路ＷＬＤは、配線ＷＬ［１］乃至［ｍ］と接続されている。回路ＷＬＤは、データの書き込みを行うメモリセルＭＣまたはメモリセルＭＣｒｅｆを選択するための信号を、配線ＷＬ［１］乃至［ｍ］に供給する機能を有する。回路ＣＬＤは、配線ＲＷ［１］乃至［ｍ］と接続されている。回路ＣＬＤは、第２のデータに対応する電位を、配線ＲＷ［１］乃至［ｍ］に供給する機能を有する。
オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］および配線ＯＬ［１］乃至［ｎ］と接続されている。オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流量、および／または、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流の変化量を検出する機能を有する。また、オフセット回路ＯＦＳＴは、検出結果を配線ＯＬ［１］乃至［ｎ］に出力する機能を有する。なお、オフセット回路ＯＦＳＴは、検出結果に対応する電流を配線ＯＬに出力してもよいし、検出結果に対応する電流を電圧に変換して配線ＯＬに出力してもよい。セルアレイＣＡとオフセット回路ＯＦＳＴの間を流れる電流を、Ｉα［１］乃至［ｎ］と表記する。
オフセット回路ＯＦＳＴの構成例を図２１に示す。図２１に示すオフセット回路ＯＦＳＴは、回路ＯＣ［１］乃至［ｎ］を有する。また、回路ＯＣ［１］乃至［ｎ］はそれぞれ、トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、容量素子Ｃ２１、および抵抗素子Ｒ１を有する。各素子の接続関係は図２１に示す通りである。なお、容量素子Ｃ２１の第１の電極および抵抗素子Ｒ１の第１の端子と接続されたノードを、ノードＮａとする。また、容量素子Ｃ２１の第２の電極、トランジスタＴｒ２１のソースまたはドレインの一方、およびトランジスタＴｒ２２のゲートと接続されたノードを、ノードＮｂとする。
配線ＶｒｅｆＬは電位Ｖｒｅｆを供給する機能を有し、配線ＶａＬは電位Ｖａを供給する機能を有し、配線ＶｂＬは電位Ｖｂを供給する機能を有する。また、配線ＶＤＤＬは電位ＶＤＤを供給する機能を有し、配線ＶＳＳＬは電位ＶＳＳを供給する機能を有する。ここでは、電位ＶＤＤが高電源電位であり、電位ＶＳＳが低電源電位である場合について説明する。また、配線ＲＳＴは、トランジスタＴｒ２１の導通状態を制御するための電位を供給する機能を有する。トランジスタＴｒ２２、トランジスタＴｒ２３、配線ＶＤＤＬ、配線ＶＳＳＬ、および配線ＶｂＬによって、ソースフォロワ回路が構成される。
次に、回路ＯＣ［１］乃至［ｎ］の動作例を説明する。なお、ここでは代表例として回路ＯＣ［１］の動作例を説明するが、回路ＯＣ［２］乃至［ｎ］も同様に動作させることができる。まず、配線ＢＬ［１］に第１の電流が流れると、ノードＮａの電位は、第１の電流と抵抗素子Ｒ１の抵抗値に応じた電位となる。また、このときトランジスタＴｒ２１はオン状態であり、ノードＮｂに電位Ｖａが供給される。その後、トランジスタＴｒ２１はオフ状態となる。
次に、配線ＢＬ［１］に第２の電流が流れると、ノードＮａの電位は、第２の電流と抵抗素子Ｒ１の抵抗値に応じた電位に変化する。このときトランジスタＴｒ２１はオフ状態であり、ノードＮｂはフローティング状態となっているため、ノードＮａの電位の変化に伴い、ノードＮｂの電位は容量結合により変化する。ここで、ノードＮａの電位の変化をΔＶＮａとし、容量結合係数を１とすると、ノードＮｂの電位はＶａ＋ΔＶＮａとなる。そして、トランジスタＴｒ２２のしきい値電圧をＶｔｈとすると、配線ＯＬ［１］から電位Ｖａ＋ΔＶＮａ−Ｖｔｈが出力される。ここで、Ｖａ＝Ｖｔｈとすることにより、配線ＯＬ［１］から電位ΔＶＮａを出力することができる。
電位ΔＶＮａは、第１の電流から第２の電流への変化量、抵抗素子Ｒ１、および電位Ｖｒｅｆに応じて定まる。ここで、抵抗素子Ｒ１と電位Ｖｒｅｆは既知であるため、電位ΔＶＮａから配線ＢＬに流れる電流の変化量を求めることができる。
上記のようにオフセット回路ＯＦＳＴによって検出された電流量、および／または電流の変化量に対応する信号は、配線ＯＬ［１］乃至［ｎ］を介して活性化関数回路ＡＣＴＶに入力される。
活性化関数回路ＡＣＴＶは、配線ＯＬ［１］乃至［ｎ］、および、配線ＮＩＬ［１］乃至［ｎ］と接続されている。活性化関数回路ＡＣＴＶは、オフセット回路ＯＦＳＴから入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路ＡＣＴＶによって変換された信号は、出力データとして配線ＮＩＬ［１］乃至［ｎ］に出力される。
＜半導体装置の動作例＞
上記の半導体装置ＭＡＣを用いて、第１のデータと第２のデータの積和演算を行うことができる。以下、積和演算を行う際の半導体装置ＭＡＣの動作例を説明する。
図２２に半導体装置ＭＡＣの動作例のタイミングチャートを示す。図２２には、図２０における配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ［１］、配線ＷＤｒｅｆ、ノードＮＭ［１，１］、ノードＮＭ［２，１］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］、配線ＲＷ［１］、および配線ＲＷ［２］の電位の推移と、電流ＩＢ［１］−Ｉα［１］、および電流ＩＢｒｅｆの値の推移を示している。電流ＩＢ［１］−Ｉα［１］は、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］に流れる電流の総和に相当する。
なお、ここでは代表例として図２０に示すメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］に着目して動作を説明するが、他のメモリセルＭＣおよびメモリセルＭＣｒｅｆも同様に動作させることができる。
［第１のデータの格納］
まず、時刻Ｔ０１−Ｔ０２において、配線ＷＬ［１］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位（ＧＮＤ）よりもＶＰＲ−ＶＷ［１，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。また、配線ＲＷ［１］、および配線ＲＷ［２］の電位が基準電位（ＲＥＦＰ）となる。なお、電位ＶＷ［１，１］はメモリセルＭＣ［１，１］に格納される第１のデータに対応する電位である。また、電位ＶＰＲは参照データに対応する電位である。これにより、メモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［１，１］の電位がＶＰＲ−ＶＷ［１，１］、ノードＮＭｒｅｆ［１］の電位がＶＰＲとなる。
このとき、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，０は、次の式で表すことができる。ここで、ｋはトランジスタＴｒ１２のチャネル長、チャネル幅、移動度、およびゲート絶縁膜の容量などで決まる定数である。また、ＶｔｈはトランジスタＴｒ１２のしきい値電圧である。
ＩＭＣ［１，１］，０＝ｋ（ＶＰＲ−ＶＷ［１，１］−Ｖｔｈ）２　　　　　　（Ｅ１）
また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，０は、次の式で表すことができる。
ＩＭＣｒｅｆ［１］，０＝ｋ（ＶＰＲ−Ｖｔｈ）２　　　　　　（Ｅ２）
次に、時刻Ｔ０２−Ｔ０３において、配線ＷＬ［１］の電位がローレベルとなる。これにより、メモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位が保持される。
なお、前述の通り、トランジスタＴｒ１１としてＯＳトランジスタを用いることが好ましい。これにより、トランジスタＴｒ１１のリーク電流を抑えることができ、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位を正確に保持することができる。
次に、時刻Ｔ０３−Ｔ０４において、配線ＷＬ［２］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位よりもＶＰＲ−ＶＷ［２，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。なお、電位ＶＷ［２，１］はメモリセルＭＣ［２，１］に格納される第１のデータに対応する電位である。これにより、メモリセルＭＣ［２，１］およびメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［１，１］の電位がＶＰＲ−ＶＷ［２，１］、ノードＮＭｒｅｆ［１］の電位がＶＰＲとなる。
このとき、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，０は、次の式で表すことができる。
ＩＭＣ［２，１］，０＝ｋ（ＶＰＲ−ＶＷ［２，１］−Ｖｔｈ）２　　　　　　（Ｅ３）
また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，０は、次の式で表すことができる。
ＩＭＣｒｅｆ［２］，０＝ｋ（ＶＰＲ−Ｖｔｈ）２　　　　　　（Ｅ４）
次に、時刻Ｔ０４−Ｔ０５において、配線ＷＬ［２］の電位がローレベルとなる。これにより、メモリセルＭＣ［２，１］およびメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［２，１］およびノードＮＭｒｅｆ［２］の電位が保持される。
以上の動作により、メモリセルＭＣ［１，１］、［２，１］に第１のデータが格納され、メモリセルＭＣｒｅｆ［１］、［２］に参照データが格納される。
ここで、時刻Ｔ０４−Ｔ０５において、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流を考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流が供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆ、配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，０とすると、次の式が成り立つ。
ＩＣｒｅｆ−ＩＣＭ，０＝ＩＭＣｒｅｆ［１］，０＋ＩＭＣｒｅｆ［２］，０　　　　　　（Ｅ５）
配線ＢＬ［１］には、電流源回路ＣＳからの電流が供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。また、配線ＢＬ［１］からオフセット回路ＯＦＳＴに電流が流れる。電流源回路ＣＳから配線ＢＬ［１］に供給される電流をＩＣ，０、配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，０とすると、次の式が成り立つ。
ＩＣ−ＩＣＭ，０＝ＩＭＣ［１，１］，０＋ＩＭＣ［２，１］，０＋Ｉα，０　　　　　　（Ｅ６）
［第１のデータと第２のデータの積和演算］
次に、時刻Ｔ０５−Ｔ０６において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となる。このとき、メモリセルＭＣ［１，１］、およびメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１には電位ＶＸ［１］が供給され、容量結合によりトランジスタＴｒ１２のゲートの電位が上昇する。なお、電位Ｖｘ［１］はメモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］に供給される第２のデータに対応する電位である。
トランジスタＴｒ１２のゲートの電位の変化量は、配線ＲＷの電位の変化量に、メモリセルの構成によって決まる容量結合係数を乗じた値となる。容量結合係数は、容量素子Ｃ１１の容量、トランジスタＴｒ１２のゲート容量、および寄生容量などによって算出される。以下では便宜上、配線ＲＷの電位の変化量とトランジスタＴｒ１２のゲートの電位の変化量が同じ、すなわち容量結合係数が１であるとして説明する。実際には、容量結合係数を考慮して電位Ｖｘを決定すればよい。
メモリセルＭＣ［１］およびメモリセルＭＣｒｅｆ［１］の容量素子Ｃ１１に電位ＶＸ［１］が供給されると、ノードＮＮ［１］およびノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。
ここで、時刻Ｔ０５−Ｔ０６において、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，１は、次の式で表すことができる。
ＩＭＣ［１，１］，１＝ｋ（ＶＰＲ−ＶＷ［１，１］＋ＶＸ［１］−Ｖｔｈ）２　　　　　　（Ｅ７）
すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［１，１］＝ＩＭＣ［１，１］，１−ＩＭＣ［１，１］，０増加する。
また、時刻Ｔ０５−Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，１は、次の式で表すことができる。
ＩＭＣｒｅｆ［１］，１＝ｋ（ＶＰＲ＋ＶＸ［１］−Ｖｔｈ）２　　　　　　（Ｅ８）
すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［１］＝ＩＭＣｒｅｆ［１］，１−ＩＭＣｒｅｆ［１］，０増加する。
また、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，１とすると、次の式が成り立つ。
ＩＣｒｅｆ−ＩＣＭ，１＝ＩＭＣｒｅｆ［１］，１＋ＩＭＣｒｅｆ［２］，０　　　　　　（Ｅ９）
配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，１とすると、次の式が成り立つ。
ＩＣ−ＩＣＭ，１＝ＩＭＣ［１，１］，１＋ＩＭＣ［２，１］，１＋Ｉα，１　　　　　　（Ｅ１０）
そして、式（Ｅ１）乃至式（Ｅ１０）から、電流Ｉα，０と電流Ｉα，１の差（差分電流ΔＩα）は次の式で表すことができる。
ΔＩα＝Ｉα，０−Ｉα，１＝２ｋＶＷ［１，１］ＶＸ［１］　　　　　　（Ｅ１１）
このように、差分電流ΔＩαは、電位ＶＷ［１，１］とＶＸ［１］の積に応じた値となる。
その後、時刻Ｔ０６−Ｔ０７において、配線ＲＷ［１］の電位は接地電位となり、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位は時刻Ｔ０４−Ｔ０５と同様になる。
次に、時刻Ｔ０７−Ｔ０８において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となり、配線ＲＷ［２］の電位が基準電位よりもＶＸ［２］大きい電位が供給される。これにより、メモリセルＭＣ［１，１］、およびメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１に電位ＶＸ［１］が供給され、容量結合によりノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。また、メモリセルＭＣ［２，１］、およびメモリセルＭＣｒｅｆ［２］のそれぞれの容量素子Ｃ１１に電位ＶＸ［２］が供給され、容量結合によりノードＮＭ［２，１］およびノードＮＭｒｅｆ［２］の電位がそれぞれＶＸ［２］上昇する。
ここで、時刻Ｔ０７−Ｔ０８において、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，１は、次の式で表すことができる。
ＩＭＣ［２，１］，１＝ｋ（ＶＰＲ−ＶＷ［２，１］＋ＶＸ［２］−Ｖｔｈ）２　　　　　　（Ｅ１２）
すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［２，１］＝ＩＭＣ［２，１］，１−ＩＭＣ［２，１］，０増加する。
また、時刻Ｔ０５−Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，１は、次の式で表すことができる。
ＩＭＣｒｅｆ［２］，１＝ｋ（ＶＰＲ＋ＶＸ［２］−Ｖｔｈ）２　　　　　　（Ｅ１３）
すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［２］＝ＩＭＣｒｅｆ［２］，１−ＩＭＣｒｅｆ［２］，０増加する。
また、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，２とすると、次の式が成り立つ。
ＩＣｒｅｆ−ＩＣＭ，２＝ＩＭＣｒｅｆ［１］，１＋ＩＭＣｒｅｆ［２］，１　　　　　　（Ｅ１４）
配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，２とすると、次の式が成り立つ。
ＩＣ−ＩＣＭ，２＝ＩＭＣ［１，１］，１＋ＩＭＣ［２，１］，１＋Ｉα，２　　　　　　（Ｅ１５）
そして、式（Ｅ１）乃至式（Ｅ８）、および、式（Ｅ１２）乃至式（Ｅ１５）から、電流Ｉα，０と電流Ｉα，２の差（差分電流ΔＩα）は次の式で表すことができる。
ΔＩα＝Ｉα，０−Ｉα，２＝２ｋ（ＶＷ［１，１］ＶＸ［１］＋ＶＷ［２，１］ＶＸ［２］）　　　　　　（Ｅ１６）
このように、差分電流ΔＩαは、電位ＶＷ［１，１］と電位ＶＸ［１］の積と、電位ＶＷ［２，１］と電位ＶＸ［２］の積と、を足し合わせた結果に応じた値となる。
その後、時刻Ｔ０８−Ｔ０９において、配線ＲＷ［１］、［２］の電位は接地電位となり、ノードＮＭ［１，１］、［２，１］およびノードＮＭｒｅｆ［１］、［２］の電位は時刻Ｔ０４−Ｔ０５と同様になる。
式（Ｅ９）および式（Ｅ１６）に示されるように、オフセット回路ＯＦＳＴに入力される差分電流ΔＩαは、第１のデータ（重み）に対応する電位ＶＸと、第２のデータ（入力データ）に対応する電位ＶＷの積を足し合わせた結果に応じた値となる。すなわち、差分電流ΔＩαをオフセット回路ＯＦＳＴで計測することにより、第１のデータと第２のデータの積和演算の結果を得ることができる。
なお、上記では特にメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］に着目したが、メモリセルＭＣおよびメモリセルＭＣｒｅｆの数は任意に設定することができる。メモリセルＭＣおよびメモリセルＭＣｒｅｆの行数ｍを任意の数とした場合の差分電流ΔＩαは、次の式で表すことができる。
ΔＩα＝２ｋΣｉＶＷ［ｉ，１］ＶＸ［ｉ］　　　　　　（Ｅ１７）
また、メモリセルＭＣおよびメモリセルＭＣｒｅｆの列数ｎを増やすことにより、並列して実行される積和演算の数を増やすことができる。
以上のように、半導体装置ＭＡＣを用いることにより、第１のデータと第２のデータの積和演算を行うことができる。なお、メモリセルＭＣおよびメモリセルＭＣｒｅｆとして図２０に示す構成を用いることにより、少ないトランジスタ数で積和演算回路を構成することができる。そのため、半導体装置ＭＡＣの回路規模の縮小を図ることができる。
半導体装置ＭＡＣをニューラルネットワークにおける演算に用いる場合、メモリセルＭＣの行数ｍは一つのニューロンに供給される入力データの数に対応させ、メモリセルＭＣの列数ｎはニューロンの数に対応させることができる。例えば、図１８（Ａ）に示す中間層ＨＬにおいて半導体装置ＭＡＣを用いた積和演算を行う場合を考える。このとき、メモリセルＭＣの行数ｍは、入力層ＩＬから供給される入力データの数（入力層ＩＬのニューロンの数）に設定し、メモリセルＭＣの列数ｎは、中間層ＨＬのニューロンの数に設定することができる。
なお、半導体装置ＭＡＣを適用するニューラルネットワークの構造は特に限定されない。例えば半導体装置ＭＡＣは、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、オートエンコーダ、ボルツマンマシン（制限ボルツマンマシンを含む）などに用いることもできる。
以上のように、半導体装置ＭＡＣを用いることにより、ニューラルネットワークの積和演算を行うことができる。さらに、セルアレイＣＡに図２０に示すメモリセルＭＣおよびメモリセルＭＣｒｅｆを用いることにより、演算精度の向上、消費電力の削減、または回路規模の縮小を図ることが可能な集積回路ＩＣを提供することができる。
また、演算の対象となるデータをメモリセルＭＣに直接書き込んでもよい。図２３は、実施の形態１で説明した画素１１ａの構成と、メモリセルＭＣに相当するメモリセル２０との接続の形態を有する画素１６１を説明する図である。なお、実施の形態１で説明したその他の画素を画素１１ａと入れ替えてもよい。
画素１１ａとメモリセル２０とは、配線１２６と配線ＲＷが接続される構成となる。したがって、画素１６１が複数であるとき、全画素同時に処理を行う超並列処理を行うことができる。
積和演算処理を行うための全体の構成は、図２４に示すように図１９に示す半導体装置ＭＡＣの構成において、回路ＣＬＤを画素１１ａに置き換える構成とすることができる。なお、図２４は、演算の対象となる画素１６１［１］と、参照画素１６２［ｒｅｆ］との最小限の構成を示している。演算の対象となる画素１６１の数は限定されず、マトリクス状に並べて設けられていてもよい。また、参照画素１６２は、いずれかの列に画素１６１の行数分だけ設けられていればよい。また、電流源回路ＣＳ、カレントミラー回路ＣＭ、回路ＷＤＤ、回路ＷＬＤ、オフセット回路ＯＦＳＴ、および活性化関数回路ＡＣＴＶは、複数の画素１６１ごとに設けられていてもよい。
参照画素１６２［ｒｅｆ］は、基本的に画素１６１と同じ構成を有することができるが、参照データを生成するために暗状態で光電変換素子を動作させることが好ましい。したがって、少なくとも参照画素１６２［ｒｅｆ］が有する光電変換素子の近傍には、遮光膜を設けることが好ましい。
画素１６１を構成するＳｉトランジスタ、ＯＳトランジスタおよび光電変換素子は、図２５（Ａ）に示すようにそれぞれを層５６３、５６２、５６１形成して積層することができる。なお、図２５（Ａ）では明瞭化のため回路図で図示しているが、実際には光電変換素子、ＳｉトランジスタおよびＯＳトランジスタが互いに重なる領域を有するように形成することができる。したがって、画素面積を小さくすることができる。また、光電変換素子は画素領域のほぼ全体と重ねることができ、受光部の開口率を高めることができる。
また、図２５（Ａ）においては、インバータ回路ＩＮＶ１のトランジスタ１０４をＯＳトランジスタで形成する例を示しているが、図２５（Ｂ）に示すようにトランジスタ１０４をＳｉトランジスタで形成してもよい。そのほか、画素１６１が有する全てのｎ−ｃｈ型トランジスタをＯＳトランジスタで形成し、層５６２に設けてもよい。また、容量素子１０６、Ｃ１１は、層５６３および層５６２のどちらの層に設けてもよい。
このように、画素１１ａおよびメモリセル２０ともにＯＳトランジスタとＳｉトランジスタとの組み合わせで形成することができることから、製造工程は増加しない。
上述した撮像装置とニューラルネットワークとの組み合わせから出力されるデータは、画像解析の推論に使用することができる。ただし、撮像装置の画素は様々なノイズを発生させるため、小さなノイズであっても積和演算の繰り返しによりデータの値に大きな変化を生じさせることがあり、推論時に悪影響を及ぼす。これらのノイズを忠実に再現した教師データを用いて学習すれば正しい推論ができるが、実機で教師データを生成する以外に入手することは困難であり、推論が正しくできないことになる。
一方で、用途が数字判定や、文字判定などである場合、各画素は、白か黒の二値を判断できればよい。この場合、画素がノイズを発生させたとしても、白黒判定（二値判定）に影響しない程度であれば、教師データとしてノイズを含まない既存の二値画像を用いることができる。したがって、本発明の一態様の画素を用いることによって、推論を正しく行うことができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の撮像装置の構成例などについて説明する。
図２６（Ａ）に、撮像装置が有する画素の構成を例示する。図２６（Ａ）に示す画素は、層５６１、層５６２および層５６３の積層構成である例である。
層５６１は、光電変換素子１０１を有する。光電変換素子１０１は、図２６（Ｂ）に示すように層５６５ａと、層５６５ｂと、層５６５ｃとの積層とすることができる。
図２６（Ｂ）に示す光電変換素子１０１はｐｎ接合型フォトダイオードであり、例えば、層５６５ａにｐ＋型半導体、層５６５ｂにｎ型半導体、層５６５ｃにｎ＋型半導体を用いることができる。または、層５６５ａにｎ＋型半導体、層５６５ｂにｐ型半導体、層５６５ｃにｐ＋型半導体を用いてもよい。または、層５６５ｂをｉ型半導体としたｐｉｎ接合型フォトダイオードであってもよい。
上記ｐｎ接合型フォトダイオードまたはｐｉｎ接合型フォトダイオードは、単結晶シリコンを用いて形成することができる。また、ｐｉｎ接合型フォトダイオードとしては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。
また、層５６１が有する光電変換素子１０１は、図２６（Ｃ）に示すように、層５６６ａと、層５６６ｂと、層５６６ｃ、層５６６ｄとの積層としてもよい。図２６（Ｃ）に示す光電変換素子１０１はアバランシェフォトダイオードの一例であり、層５６６ａ、層５６６ｄは電極に相当し、層５６６ｂ、５６６ｃは光電変換部に相当する。
層５６６ａは、低抵抗の金属層などとすることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
層５６６ｄは、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム−錫酸化物、ガリウム−亜鉛酸化物、インジウム−ガリウム−亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層５６６ｄを省く構成とすることもできる。
光電変換部の層５６６ｂ、５６６ｃは、例えばセレン系材料を光電変換層としたｐｎ接合型フォトダイオードの構成とすることができる。層５６６ｂとしてはｐ型半導体であるセレン系材料を用い、層５６６ｃとしてはｎ型半導体であるガリウム酸化物などを用いることが好ましい。
セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ増倍を利用することにより、入射される光量に対する電子の増幅を大きくすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できるなどの生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法またはスパッタ法などを用いて形成することができる。
セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。
ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。
層５６２は、ＯＳトランジスタを有することができる。具体的には、画素１１ａ乃至１７ｂのトランジスタ１０２、１０３、１０４などを層５６２に設けることができる。
ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＣ−ＯＳなどを用いることができる。
半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。
半導体層を構成する酸化物半導体がＩｎ−Ｍ−Ｚｎ系酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。これにより不純物濃度が低く、欠陥準位密度が低いため、安定な特性を有する酸化物半導体であるといえる。
なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、または、Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　ａｎｄ　Ａ−Ｂ−ｐｌａｎｅ　Ａｎｃｈｏｒｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ　ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、様々な半導体装置の構成材料として適している。
層５６３としては、例えばシリコン基板を用いることができる。当該シリコン基板は、Ｓｉトランジスタ等を有する。当該Ｓｉトランジスタを用いて、画素回路の他、当該画素回路を駆動する回路、画像信号の読み出し回路、画像処理回路等を設けることができる。具体的には、画素１１ａ乃至１７ｂが有するトランジスタ１０５およびその他のｐ−ｃｈ型トランジスタ、メモリセルＭＣが有するトランジスタＴｒ１２などを層５６３に設けることができる。また、電流源回路ＣＳ、カレントミラー回路ＣＭ、回路ＷＤＤ、回路ＷＬＤ、オフセット回路ＯＦＳＴ、活性化関数回路ＡＣＴＶ等が有するトランジスタ等の要素の一部または全てを層５６３に設けることができる。
このような構成とすることで、画素回路を構成する要素および周辺回路を複数の層に分散させ、当該要素同士または当該要素と当該周辺回路を重ねて設けることができるため、撮像装置の面積を小さくすることができる。
図２７（Ａ）は、図２６（Ａ）に示す画素の断面の一例を説明する図である。層５６１は光電変換素子１０１として、シリコンを光電変換層とするｐｎ接合型フォトダイオードを有する。層５６２はＯＳトランジスタを有し、図２７（Ａ）では画素１１ａのトランジスタ１０２を例示する。層５６３はＳｉトランジスタを有し、図２７（Ａ）では画素１１ａのインバータ回路ＩＮＶ１を構成するｎ−ｃｈ型のトランジスタ１０４およびｐ−ｃｈ型のトランジスタ１０５を例示する。
光電変換素子１０１において、層５６５ａはｐ＋型領域、層５６５ｂはｎ型領域、層５６５ｃはｎ＋型領域とすることができる。また、層５６５ｂには、電源線と層５６５ｃとを接続するための領域５３６が設けられる。例えば、領域５３６はｐ＋型領域とすることができる。
図２７（Ａ）において、ＯＳトランジスタはセルフアライン型の構成を示しているが、図２８（Ａ）に示すように、ノンセルフアライン型のトップゲート型トランジスタであってもよい。
トランジスタ１０２はバックゲート５３５（第２のゲート）を有する構成を示しているが、バックゲート５３５を有さない形態であってもよい。バックゲート５３５は、図２８（Ｂ）に示すように、対向して設けられるトランジスタのフロントゲート（第１のゲート）と電気的に接続する場合がある。または、バックゲート５３５にフロントゲートとは異なる固定電位を供給することができる構成であってもよい。
また、図２７（Ａ）において、Ｓｉトランジスタはシリコン基板５４０にチャネル形成領域を有するプレーナー型の構成を示しているが、図２８（Ｃ）、（Ｄ）に示すように、シリコン基板５４０にフィン型の半導体層を有する構成であってもよい。図２８（Ｃ）はチャネル長方向の断面、図２８（Ｄ）はチャネル幅方向の断面に相当する。
または、図２８（Ｅ）に示すように、シリコン薄膜の半導体層５４５を有するトランジスタであってもよい。半導体層５４５は、例えば、シリコン基板５４０上の絶縁層５４６上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ））とすることができる。
ＯＳトランジスタが形成される領域とＳｉトランジスタが形成される領域との間には、水素の拡散を防止する機能を有する絶縁層５４３が設けられる。Ｓｉトランジスタのチャネル形成領域近傍に設けられる絶縁層中の水素は、シリコンのダングリングボンドを終端する。一方、ＯＳトランジスタのチャネル形成領域の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。
絶縁層５４３により、一方の層に水素を閉じ込めることでＳｉトランジスタの信頼性を向上させることができる。また、一方の層から他方の層への水素の拡散が抑制されることでＯＳトランジスタの信頼性も向上させることができる。
絶縁層５４３としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
ここで、図２７（Ａ）では、層５６１が有する要素と層５６２が有する要素との電気的な接続を貼り合わせ技術で得る構成例を示している。
層５６１には、絶縁層５４２、導電層５３３および導電層５３４が設けられる。導電層５３３および導電層５３４は、絶縁層５４２に埋設された領域を有する。導電層５３３は、層５６５ａと電気的に接続される。導電層５３４は、領域５３６と電気的に接続される。また、絶縁層５４２、導電層５３３および導電層５３４の表面は、それぞれ高さが一致するように平坦化されている。
層５６２には、絶縁層５４１、導電層５３１および導電層５３２が設けられる。導電層５３１および導電層５３２は、絶縁層５４１に埋設された領域を有する。導電層５３１は、電源線と電気的に接続される。導電層５３２は、トランジスタ１０２のソースまたはドレインと電気的に接続される。また、絶縁層５４１、導電層５３１および導電層５３２の表面は、それぞれ高さが一致するように平坦化されている。
ここで、導電層５３１および導電層５３３は、主成分が同一の金属元素であることが好ましい。導電層５３２および導電層５３４は、主成分が同一の金属元素であることが好ましい。また、絶縁層５４１および絶縁層５４２は、同一の成分で構成されていることが好ましい。
例えば、導電層５３１、５３２、５３３、５３４には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、ＰｔまたはＡｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層５４１、５４２には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。
つまり、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層５４１および絶縁層５４２のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層５６１と層５６２の境を接合位置とする、貼り合わせを行うことができる。
当該貼り合わせによって、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれの電気的な接続を得ることができる。また、絶縁層５４１および絶縁層５４２の機械的な強度を有する接続を得ることができる。
金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
層５６１と、層５６２を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
図２７（Ｂ）は、図２６（Ａ）に示す画素の層５６１にセレン系材料を光電変換層とするｐｎ接合型フォトダイオードを用いた場合の断面図である。一方の電極として層５６６ａと、光電変換層として層５６６ｂ、５６６ｃと、他方の電極として層５６６ｄを有する。
この場合、層５６１は、層５６２上に直接形成することができる、層５６６ａは、トランジスタ１０２のソースまたはドレインと電気的に接続される。層５６６ｄは、導電層５３７を介して電源線と電気的に接続される。
図２９（Ａ）は、本発明の一態様の撮像装置の画素にカラーフィルタ等を付加した例を示す斜視図である。当該斜視図では、複数の画素の断面もあわせて図示している。光電変換素子１０１が形成される層５６１上には、絶縁層５８０が形成される。絶縁層５８０は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層してもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層してもよい。
絶縁層５８０上には、遮光層５８１が形成されてもよい。遮光層５８１は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層５８１には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。
絶縁層５８０および遮光層５８１上には、平坦化膜として有機樹脂層５８２を設けることができる。また、画素別にカラーフィルタ５８３（カラーフィルタ５８３ａ、５８３ｂ、５８３ｃ）が形成される。例えば、カラーフィルタ５８３ａ、５８３ｂ、５８３ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。
カラーフィルタ５８３上には、可視光に対して透光性を有する絶縁層５８６などを設けることができる。
また、図２９（Ｂ）に示すように、カラーフィルタ５８３の代わりに光学変換層５８５を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
例えば、光学変換層５８５に可視光線の波長以下の光を遮るフィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層５８５に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層５８５に可視光線の波長以上の光を遮るフィルタを用いれば、紫外線撮像装置とすることができる。
また、可視光に対応するカラーフィルタと赤外線または紫外線に対応するフィルタを組み合わせてもよい。この様な構成では、異なる波長のデータの組み合わせから得られる特徴を検出することができる。
また、光学変換層５８５にシンチレータを用いれば、Ｘ線撮像装置などに用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子１０１で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂やセラミクスに分散させたものを用いることができる。
なお、セレン系材料を用いた光電変換素子１０１においては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
また、図２９（Ｃ）に示すように、カラーフィルタ５８３上にマイクロレンズアレイ５８４を設けてもよい。マイクロレンズアレイ５８４が有する個々のレンズを通る光が直下のカラーフィルタ５８３を通り、光電変換素子１０１に照射されるようになる。また、図２９Ｂ）に示す光学変換層５８５上にマイクロレンズアレイ５８４を設けてもよい。
以下では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例について説明する。当該イメージセンサチップには、上記撮像装置の構成を用いることができる。
図３０（Ａ１）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ６５０を固定するパッケージ基板６１０、カバーガラス６２０および両者を接着する接着剤６３０等を有する。
図３０（Ａ２）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ６４０としたＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）やＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）などを有していてもよい。
図３０（Ａ３）は、カバーガラス４２０および接着剤６３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板４１０上には電極パッド６６０が形成され、電極パッド６６０およびバンプ６４０はスルーホールを介して電気的に接続されている。電極パッド６６０は、イメージセンサチップ６５０とワイヤ６７０によって電気的に接続されている。
また、図３０（Ｂ１）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ４５１を固定するパッケージ基板６１１、レンズカバー６２１、およびレンズ６３５等を有する。また、パッケージ基板６１１およびイメージセンサチップ６５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ６９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）としての構成を有している。
図３０（Ｂ２）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板６１１の下面および側面には、実装用のランド６４１が設けられたＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏ−ｌｅａｄ　ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）や前述したＢＧＡが設けられていてもよい。
図３０（Ｂ３）は、レンズカバー６２１およびレンズ６３５の一部を省いて図示したモジュールの斜視図である。ランド６４１は電極パッド６６１と電気的に接続され、電極パッド６６１はイメージセンサチップ４５１またはＩＣチップ６９０とワイヤ６７１によって電気的に接続されている。
イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態４）
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３１（Ａ）乃至（Ｆ）に示す。
図３１（Ａ）携帯電話機の一例であり、筐体９８１、表示部９８２、操作ボタン９８３、外部接続ポート９８４、スピーカ９８５、マイク９８６、カメラ９８７等を有する。当該携帯電話機は、表示部９８２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９８２に触れることで行うことができる。当該携帯電話機における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図３１（Ｂ）は携帯データ端末であり、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。また、カメラ９１９で取得した画像から文字等を認識し、スピーカ９１３で当該文字を音声出力することができる。当該携帯データ端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図３１（Ｃ）は監視カメラであり、支持台９５１、カメラユニット９５２、保護カバー９５３等を有する。カメラユニット９５２には回転機構などが設けられ、天井に設置することで全周囲の撮像が可能となる。当該カメラユニットにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
図３１（Ｄ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６、スピーカ９７７、マイク９７８等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図３１（Ｅ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図３１（Ｆ）は腕時計型の情報端末であり、表示部９３２、筐体兼リストバンド９３３、カメラ９３９等を有する。表示部９３２は、情報端末の操作を行うためのタッチパネルを備える。表示部９３２および筐体兼リストバンド９３３は可撓性を有し、身体への装着性が優れている。当該情報端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
１１ａ：画素、１１ｂ：画素、１２ａ：画素、１２ｂ：画素、１３ａ：画素、１３ｂ：画素、１４ａ：画素、１４ｂ：画素、１５ａ：画素、１５ｂ：画素、１６ａ：画素、１６ｂ：画素、１７ａ：画素、１７ｂ：画素、２０：メモリセル、１０１：光電変換素子、１０２：トランジスタ、１０３：トランジスタ、１０４：トランジスタ、１０５：トランジスタ、１０６：容量素子、１０７：トランジスタ、１０８：トランジスタ、１０９：トランジスタ、１１０：トランジスタ、１１１：トランジスタ、１１２：トランジスタ、１１３：配線、１１４：容量素子、１１５：トランジスタ、１１６：トランジスタ、１１７：トランジスタ、１２０：トランジスタ、１２１：配線、１２２：配線、１２３：配線、１２４：配線、１２５：配線、１２６：配線、１２８：配線、１３１：配線、１３３：配線、１３４：配線、１３５：配線、１３６：配線、１３７：配線、１３８：配線、１５１：トランジスタ、１５２：トランジスタ、１６０：回路、１６１：画素、１６２：参照画素、１７０：回路、１７１：回路、１７２：回路、１７３：回路、１８０：画素アレイ、４１０：パッケージ基板、４２０：カバーガラス、４５１：イメージセンサチップ、５３１：導電層、５３２：導電層、５３３：導電層、５３４：導電層、５３５：バックゲート、５３６：領域、５３７：導電層、５４０：シリコン基板、５４１：絶縁層、５４２：絶縁層、５４３：絶縁層、５４５：半導体層、５４６：絶縁層、５６１：層、５６２：層、５６３：層、５６５ａ：層、５６５ｂ：層、５６５ｃ：層、５６６ａ：層、５６６ｂ：層、５６６ｃ：層、５６６ｄ：層、５８０：絶縁層、５８１：遮光層、５８２：有機樹脂層、５８３：カラーフィルタ、５８３ａ：カラーフィルタ、５８３ｂ：カラーフィルタ、５８３ｃ：カラーフィルタ、５８４：マイクロレンズアレイ、５８５：光学変換層、５８６：絶縁層、６１０：パッケージ基板、６１１：パッケージ基板、６２０：カバーガラス、６２１：レンズカバー、６３０：接着剤、６３５：レンズ、６４０：バンプ、６４１：ランド、６５０：イメージセンサチップ、６５１：イメージセンサチップ、６６０：電極パッド、６６１：電極パッド、６７０：ワイヤ、６７１：ワイヤ、６９０：ＩＣチップ、９１１：筐体、９１２：表示部、９１３：スピーカ、９１９：カメラ、９３２：表示部、９３３：筐体兼リストバンド、９３９：カメラ、９５１：支持台、９５２：カメラユニット、９５３：保護カバー、９６１：筐体、９６２：シャッターボタン、９６３：マイク、９６５：レンズ、９６７：発光部、９７１：筐体、９７２：筐体、９７３：表示部、９７４：操作キー、９７５：レンズ、９７６：接続部、９７７：スピーカ、９７８：マイク、９８１：筐体、９８２：表示部、９８３：操作ボタン、９８４：外部接続ポート、９８５：スピーカ、９８６：マイク、９８７：カメラ

Claims (16)

  1. 光電変換素子と、第１のトランジスタと、第２のトランジスタと、第１のインバータ回路と、を有し、
    前記第１のインバータ回路はＣＭＯＳ回路の構成を有し、
    前記光電変換素子の一方の電極は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第１のインバータ回路の入力端子と電気的に接続され、
    前記第１のトランジスタと、前記第２のトランジスタは、チャネル形成領域に金属酸化物を有するトランジスタである撮像装置。
  2. 請求項１において、
    さらに第２のインバータ回路を有し、
    前記第２のインバータ回路はＣＭＯＳ回路の構成を有し、
    前記第２のインバータ回路の入力端子は、前記第１のインバータ回路の出力端子と電気的に接続されている撮像装置。
  3. 請求項１または２において、
    さらに第３のトランジスタを有し、
    前記第３のトランジスタのゲートは前記第１のインバータ回路の出力端子と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は、前記第１のインバータ回路の入力端子と電気的に接続されている撮像装置。
  4. 請求項２において、
    さらに第４のトランジスタを有し、
    前記第４のトランジスタのゲートは前記第２のインバータ回路の出力端子と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの一方は、前記第１のインバータ回路の入力端子と電気的に接続されている撮像装置。
  5. 請求項２において、
    さらに第１の容量素子を有し、
    前記第１の容量素子の一方の電極は、前記第２のインバータ回路の出力端子と電気的に接続され、
    前記第１の容量素子の他方の電極は、前記第１のインバータ回路の入力端子と電気的に接続されている撮像装置。
  6. 請求項２において、
    さらに第２の容量素子を有し、
    前記第２の容量素子の一方の電極は、前記第１のインバータ回路の出力端子と電気的に接続され、
    前記第２の容量素子の他方の電極は、前記第１のインバータ回路の入力端子と電気的に接続されている撮像装置。
  7. 請求項１において、
    さらに第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、を有し、
    前記第５のトランジスタのソースまたはドレインの一方は、前記第１のトランジスタのソースまたはドレインの他方と電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの一方は、前記第６のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのソースまたはドレインの一方は、前記第７のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第６のトランジスタのソースまたはドレインの一方は、前記第５のトランジスタのゲートと電気的に接続されている撮像装置。
  8. 請求項７において、
    前記第６のトランジスタと、前記第５のトランジスタおよび前記第７のトランジスタとは、極性が逆である撮像装置。
  9. 請求項１において、
    さらに第８のトランジスタと、第９のトランジスタと、を有し、
    前記第８のトランジスタのソースまたはドレインの他方は、第１のトランジスタのソースまたはドレインの他方と電気的に接続され、
    前記第９のトランジスタのソースまたはドレインの一方は、前記第１のインバータ回路の電源端子の一方と電気的に接続され、
    前記第９のトランジスタのソースまたはドレインの一方は、前記第８のトランジスタのゲートと電気的に接続されている撮像装置。
  10. 請求項１において、
    前記ＣＭＯＳ回路が有するｎ−ｃｈ型トランジスタは、チャネル形成領域に金属酸化物を有する撮像装置。
  11. 請求項１または１０において、
    前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する撮像装置。
  12. 請求項１において、
    前記ＣＭＯＳ回路が有するｎ−ｃｈ型トランジスタは、第１のゲートと、第２のゲートと、を有し、
    前記第１のゲートと、前記第２のゲートとは、半導体層を介して対向する位置に設けられている撮像装置。
  13. 請求項１において、
    前記光電変換素子は、セレンまたはセレンを含む化合物を有する撮像装置
  14. 画素部と、メモリ部と、が設けられたブロックを複数有する撮像装置であって、
    前記画素部は、
    光電変換により第１のデータを取得する機能と、
    前記第１のデータを二値化して第２のデータを生成する機能と、
    を有し、
    前記メモリ部は、
    第３のデータを記憶する機能と、
    前記第２のデータと、前記第３のデータとを積和演算する機能と、
    を有する撮像装置。
  15. 請求項１４において、
    前記画素部は、
    光電変換素子と、第１のトランジスタと、第２のトランジスタと、インバータ回路と、を有し、
    前記光電変換素子の一方の電極は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は、前記インバータ回路の入力端子と電気的に接続され、
    前記メモリ部は、
    容量素子と、第３のトランジスタと、第４のトランジスタと、を有し、
    前記容量素子の一方の電極は前記インバータ回路の出力端子と電気的に接続され、
    前記容量素子の他方の電極は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は、前記第４のトランジスタのゲートと電気的に接続されている撮像装置。
  16. 請求項１または１４に記載の撮像装置と、スピーカと、を有する電子機器。
PCT/IB2018/054915 2017-07-14 2018-07-03 撮像装置および電子機器 WO2019012370A1 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
US16/628,073 US11302726B2 (en) 2017-07-14 2018-07-03 Imaging device and electronic device
KR1020197037249A KR20200024151A (ko) 2017-07-14 2018-07-03 촬상 장치 및 전자 기기
DE112018003617.0T DE112018003617T5 (de) 2017-07-14 2018-07-03 Abbildungsvorrichtung und elektronisches Gerät
CN201880045604.4A CN110870299B (zh) 2017-07-14 2018-07-03 摄像装置及电子设备
JP2019529318A JP7202297B2 (ja) 2017-07-14 2018-07-03 撮像装置および電子機器
US17/705,479 US11848340B2 (en) 2017-07-14 2022-03-28 Imaging device and electronic device
JP2022206198A JP7467587B2 (ja) 2017-07-14 2022-12-23 撮像装置及び電子機器

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017137861 2017-07-14
JP2017-137861 2017-07-14

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US16/628,073 A-371-Of-International US11302726B2 (en) 2017-07-14 2018-07-03 Imaging device and electronic device
US17/705,479 Continuation US11848340B2 (en) 2017-07-14 2022-03-28 Imaging device and electronic device

Publications (1)

Publication Number Publication Date
WO2019012370A1 true WO2019012370A1 (ja) 2019-01-17

Family

ID=65001963

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/IB2018/054915 WO2019012370A1 (ja) 2017-07-14 2018-07-03 撮像装置および電子機器

Country Status (6)

Country Link
US (2) US11302726B2 (ja)
JP (2) JP7202297B2 (ja)
KR (1) KR20200024151A (ja)
CN (1) CN110870299B (ja)
DE (1) DE112018003617T5 (ja)
WO (1) WO2019012370A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020222059A1 (ja) * 2019-04-29 2020-11-05 株式会社半導体エネルギー研究所 撮像装置、その動作方法、および電子機器
WO2021001719A1 (ja) * 2019-07-04 2021-01-07 株式会社半導体エネルギー研究所 撮像装置および電子機器
WO2021048676A1 (ja) * 2019-09-11 2021-03-18 株式会社半導体エネルギー研究所 撮像装置および電子機器
WO2021130590A1 (ja) * 2019-12-27 2021-07-01 株式会社半導体エネルギー研究所 撮像装置、および電子機器
WO2021176295A1 (ja) * 2020-03-06 2021-09-10 株式会社半導体エネルギー研究所 撮像装置および電子機器
WO2021187350A1 (ja) * 2020-03-19 2021-09-23 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
JP2023061643A (ja) * 2021-10-20 2023-05-02 キヤノン株式会社 光電変換装置
US11849234B2 (en) 2019-08-09 2023-12-19 Semiconductor Energy Laboratory Co., Ltd. Imaging device or imaging system

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11610105B2 (en) * 2019-04-17 2023-03-21 Hewlett Packard Enterprise Development Lp Systems and methods for harnessing analog noise in efficient optimization problem accelerators
WO2021024083A1 (ja) 2019-08-08 2021-02-11 株式会社半導体エネルギー研究所 半導体装置
WO2021053449A1 (ja) 2019-09-20 2021-03-25 株式会社半導体エネルギー研究所 撮像システムおよび電子機器
WO2021070000A1 (ja) 2019-10-11 2021-04-15 株式会社半導体エネルギー研究所 撮像システム及び監視システム
WO2021130593A1 (ja) 2019-12-27 2021-07-01 株式会社半導体エネルギー研究所 撮像システム
CN112908265B (zh) * 2021-01-27 2022-06-14 京东方科技集团股份有限公司 像素驱动电路、其驱动方法、阵列基板及显示装置
US11671718B1 (en) * 2022-03-07 2023-06-06 Snap Inc. High dynamic range for dual pixel sensors

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013009194A (ja) * 2011-06-24 2013-01-10 Denso Corp 画素回路およびイメージセンサ
JP2015195378A (ja) * 2014-03-28 2015-11-05 株式会社半導体エネルギー研究所 撮像装置
JP2017063420A (ja) * 2015-09-25 2017-03-30 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63299268A (ja) * 1987-05-29 1988-12-06 Toshiba Corp 固体撮像装置
JPH0698079A (ja) * 1992-09-14 1994-04-08 Fuji Xerox Co Ltd イメージセンサ及びその読み取り方法
JP4193698B2 (ja) 2002-02-12 2008-12-10 ソニー株式会社 固体撮像装置およびカメラシステム
JP4253248B2 (ja) * 2003-12-12 2009-04-08 東芝松下ディスプレイテクノロジー株式会社 液晶表示装置
JP4093220B2 (ja) * 2004-10-05 2008-06-04 コニカミノルタホールディングス株式会社 固体撮像装置及びこの固体撮像装置を備える撮像装置
KR100692924B1 (ko) 2005-08-29 2007-03-12 연세대학교 산학협력단 동기화된 시모스(ｃｍｏｓ) 이미지 센서의 단위 화소
CN201048431Y (zh) * 2007-05-18 2008-04-16 侯健 一种ccd活套扫描仪
JP5172267B2 (ja) 2007-10-09 2013-03-27 富士フイルム株式会社 撮像装置
GB2457716A (en) * 2008-02-22 2009-08-26 Cmosis Nv Active pixel sensor (APS) array with selective passive pixel (charge binning) mode
JP5521721B2 (ja) * 2009-08-28 2014-06-18 ソニー株式会社 撮像素子およびカメラシステム
KR101824123B1 (ko) 2009-11-06 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9236409B2 (en) * 2012-08-23 2016-01-12 Rambus Inc. Binary pixel circuit architecture
WO2014097857A1 (ja) 2012-12-20 2014-06-26 ソニー株式会社 撮像素子、撮像装置、電子機器、閾値算出装置および撮像方法
US9773832B2 (en) 2014-12-10 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
CN205029751U (zh) * 2015-10-21 2016-02-10 宁夏盛天彩数字科技股份有限公司 一种基于ccd的图像数据采集系统

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013009194A (ja) * 2011-06-24 2013-01-10 Denso Corp 画素回路およびイメージセンサ
JP2015195378A (ja) * 2014-03-28 2015-11-05 株式会社半導体エネルギー研究所 撮像装置
JP2017063420A (ja) * 2015-09-25 2017-03-30 株式会社半導体エネルギー研究所 半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020222059A1 (ja) * 2019-04-29 2020-11-05 株式会社半導体エネルギー研究所 撮像装置、その動作方法、および電子機器
US11943554B2 (en) 2019-04-29 2024-03-26 Semiconductor Energy Laboratory Co., Ltd. Imaging device operated by switching between product-sum operation
WO2021001719A1 (ja) * 2019-07-04 2021-01-07 株式会社半導体エネルギー研究所 撮像装置および電子機器
US11849234B2 (en) 2019-08-09 2023-12-19 Semiconductor Energy Laboratory Co., Ltd. Imaging device or imaging system
WO2021048676A1 (ja) * 2019-09-11 2021-03-18 株式会社半導体エネルギー研究所 撮像装置および電子機器
WO2021130590A1 (ja) * 2019-12-27 2021-07-01 株式会社半導体エネルギー研究所 撮像装置、および電子機器
WO2021176295A1 (ja) * 2020-03-06 2021-09-10 株式会社半導体エネルギー研究所 撮像装置および電子機器
WO2021187350A1 (ja) * 2020-03-19 2021-09-23 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
JP2023061643A (ja) * 2021-10-20 2023-05-02 キヤノン株式会社 光電変換装置
JP7286730B2 (ja) 2021-10-20 2023-06-05 キヤノン株式会社 光電変換装置

Also Published As

Publication number Publication date
US20210151486A1 (en) 2021-05-20
JP2023029438A (ja) 2023-03-03
KR20200024151A (ko) 2020-03-06
US20220216254A1 (en) 2022-07-07
DE112018003617T5 (de) 2020-06-04
CN110870299A (zh) 2020-03-06
JPWO2019012370A1 (ja) 2020-07-16
JP7202297B2 (ja) 2023-01-11
US11302726B2 (en) 2022-04-12
US11848340B2 (en) 2023-12-19
JP7467587B2 (ja) 2024-04-15
CN110870299B (zh) 2022-08-12

Similar Documents

Publication Publication Date Title
JP7467587B2 (ja) 撮像装置及び電子機器
US11728355B2 (en) Imaging device and electronic device
US11996423B2 (en) Imaging device and electronic device
CN113711339A (zh) 摄像装置、其工作方法及电子设备
WO2020250095A1 (ja) 撮像装置および電子機器
US11956570B2 (en) Imaging system and electronic device
CN115428437A (zh) 摄像装置及电子设备
JP2018164139A (ja) 撮像装置および電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18831959

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20197037249

Country of ref document: KR

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 2019529318

Country of ref document: JP

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 18831959

Country of ref document: EP

Kind code of ref document: A1