KR20220028008A - 촬상 장치 및 전자 기기 - Google Patents

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KR20220028008A
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transistor
circuit
layer
wiring
insulating layer
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KR1020227002911A
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Inventor
유스케 네고로
세이치 요네다
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Publication date
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Abstract

적은 공정수로 제작할 수 있는 고기능의 촬상 장치에 관한 것이다. Si 트랜지스터를 가지는 회로 위에 채널 형성 영역에 금속 산화물을 가지는 트랜지스터(이하, OS 트랜지스터)가 제공된 회로가 적층된 제 1 적층체를 형성하고, Si 포토다이오드 위에 OS 트랜지스터가 제공된 제 2 적층체를 형성하고, 제 1 적층체 및 제 2 적층체의 OS 트랜지스터가 제공된 층들을 접합하여 회로 간의 전기적인 접속을 얻는다. 이와 같은 구성으로 함으로써, 상이한 기능을 가지는 복수의 회로 등이 적층되는 구성이어도, 연마 공정이나 접합 공정을 삭감할 수 있어, 수율을 향상시킬 수 있다.

Description

촬상 장치 및 전자 기기
본 발명의 일 형태는 촬상 장치에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태의 기술분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 따라서 더 구체적으로 본 명세서에 개시되는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 촬상 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로 들 수 있다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터, 반도체 회로는 반도체 장치의 일 형태이다. 또한 기억 장치, 표시 장치, 촬상 장치, 전자 기기는 반도체 장치를 가지는 경우가 있다.
기판 위에 형성된 산화물 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 예를 들어, 산화물 반도체를 가지고 오프 전류가 매우 낮은 트랜지스터를 화소 회로에 사용하는 구성의 촬상 장치가 특허문헌 1에 개시되어 있다.
일본 공개특허공보 특개2011-119711호
기술의 발전에 따라, CMOS 이미지 센서 등의 촬상 장치로 고화질 화상을 용이하게 촬영할 수 있게 되었다. 차세대에는 촬상 장치가 더 고기능화되는 것이 요구된다.
한편, 촬상 장치는 다양한 기기에 탑재되기 때문에 소형화의 요구도 있다. 그러므로 기능을 추가하는 경우에도 센서 칩의 소형화가 요구된다. 따라서 촬상 장치에 기능을 추가하기 위한 요소는 적층하여 배치되는 것이 바람직하다.
그러나 실리콘 반도체를 사용한 디바이스(이하, Si 디바이스) 등을 복수로 적층하는 경우에는, 연마 공정 및 접합 공정 등을 복수 회 수행할 필요가 있다. 그러므로 수율의 향상이 과제이다.
따라서 본 발명의 일 형태에서는 고기능의 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는 소형의 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는 고속 동작이 가능한 촬상 장치 등을 제공하는 것을 목적 중 하나로 한다. 또는 신뢰성이 높은 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는 신규 촬상 장치 등을 제공하는 것을 목적 중 하나로 한다. 또는 상기 촬상 장치의 구동 방법을 제공하는 것을 목적 중 하나로 한다. 또는 신규 반도체 장치 등을 제공하는 것을 목적 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없다. 또한 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 추출할 수 있다.
본 발명의 일 형태는 적층 구조를 가지는 촬상 장치에 관한 것이다.
본 발명의 일 형태는 제 1 회로와, 제 2 회로와, 제 3 회로와, 광전 변환 디바이스와, 제 1 절연층과, 제 2 절연층과, 제 3 절연층과, 제 4 절연층과, 제 1 도전층과, 제 2 도전층을 가지고, 제 1 회로는 제 1 절연층 및 제 2 회로를 개재(介在)하여 제 2 절연층과 중첩된 영역을 가지고, 제 1 절연층은 제 1 회로와 제 2 회로 사이에 제공되고, 제 1 도전층은 제 2 절연층에 매립된 영역을 가지고, 광전 변환 디바이스는 제 3 절연층 및 제 3 회로를 개재하여 제 4 절연층과 중첩된 영역을 가지고, 제 3 절연층은 광전 변환 디바이스와 제 3 회로 사이에 제공되고, 제 2 도전층은 제 4 절연층에 매립된 영역을 가지고, 제 1 도전층은 제 1 회로에 전기적으로 접속되고, 제 1 회로는 제 2 회로에 전기적으로 접속되고, 제 2 도전층은 제 3 회로에 전기적으로 접속되고, 제 3 회로는 광전 변환 디바이스에 전기적으로 접속되고, 제 1 도전층과 제 2 도전층은 직접 접합하고, 제 2 절연층과 제 4 절연층은 직접 접합하는 촬상 장치이다.
제 1 회로는 채널 형성 영역에 실리콘을 가지는 트랜지스터를 가지고, 제 2 회로 및 제 3 회로는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터를 가지고, 광전 변환 디바이스는 광전 변환층에 실리콘을 가지는 포토다이오드인 것이 바람직하다. 금속 산화물은 In과, Zn과, M(M은 Al, Ti, Ga, Ge, Sn, Y, Zr, La, Ce, Nd, 및 Hf 중 하나 또는 복수임)을 가지는 것이 바람직하다.
제 1 도전층과 제 2 도전층은 동일한 금속 재료로 구성되고, 제 2 절연층과 제 4 절연층은 동일한 절연 재료로 구성되는 것이 바람직하다.
제 3 회로 및 광전 변환 디바이스는 화소 회로의 기능을 가지고, 제 1 회로는 화소 회로의 판독 회로의 기능을 가질 수 있다.
차광층을 더 가져도 좋다. 차광층은 광전 변환 디바이스와 제 3 회로 사이에 제공될 수 있다.
제 4 회로와 제 5 회로를 더 가지고, 제 4 회로 및 제 5 회로는 제 1 회로와 동일한 기판에 제공되고, 제 4 회로는 제 2 회로에 전기적으로 접속되고, 제 5 회로는 제 2 회로에 전기적으로 접속될 수 있다.
제 4 회로 및 제 5 회로는 채널 형성 영역에 실리콘을 가지는 트랜지스터를 가지는 것이 바람직하다.
제 2 회로는 메모리 회로의 기능을 가지고, 제 4 회로는 메모리 회로를 구동하는 열 드라이버의 기능을 가지고, 제 5 회로는 메모리 회로를 구동하는 행 드라이버의 기능을 가질 수 있다.
제 3 회로는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 커패시터를 가지고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 광전 변환 디바이스의 한쪽 전극에 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽 및 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 4 트랜지스터의 게이트 및 커패시터의 한쪽 전극에 전기적으로 접속되고, 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 제 5 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속될 수 있다.
제 1 트랜지스터, 제 2 트랜지스터, 제 4 트랜지스터, 및 제 5 트랜지스터는 채널 형성 영역에 실리콘을 가지는 트랜지스터이고, 제 3 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터로 할 수 있다. 금속 산화물은 In과, Zn과, M(M은 Al, Ti, Ga, Ge, Sn, Y, Zr, La, Ce, Nd, 및 Hf 중 하나 또는 복수임)을 가지는 것이 바람직하다.
본 발명의 일 형태에 의하여, 고기능의 촬상 장치를 제공할 수 있다. 적은 공정수로 제작할 수 있는 촬상 장치를 제공할 수 있다. 또는 높은 수율로 제작할 수 있는 촬상 장치를 제공할 수 있다. 또는 소형의 촬상 장치를 제공할 수 있다. 또는 고속 동작이 가능한 촬상 장치 등을 제공할 수 있다. 또는 신뢰성이 높은 촬상 장치를 제공할 수 있다. 또는 신규 촬상 장치 등을 제공할 수 있다. 또는 상기 촬상 장치의 구동 방법을 제공할 수 있다. 또는 신규 반도체 장치 등을 제공할 수 있다.
도 1은 촬상 장치를 설명하는 단면 사시도이다.
도 2의 (A) 내지 (C)는 적층체의 제작 방법을 설명하는 도면이다.
도 3의 (A), (B)는 촬상 장치를 설명하는 블록도이다.
도 4의 (A) 내지 (C)는 화소 회로를 설명하는 회로도이다.
도 5의 (A), (B)는 화소 회로를 설명하는 회로도이다.
도 6의 (A), (B)는 화소 회로의 레이아웃을 설명하는 도면이다.
도 7은 판독 회로를 설명하는 회로도 및 블록도이다.
도 8의 (A)는 메모리 회로를 설명하는 블록도이다. 도 8의 (B) 내지 (E)는 메모리 셀을 설명하는 회로도이다.
도 9의 (A)는 롤링 셔터의 동작을 설명하는 도면이다. 도 9의 (B)는 글로벌 셔터의 동작을 설명하는 도면이다.
도 10의 (A) 내지 (C)는 화소 회로의 동작을 설명하는 타이밍 차트이다.
도 11은 화소를 설명하는 단면도이다.
도 12의 (A) 내지 (C)는 Si 트랜지스터를 설명하는 도면이다.
도 13의 (A) 내지 (D)는 OS 트랜지스터를 설명하는 도면이다.
도 14의 (A), (B)는 화소를 설명하는 단면도이다.
도 15의 (A), (B)는 화소를 설명하는 단면도이다.
도 16은 화소를 설명하는 단면도이다.
도 17은 화소를 설명하는 단면도이다.
도 18은 화소를 설명하는 단면도이다.
도 19는 화소를 설명하는 단면도이다.
도 20의 (A), (B)는 화소를 설명하는 단면도이다.
도 21은 화소를 설명하는 단면도이다.
도 22는 화소를 설명하는 단면도이다.
도 23의 (A1) 내지 (A3), 도 23의 (B1) 내지 (B3)은 촬상 장치를 내장한 패키지, 모듈의 사시도이다.
도 24의 (A) 내지 (F)는 전자 기기를 설명하는 도면이다.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 아래의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 아래의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한 아래에서 설명하는 발명의 구성에서, 동일 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 다른 도면 간에서 공통적으로 사용하고, 그 반복되는 설명은 생략하는 경우가 있다. 또한 도면을 구성하는 같은 요소의 해칭을 다른 도면 간에서 적절히 생략하거나 또는 변경하는 경우도 있다.
또한 회로도에서는 단일의 요소로서 도시된 경우에도, 기능적으로 문제가 없으면 상기 요소는 복수로 구성되어도 좋다. 예를 들어 스위치로서 동작하는 트랜지스터는 복수가 직렬 또는 병렬로 접속되어도 좋은 경우가 있다. 또한 커패시터를 분할하여 복수의 위치에 배치하는 경우도 있다.
또한 하나의 도전체가 배선, 전극, 및 단자 등의 복수의 기능을 겸비하는 경우가 있고, 본 명세서에서는 동일 요소에 대하여 복수의 호칭을 사용하는 경우가 있다. 또한 회로도에서 요소 간이 직접 접속되어 도시되더라도, 실제로는 상기 요소 간이 하나 또는 복수의 도전체를 통하여 접속되는 경우가 있고, 본 명세서에서는 이러한 구성도 직접 접속의 범주에 포함된다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 촬상 장치에 대하여 도면을 참조하여 설명한다.
본 발명의 일 형태는 적층된 복수의 디바이스를 가지는 촬상 장치이다. 상기 촬상 장치는, 복수의 디바이스가 적층된 제 1 적층체와, 복수의 디바이스가 적층된 제 2 적층체를 접합함으로써 형성된다. 따라서 상이한 기능을 가지는 복수의 회로 등이 적층되는 구성이어도, 연마 공정이나 접합 공정을 삭감할 수 있어, 수율을 향상시킬 수 있다.
예를 들어 제 1 적층체에 화소 회로, 화소의 구동 회로 등을 제공하고, 제 2 적층체에 화소 회로의 판독 회로, 메모리 회로, 메모리 회로의 구동 회로 등을 제공할 수 있다. 이와 같은 구성으로 함으로써 소형의 촬상 장치를 형성할 수 있다. 또한 각 회로를 적층함으로써 배선 지연 등을 억제할 수 있어 고속 동작을 수행할 수 있다.
<적층 구조>
도 1은 본 발명의 일 형태의 촬상 장치를 설명하는 단면 사시도이다. 촬상 장치는 층(201), 층(202), 층(203), 층(204), 및 층(205)을 가진다.
또한 본 실시형태에서는 설명의 명료화를 위하여 촬상 장치를 상술한 5개의 층으로 나누어 설명하지만, 각 층에 포함되는 요소의 종류, 개수, 위치는 본 실시형태의 설명에 한정되지 않는다. 예를 들어, 층과 층의 경계 근방에 있는 절연층, 배선, 및 플러그 등의 요소는 본 실시형태의 설명과는 다른 층에 포함되는 경우가 있다. 또한 각 층에는 본 실시형태에서 설명하는 요소와는 다른 요소가 포함되어도 좋다.
층(201)은 영역(210)을 가진다. 영역(210)에는, 예를 들어 화소 회로의 판독 회로, 메모리 회로의 구동 회로 등을 제공할 수 있다.
층(202)은 영역(220)을 가진다. 영역(220)에는, 예를 들어 메모리 회로 등을 제공할 수 있다.
층(203)은 영역(230)을 가진다. 영역(230)에는, 예를 들어 화소 회로(광전 변환 디바이스(240)를 제외함) 및 화소 회로의 구동 회로 등을 제공할 수 있다.
층(204)은 광전 변환 디바이스(240)를 가진다. 광전 변환 디바이스(240)로서는, 예를 들어 포토다이오드 등을 사용할 수 있다. 또한 광전 변환 디바이스(240)는 화소 회로의 요소이다.
층(205)은 광전 변환층(250)을 가진다. 광전 변환층(250)으로서는, 예를 들어 컬러 필터 등을 사용할 수 있다. 또한 층(205)은 마이크로렌즈 어레이(255)를 가질 수 있다.
상술한 바와 같이, 본 발명의 일 형태의 촬상 장치는 광전 변환 디바이스(240), 영역(230)에 제공된 화소 회로 및 화소 회로의 구동 회로, 영역(220)에 제공된 메모리 회로, 영역(210)에 제공된 화소 회로의 판독 회로 및 메모리 회로의 구동 회로 등을 가진다.
여기서, 광전 변환 디바이스(240)는 가시광에 감도를 가지는 것이 바람직하다. 예를 들어, 실리콘을 광전 변환층에 사용하는 Si 포토다이오드를 광전 변환 디바이스(240)로서 사용할 수 있다.
화소 회로 및 화소 회로의 구동 회로 등의 구성 요소에는, 채널 형성 영역에 금속 산화물을 사용한 트랜지스터(이하, OS 트랜지스터)를 사용하는 것이 바람직하다. OS 트랜지스터는 오프 전류가 매우 낮고, 화소 회로로부터의 데이터의 불필요한 유출을 억제할 수 있다. 따라서 복수의 화소 회로에서 데이터를 동시에 취득하여 순차적으로 판독하는 글로벌 셔터 동작을 간단한 회로 구성에 의하여 수행할 수 있다. 또한 화소의 구동 회로는 화소 회로와 공통의 공정으로 형성할 수 있다.
메모리 회로에도 OS 트랜지스터를 사용하는 것이 바람직하다. 메모리 회로의 셀 트랜지스터로서 OS 트랜지스터를 사용함으로써, 데이터의 불필요한 유출을 억제할 수 있고, 리프레시의 빈도를 억제할 수 있다. 따라서 소비 전력을 억제할 수 있다.
화소 회로의 판독 회로 및 메모리 회로의 구동 회로 등에서는, 고속 동작이 요구되기 때문에, 이동도가 높은 트랜지스터를 사용하는 것이 바람직하다. 예를 들어 채널 형성 영역에 실리콘을 사용한 트랜지스터(이하, Si 트랜지스터)를 사용하는 것이 바람직하다. Si 트랜지스터로서는 비정질 실리콘을 가지는 트랜지스터, 결정성 실리콘(미결정 실리콘, 저온 폴리실리콘, 단결정 실리콘)을 가지는 트랜지스터 등을 들 수 있다. 또한 화소 회로의 구동 회로는 Si 트랜지스터로 형성되어도 좋다.
복수의 Si 디바이스를 적층하는 경우, 연마 공정이나 접합 공정을 복수 회 수행할 필요가 있다. 그러므로, 공정수가 많거나, 전용 장치가 필요하거나, 수율이 낮다는 등의 과제가 있고, 제조 비용도 높다. 본 발명의 일 형태에서는, Si 디바이스 위에 OS 트랜지스터를 사용한 회로를 형성함으로써, 연마 공정 및 접합 공정을 삭감할 수 있다.
OS 트랜지스터는, 접합이나 범프 접합 등의 복잡한 공정을 사용하지 않고, Si 디바이스(Si 트랜지스터, Si 포토다이오드) 위에 절연층을 개재하여 형성할 수 있다.
따라서 본 발명의 일 형태에서는, 층(201)을 실리콘 기판을 포함한 층으로 하고, 영역(210)에 Si 트랜지스터를 가지는 회로를 형성한다. 그리고, 도 2의 (A)에 나타낸 바와 같이, 층(201) 위에 층(202)을 형성한다. 층(202)의 영역(220)에는 OS 트랜지스터를 가지는 회로를 형성한다.
또한 층(204)을 실리콘 기판을 포함한 층으로 하고, 층(204)에 광전 변환 디바이스(240)로서 Si 포토다이오드를 형성한다. 그리고, 도 2의 (B)에 나타낸 바와 같이, 층(204) 위에 층(203)을 형성한다. 층(203)의 영역(230)에는 OS 트랜지스터를 가지는 회로를 형성한다.
그리고, 도 2의 (C)에 나타낸 바와 같이, 층(202)과 층(203)을 면 A에서 접합함으로써 층(201) 내지 층(204)이 중첩되는 적층 구성을 제작할 수 있다. 도 1은 도 2의 (C)에 나타낸 적층체의 층(204) 위에 층(205)을 더 제공한 구성을 나타낸 것이다.
Si 디바이스를 적층하는 경우, 4층의 적층이면, 연마 공정 및 접합 공정을 각각 적어도 3번 정도 수행할 필요가 있지만, 본 발명의 일 형태에서는, 연마 공정을 1번 또는 2번으로, 접합 공정은 1번으로 할 수 있다.
<회로>
도 3의 (A)는 층(201 내지 203)이 가지는 요소들의 전기적인 접속을 설명하는 간이적인 블록도이다. 또한 층(204)이 가지는 광전 변환 디바이스(240)는 회로상 화소 회로(331)(PIX)에 포함되기 때문에 여기서는 도시하지 않았다.
화소 회로(331)는 매트릭스로 배치되고, 배선(351)을 통하여 구동 회로(332)(Driver)에 전기적으로 접속된다. 구동 회로(332)는 화소 회로(331)의 데이터 취득 동작 및 선택 동작 등을 제어할 수 있다. 구동 회로(332)에는 예를 들어 시프트 레지스터 등을 사용할 수 있다.
또한 화소 회로(331)는 배선(352)을 통하여 판독 회로(311)(RC)에 전기적으로 접속된다. 판독 회로(311)는 노이즈를 삭감하는 상관 이중 샘플링 회로(CDS 회로) 및 아날로그 데이터를 디지털 데이터로 변환하는 A/D 컨버터를 가진다.
판독 회로(311)는 배선(353)을 통하여 메모리 회로(321)(MEM)에 전기적으로 접속된다. 메모리 회로(321)는 판독 회로(311)로부터 출력된 디지털 데이터를 유지할 수 있다. 또는 판독 회로(311)로부터 외부에 디지털 데이터를 직접 출력할 수도 있다.
메모리 회로(321)는 배선(354)을 통하여 행 드라이버(312)(RD)에 전기적으로 접속된다. 또한 메모리 회로(321)는 배선(355)을 통하여 열 드라이버(313)(CD)에 전기적으로 접속된다. 행 드라이버(312)는 메모리 회로(321)의 구동 회로이고, 데이터의 기록 및 판독을 제어할 수 있다. 열 드라이버(313)는 메모리 회로(321)의 구동 회로이고, 데이터의 판독을 제어할 수 있다.
화소 회로(331), 판독 회로(311), 및 메모리 회로(321)의 접속 관계에 대하여 도 3의 (B)의 블록도를 사용하여 자세히 설명한다. 판독 회로(311)의 개수는 화소 회로(331)와 같은 개수로 할 수 있고, 하나의 화소 회로(331)에 하나의 판독 회로(311)가 배선(352)을 통하여 전기적으로 접속된다. 또한 판독 회로(311)는 복수의 배선(353)에 접속되고, 각 배선(353)은 하나의 메모리 셀(321a)에 전기적으로 접속된다. 또한 판독 회로(311)와 메모리 회로(321) 사이에 데이터 유지 회로가 제공되어도 좋다.
판독 회로(311)가 가지는 A/D 컨버터는, 소정의 비트수의 바이너리 데이터를 병렬로 출력한다. 따라서 A/D 컨버터는 상기 비트수의 메모리 셀(321a)에 접속된다. 예를 들어, A/D 컨버터의 출력이 8비트인 경우, 8개의 메모리 셀(321a)에 접속된다.
상술한 구성을 가지는 본 발명의 일 형태의 촬상 장치에서는, 모든 화소 회로(331)에서 취득한 아날로그 데이터의 A/D 변환을 병행하여 수행할 수 있고, 변환된 디지털 데이터를 메모리 회로(321)에 직접 기록할 수 있다. 즉, 촬상부터 메모리 회로로의 저장까지를 고속으로 수행할 수 있다. 또한 촬상 동작, A/D 변환 동작, 및 판독 동작을 병행하여 수행할 수도 있다.
<화소 회로>
도 4의 (A)는 화소 회로(331)의 일례를 설명하는 회로도이다. 화소 회로(331)는 광전 변환 디바이스(240)와, 트랜지스터(103)와, 트랜지스터(104)와, 트랜지스터(105)와, 트랜지스터(106)와, 커패시터(108)를 가질 수 있다. 또한 커패시터(108)를 제공하지 않는 구성으로 하여도 좋다.
광전 변환 디바이스(240)의 한쪽 전극(캐소드)은 트랜지스터(103)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(103)의 소스 및 드레인 중 다른 쪽은 트랜지스터(104)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(104)의 소스 및 드레인 중 한쪽은 커패시터(108)의 한쪽 전극에 전기적으로 접속된다. 커패시터(108)의 한쪽 전극은 트랜지스터(105)의 게이트에 전기적으로 접속된다. 트랜지스터(105)의 소스 및 드레인 중 한쪽은 트랜지스터(106)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
여기서, 트랜지스터(103)의 소스 및 드레인 중 다른 쪽, 커패시터(108)의 한쪽 전극, 트랜지스터(105)의 게이트를 접속하는 배선을 노드(FD)로 한다. 노드(FD)는 전하 검출부로서 기능할 수 있다.
광전 변환 디바이스(240)의 다른 쪽 전극(애노드)은 배선(121)에 전기적으로 접속된다. 트랜지스터(103)의 게이트는 배선(127)에 전기적으로 접속된다. 트랜지스터(104)의 소스 및 드레인 중 다른 쪽은 배선(122)에 전기적으로 접속된다. 트랜지스터(105)의 소스 및 드레인 중 다른 쪽은 배선(123)에 전기적으로 접속된다. 트랜지스터(104)의 게이트는 배선(126)에 전기적으로 접속된다. 트랜지스터(106)의 게이트는 배선(128)에 전기적으로 접속된다. 커패시터(108)의 다른 쪽 전극은 예를 들어 GND 배선 등의 기준 전위선에 전기적으로 접속된다. 트랜지스터(106)의 소스 및 드레인 중 다른 쪽은 배선(352)에 전기적으로 접속된다.
배선(127, 126, 128)은 각 트랜지스터의 도통을 제어하는 신호선으로서의 기능을 가질 수 있다. 배선(352)은 출력선으로서의 기능을 가질 수 있다.
배선(121, 122, 123)은 전원선으로서의 기능을 가질 수 있다. 도 4의 (A)에 나타낸 구성에서는, 광전 변환 디바이스(240)의 캐소드 측이 트랜지스터(103)에 전기적으로 접속되고, 노드(FD)를 고전위로 리셋하여 동작시키기 때문에, 배선(122)을 고전위(배선(121)보다 높은 전위)로 한다.
도 4의 (A)에서는, 광전 변환 디바이스(240)의 캐소드가 노드(FD)에 전기적으로 접속되는 구성을 나타내었지만, 도 4의 (B)에 나타낸 바와 같이 광전 변환 디바이스(240)의 애노드 측이 트랜지스터(103)의 소스 및 드레인 중 한쪽에 전기적으로 접속되는 구성으로 하여도 좋다.
상기 구성에서는 노드(FD)를 저전위로 리셋하여 동작시키기 때문에, 배선(122)을 저전위(배선(121)보다 낮은 전위)로 한다.
트랜지스터(103)는 노드(FD)의 전위를 제어하는 기능을 가진다. 트랜지스터(104)는 노드(FD)의 전위를 리셋하는 기능을 가진다. 트랜지스터(105)는 소스 폴로어 회로의 요소로서 기능하고, 노드(FD)의 전위를 화상 데이터로서 배선(352)에 출력할 수 있다. 트랜지스터(106)는 화상 데이터를 출력하는 화소를 선택하는 기능을 가진다.
화소 회로(331)가 가지는 트랜지스터(103 내지 106)로서는 OS 트랜지스터를 사용하는 것이 바람직하다. OS 트랜지스터는 오프 전류가 매우 낮다는 특성을 가진다. 특히 트랜지스터(103, 104)로서 오프 전류가 낮은 트랜지스터를 사용함으로써, 노드(FD)에서 전하를 유지할 수 있는 기간을 매우 길게 할 수 있다. 그러므로 회로 구성이나 동작 방법을 복잡하게 하지 않고 모든 화소에서 동시에 전하의 축적 동작을 수행하는 글로벌 셔터 방식을 적용할 수 있다.
또한 화소 회로(331)는 도 4의 (C)에 나타낸 구성을 가져도 좋다. 도 4의 (C)에 나타낸 화소 회로(331)는 도 4의 (A)의 구성에 트랜지스터(107)를 추가한 것이다.
트랜지스터(107)의 소스 및 드레인 중 한쪽은 트랜지스터(103)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(104)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(107)의 소스 및 드레인 중 다른 쪽은 트랜지스터(105)의 게이트 및 커패시터(108)의 한쪽 전극에 전기적으로 접속된다. 트랜지스터(107)의 게이트는 배선(129)에 전기적으로 접속된다. 배선(129)은 트랜지스터의 도통을 제어하는 신호선으로서의 기능을 가질 수 있다.
상기 구성에서는, 트랜지스터(107)의 다른 쪽 전극, 트랜지스터(105)의 게이트, 및 커패시터(108)의 한쪽 전극을 접속하는 배선을 노드(FD)로 한다.
트랜지스터(107)는 노드(FD)의 전하의 유출을 억제하는 기능을 가진다. 따라서 트랜지스터(107)로서 오프 전류가 낮은 OS 트랜지스터를 사용하는 것이 바람직하다. 또한 트랜지스터(107) 및 커패시터(108)로 메모리 회로(MEM)를 구성한다고도 할 수 있다.
상기 구성으로 함으로써, 트랜지스터(103) 및 트랜지스터(104)로서 오프 전류가 비교적 높은 Si 트랜지스터를 사용한 경우에도, 노드(FD)로부터의 전하의 유출을 억제할 수 있다.
따라서 트랜지스터(107)가 OS 트랜지스터이면, 그 외의 트랜지스터가 모두 Si 트랜지스터인 경우에도, 노드(FD)는 우수한 유지 특성을 나타낸다. 예를 들어 OS 트랜지스터의 누설 전류가 1zA이고, Si 트랜지스터의 누설 전류가 30fA이고, 커패시터(108)의 용량이 20fF이고, 프레임 레이트가 60Hz일 때, 트랜지스터(107)가 없는 경우의 노드(FD)의 전위 저하는 25mV인 한편, 트랜지스터(107)가 있는 경우의 노드(FD)의 전위 저하는 0.83nV로 추산된다.
이와 같이, 상기 구성의 화소 회로(331)는 트랜지스터(107)로서 OS 트랜지스터가 제공되므로 화소에서의 데이터 유지 기능이 향상될 수 있고, 글로벌 셔터 방식의 동작에 적합하다. 또한 트랜지스터(107) 이외의 트랜지스터로서 Si 트랜지스터를 사용할 수 있으므로 고속 동작이 가능하다.
또한 도 5의 (A), (B)에 예시한 바와 같이, 트랜지스터에 백 게이트를 제공한 구성으로 하여도 좋다. 도 5의 (A)는 백 게이트가 프런트 게이트에 전기적으로 접속된 구성을 나타낸 것이고, 온 전류를 높이는 효과를 가진다. 도 5의 (B)는 백 게이트가 정전위를 공급할 수 있는 배선에 전기적으로 접속된 구성을 나타낸 것이고, 트랜지스터의 문턱 전압을 제어할 수 있다.
또한 예를 들어, 도 5의 (A), (B)에 나타낸 트랜지스터의 구성을 조합함으로써, 각 트랜지스터가 적절한 동작을 수행할 수 있는 구성으로 하여도 좋다. 또한 백 게이트가 제공되지 않은 트랜지스터를 화소 회로(331)가 가져도 좋다. 또한 도 5의 (A), (B)는 도 4의 (A)에 나타낸 화소 회로(331)에 백 게이트를 제공한 예를 나타낸 것이지만, 도 4의 (B), (C)의 화소 회로(331)에 적용할 수도 있다.
도 6의 (A), (B)는 도 5의 (B)에 나타낸 화소 회로(331)의 레이아웃의 일례를 나타낸 상면도이다. 도 6의 (A)에는 화소 회로(331)의 각 요소를 명료하게 나타내기 위하여 커패시터(108)의 상부 전극까지의 층을 나타내었다. 또한 도 6의 (B)는 각 요소들 사이 또는 각 요소와 구동 회로를 접속하는 배선을 추가한 것이다. 도 6의 (A), (B)는 트랜지스터의 크기를 W/L=60nm/60nm로 한 예이고, 1.2μm×1.3μm의 영역에 요소를 포함시킬 수 있다.
<판독 회로>
도 7은 화소 회로(331)에 접속되는 판독 회로(311)의 일례를 설명하는 도면이고, CDS 회로(400)의 회로도 및 CDS 회로(400)에 전기적으로 접속되는 A/D 컨버터(410)의 블록도를 나타낸 것이다. 또한 도 7에 나타낸 CDS 회로 및 A/D 컨버터는 일례이고, 다른 구성을 가져도 좋다.
CDS 회로(400)는 전압 변환용 트랜지스터(401), 용량 결합용 커패시터(402), 전위(V0)를 공급하는 트랜지스터(403), A/D 컨버터(410)에 공급되는 전위를 유지하는 트랜지스터(404), 및 전위 유지용 커패시터(405)를 가질 수 있다. CDS 회로(400)는 화소 회로(331)에 입력이 전기적으로 접속되고, A/D 컨버터(410)의 콤퍼레이터 회로(COMP)에 출력이 전기적으로 접속된다.
배선(352)의 전위가 Vres+Vdata(리셋 전위+화상 데이터의 전위)일 때, 노드(N)(트랜지스터(403, 404)와 커패시터(402)의 접속점)의 전위를 V0으로 한다. 그리고, 노드(N)를 부유 상태로 하고, 배선(352)의 전위를 Vres(리셋 전위)로 하면, 노드(N)에는 커패시터(402)의 용량 결합에 의하여 배선(352)의 전위의 변화량이 가산된다. 따라서 노드(N)의 전위는 V0+((Vres+Vdata)-Vres)이고, V0=0으로 하면, Vdata의 항만이 남는다. Vres에는 트랜지스터의 동작에 따른 노이즈 성분이 포함되기 때문에 상기 노이즈 성분을 삭감할 수 있다.
A/D 컨버터(410)는 콤퍼레이터 회로(COMP) 및 카운터 회로(COUNTER)를 가질 수 있다. A/D 컨버터(410)에서는, CDS 회로(400)로부터 콤퍼레이터 회로(COMP)에 입력되는 신호 전위와, 소인되는 기준 전위(RAMP)가 비교된다. 그리고 콤퍼레이터 회로(COMP)의 출력에 따라 카운터 회로(COUNTER)가 동작되고, 복수의 배선(353)에 디지털 신호가 출력된다.
<메모리 회로>
도 8의 (A)는 메모리 회로(321)가 가지는 메모리 셀(321a)과, 행 드라이버(312)와, 열 드라이버(313)의 접속 관계를 나타낸 도면이다. 메모리 셀(321a)을 구성하는 트랜지스터로서는 OS 트랜지스터를 사용할 수 있다.
메모리 회로(321)는 1열에 m(m은 1 이상의 정수(整數)임)개와 1행에 n(n은 1 이상의 정수임)개의 총 m×n개의 메모리 셀(321a)을 가지고, 메모리 셀(321a)은 매트릭스로 배치되어 있다. 도 8의 (A)에서는 메모리 셀(321a)의 어드레스도 표기하였다. 예를 들어, [1, 1]은 1행 1열의 어드레스에 위치하는 메모리 셀(321a)을 나타내고, [i, j](i는 1 이상 m 이하의 정수이고, j는 1 이상 n 이하의 정수임)는 i행 j열의 어드레스에 위치하는 메모리 셀(321a)을 나타낸다. 또한 메모리 회로(321)와 행 드라이버(312)를 접속하는 배선의 개수는, 메모리 셀(321a)의 구성, 1열에 포함되는 메모리 셀(321a)의 개수 등에 따라 결정된다. 또한 메모리 회로(321)와 열 드라이버(313)를 접속하는 배선의 개수는, 메모리 셀(321a)의 구성, 1행에 포함되는 메모리 셀(321a)의 개수 등에 따라 결정된다.
도 8의 (B) 내지 (E)는 메모리 셀(321a)에 적용할 수 있는 메모리 셀(321aA) 내지 메모리 셀(321aD)을 설명하는 도면이다. 또한 아래의 설명에서, 비트선 등은 열 드라이버(313)에 접속될 수 있다. 또한 워드선 등은 행 드라이버(312)에 접속될 수 있다. 또한 비트선 등은 판독 회로(311)에도 전기적으로 접속되지만, 여기서는 도시하지 않았다.
행 드라이버(312) 및 열 드라이버(313)에는, 예를 들어 디코더 또는 시프트 레지스터를 사용할 수 있다. 또한 행 드라이버(312) 및 열 드라이버(313)는 복수로 제공되어도 좋다.
[DOSRAM]
도 8의 (B)에 DRAM형 메모리 셀(321aA)의 회로 구성예를 나타내었다. 본 명세서 등에서는, OS 트랜지스터를 사용한 DRAM을 DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)이라고 부른다. 메모리 셀(321aA)은 트랜지스터(M11)와 커패시터(Cs)를 가진다.
트랜지스터(M11)의 제 1 단자는 커패시터(Cs)의 제 1 단자에 접속되고, 트랜지스터(M11)의 제 2 단자는 배선(BIL)에 접속되고, 트랜지스터(M11)의 게이트는 배선(WL)에 접속되고, 트랜지스터(M11)의 백 게이트는 배선(BGL)에 접속되어 있다. 커패시터(Cs)의 제 2 단자는 배선(GNDL)에 접속되어 있다. 배선(GNDL)은 저레벨 전위(기준 전위)를 공급하는 배선이다.
배선(BIL)은 비트선으로서 기능한다. 배선(WL)은 워드선으로서 기능한다. 배선(BGL)은 트랜지스터(M11)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M11)의 문턱 전압을 증감할 수 있다.
데이터의 기록 및 판독은 배선(WL)에 고레벨 전위를 인가함으로써 트랜지스터(M11)를 도통 상태로 하여, 배선(BIL)과 커패시터(Cs)의 제 1 단자를 전기적으로 접속함으로써 수행된다.
트랜지스터(M11)로서는 OS 트랜지스터를 사용하는 것이 바람직하다. 또한 OS 트랜지스터의 반도체층에는 인듐, 원소 M(원소 M은 알루미늄, 갈륨, 이트륨, 및 주석 중 하나 또는 복수임), 아연 중 어느 하나를 가지는 산화물 반도체를 사용하는 것이 바람직하다. 특히 인듐, 갈륨, 아연을 가지는 산화물 반도체를 사용하는 것이 바람직하다.
인듐, 갈륨, 아연을 포함하는 산화물 반도체를 적용한 OS 트랜지스터는 오프 전류가 매우 낮다는 특성을 가진다. 트랜지스터(M11)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M11)의 누설 전류를 매우 낮게 할 수 있다. 즉, 기록한 데이터를 트랜지스터(M11)에 의하여 장시간 유지할 수 있기 때문에, 메모리 셀의 리프레시의 빈도를 줄일 수 있다. 또한 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다.
[NOSRAM]
도 8의 (C)는 2개의 트랜지스터와 하나의 커패시터를 가지는 게인 셀형("2Tr 1C형"이라고도 함) 메모리 셀(321aB)의 회로 구성예를 나타낸 것이다. 메모리 셀(321aB)은 트랜지스터(M11)와, 트랜지스터(M3)와, 커패시터(Cs)를 가진다.
트랜지스터(M11)의 제 1 단자는 커패시터(Cs)의 제 1 단자에 접속되고, 트랜지스터(M11)의 제 2 단자는 배선(WBL)에 접속되고, 트랜지스터(M11)의 게이트는 배선(WL)에 접속되고, 트랜지스터(M11)의 백 게이트는 배선(BGL)에 접속되어 있다. 커패시터(Cs)의 제 2 단자는 배선(RL)에 접속되어 있다. 트랜지스터(M3)의 제 1 단자는 배선(RBL)에 접속되고, 트랜지스터(M3)의 제 2 단자는 배선(SL)에 접속되고, 트랜지스터(M3)의 게이트는 커패시터(Cs)의 제 1 단자에 접속되어 있다.
배선(WBL)은 기록 비트선으로서 기능한다. 배선(RBL)은 판독 비트선으로서 기능한다. 배선(WL)은 워드선으로서 기능한다. 배선(RL)은 커패시터(Cs)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터를 기록할 때 및 데이터를 유지하는 도중에는, 배선(RL)에 기준 전위를 인가하는 것이 바람직하다.
배선(BGL)은 트랜지스터(M11)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M11)의 문턱 전압을 증감할 수 있다.
데이터의 기록은 배선(WL)에 고레벨 전위를 인가함으로써 트랜지스터(M11)를 도통 상태로 하여, 배선(WBL)과 커패시터(Cs)의 제 1 단자를 전기적으로 접속함으로써 수행된다. 구체적으로는, 트랜지스터(M11)가 도통 상태일 때, 기록하는 정보에 대응하는 전위를 배선(WBL)에 인가하고, 커패시터(Cs)의 제 1 단자 및 트랜지스터(M3)의 게이트에 상기 전위를 기록한다. 그 후, 배선(WL)에 저레벨 전위를 인가하여 트랜지스터(M11)를 비도통 상태로 함으로써, 커패시터(Cs)의 제 1 단자의 전위 및 트랜지스터(M3)의 게이트의 전위를 유지한다.
데이터의 판독은 배선(RL)과 배선(SL)에 소정의 전위를 인가함으로써 수행된다. 트랜지스터(M3)의 소스와 드레인 사이를 흐르는 전류 및 트랜지스터(M3)의 제 1 단자의 전위는 트랜지스터(M3)의 게이트의 전위 및 트랜지스터(M3)의 제 2 단자의 전위에 따라 결정되기 때문에, 트랜지스터(M3)의 제 1 단자에 접속되는 배선(RBL)의 전위를 판독함으로써, 커패시터(Cs)의 제 1 단자(또는 트랜지스터(M3)의 게이트)에 유지된 전위를 판독할 수 있다. 즉, 커패시터(Cs)의 제 1 단자(또는 트랜지스터(M3)의 게이트)에 유지된 전위로부터, 이 메모리 셀에 기록된 정보를 판독할 수 있다. 또는 이 메모리 셀에 기록된 정보의 유무를 알 수 있다.
또한 도 8의 (D)에 나타낸 바와 같이, 배선(WBL)과 배선(RBL)을 하나의 배선(BIL)으로서 합쳐도 좋다. 도 8의 (D)에 나타낸 메모리 셀(321aC)에서는, 메모리 셀(321aB)의 배선(WBL)과 배선(RBL)을 하나의 배선(BIL)으로서 합치고, 트랜지스터(M11)의 제 2 단자 및 트랜지스터(M3)의 제 1 단자가 배선(BIL)에 접속되어 있다. 즉, 메모리 셀(321aC)은 기록 비트선과 판독 비트선을 하나의 배선(BIL)으로서 동작시키는 구성을 가진다.
또한 메모리 셀(321aB) 및 메모리 셀(321aC)에서도 트랜지스터(M11)로서 OS 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터(M11)로서 OS 트랜지스터를 사용하고, 메모리 셀(321aB) 및 메모리 셀(321aC)과 같은 2Tr 1C형 메모리 셀을 사용한 기억 장치를 NOSRAM(Non-volatile Oxide Semiconductor Random Access Memory)이라고 한다.
또한 도 8의 (D)는 3개의 트랜지스터와 하나의 커패시터를 가지는 게인 셀형("3Tr 1C형"이라고도 함) 메모리 셀(321aD)의 회로 구성예를 나타낸 것이다. 메모리 셀(321aD)은 트랜지스터(M11), 트랜지스터(M5), 트랜지스터(M6), 및 커패시터(Cs)를 가진다.
트랜지스터(M11)의 제 1 단자는 커패시터(Cs)의 제 1 단자에 접속되고, 트랜지스터(M11)의 제 2 단자는 배선(BIL)에 접속되고, 트랜지스터(M11)의 게이트는 배선(WL)에 접속되고, 트랜지스터(M11)의 백 게이트는 배선(BGL)에 전기적으로 접속되어 있다. 커패시터(Cs)의 제 2 단자는 트랜지스터(M5)의 제 1 단자와 배선(GNDL)에 전기적으로 접속되어 있다. 트랜지스터(M5)의 제 2 단자는 트랜지스터(M6)의 제 1 단자에 접속되고, 트랜지스터(M5)의 게이트는 커패시터(Cs)의 제 1 단자에 접속되어 있다. 트랜지스터(M6)의 제 2 단자는 배선(BIL)에 접속되고, 트랜지스터(M6)의 게이트는 배선(RL)에 접속되어 있다.
배선(BIL)은 비트선으로서 기능하고, 배선(WL)은 기록 워드선으로서 기능하고, 배선(RL)은 판독 워드선으로서 기능한다.
배선(BGL)은 트랜지스터(M11)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M11)의 문턱 전압을 증감할 수 있다.
데이터의 기록은 배선(WL)에 고레벨 전위를 인가함으로써 트랜지스터(M11)를 도통 상태로 하여, 배선(BIL)과 커패시터(Cs)의 제 1 단자를 접속함으로써 수행된다. 구체적으로는, 트랜지스터(M11)가 도통 상태일 때, 기록하는 정보에 대응하는 전위를 배선(BIL)에 인가하고, 커패시터(Cs)의 제 1 단자 및 트랜지스터(M5)의 게이트에 상기 전위를 기록한다. 그 후, 배선(WL)에 저레벨 전위를 인가하여 트랜지스터(M11)를 비도통 상태로 함으로써, 커패시터(Cs)의 제 1 단자의 전위 및 트랜지스터(M5)의 게이트의 전위를 유지한다.
데이터의 판독은 배선(BIL)에 소정의 전위를 프리차지한 후, 배선(BIL)을 전기적으로 부유 상태로 하고, 배선(RL)에 고레벨 전위를 인가함으로써 수행된다. 배선(RL)이 고레벨 전위가 되기 때문에, 트랜지스터(M6)는 도통 상태가 되어, 배선(BIL)과 트랜지스터(M5)의 제 2 단자가 전기적으로 접속된다. 이때, 트랜지스터(M5)의 제 2 단자에는 배선(BIL)의 전위가 인가되지만, 커패시터(Cs)의 제 1 단자(또는 트랜지스터(M5)의 게이트)에 유지된 전위에 따라 트랜지스터(M5)의 제 2 단자의 전위 및 배선(BIL)의 전위가 변화된다. 여기서, 배선(BIL)의 전위를 판독함으로써, 커패시터(Cs)의 제 1 단자(또는 트랜지스터(M5)의 게이트)에 유지된 전위를 판독할 수 있다. 즉, 커패시터(Cs)의 제 1 단자(또는 트랜지스터(M5)의 게이트)에 유지된 전위로부터, 이 메모리 셀에 기록된 정보를 판독할 수 있다. 또는 이 메모리 셀에 기록된 정보의 유무를 알 수 있다.
또한 메모리 셀(321aD)에서도, 트랜지스터(M11)로서 OS 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터(M11)로서 OS 트랜지스터를 적용한 3Tr 1C형 메모리 셀(321aD)은 상술한 NOSRAM의 일 형태이다. 메모리 셀은 회로의 구성을 적절히 변경할 수 있다.
<촬상 장치의 동작 방식>
도 9의 (A)는 롤링 셔터 방식의 동작 방법을 모식적으로 나타낸 도면이고, 도 9의 (B)는 글로벌 셔터 방식을 모식적으로 나타낸 도면이다. En은 제 n 열(n은 자연수임)의 노광(축적 동작)을, Rn은 제 n 열의 판독 동작을 나타낸다. 도 9의 (A), (B)에는 제 1 행(Line[1]) 내지 제 M 행(Line[M], M은 자연수임)의 동작을 나타내었다.
롤링 셔터 방식은, 노광과 데이터의 판독을 순차적으로 수행하는 동작 방법이고, 어떤 행의 판독 기간과 다른 행의 노광 기간이 겹쳐지는 것이다. 노광 후 바로 판독 동작을 수행하기 때문에, 데이터의 유지 기간이 비교적 짧은 회로 구성에 의해서도 촬상을 수행할 수 있다. 그러나 촬상의 동시성이 없는 데이터로 1프레임의 화상이 구성되기 때문에, 움직이는 물체를 촬상할 때 화상에 왜곡이 발생한다.
한편, 글로벌 셔터 방식은, 모든 화소에서 노광을 동시에 수행하고, 각 화소에서 데이터를 유지하고, 행마다 데이터를 판독하는 동작 방법이다. 따라서 움직이는 물체를 촬상하는 경우에도 왜곡이 없는 화상을 얻을 수 있다.
화소 회로에 Si 트랜지스터 등 오프 전류가 비교적 높은 트랜지스터를 사용한 경우에는, 전하 검출부로부터 전하가 유출되기 쉽기 때문에, 롤링 셔터 방식을 사용할 때가 많다. Si 트랜지스터를 사용하여 글로벌 셔터 방식을 실현하기 위해서는, 별도의 메모리 회로에 데이터를 저장하는 등 복잡한 동작을 고속으로 수행할 필요가 있다. 한편, 화소 회로에 OS 트랜지스터를 사용한 경우에는, 전하 검출부로부터의 데이터 전위의 유출은 거의 없기 때문에, 글로벌 셔터 방식을 용이하게 실현할 수 있다. 또한 본 발명의 일 형태의 촬상 장치를 롤링 셔터 방식으로 동작시킬 수도 있다.
또한 화소 회로(331)는 OS 트랜지스터와 Si 트랜지스터를 임의로 조합한 구성을 가져도 좋다. 또는 모든 트랜지스터를 Si 트랜지스터로 하여도 좋다.
<화소 회로의 동작>
다음으로, 도 4의 (A)에 나타낸 화소 회로(331)의 동작의 일례를 도 10의 (A)의 타이밍 차트를 사용하여 설명한다. 또한 본 명세서에서의 타이밍 차트의 설명에서는, 고전위를 "H"로 나타내고 저전위를 "L"로 나타낸다. 배선(121)에는 항상 "L"이 공급되고, 배선(122, 123)에는 항상 "H"가 공급되는 상태로 한다.
기간 T1에 배선(126)의 전위를 "H"로 하고, 배선(127)의 전위를 "H"로 하고, 배선(128)의 전위를 "L"로 하면, 트랜지스터(103, 104)가 도통되고, 노드(FD)에는 배선(122)의 전위 "H"가 공급된다(리셋 동작).
기간 T2에 배선(126)의 전위를 "L"로 하고, 배선(127)의 전위를 "H"로 하고, 배선(128)의 전위를 "L"로 하면, 트랜지스터(104)가 비도통이 되어 리셋 전위의 공급이 차단된다. 또한 광전 변환 디바이스(240)의 동작에 따라 노드(FD)의 전위가 저하된다(축적 동작).
기간 T3에 배선(126)의 전위를 "L"로 하고, 배선(127)의 전위를 "L"로 하고, 배선(128)의 전위를 "L"로 하면, 트랜지스터(103)가 비도통이 되고, 노드(FD)의 전위는 확정되고 유지된다(유지 동작). 이때 노드(FD)에 접속되는 트랜지스터(103) 및 트랜지스터(104)로서 오프 전류가 낮은 OS 트랜지스터를 사용함으로써, 노드(FD)로부터의 전하의 불필요한 유출을 억제할 수 있고, 데이터의 유지 시간을 길게 할 수 있다.
기간 T4에 배선(126)의 전위를 "L"로 하고, 배선(127)의 전위를 "L"로 하고, 배선(128)의 전위를 "H"로 하면, 트랜지스터(106)가 도통되고, 트랜지스터(105)의 소스 폴로어 동작에 의하여 노드(FD)의 전위가 배선(352)에 판독된다(판독 동작).
이상이 도 4의 (A)에 나타낸 화소 회로(331)의 동작의 일례이다.
도 4의 (B)에 나타낸 화소 회로(331)는 도 10의 (B)의 타이밍 차트에 따라서 동작시킬 수 있다. 또한 배선(121, 123)에는 항상 "H"가 공급되고, 배선(122)에는 항상 "L"이 공급되어 있는 상태로 한다. 기본적인 동작은 상기 도 10의 (A)의 타이밍 차트의 설명과 같다.
도 4의 (C)에 나타낸 화소 회로(331)는 도 10의 (C)의 타이밍 차트에 따라서 동작시킬 수 있다. 또한 도 4의 (C)의 화소 회로(331)에서는, 배선(129)을 행마다 제어함으로써 CDS 회로(400)에서의 판독 동작을 용이하게 수행할 수 있다. 그러므로 CDS 회로(400)의 동작에 대해서도 함께 설명한다. 또한 트랜지스터(401)(도 7 참조)의 게이트에는 적절한 아날로그 전위가 공급되는 것으로 한다.
기간 T1에 배선(126)의 전위를 "L"로 하고, 배선(127)의 전위를 "L"로 하고, 배선(128)의 전위를 "L"로 하고, 배선(129)의 전위를 "H"로 하면, 트랜지스터(107)가 도통된다.
이어서, 기간 T2에 배선(126)의 전위를 "H"로 하고, 배선(127)의 전위를 "L"로 하고, 배선(128)의 전위를 "L"로 하고, 배선(129)의 전위를 "H"로 하면, 트랜지스터(104)가 도통되고, 노드(FD)에는 배선(122)의 전위 "H"(리셋 전위)가 공급된다(리셋 동작).
기간 T3에 배선(126)의 전위를 "L"로 하고, 배선(127)의 전위를 "L"로 하고, 배선(128)의 전위를 "L"로 하고, 배선(129)의 전위를 "H"로 하면, 트랜지스터(104)가 비도통이 되고, 노드(FD)의 전위가 리셋 전위로 유지된다.
기간 T4에 배선(126)의 전위를 "L"로 하고, 배선(127)의 전위를 "H"로 하고, 배선(128)의 전위를 "L"로 하고, 배선(129)의 전위를 "H"로 하면, 트랜지스터(103)가 도통되고, 광전 변환 디바이스(240)의 동작에 따라 노드(FD)의 전위가 저하된다(전송(轉送) 동작).
기간 T5에 배선(126)의 전위를 "L"로 하고, 배선(127)의 전위를 "L"로 하고, 배선(128)의 전위를 "L"로 하고, 배선(129)의 전위를 "H"로 하면, 트랜지스터(103)가 비도통이 되고, 노드(FD)의 전위가 확정된다.
기간 T6에 배선(126)의 전위를 "L"로 하고, 배선(127)의 전위를 "L"로 하고, 배선(128)의 전위를 "L"로 하고, 배선(129)의 전위를 "L"로 하면, 트랜지스터(107)가 비도통이 되고, 노드(FD)의 전위가 유지된다(유지 동작). 이때 노드(FD)에 접속되는 트랜지스터(107)로서 오프 전류가 낮은 OS 트랜지스터를 사용함으로써, 노드(FD)로부터의 전하의 불필요한 유출을 억제할 수 있고, 데이터의 유지 시간을 길게 할 수 있다.
기간 T7에 배선(126)의 전위를 "L"로 하고, 배선(127)의 전위를 "L"로 하고, 배선(128)의 전위를 "H"로 하고, 배선(129)의 전위를 "L"로 하고, 배선(431)(도 7 참조)의 전위를 "H"로 하면, 트랜지스터(106)가 도통되고, 트랜지스터(105)의 소스 폴로어 동작에 의하여 노드(FD)의 전위가 배선(352)에 판독된다(판독 동작).
또한 CDS 회로(400)(도 7 참조)에서, 트랜지스터(403)가 도통되고, 노드(N)가 배선(432)의 전위 "Vr"로 리셋된다. 즉 배선(352)에 전기적으로 접속되는 커패시터(402)의 한쪽 전극의 전위가 화소 회로(331)가 화상 데이터를 출력하는 상태에 있을 때 노드(N)(커패시터(402)의 다른 쪽 전극)가 전위 "Vr"로 초기화된다.
시각 T8에 배선(126)의 전위를 "L"로 하고, 배선(127)의 전위를 "L"로 하고, 배선(128)의 전위를 "H"로 하고, 배선(129)의 전위를 "H"로 하고, 배선(431)의 전위를 "L"로 하면, 트랜지스터(107)가 도통된다. 또한 노드(N)의 전위는 전위 "Vr"로 유지된다.
시각 T9에 배선(126)의 전위를 "H"로 하고, 배선(127)의 전위를 "L"로 하고, 배선(128)의 전위를 "H"로 하고, 배선(129)의 전위를 "H"로 하고, 배선(431)의 전위를 "L"로 하면, 트랜지스터(104)가 도통되고, 노드(FD)에는 배선(122)의 전위 "H"(리셋 전위)가 공급된다.
시각 T10에 배선(126)의 전위를 "L"로 하고, 시각 T11에 배선(129)의 전위를 "L"로 하면, 트랜지스터(104) 및 트랜지스터(107)가 비도통이 되고, 노드(FD)의 전위가 리셋 전위로 유지된다.
그리고, 노드(FD)의 전위 변화에 따른 소스 폴로어 동작에 의하여, 커패시터(402)의 한쪽 전극의 전위가 변화되고, 그 변화량 Y가 용량 결합에 의하여 노드(N)의 전위 "Vr"에 가산된다. 그러므로, 노드(N)의 전위는 "Vr+Y"가 된다. 여기서, Y는 리셋 전위 성분을 포함하지 않는 화상 데이터이므로, 노이즈 성분이 삭감된 데이터가 판독된다.
<적층 구조 1>
다음으로, 촬상 장치의 적층 구조에 대하여 단면도를 사용하여 설명한다.
도 11은 층(201) 내지 층(205)을 가지고 층(202)과 층(203) 사이에 접합면을 가지는 적층체의 단면도의 일례이다.
<층(201)>
층(201)은 실리콘 기판(211)에 제공된 판독 회로(311), 행 드라이버(312), 및 열 드라이버(313)를 가진다. 여기서는, 상기 회로의 일부로서, 판독 회로(311)의 CDS 회로가 가지는 커패시터(402) 및 트랜지스터(403), 판독 회로(311)의 A/D 컨버터가 가지는 트랜지스터(115), 그리고 행 드라이버(312)가 가지는 트랜지스터(116)를 나타내었다. 커패시터(402)의 한쪽 전극과, 트랜지스터(403)의 소스 및 드레인 중 한쪽은 전기적으로 접속되어 있다.
층(201)에는 절연층(212, 213, 214, 215, 216, 217, 218)이 제공된다. 절연층(212)은 보호막으로서의 기능을 가진다. 절연층(212, 213, 214, 217)은 층간 절연막 및 평탄화막으로서의 기능을 가진다. 절연층(216)은 커패시터(402)의 유전체층으로서의 기능을 가진다. 절연층(218)은 차단막으로서의 기능을 가진다.
보호막으로서는, 예를 들어 질화 실리콘막, 산화 실리콘막, 산화 알루미늄막 등을 사용할 수 있다. 층간 절연막 및 평탄화막으로서는, 예를 들어 산화 실리콘막 등의 무기 절연막, 아크릴 수지, 폴리이미드 수지 등의 유기 절연막을 사용할 수 있다. 커패시터의 유전체층으로서는, 질화 실리콘막, 산화 실리콘막, 산화 알루미늄막 등을 사용할 수 있다. 차단막으로서는 수소의 확산을 방지하는 기능을 가지는 막을 사용하는 것이 바람직하다.
Si 디바이스에서, 수소는 댕글링 본드를 종단하는 데 필요하지만, OS 트랜지스터 근방에 있는 수소는 산화물 반도체층 내에 캐리어를 생성하는 요인의 하나가 되어, 신뢰성을 저하시킨다. 따라서 Si 디바이스가 형성되는 층과 OS 트랜지스터가 형성되는 층 사이에는 수소의 차단막이 제공되는 것이 바람직하다.
상기 차단막은, 예를 들어 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 사용하여 형성할 수 있다.
도 11에 나타낸 Si 트랜지스터는 실리콘 기판(211)에 채널 형성 영역을 가지는 FIN형이고, 채널 폭 방향의 단면(도 11에 나타낸 A1-A2 단면)을 도 12의 (A)에 나타내었다. 또한 Si 트랜지스터는 도 12의 (B)에 나타낸 바와 같이 플레이너형이어도 좋다.
또한 도 12의 (C)에 나타낸 바와 같이, 실리콘 박막의 반도체층(545)을 가지는 트랜지스터이어도 좋다. 반도체층(545)은 예를 들어 실리콘 기판(211) 위의 절연층(546) 위에 형성된 단결정 실리콘(SOI(Silicon on Insulator))으로 할 수 있다.
또한 디바이스를 전기적으로 접속하는 데 사용되는 배선, 전극, 및 플러그로서 사용할 수 있는 도전체에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등 중에서 선택된 금속 원소, 상술한 금속 원소를 성분으로서 포함하는 합금, 또는 상술한 금속 원소를 조합한 합금 등을 적절히 선택하여 사용하면 좋다. 상기 도전체는 단층에 한정되지 않고, 다른 재료로 구성된 복수의 층이어도 좋다.
<층(202)>
층(202)은 층(201) 위에 형성된다. 층(202)은 OS 트랜지스터를 가지는 메모리 회로(321)를 가진다. 여기서는 메모리 회로(321)의 일부로서, 메모리 셀(321a)이 가지는 트랜지스터(111) 및 커패시터(112)를 나타내었다.
층(202)에는 절연층(221, 222, 223, 224, 225, 226, 227, 228, 229)이 제공된다. 또한 도전층(131)이 제공된다.
절연층(221, 224, 225, 227, 228)은 층간 절연막 및 평탄화막으로서의 기능을 가진다. 절연층(222)은 게이트 절연막으로서의 기능을 가진다. 절연층(223)은 보호막으로서의 기능을 가지고, 절연층(226)은 커패시터의 유전체층으로서의 기능을 가진다. 절연층(229) 및 도전층(131)은 접합층으로서의 기능을 가진다.
게이트 절연막으로서는 산화 실리콘막 등을 사용할 수 있다. 접합층에 대해서는 후술한다.
도전층(131)은 층(201)의 커패시터(402)의 다른 쪽 전극에 전기적으로 접속된다. 트랜지스터(111)의 소스 및 드레인 중 한쪽은 층(201)의 트랜지스터(115)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(111)의 게이트는 층(201)의 트랜지스터(116)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(111)의 소스 및 드레인 중 다른 쪽은 커패시터(112)의 한쪽 전극에 전기적으로 접속된다.
도 13의 (A)에서는 OS 트랜지스터를 자세하게 나타내었다. 도 13의 (A)에 나타낸 OS 트랜지스터는 산화물 반도체층과 도전층의 적층 위에 절연층을 제공하고, 상기 산화물 반도체층에 도달하는 개구부를 제공함으로써 소스 전극(705) 및 드레인 전극(706)을 형성하는 셀프 얼라인형 구성을 가진다.
OS 트랜지스터는 산화물 반도체층에 형성되는 채널 형성 영역, 소스 영역(703), 및 드레인 영역(704) 외에, 게이트 전극(701), 게이트 절연막(702)을 가질 수 있다. 상기 개구부에는 적어도 게이트 절연막(702) 및 게이트 전극(701)이 제공된다. 상기 홈에는 산화물 반도체층(707)이 더 제공되어도 좋다.
OS 트랜지스터는 도 13의 (B)에 나타낸 바와 같이, 게이트 전극(701)을 마스크로서 사용하여 반도체층에 소스 영역(703) 및 드레인 영역(704)을 형성하는 셀프 얼라인형 구성을 가져도 좋다.
또는 도 13의 (C)에 나타낸 바와 같이, 소스 전극(705) 또는 드레인 전극(706)과 게이트 전극(701)이 중첩된 영역을 가지는 비셀프 얼라인형 톱 게이트 트랜지스터이어도 좋다.
OS 트랜지스터가 백 게이트(535)를 가지는 구조를 나타내었지만, 백 게이트를 가지지 않는 구조이어도 된다. 도 13의 (D)에 나타낸 트랜지스터의 채널 폭 방향에서의 단면도와 같이, 백 게이트(535)는 대향하여 제공되는 트랜지스터의 프런트 게이트에 전기적으로 접속되어도 좋다. 또한 도 13의 (D)는 도 13의 (A)의 B1-B2 단면을 일례로서 나타낸 것이지만, 그 외의 구조를 가지는 트랜지스터도 마찬가지이다. 또한 프런트 게이트와는 다른 고정 전위를 백 게이트(535)에 공급할 수 있는 구성이어도 좋다.
OS 트랜지스터에 사용하는 반도체 재료로서는 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상인 금속 산화물을 사용할 수 있다. 대표적으로는 인듐을 포함하는 산화물 반도체 등이고, 예를 들어 후술하는 CAAC-OS 또는 CAC-OS 등을 사용할 수 있다. CAAC-OS는 결정을 구성하는 원자가 안정적이고, 신뢰성을 중시하는 트랜지스터 등에 적합하다. 또한 CAC-OS는 이동도 특성이 높기 때문에, 고속 구동을 수행하는 트랜지스터 등에 적합하다.
OS 트랜지스터는 반도체층의 에너지 갭이 크기 때문에, 수yA/μm(채널 폭 1μm당 전류값)라는 매우 낮은 오프 전류 특성을 나타낸다. 또한 OS 트랜지스터는 충격 이온화, 애벌란시(avalanche) 항복, 및 단채널 효과 등이 발생하지 않는다는 등 Si 트랜지스터와는 다른 특징을 가지기 때문에, 내압이 높고 신뢰성이 높은 회로를 형성할 수 있다. 또한 Si 트랜지스터에서 일어나는 결정성의 불균일로 인한 전기 특성의 편차도 OS 트랜지스터에서는 일어나기 어렵다.
OS 트랜지스터가 가지는 반도체층은, 예를 들어 인듐, 아연, 및 M(알루미늄, 타이타늄, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 세륨, 주석, 네오디뮴, 및 하프늄 등의 금속 중 하나 또는 복수)을 포함하는 In-M-Zn계 산화물로 표기되는 막으로 할 수 있다. In-M-Zn계 산화물은 대표적으로 스퍼터링법에 의하여 형성할 수 있다. 또는 ALD(Atomic layer deposition)법에 의하여 형성하여도 좋다.
스퍼터링법에 의하여 In-M-Zn계 산화물을 형성하는 데 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M 및 Zn≥M을 만족시키는 것이 바람직하다. 이와 같은 스퍼터링 타깃의 금속 원소의 원자수비로서는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2, In:M:Zn=4:2:3, In:M:Zn=4:2:4.1, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8 등이 바람직하다. 또한 성막되는 반도체층의 원자수비는 각각 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다.
반도체층으로서는 캐리어 밀도가 낮은 산화물 반도체를 사용한다. 예를 들어, 반도체층은 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하, 더더욱 바람직하게는 1×1010/cm3 미만이고 1×10-9/cm3 이상인 산화물 반도체를 사용할 수 있다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. 상기 산화물 반도체는 결함 준위 밀도가 낮고, 안정된 특성을 가지는 산화물 반도체라고 할 수 있다.
또한 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성을 가지는 재료를 사용하면 좋다. 또한 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여, 반도체층의 캐리어 밀도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자 간 거리, 밀도 등을 적절하게 하는 것이 바람직하다.
반도체층을 구성하는 산화물 반도체에 14족 원소의 하나인 실리콘이나 탄소가 포함되면, 산소 결손이 증가되어 n형화된다. 그러므로 반도체층에서의 실리콘이나 탄소의 농도(이차 이온 질량 분석법에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합되면 캐리어를 생성하는 경우가 있고, 이로 인하여 트랜지스터의 오프 전류가 증대될 수 있다. 그러므로 반도체층에서의 알칼리 금속 또는 알칼리 토금속의 농도(이차 이온 질량 분석법에 의하여 얻어지는 농도)를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 반도체층을 구성하는 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 밀도가 증가되므로 n형화되기 쉽다. 이 결과, 질소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 반도체층에서의 질소 농도(이차 이온 질량 분석법에 의하여 얻어지는 농도)는 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
또한 반도체층을 구성하는 산화물 반도체에 수소가 포함되면, 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산화물 반도체 내에 산소 결손을 형성하는 경우가 있다. 산화물 반도체 내의 채널 형성 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성을 가지는 경우가 있다. 또한 산소 결손에 수소가 들어간 결함은 도너로서 기능하고, 캐리어인 전자를 생성하는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합된 산소와 결합되어 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소를 많이 포함하는 산화물 반도체를 사용한 트랜지스터는, 노멀리 온 특성을 가지기 쉽다.
산소 결손에 수소가 들어간 결함은 산화물 반도체의 도너로서 기능할 수 있다. 그러나 상기 결함을 정량적으로 평가하는 것은 어렵다. 그러므로 산화물 반도체는 도너 농도가 아니라 캐리어 농도로 평가되는 경우가 있다. 따라서 본 명세서 등에서는 산화물 반도체의 파라미터로서, 도너 농도 대신에 전계가 인가되지 않는 상태를 상정한 캐리어 농도를 사용하는 경우가 있다. 즉, 본 명세서 등에 기재되는 "캐리어 농도"는 "도너 농도"라고 바꿔 말할 수 있는 경우가 있다.
그러므로 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 산화물 반도체의 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다. 수소 등의 불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
또한 반도체층은 예를 들어 비단결정 구조를 가져도 좋다. 비단결정 구조에는 예를 들어 c축 배향된 결정을 가지는 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 미결정 구조, 또는 비정질 구조가 포함된다. 비단결정 구조에서 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
비정질 구조를 가지는 산화물 반도체막은 예를 들어 원자 배열이 무질서하고 결정 성분을 가지지 않는다. 또는 비정질 구조를 가지는 산화물막은 예를 들어 완전한 비정질 구조이고 결정부를 가지지 않는다.
또한 반도체층은 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 2개 이상을 가지는 혼합막이어도 좋다. 혼합막은 예를 들어 상술한 영역 중 어느 2개 이상을 가지는 단층 구조 또는 적층 구조를 가지는 경우가 있다.
아래에서는, 비단결정의 반도체층의 일 형태인 CAC(Cloud-Aligned Composite)-OS의 구성에 대하여 설명한다.
CAC-OS란, 예를 들어 산화물 반도체를 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 편재(偏在)한 재료의 하나의 구성을 말한다. 또한 아래에서는 산화물 반도체에서 하나 또는 그 이상의 금속 원소가 편재하고, 이 금속 원소를 가지는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 혼재한 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한 산화물 반도체는 적어도 인듐을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
예를 들어, In-Ga-Zn 산화물에서의 CAC-OS(CAC-OS 중에서도 In-Ga-Zn 산화물을 특히 CAC-IGZO라고 하여도 좋음)란, 인듐 산화물(이하, InOX1(X1은 0보다 큰 실수(實數))로 함) 또는 인듐 아연 산화물(이하, InX2ZnY2OZ2(X2, Y2, 및 Z2는 0보다 큰 실수임)로 함)과, 갈륨 산화물(이하, GaOX3(X3은 0보다 큰 실수임)으로 함) 또는 갈륨 아연 산화물(이하, GaX4ZnY4OZ4(X4, Y4, 및 Z4는 0보다 큰 실수임)로 함) 등으로 재료가 분리함으로써 모자이크 패턴이 되고, 모자이크 패턴의 InOX1 또는 InX2ZnY2OZ2가 막 내에 균일하게 분포된 구성(이하, 클라우드상(cloud-like)이라고도 함)을 말한다.
즉, CAC-OS는 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 혼재하는 구성을 가지는 복합 산화물 반도체이다. 또한 본 명세서에서 예를 들어 제 1 영역의 원소 M에 대한 In의 원자수비가, 제 2 영역의 원소 M에 대한 In의 원자수비보다 큰 것을 "제 1 영역은 제 2 영역과 비교하여 In의 농도가 높다"라고 한다.
또한 IGZO는 통칭이며, In, Ga, Zn, 및 O로 이루어지는 하나의 화합물을 말하는 경우가 있다. 대표적인 예로서는, InGaO3(ZnO)m1(m1은 자연수임) 또는 In(1+x0)Ga(1-x0)O3(ZnO)m0(-1≤x0≤1, m0은 임의의 수임)으로 나타내어지는 결정성 화합물을 들 수 있다.
상기 결정성 화합물은 단결정 구조, 다결정 구조, 또는 CAAC 구조를 가진다. 또한 CAAC 구조란, 복수의 IGZO의 나노 결정이 c축 배향을 가지고, 또한 a-b면에서는 배향하지 않고 연결된 결정 구조를 말한다.
한편, CAC-OS는 산화물 반도체의 재료 구성에 관한 것이다. CAC-OS란, In, Ga, Zn, 및 O를 포함하는 재료 구성에서, 일부에 Ga를 주성분으로 하는 나노 입자상으로 관찰되는 영역과, 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 각각 모자이크 패턴으로 무작위로 분산되는 구성을 말한다. 따라서 CAC-OS에서 결정 구조는 부차적인 요소이다.
또한 CAC-OS는 조성이 다른 2종류 이상의 막의 적층 구조를 포함하지 않는 것으로 한다. 예를 들어, In을 주성분으로 하는 막과, Ga를 주성분으로 하는 막의 2층으로 이루어지는 구조는 포함하지 않는다.
또한 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역에서는 명확한 경계가 관찰되지 않는 경우가 있다.
또한 갈륨 대신에 알루미늄, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되는 경우, CAC-OS란 일부에 상기 금속 원소를 주성분으로 하는 나노 입자상으로 관찰되는 영역과, 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 각각 모자이크 패턴으로 무작위로 분산되는 구성을 말한다.
CAC-OS는 예를 들어 기판을 의도적으로 가열하지 않는 조건에서 스퍼터링법에 의하여 형성할 수 있다. 또한 CAC-OS를 스퍼터링법에 의하여 형성하는 경우, 성막 가스로서 불활성 가스(대표적으로는 아르곤), 산소 가스, 및 질소 가스 중에서 선택된 어느 하나 또는 복수를 사용하면 좋다. 또한 성막 시의 성막 가스의 총유량에 대한 산소 가스의 유량비는 낮을수록 바람직하고, 예를 들어 산소 가스의 유량비를 0% 이상 30% 미만, 바람직하게는 0% 이상 10% 이하로 하는 것이 바람직하다.
CAC-OS는 X선 회절(XRD: X-ray diffraction) 측정법의 하나인 Out-of-plane법에 의한 θ/2θ 스캔을 사용하여 측정하였을 때, 명확한 피크가 관찰되지 않는다는 특징을 가진다. 즉, X선 회절 측정으로부터 측정 영역의 a-b면 방향 및 c축 방향의 배향이 관찰되지 않는다는 것을 알 수 있다.
또한 CAC-OS는, 프로브 직경이 1nm인 전자선(나노 빔 전자선이라고도 함)을 조사함으로써 얻어지는 전자선 회절 패턴에서, 링 형상으로 휘도가 높은 영역(링 영역)과 상기 링 영역에 복수의 휘점이 관측된다. 따라서 전자선 회절 패턴으로부터 CAC-OS의 결정 구조가 평면 방향 및 단면 방향에서 배향성을 가지지 않는 nc(nano-crystal) 구조를 가진다는 것을 알 수 있다.
또한 예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑으로부터, GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 편재하고 혼재되는 구조를 가진다는 것을 확인할 수 있다.
CAC-OS는 금속 원소가 균일하게 분포된 IGZO 화합물과는 다른 구조이고, IGZO 화합물과는 다른 성질을 가진다. 즉, CAC-OS는 GaOX3 등이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역으로 서로 상분리(相分離)되어, 각 원소를 주성분으로 하는 영역이 모자이크 패턴을 형성하는 구조를 가진다.
여기서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은 GaOX3 등이 주성분인 영역과 비교하여 도전성이 높다. 즉, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역을 캐리어가 흐름으로써, 산화물 반도체로서의 도전성이 나타난다. 따라서 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 산화물 반도체 내에 클라우드상으로 분포됨으로써, 높은 전계 효과 이동도(μ)를 실현할 수 있다.
한편, GaOX3 등이 주성분인 영역은 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역과 비교하여 절연성이 높다. 즉, GaOX3 등이 주성분인 영역이 산화물 반도체 내에 분포됨으로써, 누설 전류를 억제하고 양호한 스위칭 동작을 실현할 수 있다.
따라서 CAC-OS를 반도체 소자에 사용한 경우, GaOX3 등에 기인하는 절연성과, InX2ZnY2OZ2 또는 InOX1에 기인하는 도전성이 상보적으로 작용함으로써, 높은 온 전류(Ion) 및 높은 전계 효과 이동도(μ)를 실현할 수 있다.
또한 CAC-OS를 사용한 반도체 소자는 신뢰성이 높다. 따라서 CAC-OS는 다양한 반도체 장치의 구성 재료로서 적합하다.
<층(203)>
층(203)은 층(202) 위에 형성된다. 층(203)은 OS 트랜지스터를 가지는 화소 회로(331)를 가진다. 여기서는 화소 회로(331)의 일부로서 트랜지스터(103) 및 트랜지스터(104)를 나타내었다.
층(203)에는 절연층(231, 232, 233, 234, 235, 236, 237)이 제공된다. 또한 도전층(132)이 제공된다.
절연층(231) 및 도전층(132)은 접합층으로서의 기능을 가진다. 절연층(232, 233, 234, 237)은 층간 절연막 및 평탄화막으로서의 기능을 가진다. 절연층(235)은 보호막으로서의 기능을 가진다. 절연층(236)은 게이트 절연막으로서의 기능을 가진다.
도전층(132)은 화소 회로(331)의 출력선으로서 기능하는 배선(352)에 전기적으로 접속된다.
<층(204)>
층(204)은 광전 변환 디바이스(240), 절연층(241, 242, 245)을 가진다.
광전 변환 디바이스(240)는 실리콘 기판에 형성된 pn 접합형 포토다이오드이고, p형 영역(243) 및 n형 영역(244)을 가진다. 광전 변환 디바이스(240)는 매립형 포토다이오드이고, n형 영역(244)의 표면 측(전류 추출 측)에 제공된 얇은 p형 영역(243)에 의하여 암전류를 억제하여 노이즈를 저감할 수 있다.
절연층(241)은 차단층으로서의 기능을 가진다. 절연층(242)은 소자 분리층으로서의 기능을 가진다. 절연층(245)은 캐리어의 유출을 억제하는 기능을 가진다.
실리콘 기판에는 화소를 분리하는 홈이 제공되고, 절연층(245)은 실리콘 기판 상면 및 상기 홈에 제공된다. 절연층(245)이 제공됨으로써, 광전 변환 디바이스(240) 내에서 발생한 캐리어가 인접한 화소에 유출되는 것을 억제할 수 있다. 또한 절연층(245)은 미광의 침입을 억제하는 기능도 가진다. 따라서 절연층(245)에 의하여 혼색을 억제할 수 있다. 또한 실리콘 기판의 상면과 절연층(245) 사이에 반사 방지막이 제공되어도 좋다.
소자 분리층은 LOCOS(LOCal Oxidation of Silicon)법 또는 STI(Shallow Trench Isolation)법 등을 사용하여 형성할 수 있다. 절연층(245)으로서는, 예를 들어 산화 실리콘, 질화 실리콘 등의 무기 절연막, 폴리이미드 수지, 아크릴 수지 등의 유기 절연막을 사용할 수 있다. 또한 절연층(245)은 다층 구성을 가져도 좋다.
광전 변환 디바이스(240)의 n형 영역(244)(캐소드에 상당함)은 층(203)의 트랜지스터(103)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. p형 영역(243)(애노드)은 전원선으로서 기능하는 층(203)의 배선(121)에 전기적으로 접속된다.
<층(205)>
층(205)은 층(204) 위에 형성된다. 층(205)은 차광층(251), 광학 변환층(250), 및 마이크로렌즈 어레이(255)를 가진다.
차광층(251)은 인접한 화소에 광이 들어가는 것을 억제할 수 있다. 차광층(251)에는 알루미늄, 텅스텐 등의 금속층을 사용할 수 있다. 또한 상기 금속층과, 반사 방지막으로서의 기능을 가지는 유전체막을 적층하여도 좋다.
광학 변환층(250)으로서는 컬러 필터를 사용할 수 있다. 컬러 필터에 R(적색), G(녹색), B(청색), Y(황색), C(시안), M(마젠타) 등의 색을 화소별로 할당함으로써, 컬러 화상을 얻을 수 있다.
또한 광학 변환층(250)에 파장 컷 필터를 사용하면, 다양한 파장 영역에서의 화상을 얻을 수 있는 촬상 장치로 할 수 있다.
예를 들어, 광학 변환층(250)에 가시광선의 파장 이하의 광을 차단하는 필터를 사용하면, 적외선 촬상 장치로 할 수 있다. 또한 광학 변환층(250)에 근적외선의 파장 이하의 광을 차단하는 필터를 사용하면, 원적외선 촬상 장치로 할 수 있다. 또한 광학 변환층(250)에 가시광선의 파장 이상의 광을 차단하는 필터를 사용하면, 자외선 촬상 장치로 할 수 있다.
또한 광학 변환층(250)에 신틸레이터를 사용하면, X선 촬상 장치 등에 사용되는, 방사선의 강약을 가시화한 화상을 얻는 촬상 장치로 할 수 있다. 피사체를 투과한 X선 등의 방사선은 신틸레이터에 입사하면, 포토루미네선스 현상에 의하여 가시광선이나 자외광선 등의 광(형광)으로 변환된다. 그리고 상기 광을 광전 변환 디바이스(240)에 의하여 검지함으로써 화상 데이터를 취득한다. 또한 방사선 검출기 등에 상기 구성을 가지는 촬상 장치를 사용하여도 좋다.
신틸레이터는, X선이나 감마선 등의 방사선이 조사되면 그 에너지를 흡수하여 가시광이나 자외광을 발하는 물질을 포함한다. 예를 들어 Gd2O2S:Tb, Gd2O2S:Pr, Gd2O2S:Eu, BaFCl:Eu, NaI, CsI, CaF2, BaF2, CeF3, LiF, LiI, ZnO 등을 수지나 세라믹에 분산시킨 것을 사용할 수 있다.
광학 변환층(250) 위에는 마이크로렌즈 어레이(255)가 제공된다. 마이크로렌즈 어레이(255)가 가지는 각 렌즈를 통과하는 광이 바로 아래의 광학 변환층(250)을 통과하고, 광전 변환 디바이스(240)에 조사된다. 마이크로렌즈 어레이(255)를 제공함으로써, 모은 광을 광전 변환 디바이스(240)에 입사시킬 수 있기 때문에, 광전 변환을 효율적으로 수행할 수 있다. 마이크로렌즈 어레이(255)는 가시광에 대한 투광성이 높은 수지 또는 유리 등으로 형성되는 것이 바람직하다.
<접합>
다음으로, 층(202)과 층(203)의 접합에 대하여 설명한다.
층(202)에는 절연층(229) 및 도전층(131)이 제공된다. 도전층(131)은 절연층(229)에 매립된 영역을 가진다. 또한 절연층(229) 및 도전층(131)의 표면은 각각 같은 높이가 되도록 평탄화되어 있다.
층(203)에는 절연층(231) 및 도전층(132)이 제공된다. 도전층(132)은 절연층(232)에 매립된 영역을 가진다. 또한 절연층(231) 및 도전층(132)의 표면은 각각 같은 높이가 되도록 평탄화되어 있다.
여기서, 도전층(131) 및 도전층(132)은 주성분이 동일한 금속 원소인 것이 바람직하다. 또한 절연층(229) 및 절연층(231)은 동일한 성분으로 구성되는 것이 바람직하다.
예를 들어, 도전층(131, 132)에는 Cu, Al, Sn, Zn, W, Ag, Pt 또는 Au 등을 사용할 수 있다. 접합이 용이하다는 이유로, 바람직하게는 Cu, Al, W, 또는 Au을 사용한다. 또한 절연층(229, 231)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 질화 타이타늄 등을 사용할 수 있다.
즉, 도전층(131) 및 도전층(132)의 각각에, 상술한 금속 재료 중에서 같은 재료를 사용하는 것이 바람직하다. 또한 절연층(229) 및 절연층(231)의 각각에, 상술한 절연 재료 중에서 같은 재료를 사용하는 것이 바람직하다. 이 구성으로 함으로써, 층(202)과 층(203)의 경계를 접합 위치로 하는 접합을 수행할 수 있다.
또한 도전층(131) 및 도전층(132)은 복수의 층으로 이루어진 다층 구조를 가져도 좋고, 그 경우에는 표층(접합면)이 같은 금속 재료로 형성되면 좋다. 또한 절연층(229) 및 절연층(231)도 복수의 층으로 이루어진 다층 구조를 가져도 좋고, 그 경우에는 표층(접합면)이 같은 절연 재료로 형성되면 좋다.
상기 접합에 의하여, 도전층(131)과 도전층(132)을 전기적으로 접속할 수 있다. 또한 기계적인 강도를 가지는 절연층(229)과 절연층(231)의 접속을 얻을 수 있다.
금속층들의 접합에는, 표면의 산화막 및 불순물의 흡착층 등을 스퍼터링 처리 등에 의하여 제거하고, 세정하고 활성화시킨 표면들을 접촉시켜 접합하는 표면 활성화 접합법을 사용할 수 있다. 또는 온도와 압력을 병용하여 표면들을 접합하는 확산 접합법 등을 사용할 수 있다. 어느 방법에서도 원자 레벨로 결합되기 때문에, 전기적뿐만 아니라 기계적으로도 우수한 접합을 얻을 수 있다.
또한 절연층들의 접합에는, 연마 등에 의하여 높은 평탄성을 얻은 후, 산소 플라스마 등으로 친수성 처리를 실시한 표면들을 접촉시켜 일시적으로 접합한 다음, 열처리에 의한 탈수로 최종적인 접합을 하는 친수성 접합법 등을 사용할 수 있다. 친수성 접합법에서도 원자 레벨로 결합되기 때문에, 기계적으로 우수한 접합을 얻을 수 있다.
층(202)과 층(203)을 접합하는 경우, 각 접합면에는 절연층과 금속층이 혼재되기 때문에, 예를 들어 표면 활성화 접합법과 친수성 접합법을 조합하여 수행하면 좋다.
예를 들어, 연마 후에 표면을 세정하고, 금속층의 표면에 산화 방지 처리를 실시한 다음, 친수성 처리를 실시하여 접합을 하는 방법 등을 사용할 수 있다. 또한 금속층의 표면에 Au 등의 난(難)산화성 금속을 사용하여 친수성 처리를 실시하여도 좋다. 또한 상술한 방법 이외의 접합 방법을 사용하여도 좋다.
상기 접합에 의하여, 층(203)이 가지는 화소 회로(331)와, 층(201)이 가지는 판독 회로(311)를 전기적으로 접속할 수 있다.
<적층 구조 1의 변형예 1>
도 14의 (A)는 도 11에 나타낸 적층 구조 1과는 층(204)의 구성이 다른 변형예를 나타낸 것이다. 도 14의 (A)에 나타낸 변형예 1에서는, 층(204)이 가지는 절연층(241)과 층(203)이 가지는 층(237) 사이에 차광층(300) 및 층간 절연막으로서 기능하는 절연층(246)이 제공된다. 또한 도면에서 층(201, 202, 205)은 생략하였다.
차광층(300)은 금속 등의 도전막으로 형성할 수 있다. 차광층(300)은 광전 변환 디바이스(240)에 의하여 흡수될 수 없는 광이 층(203)으로 조사되는 것을 차단할 수 있다. 또한 차광층(300)에 의하여 반사된 광에 의하여, 광전 변환 디바이스(240)의 감도를 높일 수 있다. 또한 광전 변환 디바이스(240)에 접속되는 플러그 등이 제공되는 영역에는 개구부(301)를 제공하면 좋다.
층(203)이 가지는 OS 트랜지스터로의 광의 조사는 오프 전류의 상승 등 노이즈의 요인이 된다. 그러므로 노이즈를 저감할 수 있다. 또한 차광층(300)의 전위를 GND 전위 등에 고정함으로써, 차광층(300)은 전자 실드로서 기능할 수 있다. 따라서 노이즈를 더 저감할 수 있다.
<적층 구조 1의 변형예 2>
또는 도 14의 (B)에 나타낸 바와 같이, 차광층(300)을 광전 변환 디바이스(240)의 캐소드 전극으로서 사용하여도 좋다.
<적층 구조 1의 변형예 3>
또는 도 15의 (A)에 나타낸 바와 같이, 차광층(300)을 화소 회로(331)가 가지는 커패시터(108)의 다른 쪽 전극으로서 사용하여도 좋다. 이 경우, 층(204)에는 커패시터(108)의 유전체층으로서 기능하는 절연층(247)이 제공된다. 또한 층(203)에는 커패시터(108)의 한쪽 전극으로서 기능하는 도전층(238)이 제공된다.
도전층(238)은 OS 트랜지스터의 백 게이트 전극과 공통의 공정으로 제작할 수 있다. 또한 도전층(238)은 플러그(239a), 접속 전극(239b), 및 플러그(239c)를 통하여 트랜지스터(103) 및 트랜지스터(104)에 전기적으로 접속될 수 있다. 또한 플러그(239c)는 도 15의 (A)에 나타낸 단면에는 도시되지 않은 위치에서 도전층(238)에 전기적으로 접속되는 플러그이다.
또한 화소 회로(331)가 가지는 OS 트랜지스터의 백 게이트와 차광층(300) 사이에는 기생 용량이 형성된다. 그러므로, 도 15의 (B)에 나타낸 바와 같이, 차광층(300)에서 백 게이트와 중첩된 영역에는 개구부(302)를 제공하여도 좋다.
<적층 구조 1의 변형예 4>
도 16은 도 11에 나타낸 적층 구조 1과는 층(203) 및 층(204)의 구성이 다른 변형예를 나타낸 것이다. 도 16에 나타낸 변형예 4에서는, 화소 회로(331)가 가지는 트랜지스터(103)를 층(204)에 제공한다. 층(204)에서 트랜지스터(103)는 Si 트랜지스터로 형성된다. 트랜지스터(103)의 소스 및 드레인 중 한쪽은 광전 변환 디바이스(240)와 직결되고, 소스 및 드레인 중 다른 쪽은 노드(FD)로서 기능한다.
이 경우, 층(203)에는 화소 회로(331)를 구성하는 트랜지스터 중 트랜지스터(103)를 제외한 트랜지스터가 제공된다. 도 16에는 트랜지스터(104) 및 트랜지스터(105)를 나타내었다.
<적층 구조 1의 변형예 5>
도 17은 도 11에 나타낸 적층 구조 1과는 층(201) 및 층(203)의 구성이 다른 변형예를 나타낸 것이다. 도 17에 나타낸 변형예 5에서는, 판독 회로(311)의 구성 요소인 CDS 회로(400)를 층(203)에 제공한다. 또한 도 17에는, CDS 회로(400)를 화소 회로(331)에 적층한 구성을 나타내었지만, CDS 회로(400)는 화소 회로(331)와 동일한 면 위에 제공되어도 좋다.
상기 구성의 경우, 층(201)에는 판독 회로(311)의 다른 구성 요소인 A/D 컨버터(410)가 제공된다. 도 17에는 A/D 컨버터(410)의 입력 트랜지스터로서 기능하는 트랜지스터(117)를 나타내었다. 트랜지스터(117)의 게이트는 층(202)이 가지는 도전층(131)에 전기적으로 접속된다.
층(203)은 화소 회로(331) 외에 CDS 회로(400)를 가진다. 여기서는, CDS 회로(400)의 요소인 커패시터(402), 트랜지스터(403, 404)를 나타내었다. 트랜지스터(403, 404)는 OS 트랜지스터로 형성할 수 있다. 또한 층(203)에는 절연층(421, 422, 423, 424, 425, 426, 427)이 제공된다.
절연층(421, 423, 424, 427)은 층간 절연막 및 평탄화막으로서의 기능을 가진다. 절연층(422)은 커패시터(402)의 유전체층으로서의 기능을 가진다. 절연층(425)은 보호막으로서의 기능을 가진다. 절연층(426)은 게이트 절연막으로서의 기능을 가진다.
화소 회로(331)가 접속되는 배선(352)에는 커패시터(402)의 다른 쪽 전극이 전기적으로 접속되고, 커패시터(402)의 한쪽 전극은 트랜지스터(403)의 소스 및 드레인 중 한쪽 및 트랜지스터(404)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 그리고, 트랜지스터(404)의 소스 및 드레인 중 다른 쪽은 도전층(132)에 접속된다. 도전층(132)과, 층(202)이 가지는 도전층(131)을 접합함으로써, CDS 회로(400)와 A/D 컨버터(410)를 전기적으로 접속할 수 있다.
<적층 구조 2>
적층 구조 1 및 그 변형예에서는, 층(202)과 층(203)을 접합하는 구성을 나타내었지만, 기타 층들을 접합하여도 좋다. 도 18에 나타낸 적층 구조 2는 층(203)과 층(204) 사이에 접합면을 가지는 구성이다.
이 경우, 층(203)에는 트랜지스터(103)의 소스 및 드레인 중 한쪽에 전기적으로 접속되는 도전층(135)이 제공된다. 또한 배선(121)에 전기적으로 접속되는 도전층(136)이 제공된다. 도전층(135, 136)은 절연층(231)에 매립된 영역을 가진다. 또한 절연층(231) 및 도전층(135, 136)의 표면은 각각 같은 높이가 되도록 평탄화되어 있다.
층(204)에는 광전 변환 디바이스(240)의 n형 영역(244)(캐소드에 상당함)에 전기적으로 접속되는 도전층(133)이 제공된다. 또한 p형 영역(243)(애노드)에 전기적으로 접속되는 도전층(134)이 제공된다. 또한 절연층(246) 위에는 절연층(249)이 제공된다. 도전층(133, 134)은 절연층(249)에 매립된 영역을 가진다. 또한 절연층(249) 및 도전층(133, 134)의 표면은 각각 같은 높이가 되도록 평탄화되어 있다.
여기서, 도전층(133, 134, 135, 136)은 상술한 도전층(131, 132)과 같은 접합층이다. 또한 절연층(249)은 상술한 절연층(229, 231)과 같은 접합층이다.
그러므로, 도전층(133)과 도전층(135)을 접합함으로써, 광전 변환 디바이스의 n형 영역(244)(캐소드에 상당함)과 트랜지스터(103)의 소스 및 드레인 중 한쪽을 전기적으로 접속할 수 있다. 또한 도전층(134)과 도전층(136)을 접합함으로써, 광전 변환 디바이스의 p형 영역(243)(애노드에 상당함)과 배선(121)을 전기적으로 접속할 수 있다. 또한 절연층(231)과 절연층(249)을 접합함으로써, 층(203)과 층(204)의 전기적 접합 및 기계적 접합을 수행할 수 있다.
<적층 구조 3>
도 19에 나타낸 적층 구조 2는 층(201)과 층(202) 사이에 접합면을 가지는 구성이다.
이 경우, 층(201)에는 커패시터(402)의 다른 쪽 전극에 전기적으로 접속되는 도전층(141)이 제공된다. 또한 트랜지스터(115)의 소스 및 드레인 중 한쪽에 전기적으로 접속되는 도전층(142)이 제공된다. 또한 트랜지스터(116)의 소스 및 드레인 중 한쪽에 전기적으로 접속되는 도전층(143)이 전기적으로 접속된다. 또한 절연층(218) 위에는 절연층(219)이 제공된다. 도전층(141, 142, 143)은 절연층(219)에 매립된 영역을 가진다. 또한 절연층(219) 및 도전층(141, 142, 143)의 표면은 각각 같은 높이가 되도록 평탄화되어 있다.
층(202)에는 층(203)이 가지는 배선(352)에 전기적으로 접속되는 도전층(137)이 제공된다. 또한 층(202)이 가지는 트랜지스터(111)의 소스 및 드레인 중 한쪽에 전기적으로 접속되는 도전층(138)이 제공된다. 또한 트랜지스터(111)의 게이트에 전기적으로 접속되는 도전층(139)이 제공된다. 도전층(137, 138, 139)은 절연층(229)에 매립된 영역을 가진다. 또한 절연층(229) 및 도전층(137, 138, 139)의 표면은 각각 같은 높이가 되도록 평탄화되어 있다.
여기서, 도전층(137, 138, 139, 141, 142, 143)은 상술한 도전층(131, 132)과 같은 접합층이다. 또한 절연층(219)은 상술한 절연층(229, 231)은 같은 접합층이다.
따라서 도전층(137)과 도전층(141)을 접합함으로써 판독 회로(311)와 화소 회로(331)를 전기적으로 접속할 수 있다. 또한 도전층(138)과 도전층(142)을 접합함으로써 열 드라이버(313)와 메모리 회로(321)를 전기적으로 접속할 수 있다. 또한 도전층(139)과 도전층(143)을 접합함으로써 행 드라이버(312)와 메모리 회로(321)를 전기적으로 접속할 수 있다.
또한 본 실시형태에서는, 층(201)에 화소 회로의 판독 회로 및 메모리 회로의 구동 회로를 제공하고, 층(202)에 메모리 회로를 제공한 구성을 설명하였지만, 이에 한정되지 않는다. 예를 들어, 화소 회로의 구동 회로, 신경망, 통신 회로, 또는 CPU 등이 층(201) 또는 층(202)에 제공되어도 좋다.
OS 트랜지스터 및 Si 트랜지스터를 사용하여 노멀리 오프 CPU("Noff-CPU"라고도 함)를 실현할 수 있다. 또한 Noff-CPU란, 게이트 전압이 0V이어도 비도통 상태(오프 상태라고도 함)인 노멀리 오프형 트랜지스터를 포함하는 집적 회로를 말한다.
Noff-CPU에서는, 동작이 불필요한 회로로의 전력 공급을 정지하여, 상기 회로를 대기 상태로 할 수 있다. 전력 공급이 정지되어 대기 상태가 된 회로에서는 전력이 소비되지 않는다. 따라서 Noff-CPU는 전력 사용량을 최소한으로 할 수 있다. 또한 Noff-CPU는 전력 공급이 정지되어도 설정 조건 등의 동작에 필요한 정보를 장기간 유지할 수 있다. 대기 상태에서의 복귀는 상기 회로로의 전력 공급을 다시 시작하기만 하면 좋고, 설정 조건 등의 재기록은 불필요하다. 즉, 대기 상태에서의 고속 복귀가 가능하다. 이와 같이, Noff-CPU는 동작 속도를 크게 저하시키지 않고 소비 전력을 저감할 수 있다.
<적층 구조 4>
또한 도 4의 (C)에 나타낸 화소 회로(331)에서 트랜지스터(107)를 OS 트랜지스터로, 나머지 트랜지스터를 Si 트랜지스터로 하는 경우, 도 20의 (A)에 나타낸 구성으로 할 수 있고, 도 20의 (A)에는 층(204)에 Si 트랜지스터인 트랜지스터(103, 104, 105, 106)를 제공하고, 층(203)에 OS 트랜지스터인 트랜지스터(107)를 제공하는 구성을 예시하였다. 도 20의 (A)에 나타낸 층(203)은 다른 적층 구조와 같이, 층(202)이 가지는 회로에 접속될 수 있다. 또는 층(202)을 제공하지 않고, 층(201)이 가지는 회로에 접속되어도 좋다.
또한 도 4의 (C)에 나타낸 화소 회로(331)는 도 20의 (B)에 나타낸 적층 구조를 가져도 좋다. 도 20의 (B)에 나타낸 적층 구조는, 배선 측으로부터 광전 변환 디바이스(240)로 광을 조사하는 구성이다. 이 구성은, 광의 이용 효율이 낮지만, 프로세스 자유도가 높다는 이점을 가진다. 또한 도 20의 (B)에 나타낸 구성에서는, 층(203) 위에 층(205)이 적층된다.
또한 본 발명의 일 형태는 도 21에 나타낸 적층 구조를 가져도 좋다. 도 21에 나타낸 적층 구조는 도 4의 (C)에 나타낸 화소 회로(331), 및 화소 어레이 외측에 제공되는 구동 회로(332)를 나타낸 것이다. 구동 회로(332)로서 Si 트랜지스터 및 OS 트랜지스터를 가지는 구성을 나타내었지만, 어느 한쪽만으로 구성되어도 좋다. 이 구성에서는, 접합 공정을 생략할 수도 있다.
<유기 광전 변환 디바이스>
본 발명의 일 형태에서는, 광전 변환 디바이스로서 Si 포토다이오드 대신에 유기 광전 변환 디바이스를 사용할 수 있다. 도 22에 나타낸 광전 변환 디바이스(240)는 유기 광 도전막의 일례이고, 층(567a)은 하부 전극이고, 층(567e)은 투광성을 가지는 상부 전극이고, 층(567b, 567c, 567d)은 광전 변환부에 상당한다.
광전 변환부의 층(567b, 567d) 중 한쪽을 정공 수송층, 다른 쪽을 전자 수송층으로 할 수 있다. 또한 층(567c)은 광전 변환층으로 할 수 있다.
정공 수송층으로서는 예를 들어 산화 몰리브데넘 등을 사용할 수 있다. 전자 수송층으로서는 예를 들어 C60, C70 등의 풀러렌, 또는 이들의 유도체 등을 사용할 수 있다.
광전 변환층으로서는, n형 유기 반도체 및 p형 유기 반도체의 혼합층(벌크 헤테로 접합 구조)을 사용할 수 있다.
또한 도 22는 도 4의 (C)에 나타낸 화소 회로(331)의 구성을 나타낸 것이고, 이 경우, 트랜지스터(103, 104, 105, 106)는 층(206)이 가지는 실리콘 기판에 제공할 수 있다. 이 구성에서는, 접합 공정을 생략할 수도 있다.
본 실시형태는 다른 실시형태 또는 실시예의 기재와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 이미지 센서 칩을 내장한 패키지 및 카메라 모듈의 일례에 대하여 설명한다. 상기 이미지 센서 칩에는, 본 발명의 일 형태의 촬상 장치의 구성을 사용할 수 있다.
도 23의 (A1)은 이미지 센서 칩을 내장한 패키지의 상면 측의 외관 사시도이다. 상기 패키지는 이미지 센서 칩(650)을 고정하는 패키지 기판(610), 커버 유리(620), 및 이들을 접착시키는 접착제(630) 등을 가진다.
도 23의 (A2)는 상기 패키지의 하면 측의 외관 사시도이다. 패키지의 하면에는 땜납 볼을 범프(640)로서 사용한 BGA(Ball grid array)를 가진다. 또한 BGA에 한정되지 않고, LGA(Land grid array)나 PGA(Pin Grid Array) 등을 가져도 좋다.
도 23의 (A3)은 커버 유리(620) 및 접착제(630)의 일부를 생략하여 도시한 패키지의 사시도이다. 패키지 기판(610) 위에는 전극 패드(660)가 형성되고, 전극 패드(660) 및 범프(640)는 스루 홀(through hole)을 통하여 전기적으로 접속되어 있다. 전극 패드(660)는 와이어(670)를 통하여 이미지 센서 칩(650)에 전기적으로 접속되어 있다.
또한 도 23의 (B1)은 이미지 센서 칩을 렌즈 일체형의 패키지에 내장한 카메라 모듈의 상면 측의 외관 사시도이다. 상기 카메라 모듈은 이미지 센서 칩(651)을 고정하는 패키지 기판(611), 렌즈 커버(621), 및 렌즈(635) 등을 가진다. 또한 패키지 기판(611)과 이미지 센서 칩(651) 사이에는 촬상 장치의 구동 회로 및 신호 변환 회로 등의 기능을 가지는 IC칩(690)도 제공되어 있고, SiP(System in package)로서의 구성을 가진다.
도 23의 (B2)는 상기 카메라 모듈의 하면 측의 외관 사시도이다. 패키지 기판(611)의 하면 및 측면에는, 실장용 랜드(641)가 제공된 QFN(Quad flat no-lead package)의 구성을 가진다. 또한 상기 구성은 일례에 불과하고 QFP(Quad flat package)나 상술한 BGA가 제공되어도 좋다.
도 23의 (B3)은 렌즈 커버(621) 및 렌즈(635)의 일부를 생략하여 도시한 모듈의 사시도이다. 랜드(641)는 전극 패드(661)에 전기적으로 접속되고, 전극 패드(661)는 와이어(671)를 통하여 이미지 센서 칩(651) 또는 IC칩(690)에 전기적으로 접속되어 있다.
이미지 센서 칩은 상술한 형태를 가지는 패키지에 내장되면, 인쇄 기판 등에 실장되기 용이해지고, 다양한 반도체 장치 및 전자 기기에 제공될 수 있다.
본 실시형태는 다른 실시형태 또는 실시예의 기재와 적절히 조합할 수 있다.
(실시형태 3)
본 발명의 일 형태의 촬상 장치를 사용할 수 있는 전자 기기로서, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 가지는 화상 기억 장치 또는 화상 재생 장치, 휴대 전화기, 휴대용을 포함한 게임기, 휴대용 정보 단말기, 전자책 단말기, 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 24의 (A) 내지 (F)에 나타내었다.
도 24의 (A)는 휴대 전화기의 일례를 나타낸 것이며, 하우징(981), 표시부(982), 조작 버튼(983), 외부 접속 포트(984), 스피커(985), 마이크로폰(986), 카메라(987) 등을 가진다. 상기 휴대 전화기는 표시부(982)에 터치 센서를 가진다. 전화를 걸거나 문자를 입력하는 등의 다양한 조작은 손가락이나 스타일러스 등으로 표시부(982)를 터치함으로써 수행할 수 있다. 상기 휴대 전화기에서 화상을 취득하기 위하여 본 발명의 일 형태의 촬상 장치 및 그 동작 방법을 적용할 수 있다.
도 24의 (B)는 휴대용 정보 단말기를 나타낸 것이며, 하우징(911), 표시부(912), 스피커(913), 카메라(919) 등을 가진다. 표시부(912)가 가지는 터치 패널 기능에 의하여 정보를 입출력할 수 있다. 또한 카메라(919)로 취득한 화상의 문자 등을 인식하고, 스피커(913)로부터 이 문자를 음성으로 출력할 수 있다. 상기 휴대용 정보 단말기에서 화상을 취득하기 위하여 본 발명의 일 형태의 촬상 장치 및 그 동작 방법을 적용할 수 있다.
도 24의 (C)는 감시 카메라를 나타낸 것이며, 지지대(951), 카메라 유닛(952), 보호 커버(953) 등을 가진다. 카메라 유닛(952)은 회전 기구 등이 제공되고, 천장에 설치됨으로써 모든 방향을 촬상할 수 있다. 상기 카메라 유닛에서 화상을 취득하기 위하여 본 발명의 일 형태의 촬상 장치 및 그 동작 방법을 적용할 수 있다. 또한 감시 카메라란 관용적인 명칭이고, 용도를 한정하는 것이 아니다. 예를 들어, 감시 카메라로서의 기능을 가지는 기기는 카메라 또는 비디오 카메라라고도 불린다.
도 24의 (D)는 비디오 카메라를 나타낸 것이며, 제 1 하우징(971), 제 2 하우징(972), 표시부(973), 조작 키(974), 렌즈(975), 접속부(976), 스피커(977), 마이크로폰(978) 등을 가진다. 조작 키(974) 및 렌즈(975)는 제 1 하우징(971)에 제공되고, 표시부(973)는 제 2 하우징(972)에 제공되어 있다. 상기 비디오 카메라에서 화상을 취득하기 위하여 본 발명의 일 형태의 촬상 장치 및 그 동작 방법을 적용할 수 있다.
도 24의 (E)는 디지털 카메라를 나타낸 것이며, 하우징(961), 셔터 버튼(962), 마이크로폰(963), 발광부(967), 렌즈(965) 등을 가진다. 상기 디지털 카메라에서 화상을 취득하기 위하여 본 발명의 일 형태의 촬상 장치 및 그 동작 방법을 적용할 수 있다.
도 24의 (F)는 손목시계형 정보 단말기를 나타낸 것이며, 표시부(932), 하우징 겸 리스트 밴드(933), 카메라(939) 등을 가진다. 표시부(932)는 정보 단말기를 조작하기 위한 터치 패널을 가진다. 표시부(932) 및 하우징 겸 리스트 밴드(933)는 가요성을 가지고 신체에 대한 장착성이 우수하다. 상기 정보 단말기에서 화상을 취득하기 위하여 본 발명의 일 형태의 촬상 장치 및 그 동작 방법을 적용할 수 있다.
본 실시형태는 다른 실시형태 또는 실시예의 기재와 적절히 조합할 수 있다.
102: 트랜지스터, 103: 트랜지스터, 104: 트랜지스터, 105: 트랜지스터, 106: 트랜지스터, 107: 트랜지스터, 108: 커패시터, 111: 트랜지스터, 112: 커패시터, 115: 트랜지스터, 116: 트랜지스터, 117: 트랜지스터, 121: 배선, 122: 배선, 123: 배선, 126: 배선, 127: 배선, 128: 배선, 129: 배선, 131: 도전층, 132: 도전층, 133: 도전층, 134: 도전층, 135: 도전층, 136: 도전층, 137: 도전층, 138: 도전층, 139: 도전층, 141: 도전층, 142: 도전층, 143: 도전층, 201: 층, 202: 층, 203: 층, 204: 층, 205: 층, 206: 층, 210: 영역, 211: 실리콘 기판, 212: 절연층, 213: 절연층, 214: 절연층, 215: 절연층, 216: 절연층, 217: 절연층, 218: 절연층, 219: 절연층, 220: 영역, 221: 절연층, 222: 절연층, 223: 절연층, 224: 절연층, 225: 절연층, 226: 절연층, 227: 절연층, 228: 절연층, 229: 절연층, 230: 영역, 231: 절연층, 232: 절연층, 233: 절연층, 234: 절연층, 235: 절연층, 236: 절연층, 237: 층, 238: 도전층, 239a: 플러그, 239b: 접속 전극, 239c: 플러그, 240: 광전 변환 디바이스, 241: 절연층, 242: 절연층, 243: p형 영역, 244: n형 영역, 245: 절연층, 246: 절연층, 247: 절연층, 249: 절연층, 250: 광학 변환층, 251: 차광층, 255: 마이크로렌즈 어레이, 300: 차광층, 301: 개구부, 302: 개구부, 311: 회로, 312: 행 드라이버, 313: 열 드라이버, 321: 메모리 회로, 321a: 메모리 셀, 321aA: 메모리 셀, 321aB: 메모리 셀, 321aC: 메모리 셀, 321aD: 메모리 셀, 331: 화소 회로, 332: 구동 회로, 351: 배선, 352: 배선, 353: 배선, 354: 배선, 355: 배선, 400: CDS 회로, 401: 트랜지스터, 402: 커패시터, 403: 트랜지스터, 404: 트랜지스터, 405: 커패시터, 410: A/D 컨버터, 421: 절연층, 422: 절연층, 423: 절연층, 424: 절연층, 425: 절연층, 426: 절연층, 427: 절연층, 431: 배선, 432: 배선, 535: 백 게이트, 545: 반도체층, 546: 절연층, 567a: 층, 567b: 층, 567c: 층, 567d: 층, 567e: 층, 610: 패키지 기판, 611: 패키지 기판, 620: 커버 유리, 621: 렌즈 커버, 630: 접착제, 635: 렌즈, 640: 범프, 641: 랜드, 650: 이미지 센서 칩, 651: 이미지 센서 칩, 660: 전극 패드, 661: 전극 패드, 670: 와이어, 671: 와이어, 690: IC칩, 701: 게이트 전극, 702: 게이트 절연막, 703: 소스 영역, 704: 드레인 영역, 705: 소스 전극, 706: 드레인 전극, 707: 산화물 반도체층, 911: 하우징, 912: 표시부, 913: 스피커, 919: 카메라, 932: 표시부, 933: 하우징 겸 리스트 밴드, 939: 카메라, 951: 지지대, 952: 카메라 유닛, 953: 보호 커버, 961: 하우징, 962: 셔터 버튼, 963: 마이크로폰, 965: 렌즈, 967: 발광부, 971: 하우징, 972: 하우징, 973: 표시부, 974: 조작 키, 975: 렌즈, 976: 접속부, 977: 스피커, 978: 마이크로폰, 981: 하우징, 982: 표시부, 983: 조작 버튼, 984: 외부 접속 포트, 985: 스피커, 986: 마이크로폰, 987: 카메라

Claims (13)

  1. 촬상 장치로서,
    제 1 회로와, 제 2 회로와, 제 3 회로와, 광전 변환 디바이스와, 제 1 절연층과, 제 2 절연층과, 제 3 절연층과, 제 4 절연층과, 제 1 도전층과, 제 2 도전층을 가지고,
    상기 제 1 회로는 상기 제 1 절연층 및 상기 제 2 회로를 개재(介在)하여 상기 제 2 절연층과 중첩된 영역을 가지고,
    상기 제 1 절연층은 상기 제 1 회로와 상기 제 2 회로 사이에 제공되고,
    상기 제 1 도전층은 상기 제 2 절연층에 매립된 영역을 가지고,
    상기 광전 변환 디바이스는 상기 제 3 절연층 및 상기 제 3 회로를 개재하여 상기 제 4 절연층과 중첩된 영역을 가지고,
    상기 제 3 절연층은 상기 광전 변환 디바이스와 상기 제 3 회로 사이에 제공되고,
    상기 제 2 도전층은 상기 제 4 절연층에 매립된 영역을 가지고,
    상기 제 1 도전층은 상기 제 1 회로에 전기적으로 접속되고,
    상기 제 1 회로는 상기 제 2 회로에 전기적으로 접속되고,
    상기 제 2 도전층은 상기 제 3 회로에 전기적으로 접속되고,
    상기 제 3 회로는 상기 광전 변환 디바이스에 전기적으로 접속되고,
    상기 제 1 도전층과 상기 제 2 도전층은 직접 접합하고,
    상기 제 2 절연층과 상기 제 4 절연층은 직접 접합하는, 촬상 장치.
  2. 제 1 항에 있어서,
    상기 제 1 회로는 채널 형성 영역에 실리콘을 가지는 트랜지스터를 가지고,
    상기 제 2 회로 및 상기 제 3 회로는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터를 가지고,
    상기 광전 변환 디바이스는 광전 변환층에 실리콘을 가지는 포토다이오드인, 촬상 장치.
  3. 제 2 항에 있어서,
    상기 금속 산화물은 In과, Zn과, M(M은 Al, Ti, Ga, Ge, Sn, Y, Zr, La, Ce, Nd, 및 Hf 중 하나 또는 복수임)을 가지는, 촬상 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 도전층과 상기 제 2 도전층은 동일한 금속 재료로 구성되고,
    상기 제 2 절연층과 상기 제 4 절연층은 동일한 절연 재료로 구성되는, 촬상 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 3 회로 및 상기 광전 변환 디바이스는 화소 회로의 기능을 가지고,
    상기 제 1 회로는 판독 회로의 기능을 가지는, 촬상 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    차광층을 더 가지고,
    상기 차광층은 상기 광전 변환 디바이스와 상기 제 3 회로 사이에 제공되는, 촬상 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    제 4 회로와 제 5 회로를 더 가지고,
    상기 제 4 회로 및 상기 제 5 회로는 상기 제 1 회로와 동일한 기판에 제공되고,
    상기 제 4 회로는 상기 제 2 회로에 전기적으로 접속되고,
    상기 제 5 회로는 상기 제 2 회로에 전기적으로 접속되는, 촬상 장치.
  8. 제 7 항에 있어서,
    상기 제 4 회로 및 상기 제 5 회로는 채널 형성 영역에 실리콘을 가지는 트랜지스터를 가지는, 촬상 장치.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제 2 회로는 메모리 회로의 기능을 가지고,
    상기 제 4 회로는 상기 메모리 회로를 구동하는 열 드라이버의 기능을 가지고,
    상기 제 5 회로는 상기 메모리 회로를 구동하는 행 드라이버의 기능을 가지는, 촬상 장치.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 3 회로는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 커패시터를 가지고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 광전 변환 디바이스의 한쪽 전극에 전기적으로 접속되고, 상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽 및 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 4 트랜지스터의 게이트 및 상기 커패시터의 한쪽 전극에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된, 촬상 장치.
  11. 제 10 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 4 트랜지스터, 및 상기 제 5 트랜지스터는 채널 형성 영역에 실리콘을 가지는 트랜지스터이고,
    상기 제 3 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터인, 촬상 장치.
  12. 제 11 항에 있어서,
    상기 금속 산화물은 In과, Zn과, M(M은 Al, Ti, Ga, Ge, Sn, Y, Zr, La, Ce, Nd, 및 Hf 중 하나 또는 복수임)을 가지는, 촬상 장치.
  13. 전자 기기로서,
    제 1 항 내지 제 12 항 중 어느 한 항에 기재된 촬상 장치와, 표시부를 가지고, 상기 촬상 장치로 촬상한 화상을 상기 표시부에 표시할 수 있는, 전자 기기.
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