JP4316859B2 - 半導体装置及びそれを用いた電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電気回路の技術に関する。より詳しくは、トランジスタを具備する電気回路の技術に関する。
【０００２】
【従来の技術】
近年、携帯電話や携帯端末などに幅広く使用されている集積回路（ＩＣ）は、５mm四方程度のシリコン基板上に、数十万〜数百万ものトランジスタや抵抗などを形成したもので、装置の小型化及び高信頼化、装置の大量生産に重要な役割を果たしている。
【０００３】
そして、集積回路（IC）等に用いられる電気回路を設計するときには、多くの場合において、振幅が小さい信号の電圧や電流を増幅する機能を有する増幅回路が設計される。増幅回路は、ひずみの発生をなくし、電気回路を安定に働かせるためには不可欠な回路であるため、幅広く用いられている。
【０００４】
ここで、増幅回路の一例として、ソースフォロワ回路の構成とその動作について説明する。最初に図５（Ａ）にソースフォロワ回路の構成例を示し、定常状態における動作について説明する。次いで、図５（Ｂ）（Ｃ）を用いて、ソースフォロワ回路の動作点について説明する。最後に、図６に図５（Ａ）とは異なる構成のソースフォロワ回路の例を示し、過渡状態における動作について説明する。
【０００５】
まず図５（Ａ）にソースフォロワ回路を用いて、定常状態における動作について説明する。
【０００６】
図５（Ａ）において、１１はｎチャネル型の増幅用トランジスタ、１２はｎチャネル型のバイアス用トランジスタである。なお図５（Ａ）に示す増幅用トランジスタ１１及びバイアス用トランジスタ１２はｎチャネル型とするが、ｐチャネル型トランジスタを用いて構成してもよい。またここでは簡単のため、増幅用トランジスタ１１及びバイアス用トランジスタ１２は、その特性及びサイズが同一であるとし、さらに電流特性も理想的なものであるとする。つまり、増幅用トランジスタ１１及びバイアス用トランジスタ１２のソース・ドレイン間電圧が変化しても、飽和領域における電流値は変化しないと仮定する。
【０００７】
また、増幅用トランジスタ１１のドレイン領域は電源線１３に接続され、ソース領域はバイアス用トランジスタ１２のドレイン領域に接続している。バイアス用トランジスタ１２のソース領域は、電源線１４に接続されている。
【０００８】
バイアス用トランジスタ１２のゲート電極には、バイアス電位Vbが印加される。そして電源線１３には電源電位Vddが印加され、電源線１４には、接地電位Vss（＝０Ｖ）が印加される。
【０００９】
図５（Ａ）に示すソースフォロワ回路において、増幅用トランジスタ１１のゲート電極は、入力端子となっており、増幅用トランジスタ１１のゲート電極には、入力電位Vinが入力される。また増幅用トランジスタ１１のソース領域が出力端子となっており、増幅用トランジスタ１１のソース領域の電位が、出力電位Voutとなる。バイアス用トランジスタ１２のゲート電極にはバイアス電位Vbが印加されており、該バイアス用トランジスタ１２が飽和領域で動作するときには、Ｉｂで示す電流が流れるとする。このとき、増幅用トランジスタ１１及びバイアス用トランジスタ１２は直列に接続されているため、両トランジスタには同量の電流が流れる。つまり、バイアス用トランジスタ１２に電流Ibが流れるときには、増幅用トランジスタ１１にも電流Ibが流れる。
【００１０】
ここで、ソースフォロワ回路における出力電位Voutを求めてみる。出力電位Voutは、入力電位Vinよりも増幅用トランジスタ１１のゲート・ソース間電圧Vgs1の分だけ低い値となる。このとき、入力電位Vin、出力電位Vout及びゲート・ソース間電圧Vgs1の関係は、以下の式（１）を満たす。
【００１１】
【数１】
Vout=Vin-Vgs1・・・（１）
【００１２】
そして、増幅用トランジスタ１１が飽和領域で動作している場合は、増幅用トランジスタ１１に電流Ibが流れるためには、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1がバイアス電位Vbと等しいということが必要である。そうすると、以下の式（２）の式が成立する。但し式（２）は、増幅用トランジスタ１１及びバイアス用トランジスタ１２が飽和領域で動作するときにのみにおいて成立する。
【００１３】
【数２】
Vout=Vin-Vb・・・（２）
【００１４】
次いで、増幅用トランジスタ１１及びバイアス用トランジスタ１２の電圧と電流の関係を示した図５（Ｂ）（Ｃ）を用いて、ソースフォロワ回路の動作点について説明する。さらに詳しくは、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1と、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2が同じ値の場合について、図５（Ｂ）を用いて説明する。次いで、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1と、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2とが異なる値の場合であって、例えばバイアス用トランジスタ１２が線形領域で動作している場合について、図５（Ｃ）を用いて説明する。
【００１５】
図５（Ｂ）において、点線２１は増幅用トランジスタ１１のゲート・ソース間電圧Vgs1がVbであるときの電圧と電流の関係を示し、実線２２はバイアス用トランジスタ１２のゲート・ソース間電圧Vgs2がVbであるときの電圧と電流の関係を示す。また図５（Ｃ）において、点線２１は増幅用トランジスタ１１のゲート・ソース間電圧Vgs1がVb’であるときの電圧と電流の関係を示し、実線２２はバイアス用トランジスタ１２のゲート・ソース間電圧Vgs2がVbであるときの電圧と電流の関係を示す。
【００１６】
図５（Ｂ）において、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1と、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2が同じ値であり、さらにバイアス電位Vbと、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2は同じ値であるため、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1は、バイアス電位Vbと同じ値である。つまり、Vgs1＝Vgs2＝Vbとなり、図５（Ｂ）に示すように、増幅用トランジスタ１１及びバイアス用トランジスタ１２は飽和領域で動作している。このとき、入力電位Vinと出力電位Voutの関係は線形となる。
【００１７】
一方、図５（Ｃ）において、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1は、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2とは異なる値である。そして、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2はバイアス電位Vbと同じ値である。また、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1は、バイアス電位Vb'であるとする。つまり、Vgs2＝Vb、Vgs1＝Vb`となり、図５（Ｃ）で示すように、増幅用トランジスタ１１は飽和領域で動作しており、バイアス用トランジスタ１２が線形領域で動作している。このとき、入力電位Vin、出力電位Vout及びバイアス電位Vb'の関係は以下の式（３）を満たす。
【００１８】
【数３】
Vout=Vin-Vb'・・・（３）
【００１９】
バイアス用トランジスタ１２が線形領域で動作するときに流れる電流をIb'とすると、Ib'<Ibとなる。つまり、Vb'<Vbとなって、入力電位Vinと電流Ib'の両者の値は小さくなる。そうすると、バイアス電位Vb'も小さくなる。このとき入力電位Vinと出力電位Voutの関係は、非線形となる。
【００２０】
以上をまとめると、定常状態におけるソースフォロワ回路において、出力電位Voutの振幅を大きくするためには、バイアス電位Vbを小さくすることが好ましい。これは以下の２つの理由による。
【００２１】
１つ目の理由は、式（２）に示すように、バイアス電位Vbが小さいと、出力電位Voutを大きくすることが出来るからである。２つ目の理由は、バイアス電位Vbの値が大きい場合には、入力電位Vinを小さくすると、バイアス用トランジスタ１２が線形領域で動作しやすくなってしまうからである。バイアス用トランジスタ１２が線形領域で動作すると、入力電位Vinと出力電位Voutの関係は、非線形となりやすい。
【００２２】
なおバイアス用トランジスタ１２は、導通状態であることが必要であるため、バイアス電位Vbの値は、バイアス用トランジスタ１２のしきい値電圧よりも大きい値にする必要がある。
【００２３】
これまでは、ソースフォロワ回路の定常状態での動作について説明してきたが、続いて、ソースフォロワ回路の過渡状態での動作について、図６を用いて説明する。
【００２４】
図６に示すソースフォロワ回路は、図５（Ａ）の回路に容量素子１５が追加して設計された構成である。容量素子１５の一方の端子は増幅用トランジスタ１１のソース領域に接続され、他方の端子は電源線１６に接続されている。電源線１６には、接地電位Vssが印加されている。
【００２５】
容量素子１５の両電極間の電位差は、ソースフォロワ回路の出力電位Voutと同一となる。ここでは、図６（Ａ）を用いてVout<Vin-Vbの場合の動作について説明し、次いで図６（Ｂ）を用いてVout>Vin-Vbの場合の動作について説明する。
【００２６】
まず、図６（Ａ）を用いてVout<Vin-Vbの場合のソースフォロワ回路の過渡状態における動作について説明する。
【００２７】
図６（Ａ）において、t=0のときには、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1の値は、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2の値よりも大きい。そのため、増幅用トランジスタ１１には、大きな電流が流れて、容量素子１５には急速に電荷が保持される。そうすると、出力電位Voutは大きくなり、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1の値は減少する。
【００２８】
そして時間の経過に伴い（t=t1、t1>0）、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1がバイアス電位Vbに等しくなると定常状態になる。このとき、出力電位Vout、入力電位Vin及びバイアス電位Vbの関係は、上記の式（２）を満たす。
【００２９】
以上をまとめると、Vout<Vin-Vbの場合には、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1の値が、バイアス電位Ｖbよりも大きいため、増幅用トランジスタ１１には大きな電流が流れて、容量素子１５に急速に電荷が保持される。そのため、容量素子１５が所定の電荷の保持を行う時間、言い換えると容量素子１５に対する信号の書き込みに要する時間は短くてすむ。
【００３０】
次いで、図６（Ｂ）を用いてVout>Vin-Vbの場合のソースフォロワ回路の過渡状態における動作について説明する。
【００３１】
図６（Ｂ）において、t=0のときには、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1は、該増幅用トランジスタ１１のしきい値電圧よりも小さい値である。そのため、増幅用トランジスタ１１は非導通状態にある。そして容量素子１５に蓄積されていた電荷は、バイアス用トランジスタ１２を介して接地電位Vssの方向に流れていき、最終的には放電される。このとき、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2は、バイアス電位Vbと同じ値であるので、バイアス用トランジスタ１２を流れる電流はIbとなる。
【００３２】
そして時間の経過に伴い（t=t1、t1>0）、出力電位Voutが小さくなり、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1が大きくなる。そして増幅用トランジスタ１１のゲート・ソース間電圧Vgs1がバイアス電位Vbに等しくなると、定常状態となる。このとき、出力電位Vout、入力電位Vin及びバイアス電位Vbの関係は、上記の式（２）を満たす。なお定常状態では、出力電位Voutは一定の値を保っており、容量素子１５に電荷は流れない。そして、増幅用トランジスタ１１及びバイアス用トランジスタ１２には、電流Ibが流れる。
【００３３】
以上をまとめると、Vout>Vin-Vbの場合には、容量素子１５が所定の電荷の保持を行う時間、言い換えると容量素子１５に対する信号の書き込み時間は、バイアス用トランジスタ１２を流れる電流Ibに依存する。そして、電流Ibはバイアス電位Vbの大きさに依存する。従って、電流Ibを大きくして、容量素子１５に対する信号の書き込み時間を短くするためには、バイアス電位Vbを大きくする必要が生ずる。
【００３４】
なおトランジスタのしきい値電圧のバラツキを補正する方法として、信号が入力された回路の出力によりバラツキをみて、その後、そのバラツキを入力するフィードバックさせて補正するという方法がある（例えば、非特許文献１参照。）。
【００３５】
【非特許文献１】
H.Sekine et al,「Amplifier Compensation Method for a Poly-Si TFT LCLV with an Integrated Data-Driver」,IDRC'97,p．45-48
【００３６】
【発明が解決しようとする課題】
上述したソースフォロワ回路の動作は、増幅用トランジスタ１１及びバイアス用トランジスタ１２の特性が同じであると仮定した上で行われるものである。しかし、両トランジスタは作製工程や使用する基板の相違によって生じるゲート絶縁膜のバラツキや、チャネル形成領域の結晶状態のバラツキの要因が重なって、しきい値電圧や移動度にバラツキが生じてしまう。
【００３７】
例えば図５（Ａ）において、増幅用トランジスタ１１のしきい値電圧が３Ｖであり、バイアス用トランジスタ１２のしきい値電圧が４Ｖとして、１Ｖのバラツキが生じていたとする。そうすると、電流Ｉｂを流すためには、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1には、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2よりも１Ｖ低い電圧を加える必要が生ずる。つまりVgs1=Vb-1となる。そうすると、Vout=Vin-Vgs1=Vin-Vb+1となってしまう。つまり、増幅用トランジスタ１１及びバイアス用トランジスタ１２のしきい値電圧に１Ｖでもバラツキが生じていると、出力電位Voutにもバラツキが生じてしまう。
【００３８】
本発明は上記の問題点を鑑みてなされたものであり、トランジスタの特性バラツキの影響を抑制した電気回路を提供することを課題とする。さらに詳しくは、電流を増幅する機能を有する電気回路において、トランジスタのしきい値電圧のバラツキの影響を抑制して、所望の電圧を供給することができる電気回路を提供することを課題とする。
【００３９】
【課題を解決するための手段】
本発明は、上記の問題点を解決するために、以下に示す構成の電気回路を用いる。
【００４０】
図３（Ａ）に示す電気回路は、スイッチング機能を有するスイッチング素子３１、３２（以下、ｓｗ３１、ｓｗ３２と表記）、ｎチャネル型のトランジスタ３３、容量素子３４により構成される。トランジスタ３３のソース領域は電源線３６に接続され、ドレイン領域はｓｗ３１を介して電源線３５に接続されている。トランジスタ３３のゲート電極は容量素子３４の一方の端子に接続されている。また、容量素子３４の他方の端子は電源線３７に接続されている。容量素子３４は、トランジスタ３３のゲート・ソース間電圧Vgsを保持する役目を担う。また、電源線３５には電源電位Vddが印加され、電源線３６、３７には接地電位Vssが印加される。
【００４１】
図３（Ａ）〜図３（Ｃ）においては、トランジスタ３３はｎチャネル型とするが、これに限定されず、ｐチャネル型で構成することも可能である。また図３（Ｃ）には、図３（Ａ）と同じ回路素子を有し、且つ接続構成が異なる電気回路を示す。図３（Ｃ）に示す電気回路の動作は、後述する図３（Ａ）に示す回路の動作に準ずるので、ここでは省略する。
【００４２】
そして図３（Ａ）に示す電気回路では、容量素子３４の両電極間の電位差が、トランジスタ３３のしきい値電圧と同じ値となるように、該容量素子３４に電荷が保持される。この動作について、以下に説明する。
【００４３】
図３（Ａ）において、ｓｗ３１及びｓｗ３２はオンである。この状態において、電源線３５には電源電位Vddが印加され、電源線３６、３７には接地電位Vssが印加されているため、電源線３５と、電源線３６及び電源線３７との間には電位差が生じる。その結果、電源線３５から、ｓｗ３１及びｓｗ３２を介して、トランジスタ３３及び容量素子３４の方向に向かって、電流Idsが流れる。このとき、電流Idsは、I1とＩ2に分かれて流れる。なお電流Idsは、Ids=I1+Ｉ2を満たす。
【００４４】
電源線３５から、電源線３６及び電源線３７の方向に電流が流れ始めた瞬間には、容量素子３４には電荷は保持されていない。そのため、トランジスタ３３はオフである。よって、Ｉ2=0であり、Ids=I1となる。
【００４５】
そして徐々に容量素子３４に電荷が蓄積されて、容量素子３４の両電極間に電位差が生じ始める。両電極間の電位差がＶthになると、トランジスタ３３がオンして、Ｉ2>0となる、上述したようにIds=I1+Ｉ2となるので、I1は次第に減少するが、依然電流は流れている。
【００４６】
そして容量素子３４では、該容量素子３４の両電極間の電位差がVddになるまで、電荷の蓄積が続けられる。容量素子３４において、電荷の蓄積が終了すると（図３（Ｄ）（Ｅ）、Ａ点）、電流I2は流れなくなり、さらにトランジスタ３３はオンであるので、Ids=Ｉ1となる。
【００４７】
続いて、図３（Ｂ）に示すように、ｓｗ３１をオフにする。ｓｗ３２は引き続きオンである。そうすると、容量素子３４に保持された電荷は、ｓｗ３２を介して、トランジスタ３３の方向に流れていく。より詳しくは、容量素子３４に保持された電荷は、トランジスタ３３のドレイン領域からソース領域を介して、電源線３６の方向に流れていって放電する。この動作は、トランジスタ３３がオフになるまで行われる。つまり、容量素子３４に保持されている電荷が、トランジスタ３３のしきい値電圧と同じ値になるまで続けられる（図３（D）（E）、Ｂ点）。
【００４８】
このようにすると、容量素子３４の両電極間の電位差が、トランジスタ３３のしきい値電圧と同じ値となるように電荷が保持される。
【００４９】
上述したように、本発明は、容量素子の両電極がある特定のトランジスタのゲート・ソース間電圧を保持できるように配置した電気回路を提供する。そして本発明は、容量素子の両電極間の電位差が、ある特定のトランジスタのしきい値電圧となるように設定できる機能を有する電気回路を提供する。
【００５０】
さらに本発明では、容量素子に保持されているある特定のトランジスタのゲート・ソース間電圧をそのまま保存して、且つ該トランジスタのゲート電極に信号電圧（ビデオ信号の電圧など）を入力する。そうすると、前記トランジスタのゲート電極には、容量素子に保持されているゲート・ソース間電圧に加えて、前記信号電圧を上乗せした電圧が入力される。その結果、トランジスタのゲート電極には、該トランジスタのしきい値電圧と信号電圧とを足した値が入力される。つまり本発明では、トランジスタ間にしきい値電圧にバラツキが生じていても、信号電圧が入力されるトランジスタでは、常に該トランジスタのしきい値電圧と信号電圧を足した値が入力されることになる。そのため、トランジスタ間のしきい値電圧のバラツキの影響を抑制した電気回路を提供することが出来る。
【００５１】
なお容量素子に保持されているゲート・ソース間電圧に加えて、信号電圧が上乗せされる仕組みは電荷保存則により説明される。電荷保存則とは、正電気量と負電気量の代数的な和の全電気量は一定であるという事実を示す。ここで電荷保存則について、図４を用いて説明する。
【００５２】
図４において、２６は電源（定電圧源）であり、２７は容量素子である。電源２６と容量素子２７はｓｗ２８を介して接続されている。電源２６は電源線２９に接続され、容量素子２７は電源線３０に接続されている。
【００５３】
図４（Ａ）において、ｓｗ２８がオンであり、電源線２９及び電源線３０には０Ｖが印加されている。そして電源２６には電圧Ｖxが印加されており、この状態において、ｓｗ２８は導通状態である。その結果、容量素子２７の両電極間の電位差がＶxとなるように、該容量素子２７に電荷が保持される。
【００５４】
次いで、図４（Ｂ）において、ｓｗ２８をオフにする。このとき、容量素子２７に保持されている電荷は、電荷保存則によって引き続き保持される。
【００５５】
そして、図４（Ｃ）において、容量素子２７の一方の端子に接続された電源線３０に電圧Ｖyを印加する。ｓｗ２８はオフであり、また電源線２９には０Ｖが印加されている。このとき、容量素子２７に保持されている電荷は保存されて、電源線３０に印加される電圧Ｖyが上乗せされる。つまり、図４（Ｃ）に示すように、容量素子２７の一方の端子の電位は（Ｖy＋Ｖx）となる。
【００５６】
このように、容量素子２７では、保持されている電荷はそのまま保存されて、該容量素子２７の一方の端子の電位が上昇すると、それに合わせて、他方の端子の電位が上昇する。
【００５７】
なお本発明では、どのような材料を用いたトランジスタ、どのような手段、製造方法を経たトランジスタを用いてもよく、またどのようなタイプのトランジスタを用いてもよい。例えば、薄膜トランジスタ（ＴＦＴ）を用いてもよい。ＴＦＴとしては、半導体層が非晶質（アモルファス）、多結晶（ポリクリスタル、ポリシリコン）、単結晶のいずれを用いてもよい。その他のトランジスタとして、単結晶基板において作られたトランジスタでもよいし、ＳＯＩ基板において作られたトランジスタでもよい。また、有機物やカーボンナノチューブで形成されたトランジスタでもよい。さらに、ＭＯＳ型トランジスタでもよいし、バイポーラ型トランジスタでもよい。
【００５８】
【発明の実施の形態】
（実施の形態１）
本実施の形態では、本発明の電気回路の一例として、ソースフォロワ回路を示し、その構成と動作について図１、２を用いて説明する。
【００５９】
図１、２において、２１１はｎチャネル型の増幅用トランジスタであり、２１２はｎチャネル型のバイアス用トランジスタである。２１３及び２１４は容量素子である。また、２１５〜２２２はスイッチング機能を有する素子であり、好ましくはトランジスタやアナログスイッチなどの半導体素子が用いられる。２２３及び２２４は電源線であり、電源線２２３には電源電位Vddが印加され、電源線２２４には接地電位Vssが印加される。
【００６０】
なお本実施の形態では、増幅用トランジスタ２１１及びバイアス用トランジスタ２１２がｎチャネル型の場合を示すが、本発明はこれに限定されず、両トランジスタがｐチャネル型であってもよい。また、両トランジスタの極性が異なっていてもよい。
【００６１】
両トランジスタの極性が異なっている場合は、プッシュプル回路を構成していることになるので、両トランジスタとも、増幅用トランジスタとして機能する。よって、両トランジスタに、信号が入力される。
【００６２】
増幅用トランジスタ２１１のドレイン領域は電源線２２３に接続され、ソース領域はスイッチ２１７〜スイッチ２１９に接続されている。増幅用トランジスタ２１１のゲート電極は容量素子２１３の一方の端子に接続されている。容量素子２１３の他方の端子は、スイッチ２１７を介してトランジスタ２１１のソース領域に接続されている。容量素子２１３は、増幅用トランジスタ２１１のゲート・ソース間電圧（しきい値電圧）を保持する役目を担う。なお以下には増幅用トランジスタ２１１は、トランジスタ２１１と表記する。
【００６３】
バイアス用トランジスタ２１２のソース領域は電源線２２４に接続され、ドレイン領域はスイッチ２１９、２２０に接続されている。バイアス用トランジスタ２１２のゲート電極は容量素子２１４の一方の端子に接続されている。容量素子２１４の他方の端子は、スイッチ２２２を介してバイアス用トランジスタ２１２のソース領域に接続されている。容量素子２１４は、バイアス用トランジスタ２１２のゲート・ソース間電圧（しきい値電圧）を保持する役目を担う。なお以下にはバイアス用トランジスタ２１２は、トランジスタ２１２と表記する。
【００６４】
スイッチ２１５〜スイッチ２２２は、入力される信号によって、導通又は非導通（オン又はオフ）が制御される。しかし、図１、２においては、説明を簡単にするために、スイッチ２１５〜スイッチ２２２に信号を入力する信号線等の図示は省略する。
【００６５】
図１、２に示すソースフォロワ回路において、スイッチ２１６の一方の端子が入力端子となる。前記入力端子を介して、入力電位Vin（信号電圧）は、スイッチ２１６及び容量素子２１３を介して、トランジスタ２１１のゲート電極に入力される。またスイッチ２２１の一方の端子からはバイアス電位Vbが入力される。バイアス電位Vbは、スイッチ２２１及び容量素子２１４を介して、トランジスタ２１２のゲート電極に入力される。また、スイッチ２１８の一方の端子が出力端子となっており、トランジスタ２１１のソース領域の電位が出力電位Voutとなる。
【００６６】
なおスイッチ２１８は、トランジスタ２１１のソース領域と接続され、且つスイッチ２１９を介してトランジスタ２１２のドレイン領域とに接続されているが、本発明はこれに限定されない。スイッチ２１８は、トランジスタ２１２のドレイン領域と接続され、且つスイッチ２１９を介してトランジスタ２１１のソース領域とに接続されていてもよい。
【００６７】
但しスイッチ２１８は、トランジスタ２１１のソース領域と接続され、且つスイッチ２１９を介してトランジスタ２１２のドレイン領域とに接続されている方が好ましい。これは、スイッチ２１８が、トランジスタ２１２のドレイン領域と接続され、且つスイッチ２１９を介してトランジスタ２１１のソース領域とに接続されている場合には、スイッチ２１９にオン抵抗があると、出力電位Voutがその影響を受けてしまうために、出力電位Voutが低下してしまうからである。
【００６８】
次いで、図１、２に示したソースフォロワ回路の動作について説明する。
【００６９】
図１（Ａ）において、スイッチ２１５、スイッチ２１７、スイッチ２１９、スイッチ２２０及びスイッチ２２２をオンにする。そして上記以外のスイッチはオフにする。この状態において、電源線２２３にはVddが印加され、電源線２２４にはVssが印加されているため、電源線２２３と電源線２２４の間には電位差が生じる。その結果、電源線２２３から電源線２２４の方向に向かって電流が流れる。
【００７０】
電源線２２３から、電源線２２４の方向に電流が流れ始めた瞬間には、容量素子２１３及び容量素子２１４には電荷は保持されていない。そのため、トランジスタ２１１及びトランジスタ２１２はオフである。電流は、電源線２２３からスイッチ２１５、スイッチ２１７を介し、次いでスイッチ２１９を介し、さらにスイッチ２２０、スイッチ２２２を介して、電源線２２４の方向に流れていく。
【００７１】
そして徐々に容量素子２１３、２１４に電荷が蓄積されて、該容量素子２１３、２１４の両電極間に電位差が生じ始める。容量素子２１３の両電極間の電位差がトランジスタ２１１のしきい値電圧Vth1になると、トランジスタ２１１はオンする。同様に、容量素子２１４の両電極間の電位差がトランジスタ２１２のしきい値電圧Vth2になると、トランジスタ２１２はオンする。
【００７２】
容量素子２１３、２１４では、定常状態になるまで、電荷の蓄積が続けられる。
【００７３】
続いて、図１（Ｂ）に示すように、容量素子２１３、２１４において電荷の蓄積が終了して定常状態になると、スイッチ２１９をオンからオフにして、それ以外のスイッチは図１（Ａ）の状態を維持する。
【００７４】
そうすると、容量素子２１３に保持された正の電荷は、スイッチ２１５を介して、トランジスタ２１１の方向に流れていく。より詳しくは、容量素子２１３に保持された正の電荷は、スイッチ２１５を介してトランジスタ２１１のドレイン領域からソース領域を介して、さらにスイッチ２１７を介して容量素子２１３の方向に流れていく。その結果、容量素子２１３の両電極間の電位差は減少していく。この動作は、トランジスタ２１１がオフになるまで行われる。つまり、容量素子２１３に保持されている電荷が、トランジスタ２１１のしきい値電圧Vth1と同じ値になるまで続けられる。
【００７５】
また、容量素子２１４に保持された正の電荷は、スイッチ２２０を介して、トランジスタ２１２の方向に流れていく。より詳しくは、容量素子２１４に保持された正の電荷は、スイッチ２２０を介してトランジスタ２１２のドレイン領域からソース領域を介して、電源線２２４の方向に流れていく。この動作は、トランジスタ２１２がオフになるまで行われる。つまり、容量素子２１４に保持されている電荷が、トランジスタ２１２のしきい値電圧Vth2と同じ値になるまで続けられる。
【００７６】
このようにすると、容量素子２１３の両電極間の電位差がトランジスタ２１１のしきい値電圧Vth1と同じ値になる。また、容量素子２１４の両電極間の電位差がトランジスタ２１２のしきい値電圧Vth2と同じ値になる。
【００７７】
このように、容量素子２１３の両電極間の電位差がトランジスタ２１１のしきい値電圧Vth1と同じ値になり、且つ容量素子２１４の両電極間の電位差がトランジスタ２１２のしきい値電圧Vth2と同じ値になったら、スイッチ２１５、スイッチ２１７、スイッチ２２０及びスイッチ２２２をオフにする（図２（Ａ））。つまりこのときには、全てのスイッチ２１５〜スイッチ２２２はオフである。
【００７８】
なおスイッチ２１５、スイッチ２１７、スイッチ２２０及びスイッチ２２２は、容量素子２１３、２１４の両電極間の電位差がトランジスタ２１１、２１２のしきい値電圧Vth1、Vth2と同じ値になってからオフにすることが望ましい。しかし、本発明はこれに限定されない。トランジスタ２１１、２１２のバラツキが小さい場合は、電気回路の動作では特に問題とはならないため、容量素子２１３、２１４の両電極間の電位差がトランジスタ２１１、２１２のしきい値電圧Vth1、Vth2と近い値のときに、スイッチ２１５、スイッチ２１７、スイッチ２２０及びスイッチ２２２をオフにしてもよく、そのタイミングは特に限定されない。
【００７９】
続いて、スイッチ２１６、スイッチ２１８、スイッチ２１９及びスイッチ２２１をオンにする（図２（Ｂ））。上記以外のスイッチはオフが維持される。このとき入力端子からスイッチ２１６及び容量素子２１３を介して、入力電位Vinがトランジスタ２１１のゲート電極に加わる。このとき、電荷保存則により、トランジスタ２１１のゲート電極には、該トランジスタ２１１のしきい値電圧Vth1に加えて、入力電位Vinが上乗せされた値（Vth1+Vin）が加えられる。また、トランジスタ２１２のゲート電極には、該トランジスタ２１２のしきい値電圧Vth2に加えて、入力電位Vbが上乗せされた値（Vth2+Vb）が加えられる。
【００８０】
なおトランジスタが、飽和領域で動作するときには、以下の式（４）が成立する。Idsはトランジスタのチャネル形成領域を流れる電流量であり、Ｖgsはトランジスタのゲート・ソース間電圧である。またVthはトランジスタのしきい値電圧である。
【００８１】
【数４】
Ｉds∝（Ｖgs−Ｖth）2・・（４）
【００８２】
上記の式（４）において、Vk=Vgs-Vthとすると、以下の式（５）が成立する。
【００８３】
【数５】
Ｉds∝Vk 2・・（５）
【００８４】
式（５）より、Ｉdsは、VgsからVthの値を引いた値であるVkの２乗に比例していることがわかる。
【００８５】
ここで、トランジスタ２１１、２１２に上記の式（４）（５）を適用して、出力電位Voutを求める。なお本実施の形態では、トランジスタ２１１、２１２のゲート幅（W）、ゲート長（L）にはバラツキが生じておらず、同一であるとする。一方、トランジスタ２１１、２１２のしきい値電圧Vth1、Vth2にはバラツキが生じているとする。
【００８６】
トランジスタ２１２のゲート電極に加えられた電圧をVa2とすると、Va2=Vb+Vth2が成立する。さらに、トランジスタ２１２のゲート電極に加えられた電圧Va2からしきい値電圧Vth2を引いた値をVk2とすると、以下の式（６）が成立する。
【００８７】
【数６】
Vk2＝Va2-Vth2=(Vb+Vth2)-Vth2=Vb・・（６）
【００８８】
そして、トランジスタ２１１のゲート電極に加えられた電圧をVa1とすると、以下の式（７）が成立する。
【００８９】
【数７】
Va1=Vin+Vth1・・（７）
【００９０】
さらに、トランジスタ２１１のゲート・ソース間電圧Vgs1からしきい値電圧Vth1を引いた値をVk1とすると、以下の式（８）が成立する。
【００９１】
【数８】
Vk1＝Vgs1-Vth1・・（８）
【００９２】
ここで、トランジスタ２１１、２１２には同量の電流が流れるため、以下の式（９）が成立する。
【００９３】
【数９】
Vk1＝Vk2＝Vb・・（９）
【００９４】
そして、出力電位Voutは、トランジスタ２１１のソース領域の電位であることから、以下の式（１０）が成立する。
【００９５】
【数１０】
Vout＝Va1-Vgs1=(Vin+Vth1)-(Vb+Vth1)=Vin-Vb・・・（１０）
【００９６】
式（１０）に示すように、出力電位Voutは、入力電位Vinからバイアス電位Vbを引いた値になっており、しきい値電圧には依存していない。そのため、トランジスタ２１１、２１２のしきい値電圧にバラツキが生じていても、出力電位Voutに対する影響を抑制することが出来る。
【００９７】
なお上記の説明では、トランジスタ２１１、２１２のゲート幅（W）、ゲート長（L）はバラツキが生じておらず、同一であるとしたが、両トランジスタのゲート幅（W）、ゲート長（L）の大きさは特に限定されない。
【００９８】
また図７（C）には、バイアス用トランジスタ２１２を配置していない場合のソースフォロワ回路を示す。図７（C）に示すソースフォロワ回路の動作は、スイッチ２１９が出力動作のときにオフになる以外は、上述した図１、２の動作と同じであるので、本実施の形態では説明を省略する。
【００９９】
なお本明細書では、容量素子に所定の電荷の保持を行う動作を設定動作と呼ぶ。本実施の形態では、図１（Ａ）（Ｂ）及び図２（Ａ）の動作が設定動作に相当する。また、入力電位Vin及びバイアス電位Vbを入力して、出力電位Voutを取り出す動作を出力動作とよぶ。本実施の形態では、図２（Ｂ）の動作が出力動作に相当する。
【０１００】
このように本発明では、トランジスタ間にしきい値電圧にバラツキが生じていても、入力電位Vinやバイアス電位Vbなどの信号電圧が入力されるトランジスタでは、常に該トランジスタのしきい値電圧と信号電圧を足した値が入力されることになる。そのため、トランジスタ間のしきい値電圧のバラツキの影響を抑制した電気回路を提供することが出来る。
【０１０１】
（実施の形態２）
図１、２に示したソースフォロワ回路では、ｎチャネル型の増幅用トランジスタ２１１と、ｎチャネル型のバイアス用トランジスタ２１２により構成した場合を示した。次いで本実施の形態では、ｐチャネル型の増幅用トランジスタ２１１と、ｐチャネル型のバイアス用トランジスタ２１２により構成されたソースフォロワ回路を図７に示し、その構成について説明する。なお図７に示したソースフォロワ回路の動作は、実施の形態１の動作に準ずるので、本実施の形態では説明は省略する。
【０１０２】
図７において、２３１はｐチャネル型のバイアス用トランジスタであり、２３２はｐチャネル型の増幅用トランジスタである。２３３及び２３４は容量素子である。また、２３５〜２４２はスイッチング機能を有する素子であり、好ましくはトランジスタやアナログスイッチなどの半導体素子が用いられる。２４３及び２４４は電源線であり、電源線２４３には電源電位Vddが印加され、電源線２４４には接地電位Vssが印加される。
【０１０３】
なお本実施の形態では、増幅用トランジスタ２３２及びバイアス用トランジスタ２３１がｐチャネル型の場合を示すが、両トランジスタの極性が異なっていて、プッシュプル回路のようになっていてもよい。
【０１０４】
バイアス用トランジスタ２３１のソース領域は電源線２４３に接続され、ドレイン領域はスイッチ２３５、２３９に接続されている。バイアス用トランジスタ２３１のゲート電極は容量素子２３３の一方の端子に接続されている。容量素子２３３の他方の端子は、スイッチ２３７を介して電源線２４３に接続されている。容量素子２３３は、バイアス用トランジスタ２３１のゲート・ソース間電圧（しきい値電圧）を保持する役目を担う。
【０１０５】
増幅用トランジスタ２３２のドレイン領域は電源線２４４に接続され、ソース領域はスイッチ２３８、２３９、２４２に接続されている。増幅用トランジスタ２３２のゲート電極は容量素子２３４の一方の端子に接続されている。容量素子２３４の他方の端子は、スイッチ２４２を介して増幅用トランジスタ２３２のソース領域に接続されている。容量素子２３４は、増幅用トランジスタ２３２のゲート・ソース間電圧（しきい値電圧）を保持する役目を担う。
【０１０６】
スイッチ２３５〜スイッチ２４２は、入力される信号によって、導通又は非導通（オン又はオフ）が制御される。しかし、図７においては、説明を簡単にするために、スイッチ２３５〜スイッチ２４２に信号を入力する信号線等の図示は省略する。
【０１０７】
なおスイッチ２３８は、増幅用トランジスタ２３２のソース領域と接続され、且つスイッチ２３９を介してバイアス用トランジスタ２３１のドレイン領域とに接続されているが、本発明はこれに限定されない。スイッチ２３８は、バイアス用トランジスタ２３１のドレイン領域と接続され、且つスイッチ２３９を介して増幅用トランジスタ２３２のソース領域とに接続されていてもよい。
【０１０８】
但しスイッチ２３８は、増幅用トランジスタ２３２のソース領域と接続され、且つスイッチ２３９を介してバイアス用トランジスタ２３１のドレイン領域とに接続されている方が好ましい。これは、スイッチ２３８が、バイアス用トランジスタ２３１のドレイン領域と接続され、且つスイッチ２３９を介して増幅用トランジスタ２３２のソース領域とに接続されている場合には、スイッチ２３９にオン抵抗があると、出力電位Voutがその影響を受けてしまうために、出力電位Voutが低下してしまうからである。
【０１０９】
図７に示すソースフォロワ回路において、スイッチ２４１の一方の端子が入力端子となる。前記入力端子から入力される入力電位Vin（信号電圧）は、スイッチ２４１及び容量素子２３４を介して、増幅用トランジスタ２３２のゲート電極に入力される。またスイッチ２３６の一方の端子からはバイアス電位Vbが入力される。バイアス電位Vbは、スイッチ２３６及び容量素子２３３を介して、トランジスタ２３１のゲート電極に入力される。また、スイッチ２３８の一方の端子が出力端子となっており、増幅用トランジスタ２３２のソース領域の電位が出力電位Voutとなる。
【０１１０】
なお、バイアス用トランジスタ２３１、増幅用トランジスタ２３２のゲート幅（W）、ゲート長（L）の大きさは特に限定されない。
【０１１１】
また図７（B）には、バイアス用トランジスタ２３１を配置していない場合のソースフォロワ回路を示す。図７（B）に示すソースフォロワ回路の動作は、スイッチ２３９が出力動作のときにオフになる以外は、上述した図１、２の動作に準ずるので、本実施の形態では説明を省略する。
【０１１２】
本実施の形態は、実施の形態１と任意に組み合わせることが可能である。
【０１１３】
（実施の形態３）
前述した実施の形態１、２では、本発明を適用したソースフォロワ回路について説明した。しかし本発明は、差動増幅回路、センスアンプ、オペアンプなどに代表される演算回路など、さまざまな回路にも適用することが出来る。本実施の形態では、本発明を適用した演算回路について図８〜図１０を用いて説明する。
【０１１４】
まず、本発明を適用した差動増幅回路について、図８を用いて説明する。差動増幅回路では、入力電位Vin1及び入力電位Vin2の差の演算を行って出力電位Voutを出力する。
【０１１５】
図８に示す差動増幅回路において、２７２、２７３はｐチャネル型のトランジスタであり、２７４、２７５及び２８６はｎチャネル型のトランジスタである。２７６、２７７及び２８７は容量素子である。また、スイッチ２７８〜スイッチ２８５、スイッチ３５１、スイッチ２８８〜スイッチ２９０は、スイッチング機能を有する素子であり、好ましくはトランジスタなどの半導体素子が用いられる。また電源線２７１には電源電位Vddが印加され、電源線２９１には接地電位Vssが印加される。
【０１１６】
図８に示す差動増幅回路において、トランジスタ２７４のゲート電極が入力端子となっており、トランジスタ２７４のゲート電極には入力電位Vin1が入力される。またトランジスタ２７５のゲート電極も入力端子となっており、トランジスタ２７５のゲート電極には入力電位Vin2が入力される。またトランジスタ２７５のドレイン領域が出力端子となっており、トランジスタ２７５のドレイン領域の電位が出力電位Voutとなる。
【０１１７】
トランジスタ２７２のドレイン領域は電源線２７１に接続され、ソース領域はトランジスタ２７４のドレイン領域に接続されている。トランジスタ２７３のドレイン領域は電源線２７１に接続され、ソース領域はトランジスタ２７５のドレイン領域に接続されている。トランジスタ２７２のゲート電極とトランジスタ２７３のゲート電極は接続されている。なおトランジスタ２７２及びトランジスタ２７３の代わりに、抵抗を配置してもよい。
【０１１８】
トランジスタ２７４のドレイン領域は、トランジスタ２７２を介して電源線２７１に接続され、ソース領域はスイッチ２８２を介して、容量素子２７６の一方の端子に接続されている。トランジスタ２７４のゲート電極は、容量素子２７６の他方の端子に接続されている。容量素子２７６は、トランジスタ２７４のゲート・ソース間電圧（しきい値電圧）を保持する役目を担う。
【０１１９】
トランジスタ２７５のドレイン領域は、トランジスタ２７３を介して電源線２７１に接続され、ソース領域はスイッチ２８３を介して、容量素子２７７の一方の端子に接続されている。トランジスタ２７５のゲート電極は、容量素子２７７の他方の端子に接続されている。容量素子２７７は、トランジスタ２７５のゲート・ソース間電圧（しきい値電圧）を保持する役目を担う。
【０１２０】
トランジスタ２８６のドレイン領域は、スイッチ２８５やスイッチ３５１を介してトランジスタ２７４のソース領域及びトランジスタ２７５のソース領域に接続され、トランジスタ２８６のソース領域はスイッチ２９０を介して、容量素子２８７の一方の端子に接続されている。トランジスタ２８６のゲート電極は、容量素子２８７の他方の端子に接続されている。容量素子２８７は、トランジスタ２８６のゲート・ソース間電圧（しきい値電圧）を保持する役目を担う。
【０１２１】
そして、容量素子２７６に所定の電荷の保持を行う動作、容量素子２７７に所定の電荷の保持を行う動作、容量素子２８７に所定の電荷の保持を行う動作の説明は、実施の形態１に準ずるので、簡単に説明する。
【０１２２】
まず、図１８に示すように、初期化を行う。初期化を行うためには、トランジスタ２７４、２７５、２８６がオンになるような状態にすればよい。そして、図１９に示すように、トランジスタ２７４、２７５、２８６のゲート・ソース間電圧がしきい値電圧に収束するように動作させる。
【０１２３】
そして、容量素子２７６に所定の電荷の保持が終了したら、図２２に示すように、トランジスタ２７４のゲート電極に入力電位Vin1が入力され、また容量素子２７７に所定の電荷の保持が終了したら、トランジスタ２７５のゲート電極に入力電位Vin2が入力される。また容量素子２８７に所定の電荷の保持が終了したら、トランジスタ２８６のゲート電極にバイアス電位Vbが入力されて、出力動作を行う。このときの動作の説明は、実施の形態１に準ずるので本実施の形態では省略する。
【０１２４】
なお、図８の回路は、図１７に示す回路のように改良してもよい。図１７では、トランジスタ２７２、２７３と並列に、スイッチ３５２、３５３を追加して配置している。スイッチ３５２、３５３は、設定動作を行っている時（しきい値電圧を取得している時）にはオンにしておき、出力動作を行っている時（通常の差動回路として動作させている時）にはオフにしておく。上記スイッチの追加により、設定動作を行っている時にはトランジスタ２７４、２７５に電流を供給しやすくしたり、トランジスタ２７４、２７５のドレインの電位を固定しやすくしたりすることが出来る。
【０１２５】
また、図８と図１７の回路では、スイッチ２８５、３５１の位置が異なる。しかし、しきい値電圧を取得する動作の時に、トランジスタ２７４、２７５、２８６を電気的に接続されない状態にすればよいので、それを満たすならば、スイッチ２８５、３５１は、どこに配置してもよい。
【０１２６】
続いて、図８に示す差動増幅回路を構成するトランジスタが逆の導電型を有する場合について、図９、図２３を用いて説明する。
【０１２７】
図９、図２３に示す差動増幅回路において、２７２、２７３がｎチャネル型のトランジスタであり、２７４、２７５及び２８６がｐチャネル型のトランジスタである。トランジスタ２７４のゲート電極が入力端子となっており、トランジスタ２７４のゲート電極には入力電位Vin1が入力される。またトランジスタ２７５のゲート電極も入力端子となっており、トランジスタ２７５のゲート電極には入力電位Vin2が入力される。また、トランジスタ２７５のソース領域の電位が出力電位Voutとなる。さらに、トランジスタ２８６のゲート電極にはバイアス電位Vbが入力される。
【０１２８】
なお図９、図２３に示す差動増幅回路においては、電源線２９１に電源電位Vddが印加され、電源線２７１に接地電位Vssが印加されている点以外は、図８、図１７に示す差動増幅回路の構成、及びその動作と同じであるので、ここでは説明を省略する。
【０１２９】
また本実施の形態では、図８、９に示す電気回路を差動増幅回路として示したが、本発明はこれに限定されず、入力電位Vin1と入力電位Vin2として入力する電圧を適宜変更して、センスアンプなどの他の演算回路として用いることも出来る。
【０１３０】
次いで、本発明を適用したオペアンプについて、図１０を用いて説明する。図１０（Ａ）にはオペアンプの回路記号を示し、図１０（Ｂ）には該オペアンプの回路構成を示す。
【０１３１】
なお、オペアンプの回路構成としては、さまざまなものがある。そこで、図１０では、もっとも簡単な場合として、差動増幅回路にソースフォロワ回路を組み合わせた場合について述べる。よって、回路構成は、図１０に限定されない。
【０１３２】
図１０（Ａ）に示すオペアンプでは、入力電位Vin1及び入力電位Vin2と、出力電位Voutとの関係によって特性が定義される。より詳しくは、オペアンプは、入力電位Vin1及び入力電位Vin2との差の電圧に対し、増幅度Ａを掛けて出力電位Vo utを出力する機能を有する。
【０１３３】
図１０（Ｂ）に示すオペアンプにおいて、トランジスタ２７４のゲート電極は、入力端子となっており、該トランジスタ２７４のゲート電極には、入力電位Vin1が入力される。またトランジスタ２７５のゲート電極も入力端子となっており、該トランジスタ２７５のゲート電極には入力電位Vin2が入力される。また、トランジスタ２９２のソース領域の電位が出力電位Voutとなる。またトランジスタ２８６のゲート電極には、バイアス電位が入力される。
【０１３４】
図１０（B）に示す回路において、３０５で示す点線で囲んだ部分は、図８に示す差動増幅回路と同じ構成である。そして、３０６で示す点線で囲んだ部分は、図１、２に示したソースフォロワ回路と同じであるので、図１０（Ｂ）に示したオペアンプの詳しい構成の説明は省略する。
【０１３５】
また図２１には、トランジスタ２９９がｐチャネル型である場合のオペアンプを示す。図２１（Ｂ）において、容量素子３００の一方の端子は、スイッチ３０２、スイッチ２７８を介して、トランジスタ２７５のドレイン領域と接続されている。
【０１３６】
なお本実施の形態は、実施の形態１、２と任意に組み合わせることが可能である。
【０１３７】
（実施の形態４）
本実施の形態では、本発明を適用した光電変換素子を有する半導体装置（電気回路）における画素及び駆動回路（バイアス回路）の構成とその動作について、図１１、１２を用いて説明する。
【０１３８】
図１１（Ａ）に示す半導体装置（電気回路）は、基板７０１上に、複数の画素がマトリクス上に配置された画素部７０２を有し、画素部７０２の周辺には、信号線駆動回路７０３、第１〜第４の走査線駆動回路７０４〜７０７を有する。図１１（Ａ）に示す半導体装置は、信号線駆動回路７０３と、４組の走査線駆動回路７０４〜７０７を有しているが、本発明はこれに限定されず、信号線駆動回路と走査線駆動回路の数は画素の構成に応じて任意に配置することが出来る。また、信号線駆動回路７０３と、第１〜第４の走査線駆動回路７０４〜７０７には、FPC７０８を介して外部より信号が供給されている。しかし本発明はこれに限定されず、画素部以外の電気回路は、ＩＣなどを用いて外部から供給するようにしてもよい。
【０１３９】
最初に、第１の走査線駆動回路７０４及び第２の走査線駆動回路７０５の構成について、図１１（Ｂ）を用いて説明する。第３の走査線駆動回路７０６及び第４の走査線駆動回路７０７は、図１１（Ｂ）の図に準ずるので、図示は省略する。
【０１４０】
第１の走査線駆動回路７０４は、シフトレジスタ７０９、バッファ７１０を有する。第２の走査線駆動回路７０５は、シフトレジスタ７１１、バッファ７１２を有する。動作を簡単に説明すると、シフトレジスタ７０９、７１１は、クロック信号（G-CLK）、スタートパルス（S-SP）及びクロック反転信号（G-CLKb）に従って、順次サンプリングパルスを出力する。その後バッファ７１０、７１２で増幅されたサンプリングパルスは、走査線に入力されて、１行ずつ選択状態にしていく。
【０１４１】
なおシフトレジスタ（７０９、７１１）とバッファ（７１０、７１２）との間にはレベルシフタ回路を配置した構成にしてもよい。レベルシフタ回路を配置することによって、電圧振幅を大きくすることが出来る。
【０１４２】
次いで、信号線駆動回路７０３の構成について、図１１（C）を用いて説明する。
【０１４３】
信号線駆動回路７０３は、信号出力線用駆動回路７１５、サンプルホールド回路７１６、バイアス回路７１４及び増幅回路７１７を有する。それぞれの回路が有する機能を簡単に説明すると、バイアス回路７１４は、各画素の増幅用トランジスタと対になって、ソースフォロワ回路を形成する。サンプルホールド回路７１６は、信号を一時的に保存したり、アナログ・デジタル変換を行ったり、雑音を低減したりする機能を有する。信号出力用駆動回路７１５は、一時的に保存されていた信号を、順に出力していくための信号を出力する機能を有する。そして、増幅回路７１７は、サンプルホールド回路７１６と信号出力用駆動回路７１５により出力された信号を増幅する回路を有している。なお、増幅回路７１７は、信号を増幅する必要のない場合には配置しなくてもよい。
【０１４４】
そして、画素部７０２においてｉ列目ｊ行目に配置される画素７１３の回路と、ｉ列目の周辺のバイアス回路７１４の構成とその動作について、図１２を用いて説明する。
【０１４５】
最初に、ｉ列目ｊ行目に配置される画素７１３の回路と、ｉ列目の周辺のバイアス回路７１４の構成について説明する。
【０１４６】
図１２に示す画素は、第１〜第４の走査線Ｇａ（ｊ）〜Ｇｄ（ｊ）、信号線Ｓ（ｉ）、電源線Ｖ（ｉ）を有する。また、ｎチャネル型のトランジスタ２５５、光電変換素子２５７、スイッチ２５０〜スイッチ２５４を有する。
【０１４７】
本実施の形態においては、トランジスタ２５５はｎチャネル型としたが、本発明はこれに限定されず、ｐチャネル型でもよい。但し、トランジスタ２５５とトランジスタ２６０により、ソースフォロワ回路を形成するので、両トランジスタは同じ極性であることが好ましい。
【０１４８】
スイッチ２５０〜スイッチ２５４は、スイッチング機能を有する半導体素子であり、好ましくはトランジスタが用いられる。スイッチ２５１及びスイッチ２５２は、第１の走査線Ｇａ（ｊ）から入力される信号により、オン又はオフが制御される。スイッチ２５０は、第２の走査線Ｇｂ（ｊ）から入力される信号により、オン又はオフが制御される。スイッチ２５３は、第３の走査線Ｇｃ（ｊ）から入力される信号により、オン又はオフが制御される。スイッチ２５４は、第４の走査線Ｇｄ（ｊ）から入力される信号により、オン又はオフが制御される。
【０１４９】
トランジスタ２５５のソース領域とドレイン領域は、一方は電源線Ｖ（ｉ）に接続され、他方はスイッチ２５０を介して信号線Ｓ（ｉ）に接続されている。トランジスタ２５５のゲート電極は、容量素子２５６の一方の端子に接続されている。また容量素子２５６の他方の端子はスイッチ２５３を介して光電変換素子２５７の一方の端子に接続されている。光電変換素子２５７の他方の端子は電源線２５８に接続されている。電源線２５８には、接地電位Ｖssが印加される。容量素子２５６は、トランジスタ２５５のゲート・ソース間電圧（しきい値電圧）を保持する役目を担う。
【０１５０】
バイアス回路７１４は、トランジスタ２６０、容量素子２６１、スイッチ２５９、スイッチ２６２及びスイッチ２６３を有する。トランジスタ２６０のソース領域は電源線２６４に接続され、ドレイン領域は信号線Ｓ（ｉ）に接続されている。電源線２６４には、接地電位Ｖssが印加される。トランジスタ２６０のゲート電極は、容量素子２６１の一方の端子に接続されている。容量素子２６１の他方の端子はスイッチ２６２を介して電源線２６４に接続されている。容量素子２６１は、トランジスタ２６０のゲート・ソース間電圧（しきい値電圧）を保持する役目を担う。
【０１５１】
そして、図１２において、７１９で示す点線で囲んだ部分と７１４で示す点線で囲んだ部分とがソースフォロワ回路に相当する。
【０１５２】
次いで、ｉ列目ｊ行目に配置される画素７１３の回路と、ｉ列目の周辺のバイアス回路７１４の動作を簡単に説明する。
【０１５３】
まず、画素７１３においてスイッチ２５０〜スイッチ２５２、バイアス回路７１４においてスイッチ２５９、２６２をオン状態にする。そして、それ以外のスイッチはオフにする。そうすると、電源線Ｖ（ｉ）と、電源線２６４との間に電位差が生じる。その結果、電源線Ｖ（ｉ）から、スイッチ２５２、スイッチ２５１を介して、次いでスイッチ２５０、スイッチ２５９を介して、さらにスイッチ２６２を介して電源線２６４の方向に流れる。
【０１５４】
電流が流れ始めた瞬間には、容量素子２５６、２６１には電荷は保持されていない。そのため、トランジスタ２５５、２６０はオフである。
【０１５５】
そして徐々に容量素子２５６、２６１に電荷が蓄積されて、該容量素子２５６、２６１の両電極間に電位差が生じ始める。容量素子２５６、２６１の両電極間の電位差が、トランジスタ２５５、２６０のしきい値電圧になると、該トランジスタ２５５、２６０はオンとなる。
【０１５６】
そして容量素子２５６、２６１では、定常状態になるまで、電荷の蓄積が続けられる。
【０１５７】
続いて、容量素子２５６、２６１において、電荷の蓄積が終了して定常状態になった後、スイッチ２５０をオフにする。スイッチ２５１、２５２は引き続きオンである。またスイッチ２５９、２６２も引き続きオンである。そして上記以外のスイッチは全てオフである。
【０１５８】
そうすると、容量素子２５６に保持された正の電荷は、スイッチ２５２、トランジスタ２５５、さらにスイッチ２５１を介して容量素子２５６の方向に流れていく。より詳しくは、容量素子２５６に保持された正の電荷は、スイッチ２５２、トランジスタ２５５のソース領域からドレイン領域を介して、さらにスイッチ２５１を介して容量素子２５６の方向に流れていく。その結果、容量素子２５６の両電極間の電位差は減少していく。この動作は、トランジスタ２５５がオフになるまで行われる。つまり、容量素子２５６に保持されている電荷が、トランジスタ２５５のしきい値電圧と同じ値になるまで続けられる。
【０１５９】
また、容量素子２６１に保持された正の電荷は、スイッチ２５９、トランジスタ２６０を介して電源線２６４の方向に流れていく。より詳しくは、容量素子２６１に保持された正の電荷は、スイッチ２５９、トランジスタ２６０のソース領域からドレイン領域を介して、電源線２６４の方向に流れていく。この動作は、トランジスタ２６０がオフになるまで行われる。つまり、容量素子２６１に保持されている電荷が、トランジスタ２６０のしきい値電圧と同じ値になるまで続けられる。
【０１６０】
このとき、容量素子２５６にはトランジスタ２５５のしきい値電圧が保持された状態であり、また、容量素子２６１にはトランジスタ２６０のしきい値電圧が保持された状態である。この状態において、画素７１３においては、スイッチ２５０、スイッチ２５３をオンにして、それ以外のスイッチはオフとする。またバイアス回路７１４においては、スイッチ２６３をオンとして、それ以外のスイッチはオフとする。
【０１６１】
そうすると、トランジスタ２５５のゲート電極には、容量素子２５６を介して、光電変換素子２５７から信号が入力される。また同時に、トランジスタ２６０のゲート電極には、容量素子２６１を介してバイアス電位Vbが入力される。
【０１６２】
このとき、トランジスタ２５５のゲート電極には、該トランジスタのしきい値電圧に加えて、光電変換素子２５７からの信号が上乗せされた値が入力される。また、トランジスタ２６０のゲート電極には、該トランジスタのしきい値電圧に加えて、バイアス電位が上乗せされた値が入力される。つまり、トランジスタ２５５、２６０のゲート電極に入力される信号は、該トランジスタ２５５、２６０のしきい値電圧に加えて、該トランジスタのゲート電極に入力される信号となる。そのため、両トランジスタのしきい値電圧のバラツキの影響を抑制することができる。
【０１６３】
そしてトランジスタ２５５のソース領域の電位が出力電位Voutとなり、該出力電位Voutは、光電変換素子２５７により読み取られた信号として、スイッチ２５０を介して信号線Ｓ（ｉ）に出力される。
【０１６４】
次いで、スイッチ２５４をオンにして、それ以外のスイッチは全てオフにして、光電変換素子２５７を初期化する。より詳しくは、光電変換素子２５７のｎチャネル側端子の電位が電源線２５８の電位と同じになるように、光電変換素子２５７が保持している電荷をスイッチ２５４を介して、電源線Ｖ（ｉ）の方向に流れるようにする。以後、上記の動作を繰り返す。
【０１６５】
上記のような構成を有する本発明の半導体装置は、トランジスタのしきい値電圧のバラツキの影響を抑制することができる。
【０１６６】
本発明は、実施の形態１〜実施の形態３と任意に組み合わせることが可能である。
【０１６７】
（実施の形態５）
本実施の形態では、本発明を適用した電気回路において、実施の形態２〜実施の形態４とは異なる例について、図１３〜図１６を用いて説明する。
【０１６８】
図１３（Ａ）において、３１０は図１、２で示したソースフォロワ回路である。ソースフォロワ回路３１０の回路構成と動作は、図１、２と同じであるので、本実施の形態では説明は省略する。
【０１６９】
ソースフォロワ回路３１０の動作は、大別して設定動作と出力動作に分別できることは上述した。なお設定動作とは、容量素子に所定の電荷の保持を行う動作であり、図１（Ａ）（Ｂ）及び図２（Ａ）の動作に相当する。また出力動作とは、入力電位Vin及びバイアス電位Vbを入力して、出力電位Voutを取り出す動作のことであり、図２（Ｂ）の動作に相当する。
【０１７０】
ソースフォロワ回路３１０において、端子ａが入力端子に相当し、端子ｂが出力端子に相当する。そして、スイッチ２１６、２１８、２２１は端子ｃから入力される信号により制御される。スイッチ２１５、２１７、２２０及び２２２は端子ｄから入力される信号により制御される。スイッチ２１９は端子ｅから入力される信号により制御される。
【０１７１】
そして、ソースフォロワ回路３１０を有する電気回路を設計するときには、図１３（Ｂ）に示すように、少なくとも２つのソースフォロワ回路３１５、３１６を配置するとよい。そしてソースフォロワ回路３１５、３１６のうち、一方は設定動作を行って、他方は出力動作を行うようにするとよい。そうすると、同時に２つのことができ、動作に無駄がなく、無駄な時間が必要なくなるので、電気回路の動作をより高速で行うことができる。
【０１７２】
例えば、信号線駆動回路にソースフォロワ回路を用いて設計するときには、信号線ごとに少なくとも２個のソースフォロワ回路を配置するとよい。また走査線駆動回路にソースフォロワ回路を用いて設計するときには、走査線ごとに少なくとも２個のソースフォロワ回路を配置するとよい。また画素にソースフォロワ回路を用いて設計するときには、画素ごとに少なくとも２つのソースフォロワ回路を配置するとよい。
【０１７３】
図１３（Ｂ）において、３１１〜３１４はスイッチ機能を有する素子であり、好ましくはトランジスタなどが用いられる。そして、スイッチ３１１、３１２がオンのときは、スイッチ３１３、３１４はオフとなる。またスイッチ３１１、３１２がオフのときには、スイッチ３１３、３１４はオンとなる。このようにして、２つのソースフォロワ回路３１５、３１６のうち、一方は設定動作を行って、他方は出力動作を行うようにする。なお、スイッチ３１１〜スイッチ３１４を配置せずに、ソースフォロワ回路３１０が有するスイッチ２１６、２１８を制御することによって、２つのソースフォロワ回路３１５、３１６を制御するようにしてもよい。
【０１７４】
また本実施の形態では、点線で囲んだ部分３１５、３１６は、ソースフォロワ回路に相当するとしたが、本発明はこれに限定されず、図７〜図１０などに示した差動増幅回路、オペアンプなどを適用してもよい。
【０１７５】
そして本実施の形態では、信号線ごとに少なくとも２個のソースフォロワ回路を配置した信号線駆動回路の構成とその動作について、図１４〜図１６を用いて説明する。
【０１７６】
図１４には信号線駆動回路を示しており、該信号線駆動回路は、シフトレジスタ３２１、第１のラッチ回路３２２、第２のラッチ回路３２３、Ｄ/Ａ変換回路３２４及び信号増幅回路３２５を有する。
【０１７７】
なお、第１のラッチ回路３２２や第２のラッチ回路３２３が、アナログデータを保存できる回路である場合は、Ｄ/Ａ変換回路３２４は省略できる場合が多い。また、信号線に出力するデータが２値、つまり、デジタル量である場合は、Ｄ/Ａ変換回路３２４は省略できる場合が多い。また、Ｄ/Ａ変換回路３２４には、ガンマ補正回路が内蔵されている場合もある。このように、信号線駆動回路は、図１７に限定されない。
【０１７８】
動作を簡単に説明すると、シフトレジスタ３２１は、フリップフロップ回路（ＦＦ）等を複数列用いて構成され、クロック信号（Ｓ-ＣＬＫ）、スタートパルス(Ｓ-ＳＰ)、クロック反転信号(Ｓ-ＣＬＫｂ)が入力される、これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
【０１７９】
シフトレジスタ３２１より出力されたサンプリングパルスは、第１のラッチ回路３２２に入力される。第１のラッチ回路３２２には、ビデオ信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各列でビデオ信号を保持していく。
【０１８０】
第１のラッチ回路３２２において、最終列までビデオ信号の保持が完了すると、水平帰線期間中に、第２のラッチ回路３２３にラッチパルス（Latch Pulse）が入力され、第１のラッチ回路３２２に保持されていたビデオ信号は、一斉に第２のラッチ回路３２３に転送される。その後、第２のラッチ回路３２３に保持されたビデオ信号は、１行分が同時に、Ｄ／Ａ変換回路３２４へと入力される。そして、Ｄ／Ａ変換回路３２４から入力される信号は信号増幅回路３２５へ入力される。
【０１８１】
第２のラッチ回路３２３に保持されたビデオ信号がＤ／Ａ変換回路３２４に入力されている間、シフトレジスタ３２１においては再びサンプリングパルスが出力される。以後、この動作を繰り返す。
【０１８２】
そして、ｉ列目から（ｉ＋２）列目の３本信号線の周辺の信号増幅回路３２５の構成を図１５を用いて説明する。
【０１８３】
信号増幅回路３２５は、列ごとに２つのソースフォロワ回路３１５、３１６を有する。ソースフォロワ回路３１５、３１６は、それぞれ端子ａ〜端子ｅまでの５つの端子を有する。端子ａはソースフォロワ回路３１５、３１６における入力端子に相当し、端子ｂはソースフォロワ回路３１５、３１６における出力端子に相当する。また、端子ｃから入力される信号によりスイッチ２１６、２１８及び２２１が制御され、端子ｄから入力される信号によりスイッチ２１５、２１７、２２０及び２２２が制御される。さらに端子ｅから入力される信号によりスイッチ２１９が制御される。
【０１８４】
また図１５に示す信号増幅回路３２５において、初期化用信号線３２６、設定用信号線３２７及びしきい値用信号線３２８の３本の信号線と、ソースフォロワ回路３１５、３１６との間には、論理演算子が配置されている。３２９はインバータ、３３０はＡＮＤ、３３１はＯＲ、３３２はインバータ、３３３はＡＮＤ、３３４はインバータ、３３５はＯＲである。そして、端子ｃ〜端子ｅには、設定用信号線３２７から出力される信号、又は上記の論理演算子の出力端子から出力される信号のどちらかが入力される。
【０１８５】
次いで、初期化用信号線３２６、設定用信号線３２７及びしきい値用信号線３２８の３本の信号線から出力される信号と、ソースフォロワ回路３１５における端子ｃ〜端子ｅを介して各スイッチに入力される信号を図１６を用いて説明する。
【０１８６】
なお、端子ｃ〜端子ｅを介して信号が入力されるスイッチは、Highの信号が入力されるとオンになり、Lowの信号が入力されるとオフになるとする。
【０１８７】
そして、初期化用信号線３２６、設定用信号線３２７及びしきい値用信号線３２８の３本の信号線からは、図１６に示すような信号が入力される。さらに、ソースフォロワ回路３１５における端子ｃには、設定用信号線３２７から入力される信号がそのまま入力される。端子ｄにはＡＮＤ３３3の出力端子から出力される信号が入力され、端子ｅにはＯＲ３３１の出力端子から出力される信号が入力される。そうすると、ソースフォロワ回路３１５では、設定動作と出力動作のどちらか一方の動作を行うように制御することが出来る。
【０１８８】
またソースフォロワ回路３１６における端子ｃには、インバータ３３２の出力端子から出力される信号が入力される。端子ｄには、ＡＮＤ３３０の出力端子から出力される信号が入力され、端子ｅにはＯＲ３３５の出力端子から出力される信号が入力される。そうすると、ソースフォロワ回路３１６では、設定動作と出力動作のどちらか一方の動作を行うように制御することが出来る。
【０１８９】
なお、信号線駆動回路の各信号線の先には、複数の画素が接続されている場合が多い。当該画素は、信号線から入力される電圧によって、状態を変化させるものであることが多い。例としては、液晶素子を有する画素や有機ＥＬに代表される発光素子を有する画素などがあげられる。その他にも、さまざまな構成の画素を接続することが可能である。
【０１９０】
なお、本実施の形態は、実施の形態１〜実施の形態４と任意に組み合わせることが可能である。
【０１９１】
（実施の形態６）
本発明の電気回路を用いて完成される電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図２０に示す。
【０１９２】
図２０（Ａ）はディスプレイ（発光装置）であり、筐体3001、支持台3002、表示部3003、スピーカー部3004、ビデオ入力端子3005等を含む。本発明は表示部3003を構成する電気回路に用いることができる。また本発明により、図２０（Ａ）に示す発光装置が完成される。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０１９３】
図２０（Ｂ）はデジタルスチルカメラであり、本体3101、表示部3102、受像部3103、操作キー3104、外部接続ポート3105、シャッター3106等を含む。本発明は、表示部3102を構成する電気回路に用いることができる。また本発明により、図２０（Ｂ）に示すデジタルスチルカメラが完成される。
【０１９４】
図２０（Ｃ）はノート型パーソナルコンピュータであり、本体3201、筐体3202、表示部3203、キーボード3204、外部接続ポート3205、ポインティングマウス3206等を含む。本発明は、表示部3203を構成する電気回路に用いることができる。また本発明により、図２０（Ｃ）に示すノート型コンピュータが完成される。
【０１９５】
図２０（Ｄ）はモバイルコンピュータであり、本体3301、表示部3302、スイッチ3303、操作キー3304、赤外線ポート3305等を含む。本発明は、表示部3302を構成する電気回路に用いることができる。また本発明により、図２０（Ｄ）に示すモバイルコンピュータが完成される。
【０１９６】
図２０（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体3401、筐体3402、表示部Ａ3403、表示部Ｂ3404、記録媒体（ＤＶＤ等）読み込み部3405、操作キー3406、スピーカー部3407等を含む。表示部Ａ3403は主として画像情報を表示し、表示部Ｂ3404は主として文字情報を表示するが、本発明は、表示部Ａ、Ｂ3403、3404を構成する電気回路に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。また本発明により、図２０（Ｅ）に示すＤＶＤ再生装置が完成される。
【０１９７】
図２０（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体3501、表示部3502、アーム部3503を含む。本発明は、表示部3502を構成する電気回路に用いることができる。また本発明により、図２０（Ｆ）に示すゴーグル型ディスプレイが完成される。
【０１９８】
図２０（Ｇ）はビデオカメラであり、本体3601、表示部3602、筐体3603、外部接続ポート3604、リモコン受信部3605、受像部3606、バッテリー3607、音声入力部3608、操作キー3609等を含む。本発明は、表示部3602を構成する電気回路に用いることができる。また本発明により、図２０（Ｇ）に示すビデオカメラが完成される。
【０１９９】
図２０（Ｈ）は携帯電話であり、本体３７０１、筐体３７０２、表示部３７０３、音声入力部３７０４、音声出力部３７０５、操作キー３７０６、外部接続ポート３７０７、アンテナ３７０８等を含む。本発明は、表示部３７０３を構成する電気回路に用いることができる。なお、表示部３７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。また本発明により、図２０（Ｈ）に示す携帯電話が完成される。
【０２００】
なお、将来的に発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０２０１】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０２０２】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０２０３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また本実施の形態の電子機器は、実施の形態１〜実施の形態５に示したいずれの構成の電気回路を用いても良い。
【０２０４】
なお、ＴＦＴの特性バラツキの影響を抑制する効果を実現する本発明は、多結晶半導体（ポリシリコン）を用いて画素及び駆動回路を同一基板上に形成する技術に大きく貢献し、上記電子機器のうち、本技術を採用する携帯端末には特に優れた効果をもたらす。
【０２０５】
【発明の効果】
本発明は、容量素子の両電極がある特定のトランジスタのゲート・ソース間電圧を保持できるように配置した電気回路を提供する。そして本発明は、容量素子の両電極間の電位差が、ある特定のトランジスタのしきい値電圧となるように設定できる機能を有する電気回路を提供する。
【０２０６】
さらに本発明では、容量素子に保持されているある特定のトランジスタのゲート・ソース間電圧をそのまま保存して、且つ該トランジスタのゲート電極に信号電圧（ビデオ信号の電圧など）を入力する。そうすると、前記トランジスタのゲート電極には、容量素子に保持されているゲート・ソース間電圧に加えて、前記信号電圧を上乗せした電圧が入力される。その結果、トランジスタのゲート電極には、該トランジスタのしきい値電圧と信号電圧とを足した値が入力される。つまり本発明では、トランジスタ間にしきい値電圧にバラツキが生じていても、信号電圧が入力されるトランジスタでは、常に該トランジスタのしきい値電圧と信号電圧を足した値が入力されることになる。そのため、トランジスタ間のしきい値電圧のバラツキの影響を抑制した電気回路を提供することが出来る。
【０２０７】
【図面の簡単な説明】
【図１】 本発明のソースフォロワ回路の動作を説明する図。
【図２】 本発明のソースフォロワ回路の動作を説明する図。
【図３】 本発明の電気回路の構成とその動作を説明する図。
【図４】 電荷保存則を説明する図。
【図５】 ソースフォロワ回路の動作を説明する図。
【図６】 ソースフォロワ回路の動作を説明する図。
【図７】 本発明のソースフォロワ回路の動作を説明する図。
【図８】 本発明の差動増幅回路の構成を説明する図。
【図９】 本発明の差動増幅回路の構成を説明する図。
【図１０】 本発明のオペアンプの構成を説明する図。
【図１１】 本発明の半導体装置を示す図。
【図１２】 本発明の半導体装置の画素とバイアス用回路を示す図。
【図１３】 本発明の電気回路の構成を説明する図。
【図１４】 本発明の信号線駆動回路の図。
【図１５】 本発明の信号線駆動回路の図。
【図１６】 本発明の信号線駆動回路の動作を説明する図。
【図１７】 本発明のオペアンプを示す図。
【図１８】 本発明のオペアンプを示す図。
【図１９】 本発明のオペアンプを示す図。
【図２０】 本発明が適用される電気機器の図。
【図２１】 本発明のオペアンプの構成を説明する図。
【図２２】 本発明のオペアンプを示す図。
【図２３】 本発明のオペアンプを示す図。
【発明の属する技術分野】
本発明は、電気回路の技術に関する。より詳しくは、トランジスタを具備する電気回路の技術に関する。
【０００２】
【従来の技術】
近年、携帯電話や携帯端末などに幅広く使用されている集積回路（ＩＣ）は、５mm四方程度のシリコン基板上に、数十万〜数百万ものトランジスタや抵抗などを形成したもので、装置の小型化及び高信頼化、装置の大量生産に重要な役割を果たしている。
【０００３】
そして、集積回路（IC）等に用いられる電気回路を設計するときには、多くの場合において、振幅が小さい信号の電圧や電流を増幅する機能を有する増幅回路が設計される。増幅回路は、ひずみの発生をなくし、電気回路を安定に働かせるためには不可欠な回路であるため、幅広く用いられている。
【０００４】
ここで、増幅回路の一例として、ソースフォロワ回路の構成とその動作について説明する。最初に図５（Ａ）にソースフォロワ回路の構成例を示し、定常状態における動作について説明する。次いで、図５（Ｂ）（Ｃ）を用いて、ソースフォロワ回路の動作点について説明する。最後に、図６に図５（Ａ）とは異なる構成のソースフォロワ回路の例を示し、過渡状態における動作について説明する。
【０００５】
まず図５（Ａ）にソースフォロワ回路を用いて、定常状態における動作について説明する。
【０００６】
図５（Ａ）において、１１はｎチャネル型の増幅用トランジスタ、１２はｎチャネル型のバイアス用トランジスタである。なお図５（Ａ）に示す増幅用トランジスタ１１及びバイアス用トランジスタ１２はｎチャネル型とするが、ｐチャネル型トランジスタを用いて構成してもよい。またここでは簡単のため、増幅用トランジスタ１１及びバイアス用トランジスタ１２は、その特性及びサイズが同一であるとし、さらに電流特性も理想的なものであるとする。つまり、増幅用トランジスタ１１及びバイアス用トランジスタ１２のソース・ドレイン間電圧が変化しても、飽和領域における電流値は変化しないと仮定する。
【０００７】
また、増幅用トランジスタ１１のドレイン領域は電源線１３に接続され、ソース領域はバイアス用トランジスタ１２のドレイン領域に接続している。バイアス用トランジスタ１２のソース領域は、電源線１４に接続されている。
【０００８】
バイアス用トランジスタ１２のゲート電極には、バイアス電位Vbが印加される。そして電源線１３には電源電位Vddが印加され、電源線１４には、接地電位Vss（＝０Ｖ）が印加される。
【０００９】
図５（Ａ）に示すソースフォロワ回路において、増幅用トランジスタ１１のゲート電極は、入力端子となっており、増幅用トランジスタ１１のゲート電極には、入力電位Vinが入力される。また増幅用トランジスタ１１のソース領域が出力端子となっており、増幅用トランジスタ１１のソース領域の電位が、出力電位Voutとなる。バイアス用トランジスタ１２のゲート電極にはバイアス電位Vbが印加されており、該バイアス用トランジスタ１２が飽和領域で動作するときには、Ｉｂで示す電流が流れるとする。このとき、増幅用トランジスタ１１及びバイアス用トランジスタ１２は直列に接続されているため、両トランジスタには同量の電流が流れる。つまり、バイアス用トランジスタ１２に電流Ibが流れるときには、増幅用トランジスタ１１にも電流Ibが流れる。
【００１０】
ここで、ソースフォロワ回路における出力電位Voutを求めてみる。出力電位Voutは、入力電位Vinよりも増幅用トランジスタ１１のゲート・ソース間電圧Vgs1の分だけ低い値となる。このとき、入力電位Vin、出力電位Vout及びゲート・ソース間電圧Vgs1の関係は、以下の式（１）を満たす。
【００１１】
【数１】
Vout=Vin-Vgs1・・・（１）
【００１２】
そして、増幅用トランジスタ１１が飽和領域で動作している場合は、増幅用トランジスタ１１に電流Ibが流れるためには、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1がバイアス電位Vbと等しいということが必要である。そうすると、以下の式（２）の式が成立する。但し式（２）は、増幅用トランジスタ１１及びバイアス用トランジスタ１２が飽和領域で動作するときにのみにおいて成立する。
【００１３】
【数２】
Vout=Vin-Vb・・・（２）
【００１４】
次いで、増幅用トランジスタ１１及びバイアス用トランジスタ１２の電圧と電流の関係を示した図５（Ｂ）（Ｃ）を用いて、ソースフォロワ回路の動作点について説明する。さらに詳しくは、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1と、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2が同じ値の場合について、図５（Ｂ）を用いて説明する。次いで、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1と、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2とが異なる値の場合であって、例えばバイアス用トランジスタ１２が線形領域で動作している場合について、図５（Ｃ）を用いて説明する。
【００１５】
図５（Ｂ）において、点線２１は増幅用トランジスタ１１のゲート・ソース間電圧Vgs1がVbであるときの電圧と電流の関係を示し、実線２２はバイアス用トランジスタ１２のゲート・ソース間電圧Vgs2がVbであるときの電圧と電流の関係を示す。また図５（Ｃ）において、点線２１は増幅用トランジスタ１１のゲート・ソース間電圧Vgs1がVb’であるときの電圧と電流の関係を示し、実線２２はバイアス用トランジスタ１２のゲート・ソース間電圧Vgs2がVbであるときの電圧と電流の関係を示す。
【００１６】
図５（Ｂ）において、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1と、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2が同じ値であり、さらにバイアス電位Vbと、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2は同じ値であるため、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1は、バイアス電位Vbと同じ値である。つまり、Vgs1＝Vgs2＝Vbとなり、図５（Ｂ）に示すように、増幅用トランジスタ１１及びバイアス用トランジスタ１２は飽和領域で動作している。このとき、入力電位Vinと出力電位Voutの関係は線形となる。
【００１７】
一方、図５（Ｃ）において、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1は、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2とは異なる値である。そして、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2はバイアス電位Vbと同じ値である。また、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1は、バイアス電位Vb'であるとする。つまり、Vgs2＝Vb、Vgs1＝Vb`となり、図５（Ｃ）で示すように、増幅用トランジスタ１１は飽和領域で動作しており、バイアス用トランジスタ１２が線形領域で動作している。このとき、入力電位Vin、出力電位Vout及びバイアス電位Vb'の関係は以下の式（３）を満たす。
【００１８】
【数３】
Vout=Vin-Vb'・・・（３）
【００１９】
バイアス用トランジスタ１２が線形領域で動作するときに流れる電流をIb'とすると、Ib'<Ibとなる。つまり、Vb'<Vbとなって、入力電位Vinと電流Ib'の両者の値は小さくなる。そうすると、バイアス電位Vb'も小さくなる。このとき入力電位Vinと出力電位Voutの関係は、非線形となる。
【００２０】
以上をまとめると、定常状態におけるソースフォロワ回路において、出力電位Voutの振幅を大きくするためには、バイアス電位Vbを小さくすることが好ましい。これは以下の２つの理由による。
【００２１】
１つ目の理由は、式（２）に示すように、バイアス電位Vbが小さいと、出力電位Voutを大きくすることが出来るからである。２つ目の理由は、バイアス電位Vbの値が大きい場合には、入力電位Vinを小さくすると、バイアス用トランジスタ１２が線形領域で動作しやすくなってしまうからである。バイアス用トランジスタ１２が線形領域で動作すると、入力電位Vinと出力電位Voutの関係は、非線形となりやすい。
【００２２】
なおバイアス用トランジスタ１２は、導通状態であることが必要であるため、バイアス電位Vbの値は、バイアス用トランジスタ１２のしきい値電圧よりも大きい値にする必要がある。
【００２３】
これまでは、ソースフォロワ回路の定常状態での動作について説明してきたが、続いて、ソースフォロワ回路の過渡状態での動作について、図６を用いて説明する。
【００２４】
図６に示すソースフォロワ回路は、図５（Ａ）の回路に容量素子１５が追加して設計された構成である。容量素子１５の一方の端子は増幅用トランジスタ１１のソース領域に接続され、他方の端子は電源線１６に接続されている。電源線１６には、接地電位Vssが印加されている。
【００２５】
容量素子１５の両電極間の電位差は、ソースフォロワ回路の出力電位Voutと同一となる。ここでは、図６（Ａ）を用いてVout<Vin-Vbの場合の動作について説明し、次いで図６（Ｂ）を用いてVout>Vin-Vbの場合の動作について説明する。
【００２６】
まず、図６（Ａ）を用いてVout<Vin-Vbの場合のソースフォロワ回路の過渡状態における動作について説明する。
【００２７】
図６（Ａ）において、t=0のときには、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1の値は、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2の値よりも大きい。そのため、増幅用トランジスタ１１には、大きな電流が流れて、容量素子１５には急速に電荷が保持される。そうすると、出力電位Voutは大きくなり、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1の値は減少する。
【００２８】
そして時間の経過に伴い（t=t1、t1>0）、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1がバイアス電位Vbに等しくなると定常状態になる。このとき、出力電位Vout、入力電位Vin及びバイアス電位Vbの関係は、上記の式（２）を満たす。
【００２９】
以上をまとめると、Vout<Vin-Vbの場合には、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1の値が、バイアス電位Ｖbよりも大きいため、増幅用トランジスタ１１には大きな電流が流れて、容量素子１５に急速に電荷が保持される。そのため、容量素子１５が所定の電荷の保持を行う時間、言い換えると容量素子１５に対する信号の書き込みに要する時間は短くてすむ。
【００３０】
次いで、図６（Ｂ）を用いてVout>Vin-Vbの場合のソースフォロワ回路の過渡状態における動作について説明する。
【００３１】
図６（Ｂ）において、t=0のときには、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1は、該増幅用トランジスタ１１のしきい値電圧よりも小さい値である。そのため、増幅用トランジスタ１１は非導通状態にある。そして容量素子１５に蓄積されていた電荷は、バイアス用トランジスタ１２を介して接地電位Vssの方向に流れていき、最終的には放電される。このとき、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2は、バイアス電位Vbと同じ値であるので、バイアス用トランジスタ１２を流れる電流はIbとなる。
【００３２】
そして時間の経過に伴い（t=t1、t1>0）、出力電位Voutが小さくなり、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1が大きくなる。そして増幅用トランジスタ１１のゲート・ソース間電圧Vgs1がバイアス電位Vbに等しくなると、定常状態となる。このとき、出力電位Vout、入力電位Vin及びバイアス電位Vbの関係は、上記の式（２）を満たす。なお定常状態では、出力電位Voutは一定の値を保っており、容量素子１５に電荷は流れない。そして、増幅用トランジスタ１１及びバイアス用トランジスタ１２には、電流Ibが流れる。
【００３３】
以上をまとめると、Vout>Vin-Vbの場合には、容量素子１５が所定の電荷の保持を行う時間、言い換えると容量素子１５に対する信号の書き込み時間は、バイアス用トランジスタ１２を流れる電流Ibに依存する。そして、電流Ibはバイアス電位Vbの大きさに依存する。従って、電流Ibを大きくして、容量素子１５に対する信号の書き込み時間を短くするためには、バイアス電位Vbを大きくする必要が生ずる。
【００３４】
なおトランジスタのしきい値電圧のバラツキを補正する方法として、信号が入力された回路の出力によりバラツキをみて、その後、そのバラツキを入力するフィードバックさせて補正するという方法がある（例えば、非特許文献１参照。）。
【００３５】
【非特許文献１】
H.Sekine et al,「Amplifier Compensation Method for a Poly-Si TFT LCLV with an Integrated Data-Driver」,IDRC'97,p．45-48
【００３６】
【発明が解決しようとする課題】
上述したソースフォロワ回路の動作は、増幅用トランジスタ１１及びバイアス用トランジスタ１２の特性が同じであると仮定した上で行われるものである。しかし、両トランジスタは作製工程や使用する基板の相違によって生じるゲート絶縁膜のバラツキや、チャネル形成領域の結晶状態のバラツキの要因が重なって、しきい値電圧や移動度にバラツキが生じてしまう。
【００３７】
例えば図５（Ａ）において、増幅用トランジスタ１１のしきい値電圧が３Ｖであり、バイアス用トランジスタ１２のしきい値電圧が４Ｖとして、１Ｖのバラツキが生じていたとする。そうすると、電流Ｉｂを流すためには、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1には、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2よりも１Ｖ低い電圧を加える必要が生ずる。つまりVgs1=Vb-1となる。そうすると、Vout=Vin-Vgs1=Vin-Vb+1となってしまう。つまり、増幅用トランジスタ１１及びバイアス用トランジスタ１２のしきい値電圧に１Ｖでもバラツキが生じていると、出力電位Voutにもバラツキが生じてしまう。
【００３８】
本発明は上記の問題点を鑑みてなされたものであり、トランジスタの特性バラツキの影響を抑制した電気回路を提供することを課題とする。さらに詳しくは、電流を増幅する機能を有する電気回路において、トランジスタのしきい値電圧のバラツキの影響を抑制して、所望の電圧を供給することができる電気回路を提供することを課題とする。
【００３９】
【課題を解決するための手段】
本発明は、上記の問題点を解決するために、以下に示す構成の電気回路を用いる。
【００４０】
図３（Ａ）に示す電気回路は、スイッチング機能を有するスイッチング素子３１、３２（以下、ｓｗ３１、ｓｗ３２と表記）、ｎチャネル型のトランジスタ３３、容量素子３４により構成される。トランジスタ３３のソース領域は電源線３６に接続され、ドレイン領域はｓｗ３１を介して電源線３５に接続されている。トランジスタ３３のゲート電極は容量素子３４の一方の端子に接続されている。また、容量素子３４の他方の端子は電源線３７に接続されている。容量素子３４は、トランジスタ３３のゲート・ソース間電圧Vgsを保持する役目を担う。また、電源線３５には電源電位Vddが印加され、電源線３６、３７には接地電位Vssが印加される。
【００４１】
図３（Ａ）〜図３（Ｃ）においては、トランジスタ３３はｎチャネル型とするが、これに限定されず、ｐチャネル型で構成することも可能である。また図３（Ｃ）には、図３（Ａ）と同じ回路素子を有し、且つ接続構成が異なる電気回路を示す。図３（Ｃ）に示す電気回路の動作は、後述する図３（Ａ）に示す回路の動作に準ずるので、ここでは省略する。
【００４２】
そして図３（Ａ）に示す電気回路では、容量素子３４の両電極間の電位差が、トランジスタ３３のしきい値電圧と同じ値となるように、該容量素子３４に電荷が保持される。この動作について、以下に説明する。
【００４３】
図３（Ａ）において、ｓｗ３１及びｓｗ３２はオンである。この状態において、電源線３５には電源電位Vddが印加され、電源線３６、３７には接地電位Vssが印加されているため、電源線３５と、電源線３６及び電源線３７との間には電位差が生じる。その結果、電源線３５から、ｓｗ３１及びｓｗ３２を介して、トランジスタ３３及び容量素子３４の方向に向かって、電流Idsが流れる。このとき、電流Idsは、I1とＩ2に分かれて流れる。なお電流Idsは、Ids=I1+Ｉ2を満たす。
【００４４】
電源線３５から、電源線３６及び電源線３７の方向に電流が流れ始めた瞬間には、容量素子３４には電荷は保持されていない。そのため、トランジスタ３３はオフである。よって、Ｉ2=0であり、Ids=I1となる。
【００４５】
そして徐々に容量素子３４に電荷が蓄積されて、容量素子３４の両電極間に電位差が生じ始める。両電極間の電位差がＶthになると、トランジスタ３３がオンして、Ｉ2>0となる、上述したようにIds=I1+Ｉ2となるので、I1は次第に減少するが、依然電流は流れている。
【００４６】
そして容量素子３４では、該容量素子３４の両電極間の電位差がVddになるまで、電荷の蓄積が続けられる。容量素子３４において、電荷の蓄積が終了すると（図３（Ｄ）（Ｅ）、Ａ点）、電流I2は流れなくなり、さらにトランジスタ３３はオンであるので、Ids=Ｉ1となる。
【００４７】
続いて、図３（Ｂ）に示すように、ｓｗ３１をオフにする。ｓｗ３２は引き続きオンである。そうすると、容量素子３４に保持された電荷は、ｓｗ３２を介して、トランジスタ３３の方向に流れていく。より詳しくは、容量素子３４に保持された電荷は、トランジスタ３３のドレイン領域からソース領域を介して、電源線３６の方向に流れていって放電する。この動作は、トランジスタ３３がオフになるまで行われる。つまり、容量素子３４に保持されている電荷が、トランジスタ３３のしきい値電圧と同じ値になるまで続けられる（図３（D）（E）、Ｂ点）。
【００４８】
このようにすると、容量素子３４の両電極間の電位差が、トランジスタ３３のしきい値電圧と同じ値となるように電荷が保持される。
【００４９】
上述したように、本発明は、容量素子の両電極がある特定のトランジスタのゲート・ソース間電圧を保持できるように配置した電気回路を提供する。そして本発明は、容量素子の両電極間の電位差が、ある特定のトランジスタのしきい値電圧となるように設定できる機能を有する電気回路を提供する。
【００５０】
さらに本発明では、容量素子に保持されているある特定のトランジスタのゲート・ソース間電圧をそのまま保存して、且つ該トランジスタのゲート電極に信号電圧（ビデオ信号の電圧など）を入力する。そうすると、前記トランジスタのゲート電極には、容量素子に保持されているゲート・ソース間電圧に加えて、前記信号電圧を上乗せした電圧が入力される。その結果、トランジスタのゲート電極には、該トランジスタのしきい値電圧と信号電圧とを足した値が入力される。つまり本発明では、トランジスタ間にしきい値電圧にバラツキが生じていても、信号電圧が入力されるトランジスタでは、常に該トランジスタのしきい値電圧と信号電圧を足した値が入力されることになる。そのため、トランジスタ間のしきい値電圧のバラツキの影響を抑制した電気回路を提供することが出来る。
【００５１】
なお容量素子に保持されているゲート・ソース間電圧に加えて、信号電圧が上乗せされる仕組みは電荷保存則により説明される。電荷保存則とは、正電気量と負電気量の代数的な和の全電気量は一定であるという事実を示す。ここで電荷保存則について、図４を用いて説明する。
【００５２】
図４において、２６は電源（定電圧源）であり、２７は容量素子である。電源２６と容量素子２７はｓｗ２８を介して接続されている。電源２６は電源線２９に接続され、容量素子２７は電源線３０に接続されている。
【００５３】
図４（Ａ）において、ｓｗ２８がオンであり、電源線２９及び電源線３０には０Ｖが印加されている。そして電源２６には電圧Ｖxが印加されており、この状態において、ｓｗ２８は導通状態である。その結果、容量素子２７の両電極間の電位差がＶxとなるように、該容量素子２７に電荷が保持される。
【００５４】
次いで、図４（Ｂ）において、ｓｗ２８をオフにする。このとき、容量素子２７に保持されている電荷は、電荷保存則によって引き続き保持される。
【００５５】
そして、図４（Ｃ）において、容量素子２７の一方の端子に接続された電源線３０に電圧Ｖyを印加する。ｓｗ２８はオフであり、また電源線２９には０Ｖが印加されている。このとき、容量素子２７に保持されている電荷は保存されて、電源線３０に印加される電圧Ｖyが上乗せされる。つまり、図４（Ｃ）に示すように、容量素子２７の一方の端子の電位は（Ｖy＋Ｖx）となる。
【００５６】
このように、容量素子２７では、保持されている電荷はそのまま保存されて、該容量素子２７の一方の端子の電位が上昇すると、それに合わせて、他方の端子の電位が上昇する。
【００５７】
なお本発明では、どのような材料を用いたトランジスタ、どのような手段、製造方法を経たトランジスタを用いてもよく、またどのようなタイプのトランジスタを用いてもよい。例えば、薄膜トランジスタ（ＴＦＴ）を用いてもよい。ＴＦＴとしては、半導体層が非晶質（アモルファス）、多結晶（ポリクリスタル、ポリシリコン）、単結晶のいずれを用いてもよい。その他のトランジスタとして、単結晶基板において作られたトランジスタでもよいし、ＳＯＩ基板において作られたトランジスタでもよい。また、有機物やカーボンナノチューブで形成されたトランジスタでもよい。さらに、ＭＯＳ型トランジスタでもよいし、バイポーラ型トランジスタでもよい。
【００５８】
【発明の実施の形態】
（実施の形態１）
本実施の形態では、本発明の電気回路の一例として、ソースフォロワ回路を示し、その構成と動作について図１、２を用いて説明する。
【００５９】
図１、２において、２１１はｎチャネル型の増幅用トランジスタであり、２１２はｎチャネル型のバイアス用トランジスタである。２１３及び２１４は容量素子である。また、２１５〜２２２はスイッチング機能を有する素子であり、好ましくはトランジスタやアナログスイッチなどの半導体素子が用いられる。２２３及び２２４は電源線であり、電源線２２３には電源電位Vddが印加され、電源線２２４には接地電位Vssが印加される。
【００６０】
なお本実施の形態では、増幅用トランジスタ２１１及びバイアス用トランジスタ２１２がｎチャネル型の場合を示すが、本発明はこれに限定されず、両トランジスタがｐチャネル型であってもよい。また、両トランジスタの極性が異なっていてもよい。
【００６１】
両トランジスタの極性が異なっている場合は、プッシュプル回路を構成していることになるので、両トランジスタとも、増幅用トランジスタとして機能する。よって、両トランジスタに、信号が入力される。
【００６２】
増幅用トランジスタ２１１のドレイン領域は電源線２２３に接続され、ソース領域はスイッチ２１７〜スイッチ２１９に接続されている。増幅用トランジスタ２１１のゲート電極は容量素子２１３の一方の端子に接続されている。容量素子２１３の他方の端子は、スイッチ２１７を介してトランジスタ２１１のソース領域に接続されている。容量素子２１３は、増幅用トランジスタ２１１のゲート・ソース間電圧（しきい値電圧）を保持する役目を担う。なお以下には増幅用トランジスタ２１１は、トランジスタ２１１と表記する。
【００６３】
バイアス用トランジスタ２１２のソース領域は電源線２２４に接続され、ドレイン領域はスイッチ２１９、２２０に接続されている。バイアス用トランジスタ２１２のゲート電極は容量素子２１４の一方の端子に接続されている。容量素子２１４の他方の端子は、スイッチ２２２を介してバイアス用トランジスタ２１２のソース領域に接続されている。容量素子２１４は、バイアス用トランジスタ２１２のゲート・ソース間電圧（しきい値電圧）を保持する役目を担う。なお以下にはバイアス用トランジスタ２１２は、トランジスタ２１２と表記する。
【００６４】
スイッチ２１５〜スイッチ２２２は、入力される信号によって、導通又は非導通（オン又はオフ）が制御される。しかし、図１、２においては、説明を簡単にするために、スイッチ２１５〜スイッチ２２２に信号を入力する信号線等の図示は省略する。
【００６５】
図１、２に示すソースフォロワ回路において、スイッチ２１６の一方の端子が入力端子となる。前記入力端子を介して、入力電位Vin（信号電圧）は、スイッチ２１６及び容量素子２１３を介して、トランジスタ２１１のゲート電極に入力される。またスイッチ２２１の一方の端子からはバイアス電位Vbが入力される。バイアス電位Vbは、スイッチ２２１及び容量素子２１４を介して、トランジスタ２１２のゲート電極に入力される。また、スイッチ２１８の一方の端子が出力端子となっており、トランジスタ２１１のソース領域の電位が出力電位Voutとなる。
【００６６】
なおスイッチ２１８は、トランジスタ２１１のソース領域と接続され、且つスイッチ２１９を介してトランジスタ２１２のドレイン領域とに接続されているが、本発明はこれに限定されない。スイッチ２１８は、トランジスタ２１２のドレイン領域と接続され、且つスイッチ２１９を介してトランジスタ２１１のソース領域とに接続されていてもよい。
【００６７】
但しスイッチ２１８は、トランジスタ２１１のソース領域と接続され、且つスイッチ２１９を介してトランジスタ２１２のドレイン領域とに接続されている方が好ましい。これは、スイッチ２１８が、トランジスタ２１２のドレイン領域と接続され、且つスイッチ２１９を介してトランジスタ２１１のソース領域とに接続されている場合には、スイッチ２１９にオン抵抗があると、出力電位Voutがその影響を受けてしまうために、出力電位Voutが低下してしまうからである。
【００６８】
次いで、図１、２に示したソースフォロワ回路の動作について説明する。
【００６９】
図１（Ａ）において、スイッチ２１５、スイッチ２１７、スイッチ２１９、スイッチ２２０及びスイッチ２２２をオンにする。そして上記以外のスイッチはオフにする。この状態において、電源線２２３にはVddが印加され、電源線２２４にはVssが印加されているため、電源線２２３と電源線２２４の間には電位差が生じる。その結果、電源線２２３から電源線２２４の方向に向かって電流が流れる。
【００７０】
電源線２２３から、電源線２２４の方向に電流が流れ始めた瞬間には、容量素子２１３及び容量素子２１４には電荷は保持されていない。そのため、トランジスタ２１１及びトランジスタ２１２はオフである。電流は、電源線２２３からスイッチ２１５、スイッチ２１７を介し、次いでスイッチ２１９を介し、さらにスイッチ２２０、スイッチ２２２を介して、電源線２２４の方向に流れていく。
【００７１】
そして徐々に容量素子２１３、２１４に電荷が蓄積されて、該容量素子２１３、２１４の両電極間に電位差が生じ始める。容量素子２１３の両電極間の電位差がトランジスタ２１１のしきい値電圧Vth1になると、トランジスタ２１１はオンする。同様に、容量素子２１４の両電極間の電位差がトランジスタ２１２のしきい値電圧Vth2になると、トランジスタ２１２はオンする。
【００７２】
容量素子２１３、２１４では、定常状態になるまで、電荷の蓄積が続けられる。
【００７３】
続いて、図１（Ｂ）に示すように、容量素子２１３、２１４において電荷の蓄積が終了して定常状態になると、スイッチ２１９をオンからオフにして、それ以外のスイッチは図１（Ａ）の状態を維持する。
【００７４】
そうすると、容量素子２１３に保持された正の電荷は、スイッチ２１５を介して、トランジスタ２１１の方向に流れていく。より詳しくは、容量素子２１３に保持された正の電荷は、スイッチ２１５を介してトランジスタ２１１のドレイン領域からソース領域を介して、さらにスイッチ２１７を介して容量素子２１３の方向に流れていく。その結果、容量素子２１３の両電極間の電位差は減少していく。この動作は、トランジスタ２１１がオフになるまで行われる。つまり、容量素子２１３に保持されている電荷が、トランジスタ２１１のしきい値電圧Vth1と同じ値になるまで続けられる。
【００７５】
また、容量素子２１４に保持された正の電荷は、スイッチ２２０を介して、トランジスタ２１２の方向に流れていく。より詳しくは、容量素子２１４に保持された正の電荷は、スイッチ２２０を介してトランジスタ２１２のドレイン領域からソース領域を介して、電源線２２４の方向に流れていく。この動作は、トランジスタ２１２がオフになるまで行われる。つまり、容量素子２１４に保持されている電荷が、トランジスタ２１２のしきい値電圧Vth2と同じ値になるまで続けられる。
【００７６】
このようにすると、容量素子２１３の両電極間の電位差がトランジスタ２１１のしきい値電圧Vth1と同じ値になる。また、容量素子２１４の両電極間の電位差がトランジスタ２１２のしきい値電圧Vth2と同じ値になる。
【００７７】
このように、容量素子２１３の両電極間の電位差がトランジスタ２１１のしきい値電圧Vth1と同じ値になり、且つ容量素子２１４の両電極間の電位差がトランジスタ２１２のしきい値電圧Vth2と同じ値になったら、スイッチ２１５、スイッチ２１７、スイッチ２２０及びスイッチ２２２をオフにする（図２（Ａ））。つまりこのときには、全てのスイッチ２１５〜スイッチ２２２はオフである。
【００７８】
なおスイッチ２１５、スイッチ２１７、スイッチ２２０及びスイッチ２２２は、容量素子２１３、２１４の両電極間の電位差がトランジスタ２１１、２１２のしきい値電圧Vth1、Vth2と同じ値になってからオフにすることが望ましい。しかし、本発明はこれに限定されない。トランジスタ２１１、２１２のバラツキが小さい場合は、電気回路の動作では特に問題とはならないため、容量素子２１３、２１４の両電極間の電位差がトランジスタ２１１、２１２のしきい値電圧Vth1、Vth2と近い値のときに、スイッチ２１５、スイッチ２１７、スイッチ２２０及びスイッチ２２２をオフにしてもよく、そのタイミングは特に限定されない。
【００７９】
続いて、スイッチ２１６、スイッチ２１８、スイッチ２１９及びスイッチ２２１をオンにする（図２（Ｂ））。上記以外のスイッチはオフが維持される。このとき入力端子からスイッチ２１６及び容量素子２１３を介して、入力電位Vinがトランジスタ２１１のゲート電極に加わる。このとき、電荷保存則により、トランジスタ２１１のゲート電極には、該トランジスタ２１１のしきい値電圧Vth1に加えて、入力電位Vinが上乗せされた値（Vth1+Vin）が加えられる。また、トランジスタ２１２のゲート電極には、該トランジスタ２１２のしきい値電圧Vth2に加えて、入力電位Vbが上乗せされた値（Vth2+Vb）が加えられる。
【００８０】
なおトランジスタが、飽和領域で動作するときには、以下の式（４）が成立する。Idsはトランジスタのチャネル形成領域を流れる電流量であり、Ｖgsはトランジスタのゲート・ソース間電圧である。またVthはトランジスタのしきい値電圧である。
【００８１】
【数４】
Ｉds∝（Ｖgs−Ｖth）2・・（４）
【００８２】
上記の式（４）において、Vk=Vgs-Vthとすると、以下の式（５）が成立する。
【００８３】
【数５】
Ｉds∝Vk 2・・（５）
【００８４】
式（５）より、Ｉdsは、VgsからVthの値を引いた値であるVkの２乗に比例していることがわかる。
【００８５】
ここで、トランジスタ２１１、２１２に上記の式（４）（５）を適用して、出力電位Voutを求める。なお本実施の形態では、トランジスタ２１１、２１２のゲート幅（W）、ゲート長（L）にはバラツキが生じておらず、同一であるとする。一方、トランジスタ２１１、２１２のしきい値電圧Vth1、Vth2にはバラツキが生じているとする。
【００８６】
トランジスタ２１２のゲート電極に加えられた電圧をVa2とすると、Va2=Vb+Vth2が成立する。さらに、トランジスタ２１２のゲート電極に加えられた電圧Va2からしきい値電圧Vth2を引いた値をVk2とすると、以下の式（６）が成立する。
【００８７】
【数６】
Vk2＝Va2-Vth2=(Vb+Vth2)-Vth2=Vb・・（６）
【００８８】
そして、トランジスタ２１１のゲート電極に加えられた電圧をVa1とすると、以下の式（７）が成立する。
【００８９】
【数７】
Va1=Vin+Vth1・・（７）
【００９０】
さらに、トランジスタ２１１のゲート・ソース間電圧Vgs1からしきい値電圧Vth1を引いた値をVk1とすると、以下の式（８）が成立する。
【００９１】
【数８】
Vk1＝Vgs1-Vth1・・（８）
【００９２】
ここで、トランジスタ２１１、２１２には同量の電流が流れるため、以下の式（９）が成立する。
【００９３】
【数９】
Vk1＝Vk2＝Vb・・（９）
【００９４】
そして、出力電位Voutは、トランジスタ２１１のソース領域の電位であることから、以下の式（１０）が成立する。
【００９５】
【数１０】
Vout＝Va1-Vgs1=(Vin+Vth1)-(Vb+Vth1)=Vin-Vb・・・（１０）
【００９６】
式（１０）に示すように、出力電位Voutは、入力電位Vinからバイアス電位Vbを引いた値になっており、しきい値電圧には依存していない。そのため、トランジスタ２１１、２１２のしきい値電圧にバラツキが生じていても、出力電位Voutに対する影響を抑制することが出来る。
【００９７】
なお上記の説明では、トランジスタ２１１、２１２のゲート幅（W）、ゲート長（L）はバラツキが生じておらず、同一であるとしたが、両トランジスタのゲート幅（W）、ゲート長（L）の大きさは特に限定されない。
【００９８】
また図７（C）には、バイアス用トランジスタ２１２を配置していない場合のソースフォロワ回路を示す。図７（C）に示すソースフォロワ回路の動作は、スイッチ２１９が出力動作のときにオフになる以外は、上述した図１、２の動作と同じであるので、本実施の形態では説明を省略する。
【００９９】
なお本明細書では、容量素子に所定の電荷の保持を行う動作を設定動作と呼ぶ。本実施の形態では、図１（Ａ）（Ｂ）及び図２（Ａ）の動作が設定動作に相当する。また、入力電位Vin及びバイアス電位Vbを入力して、出力電位Voutを取り出す動作を出力動作とよぶ。本実施の形態では、図２（Ｂ）の動作が出力動作に相当する。
【０１００】
このように本発明では、トランジスタ間にしきい値電圧にバラツキが生じていても、入力電位Vinやバイアス電位Vbなどの信号電圧が入力されるトランジスタでは、常に該トランジスタのしきい値電圧と信号電圧を足した値が入力されることになる。そのため、トランジスタ間のしきい値電圧のバラツキの影響を抑制した電気回路を提供することが出来る。
【０１０１】
（実施の形態２）
図１、２に示したソースフォロワ回路では、ｎチャネル型の増幅用トランジスタ２１１と、ｎチャネル型のバイアス用トランジスタ２１２により構成した場合を示した。次いで本実施の形態では、ｐチャネル型の増幅用トランジスタ２１１と、ｐチャネル型のバイアス用トランジスタ２１２により構成されたソースフォロワ回路を図７に示し、その構成について説明する。なお図７に示したソースフォロワ回路の動作は、実施の形態１の動作に準ずるので、本実施の形態では説明は省略する。
【０１０２】
図７において、２３１はｐチャネル型のバイアス用トランジスタであり、２３２はｐチャネル型の増幅用トランジスタである。２３３及び２３４は容量素子である。また、２３５〜２４２はスイッチング機能を有する素子であり、好ましくはトランジスタやアナログスイッチなどの半導体素子が用いられる。２４３及び２４４は電源線であり、電源線２４３には電源電位Vddが印加され、電源線２４４には接地電位Vssが印加される。
【０１０３】
なお本実施の形態では、増幅用トランジスタ２３２及びバイアス用トランジスタ２３１がｐチャネル型の場合を示すが、両トランジスタの極性が異なっていて、プッシュプル回路のようになっていてもよい。
【０１０４】
バイアス用トランジスタ２３１のソース領域は電源線２４３に接続され、ドレイン領域はスイッチ２３５、２３９に接続されている。バイアス用トランジスタ２３１のゲート電極は容量素子２３３の一方の端子に接続されている。容量素子２３３の他方の端子は、スイッチ２３７を介して電源線２４３に接続されている。容量素子２３３は、バイアス用トランジスタ２３１のゲート・ソース間電圧（しきい値電圧）を保持する役目を担う。
【０１０５】
増幅用トランジスタ２３２のドレイン領域は電源線２４４に接続され、ソース領域はスイッチ２３８、２３９、２４２に接続されている。増幅用トランジスタ２３２のゲート電極は容量素子２３４の一方の端子に接続されている。容量素子２３４の他方の端子は、スイッチ２４２を介して増幅用トランジスタ２３２のソース領域に接続されている。容量素子２３４は、増幅用トランジスタ２３２のゲート・ソース間電圧（しきい値電圧）を保持する役目を担う。
【０１０６】
スイッチ２３５〜スイッチ２４２は、入力される信号によって、導通又は非導通（オン又はオフ）が制御される。しかし、図７においては、説明を簡単にするために、スイッチ２３５〜スイッチ２４２に信号を入力する信号線等の図示は省略する。
【０１０７】
なおスイッチ２３８は、増幅用トランジスタ２３２のソース領域と接続され、且つスイッチ２３９を介してバイアス用トランジスタ２３１のドレイン領域とに接続されているが、本発明はこれに限定されない。スイッチ２３８は、バイアス用トランジスタ２３１のドレイン領域と接続され、且つスイッチ２３９を介して増幅用トランジスタ２３２のソース領域とに接続されていてもよい。
【０１０８】
但しスイッチ２３８は、増幅用トランジスタ２３２のソース領域と接続され、且つスイッチ２３９を介してバイアス用トランジスタ２３１のドレイン領域とに接続されている方が好ましい。これは、スイッチ２３８が、バイアス用トランジスタ２３１のドレイン領域と接続され、且つスイッチ２３９を介して増幅用トランジスタ２３２のソース領域とに接続されている場合には、スイッチ２３９にオン抵抗があると、出力電位Voutがその影響を受けてしまうために、出力電位Voutが低下してしまうからである。
【０１０９】
図７に示すソースフォロワ回路において、スイッチ２４１の一方の端子が入力端子となる。前記入力端子から入力される入力電位Vin（信号電圧）は、スイッチ２４１及び容量素子２３４を介して、増幅用トランジスタ２３２のゲート電極に入力される。またスイッチ２３６の一方の端子からはバイアス電位Vbが入力される。バイアス電位Vbは、スイッチ２３６及び容量素子２３３を介して、トランジスタ２３１のゲート電極に入力される。また、スイッチ２３８の一方の端子が出力端子となっており、増幅用トランジスタ２３２のソース領域の電位が出力電位Voutとなる。
【０１１０】
なお、バイアス用トランジスタ２３１、増幅用トランジスタ２３２のゲート幅（W）、ゲート長（L）の大きさは特に限定されない。
【０１１１】
また図７（B）には、バイアス用トランジスタ２３１を配置していない場合のソースフォロワ回路を示す。図７（B）に示すソースフォロワ回路の動作は、スイッチ２３９が出力動作のときにオフになる以外は、上述した図１、２の動作に準ずるので、本実施の形態では説明を省略する。
【０１１２】
本実施の形態は、実施の形態１と任意に組み合わせることが可能である。
【０１１３】
（実施の形態３）
前述した実施の形態１、２では、本発明を適用したソースフォロワ回路について説明した。しかし本発明は、差動増幅回路、センスアンプ、オペアンプなどに代表される演算回路など、さまざまな回路にも適用することが出来る。本実施の形態では、本発明を適用した演算回路について図８〜図１０を用いて説明する。
【０１１４】
まず、本発明を適用した差動増幅回路について、図８を用いて説明する。差動増幅回路では、入力電位Vin1及び入力電位Vin2の差の演算を行って出力電位Voutを出力する。
【０１１５】
図８に示す差動増幅回路において、２７２、２７３はｐチャネル型のトランジスタであり、２７４、２７５及び２８６はｎチャネル型のトランジスタである。２７６、２７７及び２８７は容量素子である。また、スイッチ２７８〜スイッチ２８５、スイッチ３５１、スイッチ２８８〜スイッチ２９０は、スイッチング機能を有する素子であり、好ましくはトランジスタなどの半導体素子が用いられる。また電源線２７１には電源電位Vddが印加され、電源線２９１には接地電位Vssが印加される。
【０１１６】
図８に示す差動増幅回路において、トランジスタ２７４のゲート電極が入力端子となっており、トランジスタ２７４のゲート電極には入力電位Vin1が入力される。またトランジスタ２７５のゲート電極も入力端子となっており、トランジスタ２７５のゲート電極には入力電位Vin2が入力される。またトランジスタ２７５のドレイン領域が出力端子となっており、トランジスタ２７５のドレイン領域の電位が出力電位Voutとなる。
【０１１７】
トランジスタ２７２のドレイン領域は電源線２７１に接続され、ソース領域はトランジスタ２７４のドレイン領域に接続されている。トランジスタ２７３のドレイン領域は電源線２７１に接続され、ソース領域はトランジスタ２７５のドレイン領域に接続されている。トランジスタ２７２のゲート電極とトランジスタ２７３のゲート電極は接続されている。なおトランジスタ２７２及びトランジスタ２７３の代わりに、抵抗を配置してもよい。
【０１１８】
トランジスタ２７４のドレイン領域は、トランジスタ２７２を介して電源線２７１に接続され、ソース領域はスイッチ２８２を介して、容量素子２７６の一方の端子に接続されている。トランジスタ２７４のゲート電極は、容量素子２７６の他方の端子に接続されている。容量素子２７６は、トランジスタ２７４のゲート・ソース間電圧（しきい値電圧）を保持する役目を担う。
【０１１９】
トランジスタ２７５のドレイン領域は、トランジスタ２７３を介して電源線２７１に接続され、ソース領域はスイッチ２８３を介して、容量素子２７７の一方の端子に接続されている。トランジスタ２７５のゲート電極は、容量素子２７７の他方の端子に接続されている。容量素子２７７は、トランジスタ２７５のゲート・ソース間電圧（しきい値電圧）を保持する役目を担う。
【０１２０】
トランジスタ２８６のドレイン領域は、スイッチ２８５やスイッチ３５１を介してトランジスタ２７４のソース領域及びトランジスタ２７５のソース領域に接続され、トランジスタ２８６のソース領域はスイッチ２９０を介して、容量素子２８７の一方の端子に接続されている。トランジスタ２８６のゲート電極は、容量素子２８７の他方の端子に接続されている。容量素子２８７は、トランジスタ２８６のゲート・ソース間電圧（しきい値電圧）を保持する役目を担う。
【０１２１】
そして、容量素子２７６に所定の電荷の保持を行う動作、容量素子２７７に所定の電荷の保持を行う動作、容量素子２８７に所定の電荷の保持を行う動作の説明は、実施の形態１に準ずるので、簡単に説明する。
【０１２２】
まず、図１８に示すように、初期化を行う。初期化を行うためには、トランジスタ２７４、２７５、２８６がオンになるような状態にすればよい。そして、図１９に示すように、トランジスタ２７４、２７５、２８６のゲート・ソース間電圧がしきい値電圧に収束するように動作させる。
【０１２３】
そして、容量素子２７６に所定の電荷の保持が終了したら、図２２に示すように、トランジスタ２７４のゲート電極に入力電位Vin1が入力され、また容量素子２７７に所定の電荷の保持が終了したら、トランジスタ２７５のゲート電極に入力電位Vin2が入力される。また容量素子２８７に所定の電荷の保持が終了したら、トランジスタ２８６のゲート電極にバイアス電位Vbが入力されて、出力動作を行う。このときの動作の説明は、実施の形態１に準ずるので本実施の形態では省略する。
【０１２４】
なお、図８の回路は、図１７に示す回路のように改良してもよい。図１７では、トランジスタ２７２、２７３と並列に、スイッチ３５２、３５３を追加して配置している。スイッチ３５２、３５３は、設定動作を行っている時（しきい値電圧を取得している時）にはオンにしておき、出力動作を行っている時（通常の差動回路として動作させている時）にはオフにしておく。上記スイッチの追加により、設定動作を行っている時にはトランジスタ２７４、２７５に電流を供給しやすくしたり、トランジスタ２７４、２７５のドレインの電位を固定しやすくしたりすることが出来る。
【０１２５】
また、図８と図１７の回路では、スイッチ２８５、３５１の位置が異なる。しかし、しきい値電圧を取得する動作の時に、トランジスタ２７４、２７５、２８６を電気的に接続されない状態にすればよいので、それを満たすならば、スイッチ２８５、３５１は、どこに配置してもよい。
【０１２６】
続いて、図８に示す差動増幅回路を構成するトランジスタが逆の導電型を有する場合について、図９、図２３を用いて説明する。
【０１２７】
図９、図２３に示す差動増幅回路において、２７２、２７３がｎチャネル型のトランジスタであり、２７４、２７５及び２８６がｐチャネル型のトランジスタである。トランジスタ２７４のゲート電極が入力端子となっており、トランジスタ２７４のゲート電極には入力電位Vin1が入力される。またトランジスタ２７５のゲート電極も入力端子となっており、トランジスタ２７５のゲート電極には入力電位Vin2が入力される。また、トランジスタ２７５のソース領域の電位が出力電位Voutとなる。さらに、トランジスタ２８６のゲート電極にはバイアス電位Vbが入力される。
【０１２８】
なお図９、図２３に示す差動増幅回路においては、電源線２９１に電源電位Vddが印加され、電源線２７１に接地電位Vssが印加されている点以外は、図８、図１７に示す差動増幅回路の構成、及びその動作と同じであるので、ここでは説明を省略する。
【０１２９】
また本実施の形態では、図８、９に示す電気回路を差動増幅回路として示したが、本発明はこれに限定されず、入力電位Vin1と入力電位Vin2として入力する電圧を適宜変更して、センスアンプなどの他の演算回路として用いることも出来る。
【０１３０】
次いで、本発明を適用したオペアンプについて、図１０を用いて説明する。図１０（Ａ）にはオペアンプの回路記号を示し、図１０（Ｂ）には該オペアンプの回路構成を示す。
【０１３１】
なお、オペアンプの回路構成としては、さまざまなものがある。そこで、図１０では、もっとも簡単な場合として、差動増幅回路にソースフォロワ回路を組み合わせた場合について述べる。よって、回路構成は、図１０に限定されない。
【０１３２】
図１０（Ａ）に示すオペアンプでは、入力電位Vin1及び入力電位Vin2と、出力電位Voutとの関係によって特性が定義される。より詳しくは、オペアンプは、入力電位Vin1及び入力電位Vin2との差の電圧に対し、増幅度Ａを掛けて出力電位Vo utを出力する機能を有する。
【０１３３】
図１０（Ｂ）に示すオペアンプにおいて、トランジスタ２７４のゲート電極は、入力端子となっており、該トランジスタ２７４のゲート電極には、入力電位Vin1が入力される。またトランジスタ２７５のゲート電極も入力端子となっており、該トランジスタ２７５のゲート電極には入力電位Vin2が入力される。また、トランジスタ２９２のソース領域の電位が出力電位Voutとなる。またトランジスタ２８６のゲート電極には、バイアス電位が入力される。
【０１３４】
図１０（B）に示す回路において、３０５で示す点線で囲んだ部分は、図８に示す差動増幅回路と同じ構成である。そして、３０６で示す点線で囲んだ部分は、図１、２に示したソースフォロワ回路と同じであるので、図１０（Ｂ）に示したオペアンプの詳しい構成の説明は省略する。
【０１３５】
また図２１には、トランジスタ２９９がｐチャネル型である場合のオペアンプを示す。図２１（Ｂ）において、容量素子３００の一方の端子は、スイッチ３０２、スイッチ２７８を介して、トランジスタ２７５のドレイン領域と接続されている。
【０１３６】
なお本実施の形態は、実施の形態１、２と任意に組み合わせることが可能である。
【０１３７】
（実施の形態４）
本実施の形態では、本発明を適用した光電変換素子を有する半導体装置（電気回路）における画素及び駆動回路（バイアス回路）の構成とその動作について、図１１、１２を用いて説明する。
【０１３８】
図１１（Ａ）に示す半導体装置（電気回路）は、基板７０１上に、複数の画素がマトリクス上に配置された画素部７０２を有し、画素部７０２の周辺には、信号線駆動回路７０３、第１〜第４の走査線駆動回路７０４〜７０７を有する。図１１（Ａ）に示す半導体装置は、信号線駆動回路７０３と、４組の走査線駆動回路７０４〜７０７を有しているが、本発明はこれに限定されず、信号線駆動回路と走査線駆動回路の数は画素の構成に応じて任意に配置することが出来る。また、信号線駆動回路７０３と、第１〜第４の走査線駆動回路７０４〜７０７には、FPC７０８を介して外部より信号が供給されている。しかし本発明はこれに限定されず、画素部以外の電気回路は、ＩＣなどを用いて外部から供給するようにしてもよい。
【０１３９】
最初に、第１の走査線駆動回路７０４及び第２の走査線駆動回路７０５の構成について、図１１（Ｂ）を用いて説明する。第３の走査線駆動回路７０６及び第４の走査線駆動回路７０７は、図１１（Ｂ）の図に準ずるので、図示は省略する。
【０１４０】
第１の走査線駆動回路７０４は、シフトレジスタ７０９、バッファ７１０を有する。第２の走査線駆動回路７０５は、シフトレジスタ７１１、バッファ７１２を有する。動作を簡単に説明すると、シフトレジスタ７０９、７１１は、クロック信号（G-CLK）、スタートパルス（S-SP）及びクロック反転信号（G-CLKb）に従って、順次サンプリングパルスを出力する。その後バッファ７１０、７１２で増幅されたサンプリングパルスは、走査線に入力されて、１行ずつ選択状態にしていく。
【０１４１】
なおシフトレジスタ（７０９、７１１）とバッファ（７１０、７１２）との間にはレベルシフタ回路を配置した構成にしてもよい。レベルシフタ回路を配置することによって、電圧振幅を大きくすることが出来る。
【０１４２】
次いで、信号線駆動回路７０３の構成について、図１１（C）を用いて説明する。
【０１４３】
信号線駆動回路７０３は、信号出力線用駆動回路７１５、サンプルホールド回路７１６、バイアス回路７１４及び増幅回路７１７を有する。それぞれの回路が有する機能を簡単に説明すると、バイアス回路７１４は、各画素の増幅用トランジスタと対になって、ソースフォロワ回路を形成する。サンプルホールド回路７１６は、信号を一時的に保存したり、アナログ・デジタル変換を行ったり、雑音を低減したりする機能を有する。信号出力用駆動回路７１５は、一時的に保存されていた信号を、順に出力していくための信号を出力する機能を有する。そして、増幅回路７１７は、サンプルホールド回路７１６と信号出力用駆動回路７１５により出力された信号を増幅する回路を有している。なお、増幅回路７１７は、信号を増幅する必要のない場合には配置しなくてもよい。
【０１４４】
そして、画素部７０２においてｉ列目ｊ行目に配置される画素７１３の回路と、ｉ列目の周辺のバイアス回路７１４の構成とその動作について、図１２を用いて説明する。
【０１４５】
最初に、ｉ列目ｊ行目に配置される画素７１３の回路と、ｉ列目の周辺のバイアス回路７１４の構成について説明する。
【０１４６】
図１２に示す画素は、第１〜第４の走査線Ｇａ（ｊ）〜Ｇｄ（ｊ）、信号線Ｓ（ｉ）、電源線Ｖ（ｉ）を有する。また、ｎチャネル型のトランジスタ２５５、光電変換素子２５７、スイッチ２５０〜スイッチ２５４を有する。
【０１４７】
本実施の形態においては、トランジスタ２５５はｎチャネル型としたが、本発明はこれに限定されず、ｐチャネル型でもよい。但し、トランジスタ２５５とトランジスタ２６０により、ソースフォロワ回路を形成するので、両トランジスタは同じ極性であることが好ましい。
【０１４８】
スイッチ２５０〜スイッチ２５４は、スイッチング機能を有する半導体素子であり、好ましくはトランジスタが用いられる。スイッチ２５１及びスイッチ２５２は、第１の走査線Ｇａ（ｊ）から入力される信号により、オン又はオフが制御される。スイッチ２５０は、第２の走査線Ｇｂ（ｊ）から入力される信号により、オン又はオフが制御される。スイッチ２５３は、第３の走査線Ｇｃ（ｊ）から入力される信号により、オン又はオフが制御される。スイッチ２５４は、第４の走査線Ｇｄ（ｊ）から入力される信号により、オン又はオフが制御される。
【０１４９】
トランジスタ２５５のソース領域とドレイン領域は、一方は電源線Ｖ（ｉ）に接続され、他方はスイッチ２５０を介して信号線Ｓ（ｉ）に接続されている。トランジスタ２５５のゲート電極は、容量素子２５６の一方の端子に接続されている。また容量素子２５６の他方の端子はスイッチ２５３を介して光電変換素子２５７の一方の端子に接続されている。光電変換素子２５７の他方の端子は電源線２５８に接続されている。電源線２５８には、接地電位Ｖssが印加される。容量素子２５６は、トランジスタ２５５のゲート・ソース間電圧（しきい値電圧）を保持する役目を担う。
【０１５０】
バイアス回路７１４は、トランジスタ２６０、容量素子２６１、スイッチ２５９、スイッチ２６２及びスイッチ２６３を有する。トランジスタ２６０のソース領域は電源線２６４に接続され、ドレイン領域は信号線Ｓ（ｉ）に接続されている。電源線２６４には、接地電位Ｖssが印加される。トランジスタ２６０のゲート電極は、容量素子２６１の一方の端子に接続されている。容量素子２６１の他方の端子はスイッチ２６２を介して電源線２６４に接続されている。容量素子２６１は、トランジスタ２６０のゲート・ソース間電圧（しきい値電圧）を保持する役目を担う。
【０１５１】
そして、図１２において、７１９で示す点線で囲んだ部分と７１４で示す点線で囲んだ部分とがソースフォロワ回路に相当する。
【０１５２】
次いで、ｉ列目ｊ行目に配置される画素７１３の回路と、ｉ列目の周辺のバイアス回路７１４の動作を簡単に説明する。
【０１５３】
まず、画素７１３においてスイッチ２５０〜スイッチ２５２、バイアス回路７１４においてスイッチ２５９、２６２をオン状態にする。そして、それ以外のスイッチはオフにする。そうすると、電源線Ｖ（ｉ）と、電源線２６４との間に電位差が生じる。その結果、電源線Ｖ（ｉ）から、スイッチ２５２、スイッチ２５１を介して、次いでスイッチ２５０、スイッチ２５９を介して、さらにスイッチ２６２を介して電源線２６４の方向に流れる。
【０１５４】
電流が流れ始めた瞬間には、容量素子２５６、２６１には電荷は保持されていない。そのため、トランジスタ２５５、２６０はオフである。
【０１５５】
そして徐々に容量素子２５６、２６１に電荷が蓄積されて、該容量素子２５６、２６１の両電極間に電位差が生じ始める。容量素子２５６、２６１の両電極間の電位差が、トランジスタ２５５、２６０のしきい値電圧になると、該トランジスタ２５５、２６０はオンとなる。
【０１５６】
そして容量素子２５６、２６１では、定常状態になるまで、電荷の蓄積が続けられる。
【０１５７】
続いて、容量素子２５６、２６１において、電荷の蓄積が終了して定常状態になった後、スイッチ２５０をオフにする。スイッチ２５１、２５２は引き続きオンである。またスイッチ２５９、２６２も引き続きオンである。そして上記以外のスイッチは全てオフである。
【０１５８】
そうすると、容量素子２５６に保持された正の電荷は、スイッチ２５２、トランジスタ２５５、さらにスイッチ２５１を介して容量素子２５６の方向に流れていく。より詳しくは、容量素子２５６に保持された正の電荷は、スイッチ２５２、トランジスタ２５５のソース領域からドレイン領域を介して、さらにスイッチ２５１を介して容量素子２５６の方向に流れていく。その結果、容量素子２５６の両電極間の電位差は減少していく。この動作は、トランジスタ２５５がオフになるまで行われる。つまり、容量素子２５６に保持されている電荷が、トランジスタ２５５のしきい値電圧と同じ値になるまで続けられる。
【０１５９】
また、容量素子２６１に保持された正の電荷は、スイッチ２５９、トランジスタ２６０を介して電源線２６４の方向に流れていく。より詳しくは、容量素子２６１に保持された正の電荷は、スイッチ２５９、トランジスタ２６０のソース領域からドレイン領域を介して、電源線２６４の方向に流れていく。この動作は、トランジスタ２６０がオフになるまで行われる。つまり、容量素子２６１に保持されている電荷が、トランジスタ２６０のしきい値電圧と同じ値になるまで続けられる。
【０１６０】
このとき、容量素子２５６にはトランジスタ２５５のしきい値電圧が保持された状態であり、また、容量素子２６１にはトランジスタ２６０のしきい値電圧が保持された状態である。この状態において、画素７１３においては、スイッチ２５０、スイッチ２５３をオンにして、それ以外のスイッチはオフとする。またバイアス回路７１４においては、スイッチ２６３をオンとして、それ以外のスイッチはオフとする。
【０１６１】
そうすると、トランジスタ２５５のゲート電極には、容量素子２５６を介して、光電変換素子２５７から信号が入力される。また同時に、トランジスタ２６０のゲート電極には、容量素子２６１を介してバイアス電位Vbが入力される。
【０１６２】
このとき、トランジスタ２５５のゲート電極には、該トランジスタのしきい値電圧に加えて、光電変換素子２５７からの信号が上乗せされた値が入力される。また、トランジスタ２６０のゲート電極には、該トランジスタのしきい値電圧に加えて、バイアス電位が上乗せされた値が入力される。つまり、トランジスタ２５５、２６０のゲート電極に入力される信号は、該トランジスタ２５５、２６０のしきい値電圧に加えて、該トランジスタのゲート電極に入力される信号となる。そのため、両トランジスタのしきい値電圧のバラツキの影響を抑制することができる。
【０１６３】
そしてトランジスタ２５５のソース領域の電位が出力電位Voutとなり、該出力電位Voutは、光電変換素子２５７により読み取られた信号として、スイッチ２５０を介して信号線Ｓ（ｉ）に出力される。
【０１６４】
次いで、スイッチ２５４をオンにして、それ以外のスイッチは全てオフにして、光電変換素子２５７を初期化する。より詳しくは、光電変換素子２５７のｎチャネル側端子の電位が電源線２５８の電位と同じになるように、光電変換素子２５７が保持している電荷をスイッチ２５４を介して、電源線Ｖ（ｉ）の方向に流れるようにする。以後、上記の動作を繰り返す。
【０１６５】
上記のような構成を有する本発明の半導体装置は、トランジスタのしきい値電圧のバラツキの影響を抑制することができる。
【０１６６】
本発明は、実施の形態１〜実施の形態３と任意に組み合わせることが可能である。
【０１６７】
（実施の形態５）
本実施の形態では、本発明を適用した電気回路において、実施の形態２〜実施の形態４とは異なる例について、図１３〜図１６を用いて説明する。
【０１６８】
図１３（Ａ）において、３１０は図１、２で示したソースフォロワ回路である。ソースフォロワ回路３１０の回路構成と動作は、図１、２と同じであるので、本実施の形態では説明は省略する。
【０１６９】
ソースフォロワ回路３１０の動作は、大別して設定動作と出力動作に分別できることは上述した。なお設定動作とは、容量素子に所定の電荷の保持を行う動作であり、図１（Ａ）（Ｂ）及び図２（Ａ）の動作に相当する。また出力動作とは、入力電位Vin及びバイアス電位Vbを入力して、出力電位Voutを取り出す動作のことであり、図２（Ｂ）の動作に相当する。
【０１７０】
ソースフォロワ回路３１０において、端子ａが入力端子に相当し、端子ｂが出力端子に相当する。そして、スイッチ２１６、２１８、２２１は端子ｃから入力される信号により制御される。スイッチ２１５、２１７、２２０及び２２２は端子ｄから入力される信号により制御される。スイッチ２１９は端子ｅから入力される信号により制御される。
【０１７１】
そして、ソースフォロワ回路３１０を有する電気回路を設計するときには、図１３（Ｂ）に示すように、少なくとも２つのソースフォロワ回路３１５、３１６を配置するとよい。そしてソースフォロワ回路３１５、３１６のうち、一方は設定動作を行って、他方は出力動作を行うようにするとよい。そうすると、同時に２つのことができ、動作に無駄がなく、無駄な時間が必要なくなるので、電気回路の動作をより高速で行うことができる。
【０１７２】
例えば、信号線駆動回路にソースフォロワ回路を用いて設計するときには、信号線ごとに少なくとも２個のソースフォロワ回路を配置するとよい。また走査線駆動回路にソースフォロワ回路を用いて設計するときには、走査線ごとに少なくとも２個のソースフォロワ回路を配置するとよい。また画素にソースフォロワ回路を用いて設計するときには、画素ごとに少なくとも２つのソースフォロワ回路を配置するとよい。
【０１７３】
図１３（Ｂ）において、３１１〜３１４はスイッチ機能を有する素子であり、好ましくはトランジスタなどが用いられる。そして、スイッチ３１１、３１２がオンのときは、スイッチ３１３、３１４はオフとなる。またスイッチ３１１、３１２がオフのときには、スイッチ３１３、３１４はオンとなる。このようにして、２つのソースフォロワ回路３１５、３１６のうち、一方は設定動作を行って、他方は出力動作を行うようにする。なお、スイッチ３１１〜スイッチ３１４を配置せずに、ソースフォロワ回路３１０が有するスイッチ２１６、２１８を制御することによって、２つのソースフォロワ回路３１５、３１６を制御するようにしてもよい。
【０１７４】
また本実施の形態では、点線で囲んだ部分３１５、３１６は、ソースフォロワ回路に相当するとしたが、本発明はこれに限定されず、図７〜図１０などに示した差動増幅回路、オペアンプなどを適用してもよい。
【０１７５】
そして本実施の形態では、信号線ごとに少なくとも２個のソースフォロワ回路を配置した信号線駆動回路の構成とその動作について、図１４〜図１６を用いて説明する。
【０１７６】
図１４には信号線駆動回路を示しており、該信号線駆動回路は、シフトレジスタ３２１、第１のラッチ回路３２２、第２のラッチ回路３２３、Ｄ/Ａ変換回路３２４及び信号増幅回路３２５を有する。
【０１７７】
なお、第１のラッチ回路３２２や第２のラッチ回路３２３が、アナログデータを保存できる回路である場合は、Ｄ/Ａ変換回路３２４は省略できる場合が多い。また、信号線に出力するデータが２値、つまり、デジタル量である場合は、Ｄ/Ａ変換回路３２４は省略できる場合が多い。また、Ｄ/Ａ変換回路３２４には、ガンマ補正回路が内蔵されている場合もある。このように、信号線駆動回路は、図１７に限定されない。
【０１７８】
動作を簡単に説明すると、シフトレジスタ３２１は、フリップフロップ回路（ＦＦ）等を複数列用いて構成され、クロック信号（Ｓ-ＣＬＫ）、スタートパルス(Ｓ-ＳＰ)、クロック反転信号(Ｓ-ＣＬＫｂ)が入力される、これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
【０１７９】
シフトレジスタ３２１より出力されたサンプリングパルスは、第１のラッチ回路３２２に入力される。第１のラッチ回路３２２には、ビデオ信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各列でビデオ信号を保持していく。
【０１８０】
第１のラッチ回路３２２において、最終列までビデオ信号の保持が完了すると、水平帰線期間中に、第２のラッチ回路３２３にラッチパルス（Latch Pulse）が入力され、第１のラッチ回路３２２に保持されていたビデオ信号は、一斉に第２のラッチ回路３２３に転送される。その後、第２のラッチ回路３２３に保持されたビデオ信号は、１行分が同時に、Ｄ／Ａ変換回路３２４へと入力される。そして、Ｄ／Ａ変換回路３２４から入力される信号は信号増幅回路３２５へ入力される。
【０１８１】
第２のラッチ回路３２３に保持されたビデオ信号がＤ／Ａ変換回路３２４に入力されている間、シフトレジスタ３２１においては再びサンプリングパルスが出力される。以後、この動作を繰り返す。
【０１８２】
そして、ｉ列目から（ｉ＋２）列目の３本信号線の周辺の信号増幅回路３２５の構成を図１５を用いて説明する。
【０１８３】
信号増幅回路３２５は、列ごとに２つのソースフォロワ回路３１５、３１６を有する。ソースフォロワ回路３１５、３１６は、それぞれ端子ａ〜端子ｅまでの５つの端子を有する。端子ａはソースフォロワ回路３１５、３１６における入力端子に相当し、端子ｂはソースフォロワ回路３１５、３１６における出力端子に相当する。また、端子ｃから入力される信号によりスイッチ２１６、２１８及び２２１が制御され、端子ｄから入力される信号によりスイッチ２１５、２１７、２２０及び２２２が制御される。さらに端子ｅから入力される信号によりスイッチ２１９が制御される。
【０１８４】
また図１５に示す信号増幅回路３２５において、初期化用信号線３２６、設定用信号線３２７及びしきい値用信号線３２８の３本の信号線と、ソースフォロワ回路３１５、３１６との間には、論理演算子が配置されている。３２９はインバータ、３３０はＡＮＤ、３３１はＯＲ、３３２はインバータ、３３３はＡＮＤ、３３４はインバータ、３３５はＯＲである。そして、端子ｃ〜端子ｅには、設定用信号線３２７から出力される信号、又は上記の論理演算子の出力端子から出力される信号のどちらかが入力される。
【０１８５】
次いで、初期化用信号線３２６、設定用信号線３２７及びしきい値用信号線３２８の３本の信号線から出力される信号と、ソースフォロワ回路３１５における端子ｃ〜端子ｅを介して各スイッチに入力される信号を図１６を用いて説明する。
【０１８６】
なお、端子ｃ〜端子ｅを介して信号が入力されるスイッチは、Highの信号が入力されるとオンになり、Lowの信号が入力されるとオフになるとする。
【０１８７】
そして、初期化用信号線３２６、設定用信号線３２７及びしきい値用信号線３２８の３本の信号線からは、図１６に示すような信号が入力される。さらに、ソースフォロワ回路３１５における端子ｃには、設定用信号線３２７から入力される信号がそのまま入力される。端子ｄにはＡＮＤ３３3の出力端子から出力される信号が入力され、端子ｅにはＯＲ３３１の出力端子から出力される信号が入力される。そうすると、ソースフォロワ回路３１５では、設定動作と出力動作のどちらか一方の動作を行うように制御することが出来る。
【０１８８】
またソースフォロワ回路３１６における端子ｃには、インバータ３３２の出力端子から出力される信号が入力される。端子ｄには、ＡＮＤ３３０の出力端子から出力される信号が入力され、端子ｅにはＯＲ３３５の出力端子から出力される信号が入力される。そうすると、ソースフォロワ回路３１６では、設定動作と出力動作のどちらか一方の動作を行うように制御することが出来る。
【０１８９】
なお、信号線駆動回路の各信号線の先には、複数の画素が接続されている場合が多い。当該画素は、信号線から入力される電圧によって、状態を変化させるものであることが多い。例としては、液晶素子を有する画素や有機ＥＬに代表される発光素子を有する画素などがあげられる。その他にも、さまざまな構成の画素を接続することが可能である。
【０１９０】
なお、本実施の形態は、実施の形態１〜実施の形態４と任意に組み合わせることが可能である。
【０１９１】
（実施の形態６）
本発明の電気回路を用いて完成される電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図２０に示す。
【０１９２】
図２０（Ａ）はディスプレイ（発光装置）であり、筐体3001、支持台3002、表示部3003、スピーカー部3004、ビデオ入力端子3005等を含む。本発明は表示部3003を構成する電気回路に用いることができる。また本発明により、図２０（Ａ）に示す発光装置が完成される。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０１９３】
図２０（Ｂ）はデジタルスチルカメラであり、本体3101、表示部3102、受像部3103、操作キー3104、外部接続ポート3105、シャッター3106等を含む。本発明は、表示部3102を構成する電気回路に用いることができる。また本発明により、図２０（Ｂ）に示すデジタルスチルカメラが完成される。
【０１９４】
図２０（Ｃ）はノート型パーソナルコンピュータであり、本体3201、筐体3202、表示部3203、キーボード3204、外部接続ポート3205、ポインティングマウス3206等を含む。本発明は、表示部3203を構成する電気回路に用いることができる。また本発明により、図２０（Ｃ）に示すノート型コンピュータが完成される。
【０１９５】
図２０（Ｄ）はモバイルコンピュータであり、本体3301、表示部3302、スイッチ3303、操作キー3304、赤外線ポート3305等を含む。本発明は、表示部3302を構成する電気回路に用いることができる。また本発明により、図２０（Ｄ）に示すモバイルコンピュータが完成される。
【０１９６】
図２０（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体3401、筐体3402、表示部Ａ3403、表示部Ｂ3404、記録媒体（ＤＶＤ等）読み込み部3405、操作キー3406、スピーカー部3407等を含む。表示部Ａ3403は主として画像情報を表示し、表示部Ｂ3404は主として文字情報を表示するが、本発明は、表示部Ａ、Ｂ3403、3404を構成する電気回路に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。また本発明により、図２０（Ｅ）に示すＤＶＤ再生装置が完成される。
【０１９７】
図２０（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体3501、表示部3502、アーム部3503を含む。本発明は、表示部3502を構成する電気回路に用いることができる。また本発明により、図２０（Ｆ）に示すゴーグル型ディスプレイが完成される。
【０１９８】
図２０（Ｇ）はビデオカメラであり、本体3601、表示部3602、筐体3603、外部接続ポート3604、リモコン受信部3605、受像部3606、バッテリー3607、音声入力部3608、操作キー3609等を含む。本発明は、表示部3602を構成する電気回路に用いることができる。また本発明により、図２０（Ｇ）に示すビデオカメラが完成される。
【０１９９】
図２０（Ｈ）は携帯電話であり、本体３７０１、筐体３７０２、表示部３７０３、音声入力部３７０４、音声出力部３７０５、操作キー３７０６、外部接続ポート３７０７、アンテナ３７０８等を含む。本発明は、表示部３７０３を構成する電気回路に用いることができる。なお、表示部３７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。また本発明により、図２０（Ｈ）に示す携帯電話が完成される。
【０２００】
なお、将来的に発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０２０１】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０２０２】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０２０３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また本実施の形態の電子機器は、実施の形態１〜実施の形態５に示したいずれの構成の電気回路を用いても良い。
【０２０４】
なお、ＴＦＴの特性バラツキの影響を抑制する効果を実現する本発明は、多結晶半導体（ポリシリコン）を用いて画素及び駆動回路を同一基板上に形成する技術に大きく貢献し、上記電子機器のうち、本技術を採用する携帯端末には特に優れた効果をもたらす。
【０２０５】
【発明の効果】
本発明は、容量素子の両電極がある特定のトランジスタのゲート・ソース間電圧を保持できるように配置した電気回路を提供する。そして本発明は、容量素子の両電極間の電位差が、ある特定のトランジスタのしきい値電圧となるように設定できる機能を有する電気回路を提供する。
【０２０６】
さらに本発明では、容量素子に保持されているある特定のトランジスタのゲート・ソース間電圧をそのまま保存して、且つ該トランジスタのゲート電極に信号電圧（ビデオ信号の電圧など）を入力する。そうすると、前記トランジスタのゲート電極には、容量素子に保持されているゲート・ソース間電圧に加えて、前記信号電圧を上乗せした電圧が入力される。その結果、トランジスタのゲート電極には、該トランジスタのしきい値電圧と信号電圧とを足した値が入力される。つまり本発明では、トランジスタ間にしきい値電圧にバラツキが生じていても、信号電圧が入力されるトランジスタでは、常に該トランジスタのしきい値電圧と信号電圧を足した値が入力されることになる。そのため、トランジスタ間のしきい値電圧のバラツキの影響を抑制した電気回路を提供することが出来る。
【０２０７】
【図面の簡単な説明】
【図１】 本発明のソースフォロワ回路の動作を説明する図。
【図２】 本発明のソースフォロワ回路の動作を説明する図。
【図３】 本発明の電気回路の構成とその動作を説明する図。
【図４】 電荷保存則を説明する図。
【図５】 ソースフォロワ回路の動作を説明する図。
【図６】 ソースフォロワ回路の動作を説明する図。
【図７】 本発明のソースフォロワ回路の動作を説明する図。
【図８】 本発明の差動増幅回路の構成を説明する図。
【図９】 本発明の差動増幅回路の構成を説明する図。
【図１０】 本発明のオペアンプの構成を説明する図。
【図１１】 本発明の半導体装置を示す図。
【図１２】 本発明の半導体装置の画素とバイアス用回路を示す図。
【図１３】 本発明の電気回路の構成を説明する図。
【図１４】 本発明の信号線駆動回路の図。
【図１５】 本発明の信号線駆動回路の図。
【図１６】 本発明の信号線駆動回路の動作を説明する図。
【図１７】 本発明のオペアンプを示す図。
【図１８】 本発明のオペアンプを示す図。
【図１９】 本発明のオペアンプを示す図。
【図２０】 本発明が適用される電気機器の図。
【図２１】 本発明のオペアンプの構成を説明する図。
【図２２】 本発明のオペアンプを示す図。
【図２３】 本発明のオペアンプを示す図。
Claims (7)
- 第１のトランジスタと、
第２のトランジスタと、
一方の電極が前記第１のトランジスタのゲートに電気的に接続された第１の容量と、
一方の電極が前記第２のトランジスタのゲートに電気的に接続された第２の容量と、
一方の電極が前記第１のトランジスタのゲートに電気的に接続され、他方の電極が前記第１のトランジスタのドレインに電気的に接続された第１のスイッチと、
一方の電極が前記第１の容量の他方の電極に電気的に接続され、他方の電極が第１の配線に電気的に接続された第２のスイッチと、
一方の電極が前記第１の容量の他方の電極に電気的に接続され、他方の電極が前記第１のトランジスタのソースに電気的に接続された第３のスイッチと、
一方の電極が前記第２のトランジスタのゲートに電気的に接続され、他方の電極が前記第２のトランジスタのドレインに電気的に接続された第４のスイッチと、
一方の電極が前記第２の容量の他方の電極に電気的に接続され、他方の電極が第２の配線に電気的に接続された第５のスイッチと、
一方の電極が前記第２の容量の他方の電極に電気的に接続され、他方の電極が前記第２のトランジスタのソースに電気的に接続された第６のスイッチと、
一方の電極が前記第１のトランジスタのソースに電気的に接続され、他方の電極が前記第２のトランジスタのドレインに電気的に接続された第７のスイッチと、
を有することを特徴とする半導体装置。 - 請求項１において、
一方の電極が前記第１のトランジスタのソース、又は前記第２のトランジスタのドレインに電気的に接続され、他方の電極が第４の配線に電気的に接続された第８のスイッチを有することを特徴とする半導体装置。 - 請求項１において、
前記第１乃至第７のスイッチは、トランジスタを含むことを特徴とする半導体装置。 - 請求項２において、
前記第１乃至第８のスイッチは、トランジスタを含むことを特徴とする半導体装置。 - 請求項１乃至請求項４のいずれか一において、
前記第１のトランジスタと前記第２のトランジスタは同じ導電型であることを特徴とする半導体装置。 - 請求項１乃至請求項５のいずれか一において、
前記第１のトランジスタと前記第２のトランジスタは、ソースフォロア回路の機能を有することを特徴とする半導体装置。 - 請求項１乃至請求項６のいずれか一に記載の半導体装置と、表示部又は操作キーとを具備したことを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002340511A JP4316859B2 (ja) | 2001-11-28 | 2002-11-25 | 半導体装置及びそれを用いた電子機器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-363484 | 2001-11-28 | ||
| JP2001363484 | 2001-11-28 | ||
| JP2002340511A JP4316859B2 (ja) | 2001-11-28 | 2002-11-25 | 半導体装置及びそれを用いた電子機器 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008148751A Division JP4927036B2 (ja) | 2001-11-28 | 2008-06-06 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003229734A JP2003229734A (ja) | 2003-08-15 |
| JP2003229734A5 JP2003229734A5 (ja) | 2008-04-03 |
| JP4316859B2 true JP4316859B2 (ja) | 2009-08-19 |
Family
ID=27759431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002340511A Expired - Fee Related JP4316859B2 (ja) | 2001-11-28 | 2002-11-25 | 半導体装置及びそれを用いた電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4316859B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5072718B2 (ja) * | 2008-06-02 | 2012-11-14 | 株式会社東芝 | 信号受信装置 |
| JP5922280B1 (ja) * | 2015-04-14 | 2016-05-24 | 日本電信電話株式会社 | 直列／並列変換器 |
| US10170565B2 (en) | 2015-04-22 | 2019-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Imaging device, method for driving imaging device, and electronic device |
-
2002
- 2002-11-25 JP JP2002340511A patent/JP4316859B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003229734A (ja) | 2003-08-15 |
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| JP4316859B2 (ja) | 半導体装置及びそれを用いた電子機器 | |
| JP4141851B2 (ja) | 半導体装置及びそれを用いた電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051007 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051007 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080215 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080225 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080408 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080605 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090217 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090416 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090519 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090521 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120529 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120529 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120529 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130529 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130529 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| LAPS | Cancellation because of no payment of annual fees |