JP2006197023A - 半導体集積回路 - Google Patents

Abstract

【課題】本発明は、細かい制御及び重い演算の両方について高い性能を有した再構成可能な半導体集積回路を提供することを目的とする。
【解決手段】半導体集積回路は、再構成可能に相互結合される複数の演算ユニットを含むリコンフィギュラブル回路と、所定の処理を実行するよう構成される固定のロジック回路及びパラメータ設定により処理仕様を変更可能に構成されるパラメータ付専用ハードウェアの少なくとも一方である処理回路と、リコンフィギュラブル回路と処理回路とに結合される接続変更可能なネットワークと、ネットワークを当該ネットワーク以外と結合するために当該ネットワークに接続される少なくとも２つのインターフェースを含むことを特徴とする。
【選択図】 図１

Description

本発明は一般に半導体集積回路に関し、詳しくは再構成可能な半導体集積回路に関する。

通信分野において、ソフトウェア無線とは、通信方式に関わる処理の大部分をソフトウェアで実行することにより、変調方式等が異なる様々な無線通信に対して１台の無線機で対応可能とするものである。ソフトウェアを書き換えることにより通信方式を変更することができるので、新しい通信方式が登場したら新しいソフトウェアを書き込むことにより、ハードウェアを交換することなく通信方式の更新ができる。

通信分野に限られることなく全ての分野で一般に、専用ＬＳＩを用いれば、高い性能且つ少ない消費電力で特定の処理を実行するシステムを実現することが出来る。但し、仕様を変更して異なる処理を実行しようとすると、設計及び製造を全てやり直す必要があり、専用ＬＳＩは仕様変更可能性が極めて低い構成である。

仕様変更可能性が高い構成としては、プロセッサによりソフトウェアを実行し、仕様の変更はソフトウェアを書き換えることで実現する構成が挙げられる。この場合、仕様変更可能性は極めて高いが、プロセッサは汎用処理を実行可能なように構成されているために冗長性が高く、処理性能が低くなってしまう。

仕様変更可能性を提供しながらもハードウェアによる処理を実現する技術として、ＦＰＧＡ（Field Programmable Gate Array）がある。ＦＰＧＡは、メモリへのコンフィギュレーションデータの書き込みによって論理素子間の接続を自由に再構成可能とすることにより、ゲート単位での変更を可能な構成とするものである。ＦＰＧＡはハードウェアの冗長性が高いために、回路規模の面では例えば専用ＬＳＩの１０倍程度の大きさになってしまい、コストが高く消費電力も大きい。また専用ＬＳＩと比較すれば、処理速度は低いものとなる。

ダイナミックリコンフィギュラブルＬＳＩ（動的再構成可能型半導体集積回路）は、再構成可能な回路を提供しながらも、高い処理性能を提供することができる手段として注目を集めている。ダイナミックリコンフィギュラブルＬＳＩは、複数の演算器をアレイ状に配列し、縦横に配置したバスでこれら演算器を接続する構成となっている。演算器アレイ部の周辺には，演算器アレイ部に関するコンフィギュレーション情報を格納するコンフィギュレーションメモリや、動的再構成の切替えを制御する制御部等が設けられる。

ダイナミックリコンフィギュラブルＬＳＩでは、再構成可能な構造の基本要素は演算器であり、単一ゲート程度を基本要素とするＦＰＧＡと比較すると、格段に大きな粒度（変更可能な単位の大きさ）になっている。また演算器をアレイ上に並べることにより、並列に演算を実行することが可能となり、複素演算や積和演算等の重い演算処理を高速に実行することができる。

ソフトウェア無線の分野においても、上記のようなＦＰＧＡやダイナミックリコンフィギュラブルＬＳＩ等の再構成可能な回路を用いることで、各種通信方式を変更可能な形で実現することができる。しかしダイナミックリコンフィギュアラブルＬＳＩは、処理の重い演算に対しては高い性能を発揮するが、粒度が大きいために、例えばデコード結果に基づいて条件分岐する等の細かい制御動作を効率よく実現することが難しいという難点がある。逆にＦＰＧＡでは、粒度が小さいので細かい制御を実現することは容易であるが、演算スピードという点において満足のいくものではない。

以上を鑑みて、本発明は、細かい制御及び重い演算の両方について高い性能を有した再構成可能な半導体集積回路を提供することを目的とする。

本発明による半導体集積回路は、再構成可能に相互結合される複数の演算ユニットを含むリコンフィギュラブル回路と、所定の処理を実行するよう構成される固定のロジック回路及びパラメータ設定により処理仕様を変更可能に構成されるパラメータ付専用ハードウェアの少なくとも一方である処理回路と、リコンフィギュラブル回路と処理回路とに結合される接続変更可能なネットワークと、ネットワークを当該ネットワーク以外と結合するために当該ネットワークに接続される少なくとも２つのインターフェースを含むことを特徴とする。

更に、本発明の別の構成によれば、該リコンフィギュラブル回路、該処理回路、及び該ネットワークを１つのセットとし、それらセットを少なくとも２セット含み、該複数のセットの複数のネットワークを該インターフェースを介して直列に結合するとともに、両端に位置するインターフェースに関しては外部に結合可能な構成とすることを特徴とする。

本発明の少なくとも１つの実施例によれば、半導体集積回路は、細かい制御が必要な処理についてはロジック回路により容易に制御を実現することが可能であるとともに、複素演算や積和演算等の重い演算処理についてはリコンフィギュラブル回路及びパラメータ付専用ハードウェアにより高速な演算を実行することが可能である。また特に設計変更することなく半導体集積回路内部に設ける処理セットの数を増やすことが可能であるとともに、半導体集積回路のチップ同士を接続することで全体の処理セットの数を増やすことも可能である。このようにして処理セットの数を増やすことにより、全体の処理性能を必要に応じて高めることができる。

以下に本発明の実施例を添付の図面を用いて詳細に説明する。

図１は、本発明による半導体集積回路の構成の一例を示すブロック図である。図１の半導体集積回路１０は、ダイナミックリコンフィギュラブル回路１１、ユーザロジック１２、パラメータ付専用ハードウェア１３、制御回路１４、ネットワーク１５、拡張Ｉ／Ｏ１６、内部Ｉ／Ｏ１７、バス１８、及びプロセッサ１９を含む。

図１の構成では、ダイナミックリコンフィギュラブル回路１１、ユーザロジック１２、パラメータ付専用ハードウェア１３、及びネットワーク１５からなる処理セットが、半導体集積回路１０のチップ内部に２セット設けられている。この処理セットの数は２に限定されるものではなく、１つ又は３つ以上の処理セットが１つのチップ内部に設けられていてよい。１つのチップ内に複数の処理セットが設けられる場合、隣接する処理セット間は、図１に示されるように内部Ｉ／Ｏ１７により接続される。

ダイナミックリコンフィギュラブル回路１１は、縦横にアレイ状に配置された複数の演算ユニット２０、各演算ユニット２０を接続する縦横に配置されたバス２１、及び複数の演算ユニット２０からなるアレイ部分のコンフィギュレーション情報を格納する設定レジスタ１１ａを含む。プロセッサ１９からバス１８を介してコンフィギュレーション情報を設定レジスタ１１ａに書き込むことで、複数の演算ユニット２０からなるアレイ部分に所望のデータ処理を実行させることができる。

ユーザロジック１２は、特定の処理を実行するための専用ハードウェアであり、設定レジスタ１２ａを含む。ユーザロジック１２には、複数の処理内容に対応した複数のハードウェア機能が設けられてよい。プロセッサ１９からバス１８を介して設定レジスタ１２ａにデータ設定することによって、ユーザロジック１２の動作条件等を制御することができる。

パラメータ付専用ハードウェア１３は、所定の処理を実行するために専用に設計・製造されたハードウェアであり、処理内容そのものを変更することはできないが、例えば処理のデータ数や精度等のパラメータを変更可能なように構成されている。このパラメータの情報は、設定レジスタ１３ａに格納される。プロセッサ１９がバス１８を介してこれらのパラメータを設定レジスタ１３ａに格納することにより、パラメータ付専用ハードウェア１３に所定の動作を所望の仕様に従い実行させることができる。

パラメータ付専用ハードウェア１３は、例えば帯域制限フィルタであり、変更可能なパラメータはフィルタの係数及びタップ数である。或いはパラメータ付専用ハードウェア１３は、例えばＦＦＴ演算器であり、変更可能なパラメータはＦＦＴ演算のポイント数である。また或いはパラメータ付専用ハードウェア１３は、例えばビタビ復号器であり、変更可能なパラメータは拘束長、符号化率、及び生成多項式である。

制御回路１４は、ネットワーク１５の信号線の接続を制御することにより、ダイナミックリコンフィギュラブル回路１１、ユーザロジック１２、及びパラメータ付専用ハードウェア１３間（処理マクロ間）の相互結合関係を所望の状態に設定する。また制御回路１４は更に、ネットワーク１５の信号線の接続を制御することにより、隣接する処理セットの間の相互結合関係を所望の状態に設定する。ネットワーク１５の信号線の接続に関する情報は、設定レジスタ１４ａに格納される。プロセッサ１９がバス１８を介して信号接続に関する情報を設定レジスタ１３ａに格納することにより、半導体集積回路１０内での各処理マクロ間の相互結合関係を接続変更可能に設定することができる。

ネットワーク１５は、例えば入力側の任意の一点を出力側の任意の一点に接続することができるクロスバー構成でよい。これにより、ネットワーク１５に結合される複数の処理マクロのうちで、任意の１つの出力を任意の１つの入力に供給することができる。２つの隣接するネットワーク１５間は内部Ｉ／Ｏ１７で互いに接続され、一方のネットワーク１５に接続される処理マクロと他方のネットワーク１５に接続される処理マクロとの間での信号のやり取りが可能とされる。

この際、あるネットワーク１５の信号線の全てを隣接するネットワーク１５に繋げたのでは、ｎ個の処理セットを設けた場合、単一の処理セットを設けた場合と比較して、ネットワーク１５の信号線の数がｎ倍となってしまう。即ち、ｎセット分の処理マクロを１つのネットワーク１５で相互結合するのと何ら違いが無いことになる。

そこで本願発明では、あるネットワーク１５の信号線のうちで選択したもののみを隣接するネットワーク１５に繋げる構成とする。この構成により、ｎ個の処理セットを設けた場合であっても、単一の処理セットを設けた場合とそれ程変わらない数に信号線の数を抑制することができる。従って、ネットワークの信号線数の増大を抑えながらも、半導体集積回路１０内に所望の数の処理セットを設けることができる。

また２つの拡張Ｉ／Ｏ１６により、ネットワーク１５は半導体集積回路１０の外部と通信が可能な構成となっている。これにより、図１に示される半導体集積回路１０を任意の個数連結することが可能となり、必要に応じた処理性能を容易に提供することができる。この際の拡張Ｉ／Ｏ１６によるチップ間の相互接続についても、上記の内部Ｉ／Ｏ１７によるチップ内の相互接続と同様に、ネットワーク１５の信号線のうちで選択したもののみを外部に接続する構成とすればよい。

上記のような構成の半導体集積回路１０は、細かい制御が必要な処理についてはユーザロジック１２により容易に実現することが可能であるとともに、ダイナミックリコンフィギュラブル回路１１及びパラメータ付専用ハードウェア１３により高速な演算を実行することが可能である。また特に設計変更することなく半導体集積回路１０内部に設ける処理セットの数を増やすことが可能であるとともに、半導体集積回路１０のチップ同士を接続することで全体の処理セットの数を増やすことも可能である。このようにして処理セットの数を増やすことにより、全体の処理性能を必要に応じて高めることができる。なおこのように処理セットの数に関して拡張性があるので、細かい制御が必要な処理については、リソースとして余裕のあるダイナミックリコンフィギュラブル回路１１部分において実現してもよい。

なお上記説明では、複数の演算ユニットで構成されたダイナミックリコンフィギュラブル回路１１のみが再構成可能な部分として設けられる構成を示したが、ダイナミックリコンフィギュラブル回路１１に加える、もしくは代えて、ＦＰＧＡ等の任意の再構成可能な回路を設けてもよい。

図２は、ネットワーク１５の構成の一例を示す図である。図２のネットワーク１５は、外部拡張用の信号線３１、セット間接続用の信号線３２、セット内接続用の信号線３３、及びセレクタ４１乃至４６を含む。セレクタ４１乃至４６は、制御回路１４により制御されてよい。図２の例では、外部拡張用の信号線３１は１本、セット間接続用の信号線３２は２本、セット内接続用の信号線３３は４本であるが、これらの数に限定されるものではない。

外部拡張用の信号線３１は、拡張Ｉ／Ｏ１６を介して半導体集積回路１０の外部に接続され、外部から供給される信号を受け取る。セレクタ４１は、セット間接続用の信号線３２及びセット内接続用の信号線３３のうちの１本を選択して半導体集積回路１０外部に接続し、信号を外部に出力する。拡張Ｉ／Ｏ１６は、インターフェース用の信号駆動バッファ等を含むものであり、論理的には図に点線で示されるように単に信号を素通りさせる機能しかない。

セット間接続用の信号線３２は、内部Ｉ／Ｏ１７を介して半導体集積回路１０内部の隣接するネットワーク１５に接続され、このネットワーク１５から供給される信号を受け取る。セレクタ４６は、外部拡張用の信号線３１及びセット内接続用の信号線３３のうちの２本を選択して隣接するネットワーク１５に接続し、信号を隣接するネットワーク１５に供給する。内部Ｉ／Ｏ１７は、インターフェース用の信号駆動バッファ等を含むものであり、論理的には図に点線で示されるように単に信号を素通りさせる機能しかない。

セレクタ４２乃至４５は、各処理マクロ３０に対して１つずつ設けられる。セレクタ４２乃至４５は、外部拡張用の信号線３１、セット間接続用の信号線３２、及びセット内接続用の信号線３３のうちの１本を選択して、選択した信号線の信号を対応する処理マクロ３０に供給する。各処理マクロ３０の出力は、セット内接続用の信号線３３のうちの対応する１本に接続されており、この１本はセレクタ４２乃至４５のうちの対応するセレクタには入力されていない。これは、自らの出力を自らの入力として供給する必要が無いからである。

図２に示すように、セレクタ４６により、ネットワーク１５の信号線のうちで選択したもののみを隣接するネットワーク１５に繋げる構成とする。この構成により、処理セットの数が変化した場合であっても、ネットワーク１５の信号線の数は所定の数に固定することができる（図２の例では７本）。従って、ネットワークの信号線数の増大を抑えながらも、半導体集積回路１０内に所望の数の処理セットを設けることができる。

また同様に、セレクタ４１により、ネットワーク１５の信号線のうちで選択したもののみを拡張用として外部に繋げる構成とする。この構成により、ネットワークの信号線数の増大を抑えながらも、任意の数の半導体集積回路１０を連結して、所望の数の処理セットを含むように拡張することができる。

図３は、複数の半導体集積回路１０を連結して拡張した構成の一例を示す図である。図３において、図１と同一の要素は同一の番号で参照し、その説明は省略する。

図３では、２つの半導体集積回路１０が互いに接続され、合計で４つの処理セットが連結されている。これら４つの処理セットは全体で１つの回路として動作することが可能であり、処理セットの数に応じた処理性能を提供することができる。図３に示される２つの半導体集積回路１０に更に半導体集積回路１０を接続していくことが可能であり、原理的には無制限に半導体集積回路１０の数を増やして処理性能を高めていくことができる。

以下に半導体集積回路１０の応用例として、ＩＥＥＥ８０２．１１ａ及びＩＥＥＥ８０２．１１ｂの両方に対応した端末装置を本発明の半導体集積回路１０により構成する例について説明する。

図４は、ＩＥＥＥ８０２．１１ａの受信機能構成を示すブロック図である。また図５は、ＩＥＥＥ８０２．１１ａの送信機能構成を示すブロック図である。

図４に示されるように、ＩＥＥＥ８０２．１１ａの受信機能は、ＡＤＣインターフェース５１、帯域制限フィルタ５２、シンボル同期パケット検出５３、広帯域キャリア周波数誤差検出５４、広帯域キャリア周波数補正５５、狭帯域キャリア周波数補正５６、ＦＦＴウィンドウ５７、ＦＦＴ５８、伝送路推定＆補正５９、残留キャリアサンプリング周波数誤差補正６０、デマップ・デインターリーブ・デパンクチャ６１、ビタビ６２、デスクランブル６３、ＭＡＣインターフェース６４、及びシグナルデコード６５を含む。また図５に示されるように、ＩＥＥＥ８０２．１１ａの送信機能は、ＭＡＣインターフェース７０、スクランブル畳み込み符号化７１、パンクチュア７２、インターリーブ７３、マッピング７４、パイロット挿入７５、ＩＦＦＴ７６、ブリアンブル挿入７７、フィルタ７８、及びＤＡＣインターフェース７９を含む。

ＩＥＥＥ８０２．１１ａは５ＧＨｚ帯の周波数帯域を使用し、ＯＦＤＭ（Orthogonal Frequency Division Multiplexing：直交周波数分割多重）を変調方式として、最大５４Ｍｂｐｓという高速な通信を行なうことができる。図４及び図５に示されるＩＦＦＴ部分及びＦＦＴ部分は、ＯＦＤＭ変調処理及びＯＦＤＭ復調処理を行う部分である。またＭＡＣインターフェース部６４及び７０は、ＭＡＣ（Media Access Control）制御部を介してホスト装置との信号のやり取りを行う部分である。またＡＤＣインターフェース５１はＡＤＣ（Analog-to-Digital Converter）から信号を受けるインターフェースであり、ＤＡＣインターフェース７９はＤＡＣ（Digital-to-Analog Converter）へ信号を供給するインターフェースである。

図６は、ＩＥＥＥ８０２．１１ｂの受信機能構成を示すブロック図である。また図７は、ＩＥＥＥ８０２．１１ｂの送信機能構成を示すブロック図である。

図６に示されるように、ＩＥＥＥ８０２．１１ｂの受信機能は、ＡＤＣインターフェース９１、帯域制限フィルタ９２、トラッキング補正・シンボル同期・パケット検出・フレーム同期９３、逆拡散９４、ＤＢＰＳＫ・ＤＱＰＳＫ復調９５、ＣＣＫ９６、デスクランブル９７、シグナルデコード９８、及びＭＡＣインターフェース９９を含む。また図６に示されるように、ＩＥＥＥ８０２．１１ｂの送信機能は、ＭＡＣインターフェース１００、スクランブル１０１、ＤＢＰＳＫ・ＤＱＰＳＫ・ＣＣＫ変調１０２、拡散１０３、帯域制限フィルタ１０４、及びＤＡＣインターフェース１０５を含む。

ＩＥＥＥ８０２．１１ｂは２．４ＧＨｚ帯の周波数帯域を使用し、直接系列スペクトル拡散（ＤＳ−ＳＳ）を伝送方式とし、ＣＣＫ（Complementary Code Keying）等を変調方式として、１１Ｍｂｐｓの速度で通信を行なうことができる。図６及び図７に示される拡散１０３及び逆拡散９４は、直接系列スペクトル拡散及び逆拡散を行う部分であり、ＤＢＰＳＫ・ＤＱＰＳＫ・ＣＣＫ変調１０２及びＤＢＰＳＫ・ＤＱＰＳＫ復調９５が変調及び復調を行う部分である。またＭＡＣインターフェース部９９及び１００は、ＭＡＣ（Media Access Control）制御部を介してホスト装置との信号のやり取りを行う部分である。またＡＤＣインターフェース９１はＡＤＣ（Analog-to-Digital Converter）から信号を受けるインターフェースであり、ＤＡＣインターフェース１０５はＤＡＣ（Digital-to-Analog Converter）へ信号を供給するインターフェースである。

図８は、図４及び図５に示すＩＥＥＥ８０２．１１ａの機能と図６及び図７に示すＩＥＥＥ８０２．１１ｂの機能とを、本発明の半導体集積回路１０により実現した構成を示す図である。図８において、図１と同一の要素は同一の番号で参照し、その説明は省略する。

図８に示す半導体集積回路１０は、上位システムインターフェース１１０を含む。上位システムインターフェース１１０は、プロセッサ１９と上位システムとのインターフェースを提供するものである。また半導体集積回路１０は、ＰＬＬ（Phase-Locked Loop）１１１及び分周器１１２を含む。これらは半導体集積回路１０で使用する内部クロック信号を発生するために設けられている。

図８に示す半導体集積回路１０には、３つの処理セット（即ち３つのネットワーク１５）が設けられている。処理マクロ１１−１乃至１１−３はダイナミックリコンフィギュラブル回路であり、処理マクロ１２−１乃至１２−５はユーザロジックであり、処理マクロ１３−１乃至１３−３はパラメータ付専用ハードウェアである。

図８に示す例では、ダイナミックリコンフィギュラブル回路１１−１は、図４の広帯域キャリア周波数補正５５の機能又は図６の逆拡散９４の機能の何れかを、ＩＥＥＥ８０２．１１ａ及びＩＥＥＥ８０２．１１ｂの切換えに応じて、再構成可能な形で実現する。ダイナミックリコンフィギュラブル回路１１−２は、図４の狭帯域キャリア周波数補正５６の機能又は図７のＤＢＰＳＫ・ＤＱＰＳＫ・ＣＣＫ変調１０２及び拡散１０３の機能の何れかを、ＩＥＥＥ８０２．１１ａ及びＩＥＥＥ８０２．１１ｂの切換えに応じて、再構成可能な形で実現する。ダイナミックリコンフィギュラブル回路１１−３は、図４の伝送路推定補正５９及び図５のパンクチュア７２、インターリーブ７３、マッピング７４、パイロット挿入７５の機能又は図６のＤＢＰＳＫ・ＤＱＰＳＫ復調９５の機能の何れかを、ＩＥＥＥ８０２．１１ａ及びＩＥＥＥ８０２．１１ｂの切換えに応じて、再構成可能な形で実現する。

またユーザロジック１２−１乃至１２−５として、トラッキング補正・シンボル同期・パケット検出・フレーム同期９３、シンボル同期パケット検出５３、広帯域キャリア周波数誤差検出５４、残留キャリアサンプリング周波数誤差補正６０、ブリアンブル挿入７７、ＡＤＣインターフェース５１及び９１、ＤＡＣインターフェース７９及び１０５等が実現される。更にパラメータ付専用ハードウェア１３−１乃至１３−３としては、帯域制限フィルタ５２及び９２、ＦＦＴ５８、ＩＦＦＴ７６、ＣＣＫ９６、デマップ・デインターリーブ・デパンクチャ６１、ビタビ６２、スクランブル畳み込み符号化７１等が実現される。

図８に示すような機能割り当てにおいては、まず基本的にパラメータ付専用ハードウェア１３で処理可能な機能はパラメータ付専用ハードウェア１３に割り当てる。次に、それ以外の処理で積和演算等の重い演算を多く含む処理はダイナミックリコンフィギュラブル回路１１に割当てる。その他の残りの処理については、ユーザロジック１２に割り当てる。基本的には、固定的で変更のできないユーザロジック１２の規模は成るべく小さくして、ダイナミックリコンフィギュラブル回路１１やＦＰＧＡ等の再構成可能な回路部分を優先的に利用することが望ましい。

図９は、図８に示す半導体集積回路１０を使用するシステム構成を示す図である。図９のシステムは、上位システム１２０、ＡＤＣ／ＤＡＣ１２１、図８の半導体集積回路１０であるＬＳＩ１２２、ＭＡＣ１２３、及びバス１２４を含む。上位システム１２０が、ＡＤＣ／ＤＡＣ１２１、ＬＳＩ１２２、及びＭＡＣ１２３とバス１２４を介して制御信号をやり取りすることで、これらの装置を制御する。図８に示すＡＤ／ＤＡインターフェース１２−４がＡＤＣ／ＤＡＣ１２１と接続され、ＬＳＩ１２２とＡＤＣ／ＤＡＣ１２１とのデータ信号のやり取りを実現する。また図８に示すＭＡＣインターフェース１２−５がＭＡＣ１２３と接続され、ＬＳＩ１２２とＭＡＣ１２３とのデータ信号のやり取りを実現する。

上位システム１２０が、バス１２４を介してＬＳＩ１２２を制御することにより、ＬＳＩ１２２をＩＥＥＥ８０２．１１ａ及びＩＥＥＥ８０２．１１ｂの何れかの通信機能に設定することができる。また上位システム１２０が、バス１２４を介してＡＤＣ／ＤＡＣ１２１、ＬＳＩ１２２、及びＭＡＣ１２３を制御することで、所定の送受信動作を実行することができる。

図１０は、本発明の半導体集積回路１０の別の応用例として、ＩＥＥＥ８０２．１１ｇに対応した端末装置を半導体集積回路１０により構成した例を示す図である。

図１０の構成は、ＡＤ／ＤＡ変換器１３１、本発明の半導体集積回路１０であるＬＳＩ１３２−１乃至１３２−ｎ、ＭＡＣ１３３、本発明の半導体集積回路１０であるＬＳＩ１３４−１乃至１３４−ｎ、及びＡＤ／ＤＡ変換器１３５を含む。半導体集積回路１０であるＬＳＩ１３２−１乃至１３２−ｎはＩＥＥＥ８０２．１１ａの機能を実現するように設定され、ＬＳＩ１３４−１乃至１３４−ｎはＩＥＥＥ８０２．１１ｂの機能を実現するように設定される。ＡＤ／ＤＡ変換器１３１及び１３５からＭＡＣ１３３に向かう矢印の経路が受信信号の経路であり、ＭＡＣ１３３からＡＤ／ＤＡ変換器１３１及び１３５に向かう矢印の経路が送信信号の経路である。

これによりＩＥＥＥ８０２．１１ｇに対応した端末装置を本発明の半導体集積回路１０により構成することができる。なお図１０の構成では、ＬＳＩ１３２−１乃至１３２−ｎ及びＬＳＩ１３４−１乃至１３４−ｎはそれぞれｎ個示されているが、この数は任意でよい（図８の構成では１つの半導体集積回路１０でＩＥＥＥ８０２．１１ａ，ｂの機能を実現している）。

図１１は、本発明の半導体集積回路１０の別の応用例として、送受信が同時に行われない無線方式を半導体集積回路１０により構成した例を示す図である。

図１１の構成は、本発明の半導体集積回路１０であるＬＳＩ１４１乃至１４３を直列に連結したものとなっている。受信時には、アンテナ側から供給された受信信号が、マスター装置であるＬＳＩ１４１及び拡張用のスレーブ装置であるＬＳＩ１４２及び１４３により順に処理されて、所定の信号処理で得られた受信データが上位層に供給される。送信時には、上位層から供給された送信データが、ＬＳＩ１４３、１４２、及び１４１により順に処理されて、送信信号としてアンテナ側に供給される。

このように複数の半導体集積回路１０を拡張Ｉ／Ｏ１６を介して直列に接続させることで、全体の信号処理性能を向上させることができる。また無線ＬＡＮのように送受信が同時に実行されない無線方式の場合、図１１のように一列の半導体集積回路１０を受信用と送信用とに交互に使い分けることができる。

図１２は、本発明の半導体集積回路１０の別の応用例として、送受信が同時に行われる無線方式を半導体集積回路１０により構成した例を示す図である。

図１２の構成は、ＡＤＣ／ＤＡＣ１５１、本発明の半導体集積回路１０であるＬＳＩ１５２乃至１５４、及びＭＡＣ１５５を含む。ＬＳＩ１５２乃至１５４は、拡張Ｉ／Ｏ１６を介して直列に連結したものとなっている。図１２において、Ｔは送信データの流れ、Ｒは受信データの流れ、Ｆはフィードバックの制御情報の流れである。

携帯電話のように常に受信を行いつつ送信を行うような通信方式の場合、上位層側からアンテナ側への制御情報（フィードバック）が多く存在する。図１２の構成では、内部Ｉ／Ｏ１７を利用して半導体集積回路１０（ＬＳＩ１５２乃至１５４）を直列に接続させることで、フィードバック及び送受信同時処理に対応するとともに、信号処理性能を拡張することが可能である。

図１３は、本発明の半導体集積回路１０の別の応用例として、マルチアンテナ構成の端末を半導体集積回路１０により構成した例を示す図である。図１３の構成は、本発明の半導体集積回路１０であるＬＳＩ１６１乃至１６７を含む。

この例では、マルチアンテナ構成を実現するために、半導体集積回路１０の複数の拡張Ｉ／Ｏ１６を利用してＭＩＭＯ（Multi Input Multi Output）を構成している。ＭＩＭＯは、マトリクス演算（図１３のように信号の流れを示す矢印がクロスするような演算）を実行するものである。本発明の半導体集積回路１０には２つの拡張Ｉ／Ｏ１６が設けられており、図１や図２に示すように、各拡張Ｉ／Ｏ１６は入力部と出力部とを有している。従って各半導体集積回路１０は、２つの入力と２つの出力とを有していることになる。これらの入出力を図１３のように接続することにより、本発明の半導体集積回路１０を用いてＭＩＭＯを構成することが可能となる。

図１４は、本発明の半導体集積回路１０の別の応用例として、並列処理を半導体集積回路１０により実現する例を示す図である。図１３の構成は、本発明の半導体集積回路１０であるＬＳＩ１７１乃至１８０を含む。

アンテナ側から見た１段目から２段目において、ＬＳＩ１７１の２つの出力がＬＳＩ１７２及びＬＳＩ１７３に供給される。２段目から３段目において、ＬＳＩ１７２の２つの出力がＬＳＩ１７４及びＬＳＩ１７５に供給され、ＬＳＩ１７３の２つの出力がＬＳＩ１７６及びＬＳＩ１７７に供給される。従って３段目において、ＬＳＩ１７４乃至１７７の４つの半導体集積回路１０が並列に処理を実行する構成となっている。

ＨＡＲＱ（Hybrid Automatic Repeat Request）は、例えば３ＧＰＰ（3rd Generation Partnership Project）の拡張版であるＨＳＤＰＡ（High Speed Down Link Packet Access）方式で使用されている。この方式は、一旦受信したデータが誤っていた場合にはそれを保持し、符号化方式を変えて再送を行い、再送データを前回データと合わせて復号することにより性能を向上させる方式である。この場合、アンテナと上位層との中間地点において大きな処理性能が必要となる。図１４に示す構成では、中間地点（３段目）において半導体集積回路１０を並列に配置することで、このような処理要求に対応することができる。

図１５は、本発明の半導体集積回路１０において拡張Ｉ／Ｏ１６を他のデバイスとの通信に使用する例である。図１５の構成は、半導体集積回路１０及びＦＰＧＡ等のリコンフィギュラブルデバイス１９０を含む。リコンフィギュラブルデバイス１９０は半導体集積回路１０の内部Ｉ／Ｏ１７に接続されている。またリコンフィギュラブルデバイス１９０の内部には、ユーザロジック１２の論理を実現する評価用ロジック１９１及び評価用ロジック１９２が構成されている。

このような構成において、半導体集積回路１０のユーザロジック１２の動作を停止させ、評価用ロジック１９１及び評価用ロジック１９２をユーザロジック１２の代わりに動作させる。これにより、ユーザロジック１２の動作チェック、評価、設計の見直しなどを効率的に行うことが可能となる。このように拡張Ｉ／Ｏ１６は、半導体集積回路１０同士を繋げる以外にも、他の様々な用途に使用することが可能である。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

本発明による半導体集積回路の構成の一例を示すブロック図である。 ネットワークの構成の一例を示す図である。 複数の半導体集積回路を連結して拡張した構成の一例を示す図である。 ＩＥＥＥ８０２．１１ａの受信機能構成を示すブロック図である。 ＩＥＥＥ８０２．１１ａの送信機能構成を示すブロック図である。 ＩＥＥＥ８０２．１１ｂの受信機能構成を示すブロック図である。 ＩＥＥＥ８０２．１１ｂの送信機能構成を示すブロック図である。 図４及び図５に示すＩＥＥＥ８０２．１１ａの機能と図６及び図７に示すＩＥＥＥ８０２．１１ｂの機能とを、本発明の半導体集積回路により実現した構成を示す図である。 図８に示す半導体集積回路を使用するシステム構成を示す図である。 本発明の半導体集積回路の別の応用例として、ＩＥＥＥ８０２．１１ｇに対応した端末装置を半導体集積回路により構成した例を示す図である。 本発明の半導体集積回路の別の応用例として、送受信が同時に行われない無線方式を半導体集積回路により構成した例を示す図である。 本発明の半導体集積回路の別の応用例として、送受信が同時に行われる無線方式を半導体集積回路により構成した例を示す図である。 本発明の半導体集積回路の別の応用例として、マルチアンテナ構成の端末を半導体集積回路により構成した例を示す図である。 本発明の半導体集積回路の別の応用例として、並列処理を半導体集積回路により実現する例を示す図である。 本発明の半導体集積回路において拡張Ｉ／Ｏを他のデバイスとの通信に使用する例を示す図である。

符号の説明

１０ 半導体集積回路
１１ ダイナミックリコンフィギュラブル回路
１２ ユーザロジック
１３ パラメータ付専用ハードウェア
１４ 制御回路
１５ ネットワーク
１６ 拡張Ｉ／Ｏ
１７ 内部Ｉ／Ｏ
１８ バス
１９ プロセッサ

Claims (10)

1. 再構成可能に相互結合される複数の演算ユニットを含むリコンフィギュラブル回路と、
   所定の処理を実行するよう構成される固定のロジック回路及びパラメータ設定により処理仕様を変更可能に構成されるパラメータ付専用ハードウェアの少なくとも一方である処理回路と、
   該リコンフィギュラブル回路と該処理回路とに結合される接続変更可能なネットワークと、
   該ネットワークを該ネットワーク以外と結合するために該ネットワークに接続される少なくとも２つのインターフェース
   を含むことを特徴とする半導体集積回路。
2. 該リコンフィギュラブル回路、該処理回路、及び該ネットワークを１つのセットとし、別のリコンフィギュラブル回路、別の処理回路、及び別のネットワークを含むセットを更に少なくとも１セット含み、該複数のセットの複数のネットワークを該インターフェースを介して直列に結合するとともに、両端に位置する該ネットワークについては該インターフェースを介して該半導体集積回路の外部に結合可能に構成することを特徴とする請求項１記載の半導体集積回路。
3. 該ネットワークは、
   複数の信号線と、
   該複数の信号線のうちから所定数の信号線を選択するセレクタ
   を含み、該セレクタにより選択された信号線のみを該インターフェースの１つに接続することを特徴とする請求項１記載の半導体集積回路。
4. 該リコンフィギュラブル回路と該処理回路とに結合されるバスと、
   該バスに結合されるプロセッサ
   を更に含むことを特徴とする請求項１記載の半導体集積回路。
5. 該ネットワークの接続を制御する制御回路を更に含み、該制御回路は該プロセッサからの指示に応じて該ネットワークの接続を設定するよう構成されることを特徴とする請求項４記載の半導体集積回路。
6. 該リコンフィギュラブル回路は該プロセッサからの設定データに応じて該複数の演算ユニットの演算内容を設定することを特徴とする請求項４記載の半導体集積回路。
7. 該プロセッサと外部システムとを結合するためのシステムインターフェースを更に含むことを特徴とする請求項４記載の半導体集積回路。
8. 該ネットワークは該リコンフィギュラブル回路と該処理回路とを相互結合するクロスバーを含むことを特徴とする請求項１記載の半導体集積回路。
9. 該パラメータ付専用ハードウェアは、
   特定の処理を実行する専用ハードウェアと、
   該専用ハードウェアの動作及び処理仕様を規定するデータを保持する設定レジスタ
   を含むことを特徴とする請求項１記載の半導体集積回路。
10. 該処理回路は、該半導体集積回路の外部との信号のやり取りのためのインターフェースを更に含むことを特徴とする請求項１記載の半導体集積回路。
    

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