KR20180076346A - 촬상 장치 및 전자 기기 - Google Patents

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다카유키 이케다
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 고속으로 동작하는 촬상 장치를 제공한다.
촬상 회로, 2개 이상의 화상 처리 블록, 및 2개 이상의 실렉터를 갖는 촬상 장치. 화상 처리 블록은 화상 처리부 및 유지 회로를 갖고, 실렉터는 스위치부 및 유지 회로를 갖는다. 촬상 회로는 촬상 동작을 행함으로써 화상 데이터를 생성하는 기능을 갖는다. 화상 처리부는 촬상 회로가 생성한 화상 데이터를 처리하는 기능을 갖는다. 화상 처리 블록이 갖는 유지 회로는 화상 처리부가 처리를 행할 때에 필요한 파라미터를 수신하고, 유지하는 기능을 갖는다. 스위치부는 촬상 회로가 생성한 화상 데이터 및 화상 처리부가 처리한 화상 데이터의 하나를 출력하는 기능을 갖는다. 실렉터가 갖는 유지 회로는 스위치부가 출력하기 위한 파라미터를 수신하고 유지하는 기능을 갖는다. 제 1 유지 회로 및 제 2 유지 회로는 채널 형성 영역에 금속 산화물을 포함하는 트랜지스터를 갖는다.

Description

촬상 장치 및 전자 기기{Imaging device and electronic appliance}
본 발명의 일 형태는 촬상 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태가 속하는 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로, 본 명세서에서 개시하는 본 발명의 일 형태가 속하는 기술분야의 더 구체적인 예로서는, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 촬상 장치, 제조 장치, 이들의 동작 방법, 또는 이들의 제조 방법을 들 수 있다.
또한, 본 명세서 등에 있어서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 트랜지스터, 반도체 회로는 반도체 장치의 일 형태이다. 또한, 기억 장치, 표시 장치, 촬상 장치, 전자 기기, 및 제조 장치는 반도체 장치를 갖는 경우가 있다.
트랜지스터에 적용 가능한 반도체 재료로서 산화물 반도체가 주목을 받고 있다. 예를 들어, 산화물 반도체로서 산화 아연, 또는 In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 특허문헌 1 및 특허문헌 2에 개시되어 있다. 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터(Oxide Semiconductor 트랜지스터, 이하 OS 트랜지스터라고 함)는 오프 전류가 매우 낮다는 특징을 갖는다.
오프 전류가 낮은 것을 이용하여 OS 트랜지스터를 비휘발성의 기억 장치에 사용하는 예가 특허문헌 3에 개시되어 있다.
또한, OS 트랜지스터를 화소 회로의 일부에 사용하는 구성의 촬상 장치가 특허문헌 4에 개시되어 있다. 이에 의하여, 글로벌 셔터 방식을 적용할 수 있고, 동체의 촬상이어도 왜곡이 없는 화상을 얻을 수 있다.
일본 공개특허공보 특개2007-123861호 일본 공개특허공보 특개2007-96055호 일본 공개특허공보 특개2011-151383호 일본 공개특허공보 특개2011-119711호
촬상 장치에는 생성한 촬상 데이터에 대하여 감마 보정, 조광, 조색, 노이즈 제거, 왜곡 보정, 부호화, 복호화 등의 화상 처리를 행하기 위하여 화상 처리 프로세서를 탑재하는 경우가 많다. 또한, 화상 처리 프로세서를 탑재함으로써, 촬상 장치가 얼굴 검출, 자동 씬 인식, 하이 다이내믹 레인지 합성(High Dynamic Range imaging, 이하 HDR이라고 함) 등의 기능을 가질 수 있다.
상기 기능은 반드시 모두를 사용할 필요는 없고, 예를 들어 사용자가 사용하는 기능을 선택할 수 있게 하는 것이 바람직하다. 예를 들어, 사용하는 기능 및 사용하지 않는 기능을 나타내는 파라미터를 CPU(Central Processing Unit) 등의 호스트가 생성하고, 이 파라미터를 화상 처리 프로세서에 공급함으로써, 사용하는 기능을 선택할 수 있다. 또한, 화상 처리 프로세서가 화상 처리 등을 행할 경우, 이 화상 처리에 필요한 정보를 나타내는 파라미터가 호스트에 의하여 생성되고, 이 파라미터가 화상 처리 프로세서에 공급된다.
화상 처리 프로세서는 상기 파라미터를 유지하는 기능을 갖는 레지스터 등의 메모리, 및 화상 처리를 행하는 화상 처리부가 제공된다. 호스트가 생성한 파라미터를 이 메모리에 유지하고, 필요에 따라 화상 처리부가 메모리로부터 파라미터를 판독한다.
상기 메모리가 휘발성 메모리인 경우, 촬상 장치의 전원을 오프로 하면 메모리에 유지한 파라미터가 소실된다. 그러므로, 촬상 장치의 전원을 온으로 하면 프로세서가 다시 파라미터를 생성한다. 이 때문에, 전원을 온으로 하고 나서 촬상할 수 있게 될 때까지 시간이 걸린다.
본 발명의 일 형태는 전원을 오프로 한 경우에도 파라미터를 유지하는 기능을 갖는 메모리가 제공된 촬상 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 고속으로 동작하는 촬상 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 소비전력이 낮은 촬상 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신규 촬상 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없다. 또한, 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 제 1 회로(예를 들어, 촬상 회로)와, 제 1 컨트롤러와, 2개 이상의 제 2 회로(예를 들어, 화상 처리 블록)와, 2개 이상의 실렉터를 갖고, 제 2 회로는 각각 화상 처리부와, 제 1 유지 회로를 갖고, 실렉터는 각각 스위치부와, 제 2 유지 회로를 갖고, 제 1 유지 회로는 제 1 트랜지스터를 갖고, 제 2 유지 회로는 제 2 트랜지스터를 갖고, 제 1 회로는 촬상 동작을 행함으로써 화상 데이터를 생성하는 기능을 갖고, 제 1 컨트롤러는 제 2 회로로의 전원 공급을 제어하는 기능을 갖고, 제 2 회로가 갖는 화상 처리부는 제 1 회로가 생성한 화상 데이터를 처리하는 기능을 갖고, 제 2 회로의 하나가 갖는 화상 처리부는 다른 제 2 회로가 갖는 화상 처리부가 처리한 화상 데이터를 처리하는 기능을 갖고, 제 1 유지 회로는 제 1 파라미터를 수신하는 기능을 갖고, 제 1 유지 회로는 제 2 회로로의 전원 공급이 차단되어 있는 상태에서, 제 1 파라미터를 유지하는 기능을 갖고, 스위치부는 제 1 회로가 생성한 화상 데이터 및 화상 처리부가 처리한 화상 데이터 중에서 선택된 하나의 화상 데이터를 출력하는 기능을 갖고, 제 2 유지 회로는 제 2 파라미터를 수신하는 기능을 갖고, 제 2 유지 회로는 실렉터로의 전원 공급이 차단되어 있는 상태에서 제 2 파라미터를 유지하는 기능을 갖고, 제 1 트랜지스터 및 제 2 트랜지스터는 채널 형성 영역에 금속 산화물을 포함하는 촬상 장치이다.
또한, 상기 형태에서, 제 1 파라미터는 화상 처리부가 처리를 행할 경우에 필요한 정보를 나타내고, 제 2 파라미터는 스위치부로부터 출력되는 화상 데이터를 나타내어도 좋다.
또한, 상기 형태에서, 제 1 유지 회로는 제 1 레지스터와, 제 2 레지스터를 갖고, 제 2 유지 회로는 제 3 레지스터와, 제 4 레지스터를 갖고, 제 1 레지스터는 제 1 파라미터를 제 2 레지스터에 공급하는 기능을 갖고, 제 2 레지스터는 제 1 레지스터로부터 수신한 제 1 파라미터를 화상 처리부에 출력하는 기능을 갖고, 제 3 레지스터는 제 2 파라미터를 제 4 레지스터에 공급하는 기능을 갖고, 제 4 레지스터는 제 3 레지스터로부터 수신한 제 2 파라미터를 스위치부에 출력하는 기능을 가져도 좋다.
또한, 상기 형태에서, 제 2 레지스터는 제 1 트랜지스터를 갖고, 제 4 레지스터는 제 2 트랜지스터를 갖고, 제 2 레지스터는 제 2 회로로의 전원 공급이 차단되어 있는 상태에서 제 1 파라미터를 유지하는 기능을 갖고, 제 4 레지스터는 실렉터로의 전원 공급이 차단되어 있는 상태에서 제 2 파라미터를 유지하는 기능을 가져도 좋다.
또한, 상기 형태에서, 제 1 레지스터 및 제 3 레지스터는 플립플롭 회로를 가져도 좋다.
또한, 상기 형태에서, 제 2 회로를 n개(n은 2 이상의 정수) 갖고, 실렉터를 n+1개 가져도 좋다.
또한, 상기 형태에서, 제 1 유지 회로는 제 1 용량 소자를 갖고, 제 2 유지 회로는 제 2 용량 소자를 갖고, 제 1 트랜지스터의 소스 또는 드레인은 제 1 용량 소자와 전기적으로 접속되고, 제 2 트랜지스터의 소스 또는 드레인은 제 2 용량 소자와 전기적으로 접속되어 있어도 좋다.
또한, 상기 형태에서, 제 2 컨트롤러를 갖고, 제 2 컨트롤러는 제 1 회로 및 제 1 컨트롤러로의 전원 공급을 제어하여도 좋다.
또한, 상기 형태에서, 호스트를 갖고, 호스트는 제 1 파라미터 및 제 2 파라미터를 생성하는 기능을 가져도 좋다.
또한, 상기 형태에서, 제 1 컨트롤러는 호스트가 생성한 제 1 파라미터를 수신하는 기능을 갖고, 제 1 컨트롤러는 호스트가 생성한 제 2 파라미터를 수신하는 기능을 갖고, 제 1 컨트롤러는 수신한 제 1 파라미터를 제 2 회로로 공급하는 기능을 갖고, 제 1 컨트롤러는 수신한 제 2 파라미터를 실렉터에 공급하는 기능을 가져도 좋다.
또한, 본 발명의 일 형태에 따른 촬상 장치와, 조작용 버튼을 갖는 전자 기기도 본 발명의 일 형태이다.
본 발명의 일 형태에 의하여 전원을 오프로 한 경우에도 파라미터를 유지하는 기능을 갖는 메모리가 제공된 촬상 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 고속으로 동작하는 촬상 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 소비전력이 낮은 촬상 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신규 촬상 장치를 제공할 수 있다.
또한, 본 발명의 일 형태는 이들 효과에 한정되는 것은 아니다. 예를 들어, 본 발명의 일 형태는 경우 또는 상황에 따라, 이들 효과 외의 효과를 갖는 경우도 있다. 또는, 예를 들어, 본 발명의 일 형태는, 경우 또는 상황에 따라, 이들 효과를 갖지 않는 경우도 있다.
도 1은 촬상 장치의 구성예를 나타낸 블록도.
도 2는 화상 처리 블록의 구성예를 나타낸 블록도.
도 3은 레지스터의 구성예를 나타낸 회로도.
도 4는 레지스터의 구성예를 나타낸 회로도.
도 5는 레지스터의 구성예를 나타낸 회로도.
도 6은 레지스터의 동작예를 나타낸 타이밍 차트.
도 7은 파라미터를 설명하기 위한 도면.
도 8은 촬상 회로의 구성예를 설명하기 위한 블록도.
도 9는 화소의 회로를 설명하기 위한 도면.
도 10은 글로벌 셔터 및 롤링 셔터의 동작을 설명하기 위한 도면.
도 11은 화소 회로의 구성예를 설명하기 위한 도면.
도 12는 화소 회로의 구성예를 설명하기 위한 도면.
도 13은 화소 회로의 동작예를 설명하기 위한 도면.
도 14는 화소 회로의 구성예를 설명하기 위한 도면.
도 15는 촬상 장치의 구성예를 설명하기 위한 단면도.
도 16은 촬상 장치의 구성예를 설명하기 위한 단면도.
도 17은 광전 변환 소자의 접속 형태의 일례를 설명하기 위한 단면도.
도 18은 광전 변환 소자의 접속 형태의 일례를 설명하기 위한 단면도.
도 19는 촬상 장치의 구성예를 설명하기 위한 단면도.
도 20은 광전 변환 소자의 접속 형태의 일례를 설명하기 위한 단면도.
도 21은 촬상 장치의 구성예를 설명하기 위한 단면도.
도 22는 촬상 장치의 구성예를 설명하기 위한 단면도.
도 23은 촬상 장치의 구성예를 설명하기 위한 단면도.
도 24는 촬상 장치의 구성예를 설명하기 위한 단면도.
도 25는 촬상 장치의 구성예를 설명하기 위한 단면도.
도 26은 촬상 장치의 구성예를 설명하기 위한 단면도.
도 27은 트랜지스터의 구성예를 설명하기 위한 상면도 및 단면도.
도 28은 트랜지스터의 구성예를 설명하기 위한 상면도 및 단면도.
도 29는 트랜지스터의 구성예를 설명하기 위한 상면도 및 단면도.
도 30은 트랜지스터의 구성예를 설명하기 위한 상면도 및 단면도.
도 31은 트랜지스터의 구성예를 설명하기 위한 상면도 및 단면도.
도 32는 촬상 장치를 수납한 패키지의 사시도 및 단면도.
도 33은 촬상 장치를 수납한 패키지의 사시도 및 단면도.
도 34는 전자 기기의 일례를 설명하기 위한 도면.
이하, 실시형태에 대하여 도면을 참조하여 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 아래에 기재된 실시형태의 기재 내용에 한정되어 해석되는 것은 아니다. 또한 아래에 나타내어진 복수의 실시형태는 적절히 조합할 수 있다.
또한, 도면 등에서 크기, 층의 두께, 영역 등은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 반드시 그 스케일에 한정되는 것은 아니다. 도면은 이상적인 예를 모식적으로 도시한 것이고, 도면에 도시된 형상 또는 값 등에 한정되지 않는다.
또한, 도면 등에서 동일한 요소 또는 같은 기능을 갖는 요소, 동일한 재질의 요소, 또는 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 이에 대한 반복적인 설명은 생략하는 경우가 있다.
또한, 본 명세서 등에서, "막"이라는 용어와 "층"이라는 용어는 서로 바꿀 수 있다. 예를 들어 "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 변경할 수 있는 경우가 있다.
또한 본 명세서 등에서 "위"나 "아래" 등 배치를 나타내는 용어는 구성 요소의 위치 관계가 "바로 위" 또는 "바로 아래"인 것으로 한정하는 것은 아니다. 예를 들어 "게이트 절연층 위의 게이트 전극"이라는 표현은 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에서 "제 1", "제 2", "제 3" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이며 수적으로 한정하는 것은 아니다.
또한, 본 명세서 등에서 "전기적으로 접속"이란 "어떤 전기적 작용을 갖는 것"을 통하여 접속되는 경우가 포함된다. 여기서, "어떠한 전기적 작용을 갖는 것"은 접속 대상 간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별한 제한을 받지 않는다. 예를 들어 "어떠한 전기적 작용을 갖는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자, 이 외 각종 기능을 갖는 소자 등이 포함된다.
또한, 본 명세서 등에서 "전압"이란 어떤 전위와 기준의 전위(예를 들어 그라운드 전위)와의 전위차를 가리키는 경우가 많다. 따라서 전압, 전위, 전위차를 각각 전위, 전압, 전압차로 바꿔 말할 수 있다.
또한, 본 명세서 등에 있어서, 트랜지스터란, 게이트, 드레인, 및 소스를 포함하는 적어도 세 개의 단자를 갖는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 형성 영역을 갖고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있는 것이다. 또한, 본 명세서 등에서, 채널 형성 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한 소스나 드레인의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 그러므로 본 명세서 등에서는 소스나 드레인의 용어는 서로 바꿔 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서 오프 전류란, 특별한 설명이 없는 한, 트랜지스터가 오프 상태(비도통 상태나 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 오프 상태란 특별히 설명이 없는 한, n채널형 트랜지스터의 경우에는 게이트와 소스 사이의 전압 Vgs가 문턱 전압 Vth보다 낮은 상태를 가리키고, p채널형 트랜지스터의 경우에는 게이트와 소스 사이의 전압 Vgs가 문턱 전압 Vth보다 높은 상태를 가리킨다. 즉 n채널형 트랜지스터의 오프 전류란, 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮을 때의 드레인 전류를 말하는 경우가 있다.
상기 오프 전류의 설명에서 드레인을 소스로 바꿔 읽어도 좋다. 즉, 오프 전류란 트랜지스터가 오프 상태일 때 소스를 흐르는 전류를 말하는 경우가 있다.
또한, 본 명세서 등에서는 오프 전류와 같은 의미로 누설 전류라고 기재하는 경우가 있다. 또한 본 명세서 등에서 오프 전류란, 트랜지스터가 오프 상태일 때 소스와 드레인 사이를 흐르는 전류를 말하는 경우가 있다.
본 명세서 등에서, 금속 산화물(metal oxide)이란, 넓은 표현에서의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 및 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 불림) 등으로 분류된다. 예를 들어 트랜지스터의 활성층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉 금속 산화물이 증폭 작용, 정류 작용, 및 스위칭 작용 중 적어도 하나를 갖는 경우, 상기 금속 산화물을 금속 산화물 반도체(metal oxide semiconductor), 줄여서 OS라고 할 수 있다. 또한 OS FET라고 기재된 경우에는 금속 산화물 또는 산화물 반도체를 갖는 트랜지스터로 바꿔 말할 수 있다.
또한, 본 명세서 등에서 질소를 갖는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한, 질소를 함유하는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
또한, 본 명세서 등에서 CAAC(c-axis aligned crystal) 및 CAC(Cloud-Aligned Composite)라고 기재하는 경우가 있다. 또한 CAAC는 결정 구조의 일례를 나타내고, CAC는 기능 또는 재료의 구성의 일례를 나타낸다.
또한, 본 명세서 등에서 CAC-OS 또는 CAC-metal oxide는 재료의 일부에서는 도전성 기능을 갖고 재료의 일부에서는 절연성 기능을 갖고, 재료 전체에서는 반도체로서의 기능을 갖는다. 또한 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성 기능은 캐리어가 되는 전자(또는 홀)를 흘리는 기능이고, 절연성 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성 기능과 절연성 기능을 각각 상보적으로 작용시킴으로써 CAC-OS 또는 CAC-metal oxide는 스위칭 기능(온/오프시키는 기능)을 가질 수 있다. CAC-OS 또는 CAC-metal oxide에서 각 기능을 분리시킴으로써 양쪽의 기능을 최대한 높일 수 있다.
또한, 본 명세서 등에서, CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 갖는다. 도전성 영역은 상술한 도전성 기능을 갖고, 절연성 영역은 상술한 절연성 기능을 갖는다. 또한 재료 중에서, 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되는 경우가 있다. 또한 도전성 영역과 절연성 영역은 각각 재료 중에 편재(偏在)하는 경우가 있다. 또한 도전성 영역은 경계가 흐릿하여 구름처럼(cloud-like) 연결되어 관찰되는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 사이즈로 재료 중에 분산되어 있는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 갖는 성분에 의하여 구성된다. 예를 들어 CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 넓은 갭(wide gap)을 갖는 성분과 도전성 영역에 기인하는 좁은 갭(narrow gap)을 갖는 성분으로 구성된다. 이 구성인 경우, 캐리어를 흘릴 때에 좁은 갭을 갖는 성분에서 주로 캐리어가 흐른다. 또한 좁은 갭을 갖는 성분이 넓은 갭을 갖는 성분에 상보적으로 작용함으로써 좁은 갭을 갖는 성분에 연동되어 넓은 갭을 갖는 성분에도 캐리어가 흐른다. 이 때문에, 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에 있어서 높은 전류 구동력, 즉 큰 온 전류, 및 높은 전계 효과 이동도를 얻을 수 있다.
즉 CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태인 촬상 장치에 대하여 도면을 참조하여 설명한다.
<촬상 장치>
도 1은 촬상 장치(10)의 구성예를 나타낸 블록도이다. 촬상 장치(10)는 촬상 회로(11), 화상 처리 회로(12), 호스트(13), 및 컨트롤러(14)를 갖는다.
촬상 회로(11)는 촬상 동작을 행하고, 화상 데이터 ID를 생성하는 기능을 갖는다. 자세한 사항은 나중에 설명하지만, 촬상 회로(11)에는 광전 변환 소자를 갖는 화소가 매트릭스 형태로 배열되어 있으며, 이 광전 변환 소자가 외부로부터 조사된 광, 즉 환경광을 검출하고, 검출된 광에 따른 화상 데이터 ID를 촬상 회로(11)가 생성한다.
화상 처리 회로(12)는 화상 데이터 ID에 대하여 화상 처리를 행하는 기능을 갖는다. 화상 처리로서, 예를 들어, 감마 보정, 조광, 조색, 노이즈 제거, 왜곡 보정, 부호화, 복호화 등을 행할 수 있다. 또한, 화상 처리 회로(12)는 얼굴 검출, 자동 씬 인식, HDR 등의 처리를 행하는 기능을 갖는다. 여기서, 자동 씬 인식이란, 외부 환경 등의 씬을 인식하여 노광, 포커스, 플래시 등을 자동적으로 조정하는 것을 말한다.
화상 처리 회로(12)는 상기 처리 모두를 행하지 않아도 되고, 일부의 처리만 행할 수 있다. 예를 들어, 화상 처리 회로(12)는 화상 데이터 ID에 대하여 감마 보정 및 노이즈 제거만을 행하고, 왜곡 보정, 부호화, 복호화 등을 행하지 않는 것으로 할 수 있다. 또한, 화상 처리 회로(12)는 얼굴 검출은 행하지만 자동 씬 인식 및 HDR은 행하지 않는 것으로 할 수 있다. 화상 처리 회로(12)가 행하는 처리는 예를 들어 촬상 장치(10)의 사용자가 선택할 수 있다. 또는, 화상 처리 회로(12)가 행하는 처리는 예를 들어 외부 환경에 따라 자동으로 선택할 수 있다. 예를 들어, 화상 데이터 ID에서, 가장 밝은 부분과 가장 어두운 부분의 밝기의 비율이 일정값 이하인 경우는 HDR을 행하지 않는 것으로 할 수 있다.
또한, 화상 처리 회로(12)는 예를 들어 프로세서로 할 수 있다.
호스트(13)는 화상 처리 회로(12)가 필요로 하는 파라미터를 생성하는 기능을 갖는 회로이다. 예를 들어, 화상 처리 시에 필요한 정보를 나타내는 파라미터를 생성할 수 있다. 예를 들어, 화상 처리 회로(12)에 공급된 화상 데이터 X를 소정의 식에 의하여 화상 데이터 Y로 변환하는 경우, 상기 식의 계수를 나타내는 파라미터를 호스트(13)가 생성할 수 있다. 또한, 자세한 내용은 나중에 설명하지만, 호스트(13)는 예를 들어 화상 데이터 ID에 대하여 행하는 처리를 나타내는 파라미터를 생성할 수 있다.
또한, 호스트(13)는 화상 처리 회로(12)로부터 출력된 화상 데이터를 수신하고, 외부 기기에 출력하는 기능을 갖는 회로이다. 여기서, 외부 기기란, 촬상 장치(10)의 외부에 제공된 기기를 나타내고, 예를 들어 표시 장치, 기억 장치 등으로 할 수 있다. 또한, 호스트(13)는 수신한 화상 데이터를 바탕으로 생성하는 파라미터를 변경할 수 있다.
또한, 호스트(13)는 CPU(Central Processing Unit), 메모리 등을 갖는다. CPU는 GPU(Graphics Processing Unit)를 가져도 좋다.
컨트롤러(14)는 촬상 회로(11) 및 화상 처리 회로(12)로의 전원 공급을 제어하는 기능을 갖는 회로이다. 예를 들어, 촬상 장치(10)의 사용자가 촬상 장치(10)를 사용하지 않는 경우는, 촬상 회로(11) 및 화상 처리 회로(12)로의 전원 공급을 차단할 수 있다. 이에 의하여 촬상 장치(10)의 소비전력을 저감시킬 수 있다.
화상 처리 회로(12)는 컨트롤러(21), 화상 처리 블록(22), 및 실렉터(23)를 갖는다. 예를 들어, 화상 처리 블록(22)을 n개(n은 2 이상의 정수) 제공할 수 있고, 실렉터(23)를 m개(m은 2 이상의 정수) 제공할 수 있다. 또한, m은 예를 들어 n+1로 할 수 있다. 도 1에서는 m=n+1로 하는 경우를 나타내었다. 이후, m=n+1인 경우에 대하여 설명한다.
본 명세서에 있어서, 같은 부호를 사용하는 경우더라도, 그 중에서 특별히 구별할 필요가 있는 경우에는 부호에 [0], [1], [n] 등의 식별용 부호를 부기하여 기재하는 경우가 있다. 예를 들어, 복수의 화상 처리 블록(22) 및 복수의 실렉터(23)를 구별하기 위하여 [1], [2], [n] 등의 부호를 사용한다.
실렉터(23)는 입력 단자, 출력 단자, 선택 제어 입력 단자, 및 선택 제어 출력 단자를 갖는다. 실렉터(23)는 예를 들어 입력 단자를 m개(n+1개) 갖고, 출력 단자, 선택 제어 입력 단자, 및 선택 제어 출력 단자를 각각 1개씩 갖는다.
화상 처리 블록(22[1] 내지 [n])은 직렬로 접속되어 있다. 즉, 예를 들어 화상 처리 블록(22[1])은 화상 처리 블록(22[2])과 전기적으로 접속되고, 화상 처리 블록(22[2])은 화상 처리 블록(22[1]) 및 화상 처리 블록(22[3])과 전기적으로 접속되고, 화상 처리 블록(22[n])은 화상 처리 블록(22[n-1])과 전기적으로 접속되어 있다.
실렉터(23[1] 내지 [n+1])는 선택 제어 입력 단자 및 선택 제어 출력 단자를 통하여 직렬로 접속되어 있다. 즉, 예를 들어 실렉터(23[1])의 선택 제어 출력 단자는 실렉터(23[2])의 선택 제어 입력 단자와 전기적으로 접속되고, 실렉터(23[n])의 선택 제어 출력 단자는 실렉터(23[n+1])의 선택 제어 입력 단자와 전기적으로 접속되어 있다.
컨트롤러(21)는 호스트(13)가 생성한 파라미터를 수신하고, 상기 파라미터를 화상 처리 블록(22[1]) 또는 실렉터(23[1]) 등에 공급하는 기능을 갖는 회로이다. 예를 들어, 호스트(13)는 생성하는 파라미터에 헤더를 제공하고, 상기 헤더에 파라미터의 공급처에 관한 정보를 기록할 수 있다. 이 경우, 컨트롤러(21)가 파라미터의 헤더를 판독하고, 상기 파라미터의 공급처를 결정할 수 있다. 예를 들어, 화상 처리 블록(22[1]) 및 실렉터(23[1]) 중 어느 쪽에 파라미터를 공급할지를 결정할 수 있다. 또한, 파라미터를 실렉터(23[1])에 공급하는 경우, 실렉터(23[1])의 선택 제어 입력 단자에 파라미터를 공급할 수 있다.
본 명세서 등에 있어서, 화상 처리 블록(22)에 공급하는 파라미터를 파라미터 P1로 하고, 실렉터(23)에 공급하는 파라미터를 파라미터 P2로 한다.
또한, 화상 처리 블록(22[2] 내지 [n])으로는 앞의 화상 처리 블록(22)을 통하여 순서대로 파라미터 P1을 공급할 수 있다. 예를 들어, 화상 처리 블록(22[3])으로는 화상 처리 블록(22[1]) 및 화상 처리 블록(22[2])을 통하여 컨트롤러(21)로부터 파라미터 P1을 공급할 수 있다. 예를 들어, 화상 처리 블록(22[n])으로는 화상 처리 블록(22[1] 내지 [n-1])을 통하여 컨트롤러(21)로부터 파라미터 P1을 공급할 수 있다. 또한, 실렉터(23[2] 내지 [n+1])로는 앞의 실렉터(23)를 통하여 순서대로 파라미터 P2를 공급할 수 있다. 예를 들어, 실렉터(23[3])로는 실렉터(23[1]) 및 실렉터(23[2])를 통하여 컨트롤러(21)로부터 파라미터 P2를 공급할 수 있다. 예를 들어, 실렉터(23[n+1])로는 실렉터(23[1] 내지 [n])를 통하여 컨트롤러(21)로부터 파라미터 P2를 공급할 수 있다.
또한, 화상 처리 블록(22[n])으로 공급된 파라미터 P1은 컨트롤러(21)에 공급할 수 있다. 또한, 실렉터(23[n+1])의 선택 제어 입력 단자에 공급된 파라미터 P2는 실렉터(23[n+1])의 선택 제어 출력 단자로부터 컨트롤러(21)에 공급할 수 있다. 화상 처리 블록(22[n])으로부터 컨트롤러(21)에 공급된 파라미터 P1, 및 실렉터(23[n+1])로부터 컨트롤러(21)에 공급된 파라미터 P2는 호스트(13)에 공급할 수 있다. 이에 의하여, 예를 들어 파라미터 P1이 모든 화상 처리 블록(22)에 올바르게 공급된 것, 및 파라미터 P2가 모든 실렉터(23)에 올바르게 공급된 것을 호스트(13)가 인식할 수 있다. 또한, 화상 처리 블록(22)이 파라미터 P1을 재기록하는 경우, 재기록된 파라미터 P1을 호스트(13)가 인식할 수 있다. 또한, 화상 처리 블록(22[n])으로 공급된 파라미터 P1, 및 실렉터(23[n+1])의 선택 제어 입력 단자에 공급된 파라미터 P2를 컨트롤러(21)에 공급하지 않아도 된다.
또한, 도 1에서는 화상 처리 회로(12)가 파라미터 P1을 화상 처리 블록(22)으로 공급하는 경로와, 파라미터 P2를 실렉터(23)로 공급하는 경로를 각각 1개씩 갖는 구성을 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 파라미터 P1을 화상 처리 블록(22)으로 공급하는 경로와, 파라미터 P2를 실렉터(23)로 공급하는 경로를 각각 2개씩 가져도 좋고, 각각 i개(i는 자연수)씩 가져도 좋다. 파라미터를 공급하는 경로의 수를 증가시킴으로써, 촬상 장치(10)의 동작을 고속화할 수 있다. 또한, 파라미터 P1을 화상 처리 블록(22)으로 공급하는 경로의 개수와, 파라미터 P2를 실렉터(23)로 공급하는 경로의 개수를 다르게 하여도 좋다.
또한, 컨트롤러(21)는 화상 처리 블록(22)으로의 전원 공급을 제어하는 기능을 갖는 회로이다. 자세한 사항은 후술하지만, 촬상 장치(10)에서는 화상 처리 블록(22[1] 내지 [n]) 중, 일부를 사용하지 않는 것으로 할 수 있다. 이 경우, 컨트롤러(21)는 사용하지 않는 화상 처리 블록(22)으로의 전원 공급을 차단할 수 있다. 이에 의하여, 촬상 장치(10)의 소비전력을 저감할 수 있다. 또한, 컨트롤러(21)는 실렉터(23)로의 전원 공급을 제어하는 기능을 가져도 좋다. 예를 들어, 자세한 사항은 후술하지만, 실렉터(23[1] 내지 [n+1]) 중, 출력 단자가 사용하지 않는 화상 처리 블록(22)과 전기적으로 접속되어 있는 실렉터(23)로의 전원 공급을 차단할 수 있다.
화상 처리 회로(12)가 도 1에 나타낸 구성인 경우, 컨트롤러(14)는 컨트롤러(21)로의 전원 공급을 제어할 수 있다. 컨트롤러(21)로의 전원 공급을 차단하는 경우, 컨트롤러(21)는 화상 처리 블록(22[1] 내지 [n])의, 예를 들어 모두로의 전원 공급을 차단할 수 있다. 또한, 실렉터(23[1] 내지 [n+1])의, 예를 들어 모두로의 전원 공급을 차단할 수 있다. 또한, 컨트롤러(14)는 예를 들어 촬상 회로(11)로의 전원 공급을 차단한 경우에 컨트롤러(21)로의 전원 공급을 차단할 수 있다.
화상 처리 블록(22)은 파라미터 P1을 바탕으로 화상 데이터 SD를 처리하여 화상 데이터 PD로서 출력하는 기능을 갖는 회로이다. 화상 처리 블록(22)은 화상 처리 블록(22)이 출력한 화상 데이터 PD를 파라미터 P1을 바탕으로 처리하는 기능을 갖는 회로이다. 즉, 예를 들어 화상 처리 블록(22[1])으로부터 출력된 화상 데이터 PD는 화상 처리 블록(22[1] 내지 [n])에 의하여 처리할 수 있다.
화상 처리 블록(22[1] 내지 [n])은 각각 상이한 처리를 행할 수 있다. 즉, 화상 처리 블록(22[1] 내지 [n])은 각각 상이한 기능을 갖는다. 예를 들어, 화상 처리 블록(22[1])에 의하여 감마 보정을 행하고, 화상 처리 블록(22[2])에 의하여 노이즈 제거를 행하고, 화상 처리 블록(22[n-1])에 의하여 얼굴 검출을 행하고, 화상 처리 블록(22[n])에 의하여 HDR을 행할 수 있다.
실렉터(23)는 화상 처리 블록(22)에 의하여 처리를 행하는 화상 데이터를 선택하고 화상 데이터 SD로서 출력하는 기능을 갖는 회로이다. 또한, 실렉터(23)는 외부 기기에 출력하는 화상 데이터를 선택하고 화상 데이터 SD로서 출력하는 기능을 갖는 회로이다. 도 1에 나타낸 바와 같이, 예를 들어 실렉터(23[k])(k는 1 이상 n 이하의 정수)의 출력 단자는 화상 처리 블록(22[k])과 전기적으로 접속되어 있다. 또한, 예를 들어 실렉터(23[n+1])의 출력 단자는 호스트(13)와 전기적으로 접속되어 있다. 즉, 예를 들어 실렉터(23[1] 내지 [n])는 대응하는 화상 처리 블록(22)에 의하여 처리를 행하는 화상 데이터를 선택하고 화상 데이터 SD로서 출력하는 기능을 갖는다. 또한, 예를 들어 실렉터(23[n+1])는 외부 기기에 출력하는 화상 데이터를 선택하고 화상 데이터 SD로서 출력하는 기능을 갖는다.
본 명세서 등에서 화상 처리 블록(22[k])으로부터 출력되는 화상 데이터 PD를 화상 데이터 PD[k]로 표기한다. 또한, 실렉터(23[k])로부터 출력되는 화상 데이터 SD를 화상 데이터 SD[k]로 표기한다. 즉, 화상 처리 블록(22[k])은 화상 데이터 SD[k]를 처리하여 화상 데이터 PD[k]로서 출력하는 기능을 갖는다.
실렉터(23)의 입력 단자에는 화상 데이터 ID, 및 화상 데이터 PD[1] 내지 PD[n]를 공급할 수 있다. 즉, 실렉터(23)는 화상 데이터 ID, 및 화상 데이터 PD[1] 내지 PD[n] 중에서 선택된 하나의 화상 데이터를 출력할 수 있다. 또한, 실렉터(23)의 입력 단자에 공급한 화상 데이터 중, 화상 데이터 SD로서 출력하는 화상 데이터는 선택 제어 입력 단자에 공급되는 파라미터 P2에 의하여 선택할 수 있다.
실렉터(23)는, 자세한 사항은 후술하지만 선택 제어 입력 단자에 공급되는 파라미터 P2를 바탕으로 화상 데이터 SD를 출력하지 않는 것으로 할 수 있다. 예를 들어, 실렉터(23[1] 내지 [n]) 중 하나 이상은 화상 데이터 SD를 출력하지 않는 것으로 할 수 있다. 이 경우, 화상 데이터 SD를 출력하지 않는 실렉터(23)의 출력 단자와 전기적으로 접속되어 있는 화상 처리 블록(22)은 처리를 행하지 않는 것으로 할 수 있다. 상술한 바와 같이, 처리를 행하지 않는 화상 처리 블록(22), 즉 사용하지 않는 화상 처리 블록(22)으로의 전원 공급을 차단함으로써 촬상 장치(10)의 소비전력을 저감할 수 있다. 또한, 상술한 바와 같이, 화상 데이터 SD를 출력하지 않는 실렉터(23), 즉 출력 단자가 처리를 행하지 않는 화상 처리 블록(22)과 전기적으로 접속되어 있는 실렉터(23)로의 전원 공급을 차단하여도 좋다.
이로써, 실렉터(23)에 공급되는 파라미터 P2는 화상 처리를 행하는 화상 데이터를 선택하는 파라미터라고 할 수 있다. 또한, 화상 처리 블록(22[1] 내지 [n])은 각각 행하는 처리가 상이하므로, 파라미터 P2는 화상 데이터 ID에 대하여 행하는 처리를 선택하는 파라미터라고 할 수 있다.
<화상 처리 블록>
도 2의 (A)는 화상 처리 블록(22)의 구성예를 나타낸 블록도이다. 도 2의 (A)에는 화상 처리 블록(22[1]) 및 화상 처리 블록(22[2])을 나타내었다.
화상 처리 블록(22)은 유지 회로(30) 및 화상 처리부(33)를 갖는다. 유지 회로(30)는 파라미터를 수신하여 유지하는 기능을 갖는다. 예를 들어, 유지 회로(30)는 파라미터 P1을 수신하여 유지하고 화상 처리부(33)에 공급하는 기능을 갖는다.
화상 처리부(33)는 실렉터(23)로부터 출력된 화상 데이터 SD에 대하여 파라미터 P1을 바탕으로 화상 처리를 행하고, 화상 데이터 PD로서 출력하는 기능을 갖는 회로이다. 예를 들어, 화상 처리 블록(22[1])에 제공된 화상 처리부(33)는 실렉터(23[1])로부터 출력된 화상 데이터 SD[1]에 대하여 파라미터 P1을 바탕으로 화상 처리를 행하고 화상 데이터 PD[1]로서 출력하는 기능을 갖는다. 또한, 예를 들어 화상 처리 블록(22[2])에 제공된 화상 처리부(33)는 실렉터(23[2])로부터 출력된 화상 데이터 SD[2]에 대하여 파라미터 P1을 바탕으로 화상 처리를 행하고 화상 데이터 PD[2]로서 출력하는 기능을 갖는다. 상술한 바로부터, 파라미터 P1은 화상 처리부(33)가 처리를 행할 때에 필요한 정보를 나타내는 파라미터라고 할 수 있다.
유지 회로(30)는 스캔 체인 레지스터부(30A), 및 레지스터부(30B)를 갖는다. 스캔 체인 레지스터부(30A)는 복수의 레지스터(31)를 갖고, 레지스터(31)에 의하여 레지스터 체인이 구성되어 있다. 레지스터부(30B)는 복수의 레지스터(32)를 갖는다.
레지스터(31)는 파라미터를 수신하고, 레지스터(32)에 공급하는 기능을 갖는 회로이다. 예를 들어, 레지스터(31)는 파라미터 P1을 수신하고, 레지스터(32)에 공급하는 기능을 갖는다. 레지스터(31)에는 클록 신호 CLK가 공급되고, 클록 신호 CLK에 동기되어 파라미터의 수신 및 파라미터의 레지스터(32)로의 공급이 행해진다.
레지스터(32)는 레지스터(31)로부터 공급된 파라미터를 유지하고, 상기 파라미터를 화상 처리부(33)에 출력하는 기능을 갖는 회로이다. 예를 들어, 레지스터(32)는 레지스터(31)로부터 공급된 파라미터 P1을 유지하고 상기 파라미터 P1을 화상 처리부(33)에 출력하는 기능을 갖는다.
또한, 레지스터(31)는 파라미터 P1을, 예를 들어 1개당 1비트의 데이터로서 유지하는 기능을 갖는다. 또한, 레지스터(32)는 파라미터 P1을, 예를 들어 1개당 1비트의 데이터로서 유지하는 기능을 갖는다.
<실렉터>
도 2의 (B)는 실렉터(23)의 구성예를 나타낸 블록도이다. 도 2의 (B)에는 실렉터(23[1]) 및 실렉터(23[2])를 나타내었다.
실렉터(23)는 유지 회로(30) 및 스위치부(34)를 갖는다. 실렉터(23)가 갖는 유지 회로(30)는 파라미터 P2를 수신하여 유지하고, 스위치부(34)에 공급하는 기능을 갖는다. 또한, 실렉터(23)가 갖는 유지 회로(30)의 구성 등은 화상 처리 블록(22)이 갖는 유지 회로(30)의 구성 등과 마찬가지로 할 수 있다.
스위치부(34)는 파라미터 P2를 바탕으로, 스위치부(34)에 공급된 화상 데이터, 즉 예를 들어 화상 데이터 ID, 및 화상 데이터 PD[1] 내지 PD[n] 중에서 예를 들어 하나를 선택하고, 화상 데이터 SD로서 출력하는 기능을 갖는 회로이다. 예를 들어, 실렉터(23[1])에 제공된 스위치부(34)는 화상 데이터 ID, 및 화상 데이터 PD[1] 내지 PD[n] 중에서 예를 들어 하나를 선택하고, 화상 데이터 SD[1]로서 출력하는 기능을 갖는다. 예를 들어, 실렉터(23[2])에 제공된 스위치부(34)는 화상 데이터 ID, 및 화상 데이터 PD[1] 내지 PD[n] 중에서 예를 들어 하나를 선택하고, 화상 데이터 SD[2]로서 출력하는 기능을 갖는다. 상술한 바로부터, 파라미터 P2는 스위치부(34)로부터 출력되는 화상 데이터를 나타내는 파라미터라고 할 수 있다.
스위치부(34)에는 실렉터(23)의 입력 단자에 공급되는 화상 데이터의 수와 예를 들어 같은 수의 트랜지스터(35)가 제공되고, 트랜지스터(35)의 소스 및 드레인 중 한쪽은 실렉터(23)의 입력 단자로서의 기능을 갖는다. 즉, 예를 들어 실렉터(23)의 입력 단자에 화상 데이터 ID 및 화상 데이터 PD[1] 내지 PD[n]가 공급되는 경우, 상기 실렉터(23)의 스위치부(34)에는 트랜지스터(35)가 n+1개 제공되고, 각 트랜지스터(35)의 소스 및 드레인 중 한쪽에 화상 데이터가 공급된다.
하나의 트랜지스터(35)의 게이트에는 예를 들어 하나의 레지스터(32)가 전기적으로 접속되어 있다. 즉, 레지스터부(30B)에는 트랜지스터(35)와 같은 수의 레지스터(32)를 제공할 수 있다. 트랜지스터(35)의 게이트에는 전기적으로 접속된 레지스터(32)로부터 파라미터 P2가 공급된다.
본 명세서 등에 있어서, 게이트라는 말은, 프런트 게이트를 나타내는 경우가 있다. 또한, 프런트 게이트 및 백 게이트 중 한쪽 또는 양쪽을 나타내는 경우가 있다. 또한, 백 게이트를 나타내는 경우가 있다.
각 트랜지스터(35)의 소스 및 드레인 중 다른 쪽은 각각 전기적으로 접속되어 있다. 이상에 의하여, 트랜지스터(35)를 온으로 하면, 상기 트랜지스터(35)의 소스 또는 드레인에 공급되어 있는 화상 데이터가, 트랜지스터(35)의 소스 및 드레인 중 다른 쪽으로부터 화상 데이터 SD로서 출력된다. 예를 들어, 소스 및 드레인 중 한쪽에 화상 데이터 ID가 공급되어 있는 트랜지스터(35)를 온으로 하면, 화상 데이터 ID가 화상 데이터 SD로서 출력된다.
트랜지스터(35)가 예를 들어 n채널형 트랜지스터인 경우, 트랜지스터(35)의 게이트에 고전위를 인가함으로써 트랜지스터(35)를 온으로 할 수 있다. 즉, 파라미터 P2는 화상 데이터 SD로서 출력하는 화상 데이터가 소스 및 드레인 중 한쪽에 공급되어 있는 트랜지스터(35)의 게이트에 예를 들어 고전위를 인가하고, 이 외의 트랜지스터(35)의 게이트에 예를 들어 저전위를 인가하기 위한 파라미터로 할 수 있다.
이하에서는, 촬상 장치(10)가 갖는 트랜지스터는 모두 n채널형 트랜지스터인 것으로 설명하지만, 필요에 따라 또는 적절히 p채널형 트랜지스터를 사용하여도 좋다. 이 경우, 전위의 대소 관계를 적절히 반대로 하거나 함으로써, 본 명세서 등의 설명을 참고할 수 있다.
본 명세서 등에 있어서, 저전위란, 예를 들어 접지 전위라고 할 수 있다.
도 2의 (A) 및 (B)에 나타낸 경우에 있어서, 유지 회로(30)에 유지된 파라미터를 갱신하는 경우, 우선, 스캔 체인 레지스터부(30A)의 파라미터를 변경한다. 스캔 체인 레지스터부(30A)의 각 레지스터(31)의 파라미터를 재기록한 후, 스캔 체인 레지스터부(30A)의 각 레지스터(31)의 파라미터를 레지스터부(30B)의 각 레지스터(32)로 일괄하여 로딩한다.
이에 의하여, 화상 처리부(33)는 일괄하여 갱신된 파라미터 P1을 사용하여 각종 처리를 행할 수 있다. 또한, 스위치부(34)는 일괄하여 갱신된 파라미터 P2를 사용하여, 출력되는 화상 데이터를 선택할 수 있다. 파라미터의 갱신에 동시성이 유지되므로, 촬상 장치(10)를 안정적으로 동작시킬 수 있다. 또한, 유지 회로(30)를 스캔 체인 레지스터부(30A) 및 레지스터부(30B)가 제공된 구성으로 함으로써, 화상 처리부(33) 및 스위치부(34)가 동작 중이더라도 스캔 체인 레지스터부(30A)의 파라미터를 갱신할 수 있다.
레지스터(32)는 전원이 차단된 상태에서도 유지된 파라미터가 소실되지 않는 비휘발성 레지스터로 하는 것이 바람직하다. 레지스터(32)를 비휘발화시키기 위하여, 자세한 사항은 후술하지만, 레지스터(32)를 예를 들어 OS 트랜지스터를 사용하여 구성하는 것이 바람직하다.
레지스터(32)를 비휘발성 레지스터로 함으로써, 화상 처리 블록(22)으로의 전원 공급이 차단된 후, 다시 전원이 공급된 경우에 있어서, 호스트(13)가 파라미터 P1을 생성하지 않고, 화상 처리부(33)가 레지스터(32)로부터 파라미터를 판독하여 처리를 재개할 수 있다. 또한, 레지스터(32)를 비휘발성 레지스터로 함으로써, 실렉터(23)로의 전원 공급이 차단된 후, 다시 전원이 공급된 경우에 있어서, 호스트(13)가 파라미터 P2를 생성하지 않고, 레지스터(32)에 유지된 파라미터를 바탕으로 스위치부(34)가 처리를 재개할 수 있다. 이상에 의하여, 촬상 장치(10)의 동작을 고속화할 수 있다.
또한, 레지스터(32)를 비휘발성 레지스터로 함으로써, 레지스터(32)의 리프레시 동작의 빈도를 저감할 수 있다. 이에 의하여, 촬상 장치(10)의 소비전력을 저감할 수 있다.
<레지스터>
도 3의 (A), (B), 및 (C)는 레지스터(31) 및 레지스터(32)의 구성예를 나타낸 회로도이다. 도 3의 (A), (B), 및 (C)에서는 레지스터(31)가 플립플롭 회로(40)를 갖는 경우를 나타내었다. 이 경우, 플립플롭 회로(40)의 입력 단자에 파라미터가 공급된다. 플립플롭 회로(40)의 출력 단자는 다음 단의 플립플롭 회로(40)의 입력 단자와 전기적으로 접속되어 있다. 즉, 예를 들어 레지스터(31[k])가 갖는 플립플롭 회로(40)의 출력 단자는 레지스터(31[k+1])가 갖는 플립플롭 회로(40)의 입력 단자와 전기적으로 접속되어 있다. 또한, 플립플롭 회로(40)는 파라미터를 데이터로서 유지하는 기능을 갖는다.
또한, 레지스터(31)는 플립플롭 회로(40)를 갖는 구성으로 하지 않아도 된다. 예를 들어, 레지스터(31)는 래치 회로를 갖는 구성으로 하여도 좋고, 기타의 기억 회로를 갖는 구성으로 하여도 좋다.
레지스터(31)는 예를 들어 Si 트랜지스터를 포함하는 구성으로 하는 것이 바람직하다. Si 트랜지스터는 온 전류가 크기 때문에, 레지스터(31)의 동작 속도를 높일 수 있다. 이에 의하여, 촬상 장치(10)의 동작을 고속화할 수 있다. 또한, 레지스터(31)는 OS 트랜지스터를 포함하는 구성으로 하여도 좋다.
레지스터(32)는 도 3의 (A)에 나타낸 경우에서는, 트랜지스터(41), 용량 소자(42), 및 버퍼 회로(43)를 갖는다. 레지스터(31)가 플립플롭 회로(40)를 갖는 구성인 경우, 트랜지스터(41)의 소스 및 드레인 중 한쪽은 플립플롭 회로(40)의 출력 단자와 전기적으로 접속되어 있다. 또한, 트랜지스터(41)의 소스 및 드레인 중 다른 쪽은 용량 소자(42)의 한쪽 전극, 및 버퍼 회로(43)의 입력 단자와 전기적으로 접속되어 있다. 또한, 용량 소자(42)의 다른 쪽 전극에는, 예를 들어 저전원 전위를 인가할 수 있다.
도 3의 (A), (B), 및 (C)에 있어서, 저전원 전위를 VL로 나타내고, 고전원 전위를 VH로 나타낸다. 또한, 다른 도면에 있어서도, 저전원 전위를 VL로 나타내고, 고전원 전위를 VH로 나타낸 경우가 있다.
트랜지스터(41)는 레지스터(31)에 유지된 데이터의, 레지스터(32)로의 공급을 제어하는 기능을 갖는다. 예를 들어, 트랜지스터(41)가 온이 된 경우는 레지스터(31)에 유지된 데이터가 레지스터(32)로 공급된다.
용량 소자(42)는 레지스터(31)로부터 공급된 데이터를 전하로서 유지하는 기능을 갖는다. 즉, 트랜지스터(41)는 용량 소자(42)의 충방전을 제어하는 기능을 갖는다고도 할 수 있다.
버퍼 회로(43)는 입력되는 데이터의 논리를 변경하지 않고, 예를 들어 입력되는 데이터의 전위를 보정하는 기능을 갖는다. 버퍼 회로(43)로부터 출력된 데이터는 예를 들어 화상 처리부(33) 또는 스위치부(34)에 출력된다.
트랜지스터(41)는 OS 트랜지스터로 하는 것이 바람직하다. 상술한 바와 같이, OS 트랜지스터의 오프 전류는 매우 낮다. 이것은, 예를 들어 산화물 반도체의 밴드갭이 3.0eV 이상이므로, OS 트랜지스터는 열 여기로 인한 누설 전류가 작기 때문이다. 따라서, 용량 소자(42)에 유지된 전하가 누설되는 것을 억제할 수 있다. 이에 의하여, 예를 들어 화상 처리 블록(22) 또는 실렉터(23)로의 전원 공급이 차단되어, 레지스터(32)로의 전원 공급이 차단된 경우여도 레지스터(32)는 데이터를 계속 유지할 수 있다. 즉, 레지스터(32)를 비휘발성 레지스터로 할 수 있다.
또한, 산화물 반도체는 인듐(In) 및 아연(Zn) 중 적어도 한쪽을 포함하는 것이 바람직하다. 이와 같은 산화물 반도체로서, In-M-Zn 산화물(원소 M은 예를 들어 Al, Ga, Y, 또는 Sn)이 대표적이다. 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물을 저감하며, 산소 결손도 저감함으로써, 산화물 반도체를 i형(진성 반도체)으로 하거나, 또는 i형에 한없이 가깝게 할 수 있다. 여기서는, 이와 같은 산화물 반도체는 고순도화된 산화물 반도체라고 할 수 있다. 예를 들어, 채널 형성 영역에 고순도화된 산화물 반도체를 적용함으로써, 채널 폭으로 정규화된 OS 트랜지스터의 오프 전류를 수yA/μm 이상 수zA/μm 이하 정도로 낮게 할 수 있다.
도 3의 (A)에 나타낸 구성의 레지스터(32)는 출력하는 데이터의 전위를 버퍼 회로(43)에 더 정확하게 출력할 수 있다. 따라서, 화상 처리 블록(22)이 갖는 레지스터(32)에는, 도 3의 (A)에 나타낸 구성의 레지스터(32)를 적용하는 것이 바람직하다.
레지스터(32)는 도 3의 (B)에 나타낸 구성으로 하여도 좋다. 도 3의 (B)에 나타낸 구성의 레지스터(32)는 버퍼 회로(43)를 생략한 점이 도 3의 (A)에 나타낸 구성의 레지스터(32)와 다르다. 레지스터(32)를 도 3의 (B)에 나타낸 구성으로 함으로써, 레지스터(32)의 점유 면적을 작게 할 수 있다. 이에 의하여, 촬상 장치(10)에 제공되는 레지스터(31) 및 레지스터(32) 등의 수를 증가시킬 수 있다. 또한, 촬상 장치(10)에 제공되는 화상 처리 블록(22) 및 실렉터(23) 등의 수를 증가시킬 수 있다. 이상에 의하여, 촬상 장치(10)를 다기능화 및 고성능화할 수 있다.
도 3의 (B)에 나타낸 구성의 레지스터(32)는 실렉터(23)가 갖는 레지스터(32)에 적용하는 것이 바람직하다. 이 경우, 실렉터(23)가 갖는 레지스터(32)로부터 출력되는 데이터는 스위치부(34)가 갖는 트랜지스터(35)의 게이트에 공급된다. 따라서, 실렉터(23)가 갖는 레지스터(32)로부터 출력되는 데이터는 고전위인지 저전위인지를 식별할 수 있으면 되고, 정확한 전위의 출력을 필요로 하지 않는다. 그러므로, 버퍼 회로(43)를 생략하여도 큰 문제는 생기지 않는다. 상술한 바로부터, 도 3의 (B)에 나타낸 구성의 레지스터(32)는 실렉터(23)가 갖는 레지스터(32)에 적용하는 것이 바람직하다.
도 3의 (B)에 나타낸 구성의 레지스터(32)를 실렉터(23)가 갖는 레지스터(32)에 적용하는 경우, 스위치부(34)가 갖는 트랜지스터(35)는 OS 트랜지스터로 하는 것이 바람직하다. OS 트랜지스터는 게이트 절연층을 두껍게 할 수 있다. 이에 의하여, OS 트랜지스터는 Si 트랜지스터보다 게이트 누설 전류가 적다는 특성을 갖는다. 도 3의 (B)에 나타낸 구성의 레지스터(32)를 실렉터(23)가 갖는 레지스터(32)에 적용하는 경우, 용량 소자(42)의 한쪽 전극은 스위치부(34)가 갖는 트랜지스터(35)의 게이트와 전기적으로 접속된다. 트랜지스터(35)를 OS 트랜지스터로 함으로써, 용량 소자(42)에 유지된 전하가 트랜지스터(35)의 게이트로부터 누설되는 것을 억제할 수 있다.
레지스터(32)는 도 3의 (C)에 나타낸 구성으로 하여도 좋다. 도 3의 (C)에 나타낸 구성의 레지스터(32)는 트랜지스터(51), 용량 소자(52), 트랜지스터(53), 인버터(54), 트랜지스터(55), 용량 소자(56), 및 트랜지스터(57)를 갖는다.
레지스터(31)가 플립플롭 회로(40)를 갖는 구성인 경우, 플립플롭 회로(40)의 출력 단자는 트랜지스터(51)의 소스 및 드레인 중 한쪽, 및 인버터(54)의 입력 단자와 전기적으로 접속되어 있다. 또한, 트랜지스터(51)의 소스 및 드레인 중 다른 쪽은 용량 소자(52)의 한쪽 전극, 및 트랜지스터(53)의 게이트와 전기적으로 접속되어 있다. 또한, 트랜지스터(53)의 소스 및 드레인 중 한쪽은 트랜지스터(57)의 소스 및 드레인 중 한쪽과 전기적으로 접속되어 있다. 또한, 인버터(54)의 출력 단자는 트랜지스터(55)의 소스 및 드레인 중 한쪽과 전기적으로 접속되어 있다. 또한, 트랜지스터(55)의 소스 및 드레인 중 다른 쪽은 용량 소자(56)의 한쪽 전극, 및 트랜지스터(57)의 게이트와 전기적으로 접속되어 있다.
또한, 트랜지스터(53)의 소스 및 드레인 중 다른 쪽에는 예를 들어 고전원 전위를 인가할 수 있다. 또한, 용량 소자(52)의 다른 쪽 전극, 용량 소자(56)의 다른 쪽 전극, 및 트랜지스터(57)의 소스 및 드레인 중 다른 쪽에는 예를 들어 저전원 전위를 인가할 수 있다.
트랜지스터(51)는 레지스터(31)에 유지된 데이터의, 레지스터(32)로의 공급을 제어하는 기능을 갖는다. 예를 들어, 트랜지스터(51)가 온이 된 경우는 레지스터(31)에 유지된 데이터가 레지스터(32)로 공급된다. 또한, 용량 소자(52)는 레지스터(31)로부터 공급된 데이터를 전하로서 유지하는 기능을 갖는다. 즉, 트랜지스터(51)는 용량 소자(52)의 충방전을 제어하는 기능을 갖는다고도 할 수 있다.
인버터(54)는 레지스터(31)로부터 공급된 데이터의 논리를 반전시키는 기능을 갖는다. 트랜지스터(55)는 레지스터(31)에 유지된 데이터의 논리를 반전시킨 데이터의, 레지스터(32)로의 공급을 제어하는 기능을 갖는다. 예를 들어, 트랜지스터(55)가 온이 된 경우는 레지스터(31)에 유지된 데이터가 레지스터(32)로 공급되고, 상기 데이터의 논리가 인버터(54)에 의하여 반전된다.
용량 소자(56)는 인버터(54)에 의하여 논리가 반전된 데이터를 전하로서 유지하는 기능을 갖는다. 즉, 트랜지스터(55)는 용량 소자(56)의 충방전을 제어하는 기능을 갖는다고 할 수 있다.
트랜지스터(53) 및 트랜지스터(57)는 레지스터(31)로부터 공급된 데이터에 대응하는 논리의 신호를 출력하는 기능을 갖는다. 예를 들어, 레지스터(31)로부터 고전위의 데이터가 레지스터(32)에 출력된 경우, 트랜지스터(53)의 게이트에는 고전위가 인가되고, 트랜지스터(57)의 게이트에는 저전위가 인가된다. 이에 의하여, 트랜지스터(53)가 온이 되고, 트랜지스터(57)가 오프가 된다. 이상에 의하여, 고전위의 신호가 출력된다.
또한, 예를 들어, 레지스터(31)로부터 저전위의 데이터가 레지스터(32)에 출력된 경우, 트랜지스터(53)의 게이트에는 저전위가 인가되고, 트랜지스터(57)의 게이트에는 고전위가 인가된다. 이에 의하여, 트랜지스터(53)가 오프가 되고, 트랜지스터(57)가 온이 된다. 이상에 의하여, 저전위의 신호가 출력된다.
트랜지스터(51) 및 트랜지스터(55)는 OS 트랜지스터로 하는 것이 바람직하다. 상술한 바와 같이, OS 트랜지스터의 오프 전류는 매우 낮다. 따라서, 용량 소자(52)에 유지된 전하, 및 용량 소자(56)에 유지된 전하가 누설되는 것을 억제할 수 있다.
트랜지스터(53) 및 트랜지스터(57)는 OS 트랜지스터로 하는 것이 바람직하다. 상술한 바와 같이, OS 트랜지스터는 게이트 누설 전류가 매우 낮다는 특성을 갖는다. 따라서, 용량 소자(52)에 유지된 전하, 및 용량 소자(56)에 유지된 전하가 누설되는 것을 억제할 수 있다.
도 3의 (C)에 나타낸 구성의 레지스터(32)는 고전위의 신호 또는 저전위의 신호를 출력할 수 있다. 따라서, 도 3의 (C)에 나타낸 구성의 레지스터(32)는 실렉터(23)가 갖는 레지스터(32)에 적용하는 것이 바람직하다. 이 경우, 트랜지스터(53)의 소스 및 드레인 중 한쪽, 및 트랜지스터(57)의 소스 및 드레인 중 한쪽은 스위치부(34)가 갖는 트랜지스터(35)의 게이트와 전기적으로 접속된다. 트랜지스터(35)의 게이트는 용량 소자(52)의 한쪽 전극과 전기적으로 접속되지 않고, 또한 용량 소자(56)의 한쪽 전극과 전기적으로 접속되지 않기 때문에 트랜지스터(35)를 Si 트랜지스터로 하여도, 용량 소자(52)에 유지된 전하 및 용량 소자(56)에 유지된 전하의 게이트 누설을 억제할 수 있다. 따라서, 트랜지스터(35)의 온 전류를 크게 할 수 있기 때문에, 트랜지스터(35)가 온이 된 후, 스위치부(34)는 화상 데이터를 빠르게 출력할 수 있다. 이에 의하여, 촬상 장치(10)의 동작을 고속화할 수 있다.
도 4의 (A), (B), 및 (C)는 레지스터(31) 및 레지스터(32)의 구성예를 나타낸 회로도이고, 도 3의 (A), (B), 및 (C)에 나타낸 구성의 변형예이다. 도 4의 (A) 및 (B)는 트랜지스터(41)가 백 게이트를 갖는 점이 도 3의 (A) 및 (B)와 다르다. 도 4의 (C)는 트랜지스터(51), 트랜지스터(53), 트랜지스터(55), 및 트랜지스터(57)가 백 게이트를 갖는 점이 도 3의 (C)와 다르다.
트랜지스터에 백 게이트를 제공함으로써, 상기 트랜지스터의 문턱 전압을 변동시킬 수 있다. 예를 들어, 백 게이트에 음전위를 인가함으로써 트랜지스터의 문턱 전압이 증가되고, 상기 트랜지스터의 오프 전류가 작게 된다. 또한, 예를 들어, 백 게이트에 양전위를 인가함으로써 트랜지스터의 문턱 전압이 낮아지고, 상기 트랜지스터의 온 전류가 크게 된다. 트랜지스터가 오프 상태인 경우는 상기 트랜지스터의 백 게이트에 음전위를 인가하고, 트랜지스터가 온 상태인 경우는 상기 트랜지스터의 백 게이트에 양전위를 인가함으로써 레지스터(32)의 비휘발성을 유지하면서, 레지스터(32)의 동작 속도를 높일 수 있다.
트랜지스터의 백 게이트는 상기 트랜지스터의 게이트와 전기적으로 접속되어 있어도 좋다. 이 경우, 트랜지스터의 게이트에 고전위가 인가되어 있는 경우는 상기 트랜지스터의 백 게이트에 고전위가 인가되고, 트랜지스터의 게이트에 저전위가 인가되어 있는 경우는 상기 트랜지스터의 백 게이트에 저전위가 인가된다. 따라서, 백 게이트의 전위 제어를 간이한 것으로 하면서 트랜지스터의 오프 전류를 작게, 또한 온 전류를 크게 할 수 있다.
또한, 트랜지스터의 백 게이트에는 정전위(定電位)를 인가하여도 좋다. 특히, 트랜지스터(53)의 백 게이트, 및 트랜지스터(57)의 백 게이트에는 정전위로서 양전위를 인가하는 것이 바람직하다. 트랜지스터의 오프 전류의 크기가 상기 트랜지스터의 게이트 누설 전류에 미치는 영향은 작다. 따라서, 트랜지스터(53)의 백 게이트에 양전위를 계속 인가하여도, 용량 소자(52)에 유지된 전하의 누설을 억제할 수 있다. 또한, 트랜지스터(57)의 백 게이트에 양전위를 계속 인가하여도, 용량 소자(56)에 유지된 전하의 누설을 억제할 수 있다. 한편, 트랜지스터(53)의 백 게이트, 및 트랜지스터(57)의 백 게이트에 정전위로서 양전위를 인가함으로써, 백 게이트 전위의 제어를 간이한 것으로 하면서, 온 전류를 높일 수 있고, 이에 의하여 레지스터(32)의 동작 속도를 높일 수 있다.
또한, 트랜지스터(41), 트랜지스터(51), 트랜지스터(53), 트랜지스터(55), 및 트랜지스터(57)의 일부가 백 게이트를 갖지 않아도 된다.
도 3의 (A), (B), (C) 및 도 4의 (A), (B), (C)에서는 레지스터(32)가 비휘발성 레지스터인 경우의, 레지스터(31) 및 레지스터(32)의 구성예를 나타내었지만, 본 발명의 일 형태에서는 레지스터(31)가 비휘발성 레지스터여도 좋다. 도 5는 레지스터(31)가 비휘발성 레지스터인 경우의, 레지스터(31[1]), 레지스터(31[2]), 레지스터(32[1]), 및 레지스터(32[2])의 구성예를 나타낸 회로도이다.
레지스터(31)는 트랜지스터(61), 트랜지스터(62), 트랜지스터(63), 트랜지스터(64), 트랜지스터(65), 트랜지스터(66), 용량 소자(83), 및 용량 소자(86)를 갖는다. 트랜지스터(61) 내지 트랜지스터(66)는 OS 트랜지스터로 하는 것이 바람직하다. 또한, 트랜지스터(61) 내지 트랜지스터(66)는 백 게이트를 갖는 OS 트랜지스터로 하는 것이 바람직하다.
레지스터(32)는 트랜지스터(67), 트랜지스터(68), 트랜지스터(69), 트랜지스터(70), 트랜지스터(71), 및 래치 회로(90)를 갖는다. 래치 회로(90)는 인버터(91) 및 인버터(92)를 갖는다. 예를 들어, 트랜지스터(67) 내지 트랜지스터(71)는 OS 트랜지스터로 하고, 래치 회로(90)가 갖는 인버터(91) 및 인버터(92)는 Si 트랜지스터를 사용하여 구성할 수 있다. 또는, 트랜지스터(67) 내지 트랜지스터(71), 및 인버터(91), 인버터(92)를 구성하는 트랜지스터를 Si 트랜지스터로 할 수 있다.
또한, 레지스터(31) 및 레지스터(32)에는 저전원 전위, 및 고전원 전위가 인가된다. 레지스터(31)에는 도 2의 (A) 및 (B)에 나타낸 클록 신호 CLK로서 클록 신호 CLK1, 클록 신호 CLK2, 클록 신호 CLK3, 및 클록 신호 CLK4가 공급된다. 또한, 레지스터(32)에는 신호 LD, 신호 RS, 및 신호 SV가 공급된다. 레지스터(31[1])는 파라미터 P1 또는 파라미터 P2가 공급되어 데이터 DO[1]를 출력하고, 레지스터(31[2])는 데이터 DO[1]가 공급되어 데이터 DO[2]를 출력한다.
레지스터(31[1])에 대응하는 레지스터(32[1])는 데이터 Q[1]를 출력하고 레지스터(31[2])에 대응하는 레지스터(32[2])는 데이터 Q[2]를 출력한다. 데이터 Q[1] 및 데이터 Q[2]는 화상 처리부(33) 또는 스위치부(34)에 출력된다.
<동작예>
도 6은 도 5에 나타낸 구성의 레지스터(31) 및 레지스터(32)의 동작예를 나타낸 타이밍 차트이다. 도 6에는 클록 신호 CLK1 내지 클록 신호 CLK4, 신호 LD, 신호 RS, 신호 SV, 파라미터 P1 또는 P2, 및 입출력에 관한 데이터 DO[1], 데이터 DO[2], 데이터 Q[1], 데이터 Q[2]의 전위를 나타내었다.
도 6에 있어서, 시각 T1 내지 시각 T9는 스캔 체인 레지스터부(30A)에 데이터를 공급하는 기간, 시각 T10 내지 시각 T12는 스캔 체인 레지스터부(30A)의 데이터를 레지스터부(30B)에 로딩하는 기간, 시각 T13 내지 시각 T17은 다시 스캔 체인 레지스터부(30A)에 데이터를 공급하는 기간, 시각 T18 내지 시각 T20은 레지스터부(30B)의 데이터를 스캔 체인 레지스터부(30A)에 저장하는 기간을 나타낸 것이다. 자세한 사항은 후술하지만, 레지스터(31) 및 레지스터(32)가 도 5에 나타낸 구성인 경우, 화상 처리 블록(22) 또는 실렉터(23) 등으로의 전원 공급이 차단되면, 레지스터부(30B)의 데이터를 스캔 체인 레지스터부(30A)에 저장하는 것이 바람직하다.
시각 T1 내지 시각 T2에 있어서, 클록 신호 CLK1을 고전위로 함으로써, 레지스터(31[1])의 노드 N1[1] 및 레지스터(31[2])의 노드 N1[2]을 저전위로 리셋한다. 시각 T2 내지 시각 T3에 있어서, 클록 신호 CLK2를 고전위로 함으로써, 레지스터(31[1])의 노드 N1[1]을 파라미터 P1 또는 파라미터 P2에 대응시켜 고전위로 하고, 레지스터(31[2])의 노드 N1[2]을 데이터 DO[1]에 대응시켜 저전위로 한다.
시각 T3 내지 시각 T4에 있어서, 클록 신호 CLK3을 고전위로 함으로써, 레지스터(31[1])의 데이터 DO[1] 및 레지스터(31[2])의 데이터 DO[2]를 저전위로 리셋한다. 시각 T4 내지 시각 T5에 있어서, 클록 신호 CLK4를 고전위로 함으로써, 레지스터(31[1])의 데이터 DO[1]를 노드 N1[1]에 대응시켜 고전위로 하고, 레지스터(31[2])의 데이터 DO[2]를 노드 N1[2]에 대응시켜 저전위로 한다.
시각 T5 내지 시각 T6에 있어서, 클록 신호 CLK1을 고전위로 함으로써, 레지스터(31[1])의 노드 N1[1] 및 레지스터(31[2])의 노드 N1[2]을 저전위로 리셋한다. 시각 T6 내지 시각 T7에 있어서, 클록 신호 CLK2를 고전위로 함으로써, 레지스터(31[1])의 노드 N1[1]을 파라미터 P1 또는 파라미터 P2에 대응시켜 저전위로 하고, 레지스터(31[2])의 노드 N1[2]을 데이터 DO[1]에 대응시켜 고전위로 한다.
시각 T7 내지 시각 T8에 있어서, 클록 신호 CLK3을 고전위로 함으로써, 레지스터(31[1])의 데이터 DO[1] 및 레지스터(31[2])의 데이터 DO[2]를 저전위로 리셋한다. 시각 T8 내지 시각 T9에 있어서, 클록 신호 CLK4를 고전위로 함으로써, 레지스터(31[1])의 데이터 DO[1]를 노드 N1[1]에 대응시켜 저전위로 하고, 레지스터(31[2])의 데이터 DO[2]를 노드 N1[2]에 대응시켜 고전위로 한다.
이와 같이, 시각 T1 내지 시각 T9의 동작에 의하여, 레지스터(31[1])의 데이터 DO[1]는 저전위, 레지스터(31[2])의 데이터 DO[2]는 고전위가 되고, 스캔 체인 레지스터부(30A)를 구성하는 레지스터(31)에 데이터를 공급할 수 있다. 파라미터 P1 또는 파라미터 P2를 변경함으로써, 데이터 DO[1], 및 데이터 DO[2]의 논리를 변경할 수 있다.
다음에, 시각 T10 내지 시각 T11에 있어서, 신호 RS를 고전위로 함으로써, 레지스터(32[1])의 데이터 Q[1], 및 레지스터(32[2])의 데이터 Q[2]를 저전위로 리셋한다. 시각 T11 내지 시각 T12에 있어서, 신호 LD를 고전위로 함으로써, 레지스터(32[1])의 데이터 Q[1]를 데이터 DO[1]에 대응시켜 저전위로 하고, 레지스터(32[2])의 데이터 Q[2]를 데이터 DO[2]에 대응시켜 고전위로 한다.
시각 T10 내지 시각 T12의 동작에 의하여, 레지스터(32[1])의 데이터 Q[1]는 저전위, 레지스터(32[2])의 데이터 Q[2]는 고전위가 되어, 레지스터부(30B)를 구성하는 레지스터(32)에 스캔 체인 레지스터부(30A)의 데이터를 로딩할 수 있다.
또한, 레지스터(31)가 갖는 용량 소자(83) 및 용량 소자(86)는 오프 전류가 매우 작은 OS 트랜지스터와 전기적으로 접속되어 있기 때문에 전원 공급이 차단된 경우에서도 장시간 전하를 유지할 수 있다. 전원 공급의 차단으로 인하여 레지스터(32)의 데이터가 소실되어도, 전원 공급이 재개된 후, 상기 시각 T10 내지 시각 T12의 동작을 행함으로써 스캔 체인 레지스터부(30A)의 데이터를 레지스터부(30B)에 로딩할 수 있다.
다음에, 시각 T13 내지 시각 T17에 있어서, 다시 스캔 체인 레지스터부(30A)에 데이터를 공급한다. 동작은 시각 T1 내지 시각 T5와 마찬가지이므로 설명을 생략하지만, 레지스터(31[1])의 데이터 DO[1]는 고전위, 레지스터(31[2])의 데이터 DO[2]는 저전위가 된다.
여기서, 전원 공급이 차단되는 경우, 시각 T13 내지 시각 T17의 동작에 의하여 스캔 체인 레지스터부(30A)에 공급된 데이터가, 시각 T10 내지 시각 T12의 동작에 의하여 로딩된 레지스터(32)의 데이터(데이터 Q[1]는 저전위, 데이터 Q[2]는 고전위)와 상이하므로 레지스터부(30B)의 데이터를 스캔 체인 레지스터부(30A)에 저장하는 것이 바람직하다.
시각 T18 내지 시각 T19에 있어서, 클록 신호 CLK1을 고전위로 함으로써, 레지스터(31[1])의 노드 N1[1] 및 레지스터(31[2])의 노드 N1[2]을 저전위로 리셋한다. 시각 T19 내지 시각 T20에 있어서, 신호 SV를 고전위로 함으로써, 레지스터(31[1])의 노드 N1[1]을 Q[1]에 대응시켜 저전위로 하고, 레지스터(31[2])의 노드 N1[2]을 Q[2]에 대응시켜 고전위로 한다.
이 후, 시각 T7 내지 시각 T9와 마찬가지이므로 설명 및 도면을 생략하지만, 클록 신호 CLK3 및 클록 신호 CLK4를 순차적으로 고전위로 함으로써, 레지스터(31[1])의 데이터 DO[1]를 노드 N1[1]에 대응시켜 저전위로 하고, 레지스터(31[2])의 데이터 DO[2]를 노드 N1[2]에 대응시켜 고전위로 할 수 있다.
이와 같이, 스캔 체인 레지스터부(30A)의 데이터를 갱신 중에 전원 공급을 차단하는 경우, 스캔 체인 레지스터부(30A)의 데이터와, 레지스터부(30B)의 데이터는 정합성이 없다. 전원 공급이 재개될 때, 정합하지 않는 데이터를 레지스터부(30B)에 로딩하게 되기 때문에 레지스터부(30B)의 데이터를 스캔 체인 레지스터부(30A)에 저장하는 것이 바람직하다. 또는, 스캔 체인 레지스터부(30A)의 데이터 갱신이 끝날 때까지 기다리고 나서, 전원 공급을 차단할 수도 있다.
<화상 처리>
다음으로, 화상 처리 블록(22)이 갖는 화상 처리부(33)에 의하여 행해지는 처리에 대하여 설명한다. 감마 보정, 조광, 조색 등의 화상 처리는 화상 처리부(33)에 공급된 화상 처리 데이터 X에 대하여 보정을 행하고 출력의 화상 데이터 Y를 작성하는 처리에 상당한다. 화상 처리부(33)가 사용하는 파라미터 P1은 화상 데이터 X를 화상 데이터 Y로 변환하기 위한 파라미터이다.
파라미터의 설정 방식에는, 테이블 방식, 함수 근사 방식 등이 있다. 도 7의 (A)에 나타낸 테이블 방식으로는, 화상 데이터 Xn에 대하여 화상 데이터 Yn을 파라미터로서 테이블에 저장한다. 테이블 방식으로는, 상기 테이블에 대응하는 파라미터를 저장하는 레지스터가 다수 필요하지만, 화상 데이터 X의 보정의 자유도가 높다. 한편, 미리 경험적으로 화상 데이터 X에 대한 화상 데이터 Y가 결정되는 경우에는, 도 7의 (B)와 같이, 함수 근사 방식을 채용하는 구성이 유효하다. a1, a2, b2 등이 파라미터 P1에 포함된다. 여기서, 구간마다 선형 근사하는 방법을 제시하였지만, 비선형 함수로 근사하여도 좋다. 함수 근사 방식으로는, 화상 데이터 X의 보정의 자유도는 낮지만, 함수를 정의하는 파라미터를 저장하는 레지스터가 적어도 충분하다.
본 실시형태는 다른 실시형태에 기재되는 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 촬상 회로(11)의 구체적인 구성예에 대하여 도면을 참조하여 설명한다.
<촬상 회로>
도 8은 촬상 회로(11)의 구성예를 설명하기 위한 블록도이다. 촬상 회로(11)는 매트릭스 형태로 배열된 화소(120)를 갖는 화소 어레이(121)와, 화소 어레이(121)의 행을 선택하는 기능을 갖는 게이트 드라이버(122)와, 화소(120)의 출력 신호에 대하여 CDS(Correlated Double Sampling) 동작을 행하기 위한 CDS 회로(123)와, CDS 회로(123)로부터 출력된 아날로그 데이터를 디지털 데이터로 변환하는 기능을 갖는 A/D 변환 회로(124)와, A/D 변환 회로(124)에 의하여 변환된 데이터를 선택하여 판독하는 기능을 갖는 게이트 드라이버(125)를 갖는다. 화소(120)로부터는 취득한 화상 데이터에 대응하는 전위의 신호 OUT가 출력된다. 또한, CDS 회로(123)를 제공하지 않는 구성으로 할 수도 있다.
<화소 회로>
도 9는 화소(120)의 회로도이다. 화소(120)는 광전 변환 소자(131)와, 트랜지스터(141) 내지 트랜지스터(144)를 갖는다. 또한, 광전 변환 소자(131)의 한쪽 전극은 트랜지스터(141)의 소스 및 드레인 중 한쪽과 전기적으로 접속되어 있다. 트랜지스터(141)의 소스 및 드레인 중 다른 쪽은 트랜지스터(142)의 소스 및 드레인 중 한쪽과 전기적으로 접속되어 있다. 트랜지스터(141)의 소스 및 드레인 중 다른 쪽은 트랜지스터(143)의 게이트와 전기적으로 접속되어 있다. 트랜지스터(143)의 소스 및 드레인 중 한쪽은 트랜지스터(144)의 소스 및 드레인 중 한쪽과 전기적으로 접속되어 있다.
여기서, 트랜지스터(141)의 소스 및 드레인 중 다른 쪽, 트랜지스터(142)의 소스 및 드레인 중 한쪽, 트랜지스터(143)의 게이트가 접속되는 노드 FD를 전하 축적부로 한다.
광전 변환 소자(131)의 다른 쪽 전극에는 전위 VPD를 인가할 수 있다. 트랜지스터(142)의 소스 및 드레인 중 다른 쪽에는 전위 VRS를 인가할 수 있다. 트랜지스터(143)의 소스 및 드레인 중 다른 쪽에는 전위 VPI를 인가할 수 있다. 트랜지스터(144)의 소스 및 드레인 중 다른 쪽으로부터는 신호 OUT를 출력할 수 있다.
전위 VPD는 예를 들어 저전원 전위로 할 수 있다. 전위 VRS 및 전위 VPI는 예를 들어 고전원 전위로 할 수 있다.
트랜지스터(141)의 게이트에는 신호 TX를 공급할 수 있다. 트랜지스터(142)의 게이트에는 신호 RS를 공급할 수 있다. 트랜지스터(144)의 게이트에는 신호 SE를 공급할 수 있다.
트랜지스터(141)는 광전 변환 소자(131)의 한쪽 전극의 전위를 노드 FD에 전송하기 위한 트랜지스터로서의 기능을 갖는다. 트랜지스터(142)는 노드 FD의 전위를 리셋하기 위한 트랜지스터로서의 기능을 갖는다. 트랜지스터(143)는 노드 FD의 전위에 대응한 출력을 행하기 위한 트랜지스터로서의 기능을 갖는다. 트랜지스터(144)는 화소(120)를 선택하기 위한 트랜지스터로서의 기능을 갖는다.
또한, 상술한 화소(120)의 구성은 일례이며, 일부의 회로, 일부의 트랜지스터, 또는 일부의 용량 소자 등이 포함되지 않는 경우도 있다. 또는, 상술한 구성에 포함되지 않는 회로, 트랜지스터, 또는 용량 소자 등이 포함되는 경우도 있다. 또는, 일부의 전원 전위가 상이한 경우도 있다.
트랜지스터(141) 및 트랜지스터(142)에는 OS 트랜지스터를 사용할 수 있다. 상술한 바와 같이, OS 트랜지스터는 Si 트랜지스터보다 오프 전류가 작다. 즉, 트랜지스터(141) 및 트랜지스터(142)에 OS 트랜지스터를 사용함으로써 노드 FD에 축적된 전하를 장시간 유지할 수 있다. 따라서, 회로 구성이나 동작 방법을 복잡하게 하지 않고, 모든 화소에서 동시에 전하의 축적 동작을 행할 수 있는 글로벌 셔터 방식을 적용할 수 있다.
또한, 트랜지스터(143) 및 트랜지스터(144)에 OS 트랜지스터를 사용하여도 좋다. 트랜지스터(141) 내지 트랜지스터(144)를 OS 트랜지스터로 하고, 또한 촬상 장치(10)가 갖는 구동 회로 등도 모두 OS 트랜지스터를 사용하여 제작함으로써 Si 트랜지스터의 제작 공정을 생략할 수 있다. 이에 의하여 촬상 장치(10)의 제작 공정을 간략화할 수 있다.
도 10의 (A)는 글로벌 셔터 방식의 동작 방법을 모식화한 도면이고, 도 10의 (B)는 롤링 셔터 방식의 동작 방법을 모식화한 도면이다. 도 10의 (A) 및 (B)에서, "E"는 노광 동작을 수행할 수 있는 기간, "R"은 판독 동작을 수행할 수 있는 기간을 뜻한다. 또한, p는 임의의 p번째(p는 2 이상의 정수) 프레임인 제 p 프레임을 뜻한다. 또한, p-1은 제 p 프레임의 하나 앞의 프레임, p+1은 제 p 프레임의 하나 뒤의 프레임을 뜻한다. 화소는 도 8에 나타낸 바와 같이 매트릭스 형태로 배치되어 있다. 또한, Row[1]는 1번째 행의 화소, Row[M]는 M번째 행(마지막 행)의 화소를 뜻한다.
도 10의 (A)는 글로벌 셔터 방식의 동작 방법을 모식화한 도면이다. 글로벌 셔터 방식은, 모든 화소에서 동시에 노광을 수행하고, 그 후 행마다 데이터를 판독하는 동작 방법이다. 따라서, 동체의 촬상에서도 왜곡이 없는 화상을 얻을 수 있다.
도 10의 (B)는 롤링 셔터 방식의 동작 방법을 모식화한 것이다. 롤링 셔터 방식은, 행마다 노광과 데이터의 판독을 순차적으로 수행하는 동작 방법이다. 모든 화소에 있어서 촬상의 동시성이 없기 때문에, 동체의 촬상에서는 화상에 왜곡이 생긴다.
또한, 촬상 회로(11)에서 롤링 셔터 방식을 적용하여도 좋다.
OS 트랜지스터는 Si 트랜지스터보다 전기 특성 변동의 온도 의존성이 작기 때문에 매우 넓은 온도 범위로 사용할 수 있다. 따라서, 자동차 등에 탑재하는 센서 등의 반도체 장치에는 OS 트랜지스터를 사용하는 것이 바람직하다.
또한, 화소(120)는 도 11의 (A)에 도시된 바와 같이, 노드 FD에 용량 소자가 접속되는 구성이어도 좋다. 또한, 화소(120)는 도 11의 (B)에 도시된 바와 같이, 광전 변환 소자(131)의 방향이 도 9와 반대가 되어도 좋다.
또한, 화소(120)에 사용하는 트랜지스터는 도 12의 (A)에 나타낸 바와 같이 트랜지스터(141) 내지 트랜지스터(144)에 백 게이트를 제공한 회로 구성이어도 좋다. 상기 구성으로 함으로써, 트랜지스터(141) 내지 트랜지스터(144)의 문턱 전압을 제어할 수 있다.
각각의 백 게이트에는 개별로 상이한 전위를 인가할 수 있다. 예를 들어, 트랜지스터(141)의 백 게이트에는 전위 VBG1을 인가하고, 트랜지스터(142)의 백 게이트에는 전위 VBG2를 인가하고, 트랜지스터(143)의 백 게이트에는 전위 VBG3을 인가하고, 트랜지스터(144)의 백 게이트에는 전위 VBG4를 인가할 수 있다.
또는, 도 12의 (B)에 도시된 바와 같이, 트랜지스터(141) 및 트랜지스터(142)가 갖는 백 게이트에 접속되는 배선들은 서로 전기적으로 접속되어 있어도 좋다. 또한, 트랜지스터(143) 및 트랜지스터(144)가 갖는 백 게이트에 접속되는 배선들은 서로 전기적으로 접속되어 있어도 좋다. 이 경우, 예를 들어 트랜지스터(141)의 백 게이트 및 트랜지스터(142)의 백 게이트에는 전위 VBG1을 인가하고, 트랜지스터(143)의 백 게이트 및 트랜지스터(144)의 백 게이트에는 전위 VBG3을 인가할 수 있다.
상술한 바와 같이, n채널형 트랜지스터에서는 백 게이트에 음전위를 인가하면 문턱 전압은 증가된다. 반대로, 백 게이트에 양전위를 인가하면 문턱 전압은 낮아진다. 따라서, 미리 설정된 게이트 전압으로 각 트랜지스터의 온, 오프를 제어하는 경우, 백 게이트에 음전위를 인가하면 오프 전류를 작게 할 수 있다. 또한, 백 게이트에 양전위를 인가하면 온 전류를 크게 할 수 있다.
또한, 상술한 바와 같이, 트랜지스터(143) 및 트랜지스터(144)에는 온 전류가 높은 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터(143) 및 트랜지스터(144)의 백 게이트에 양전위를 인가함으로써, 온 전류를 더 크게 할 수 있다. 따라서, 신호 OUT의 전위를 빠르게 확정할 수 있다. 즉, 높은 주파수로 동작할 수 있어 촬상 장치(10)의 동작을 고속화할 수 있다.
또한, 트랜지스터(144)는 도 12의 (C)에 나타낸 바와 같이, 게이트와 백 게이트가 전기적으로 접속되어 있는 구성이어도 좋다. 즉, 게이트와 같은 전위가 백 게이트에 인가되는 구성이어도 좋다.
또한, 촬상 장치 내부에는, 각 전원 전위 외에, 신호 전위 및 상기 백 게이트에 인가하는 전위 등, 복수의 전위를 사용한다. 촬상 장치의 외부로부터 복수의 전위가 공급되면, 단자의 개수 등이 증가되기 때문에, 촬상 장치는 내부에 복수의 전위를 생성하는 전원 회로를 갖는 것이 바람직하다.
<화소 회로의 동작예>
도 13에 도시된 타이밍 차트를 참조하여 도 12의 (A)에 도시된 화소 회로의 동작을 설명한다. 타이밍 차트에서 V1은 기준 전위보다 높은 전위이고, 예를 들어, 고전원 전위(VH)로 할 수 있다. V0은 기준 전위, 즉 소스 전위이고, 예를 들어, 저전원 전위(VL)로 할 수 있다.
먼저, 시각 T1에 있어서, 신호 RS 및 신호 TX의 전위를 V1로 하면, 트랜지스터(141) 및 트랜지스터(142)가 온이 되어 노드 FD는 리셋 전위(예를 들어 VH)로 리셋된다(리셋 동작). 이때, 전위 VBG1 및 전위 VBG2를 V0보다 높은 전위(>V0)로 함으로써, 트랜지스터(141) 및 트랜지스터(142)의 온 전류가 높아져 빠르게 리셋 동작을 행할 수 있다.
시각 T2에 신호 RS의 전위를 V0으로 하면 트랜지스터(142)가 오프가 되어 리셋 동작이 종료되고 축적 동작이 개시된다. 이때, 전위 VBG2를 V0보다 낮은 전위로 함으로써, 트랜지스터(142)의 오프 전류를 낮게 할 수 있고, 누설 전류로 인한 노드 FD로의 전하의 공급을 방지할 수 있다. 또한, 시각 T2에 있어서, 전위 VBG1의 전위를 V0으로 하여도 좋다.
시각 T3에 신호 TX의 전위를 V0으로 하면, 트랜지스터(141)가 오프가 되고, 노드 FD의 전위가 확정되어 유지된다(유지 동작). 이때, 신호 VBG1을 V0보다 낮은 전위(<V0)로 함으로써, 트랜지스터(141)의 오프 전류를 낮게 할 수 있고, 누설 전류로 인한 노드 FD로부터의 전하의 유출을 방지할 수 있다.
시각 T4에 신호 SE의 전위를 V1로 하면, 트랜지스터(144)가 온이 되고, 트랜지스터(143)에 흐르는 전류에 따라서 신호 OUT의 전위가 변화된다(판독 동작). 이때, 전위 VBG3 및 전위 VBG4를 V0보다 높은 전위(>V0)로 함으로써, 트랜지스터(143) 및 트랜지스터(144)의 온 전류가 높아져 신호 OUT의 전위를 빠르게 확정할 수 있다.
시각 T5에 신호 SE의 전위를 V0으로 하면, 트랜지스터(144)가 오프가 되어 판독 동작이 완료된다. 또한, 판독 동작이 종료될 때까지, 노드 FD의 전위가 변화되지 않도록 신호 VBG1 및 신호 VBG2의 전위를 V0보다 낮은 전위(<V0)로 유지해 두는 것이 바람직하다. 또한, 상술한 설명에 있어서, 신호 VBG2는 신호 VBG1과 같은 타이밍으로 전위를 변화시켜도 좋다.
이와 같이 함으로써, 노드(FD)의 전위에 따른 신호를 판독할 수 있다. 또한, 도 9에 나타낸 화소(120)는 도 13에 나타낸 타이밍 차트의 전위 VBG1 내지 전위 VBG4의 제어를 제외하고 동작시키면 된다. 도 12의 (B)에 나타낸 화소(120)는 도 13에 나타낸 타이밍 차트의 전위 VBG2 및 전위 VBG4의 제어를 제외하고 동작시키면 된다.
<트랜지스터 공유형 화소 회로>
또한, 본 발명의 일 형태에 따른 화소 회로는 도 14의 (A) 및 (B)에 나타낸 바와 같이 복수의 화소에서 트랜지스터를 공유하는 구성으로 하여도 좋다.
도 14의 (A)에 나타낸 트랜지스터 공유형 화소는 화소(120a) 내지 화소(120d)가 광전 변환 소자(131), 트랜지스터(141) 및 트랜지스터(145)를 각각 개별로 갖고, 트랜지스터(142) 내지 트랜지스터(144)를 공유하는 구성이다. 화소(120a) 내지 화소(120d)가 갖는 트랜지스터(141) 각각은, 신호 TXa 내지 신호 TXd에 의하여 동작이 제어된다. 또한, 트랜지스터(145)는 신호 GPD에 의하여 동작이 제어되고, 트랜지스터(145)의 소스 및 드레인 중 한쪽을 광전 변환 소자(131)의 캐소드(cathode)와 전기적으로 접속함으로써 광전 변환 소자(131)의 캐소드에 전위를 유지할 수 있다. 따라서, 모든 화소에서 동시에 리셋 동작, 축적 동작, 유지 동작을 순차적으로 수행하고, 화소마다 판독 동작을 수행하는 글로벌 셔터 방식을 사용한 촬상에 적합하다. 또한, 트랜지스터(145)의 소스 및 드레인 중 한쪽을 광전 변환 소자(131)의 애노드(anode)와 전기적으로 접속하는 경우는 광전 변환 소자(131)의 애노드에 전위를 유지할 수 있다.
도 14의 (B)에 나타낸 트랜지스터 공유형 화소는 화소(120a) 내지 화소(120d)가 변환 소자(131) 및 트랜지스터(141)를 각각 개별로 갖고, 트랜지스터(142) 내지 트랜지스터(144)를 공유하는 구성이다. 즉, 도 14의 (B)에 도시된 화소의 구성은 트랜지스터(145)를 갖지 않는 점이 도 14의 (A)에 나타낸 화소의 구성과 다르다.
도 14의 (B)에 도시된 구성에서는, 화소마다 리셋 동작, 축적 동작, 유지 동작, 판독 동작을 순차적으로 수행할 수 있고, 주로 롤링 셔터 방식을 사용한 촬상에 적합하다. 또한, 트랜지스터(145)를 갖지 않기 때문에 화소 1개당 트랜지스터의 수를 적게 할 수 있고, 화소 1개당 점유 면적을 감소시킬 수 있다.
또한, 도 14의 (A) 및 (B)에서는 트랜지스터를 화소(120a), 화소(120b), 화소(120c), 및 화소(120d)의 4화소로 공유하는 경우를 나타내었지만, 2화소, 3화소, 또는 5화소 이상으로 트랜지스터를 공유하여도 좋다.
<화소의 구성예>
도 15는 화소(120)의 구체적인 구성의 일례를 설명하기 위한 도면이고, 화소 회로가 갖는 트랜지스터(141) 내지 트랜지스터(144)의 채널 길이 방향을 나타낸 단면도이다.
또한, 본 실시형태에서 설명하는 단면도에서, 배선, 전극, 금속층, 및 콘택트 플러그(도전체(182))를 개별의 요소로서 도시하였지만, 이들이 전기적으로 접속되는 경우에 있어서는 동일 요소로서 제공되는 경우도 있다. 또한, 배선, 전극, 및 금속층 등의 요소가 도전체(182)를 통하여 접속되는 형태는 일례이며, 각 요소가 도전체(182)를 통하지 않고 직접 접속되는 경우도 있다.
또한, 기판 위 및 트랜지스터 등의 각 요소 위에는 보호막, 층간 절연막 또는 평탄화막으로서의 기능을 갖는 절연층(181a) 내지 절연층(181k) 등이 제공된다. 예를 들어, 절연층(181a) 내지 절연층(181k)에는 산화 실리콘막, 산화질화 실리콘막 등의 무기 절연막을 사용할 수 있다. 또는, 아크릴 수지, 폴리이미드 수지 등의 유기 절연막 등을 사용하여도 좋다. 절연층(181a) 내지 절연층(181k) 등의 상면은 필요에 따라 CMP(Chemical Mechanical Polishing)법 등을 사용하여 평탄화 처리를 수행하여도 좋다.
또한, 도면에 도시된 배선 및 트랜지스터 등의 일부가 제공되지 않은 경우나, 도면에 도시되지 않은 배선 및 트랜지스터 등이 각 층에 포함되는 경우도 있다.
화소(120)는 층(1100) 및 층(1200)을 가질 수 있다.
층(1100)은 광전 변환 소자(131)를 가질 수 있다. 광전 변환 소자(131)에는, 예를 들어, 2개의 단자를 갖는 포토다이오드를 사용할 수 있다. 상기 포토다이오드로서는, 단결정 실리콘 기판을 사용한 pn형 포토다이오드, 비정질 실리콘 박막, 미결정 실리콘 박막, 또는 다결정 실리콘 박막을 사용한 pin형 포토다이오드, 셀레늄 또는 셀레늄의 화합물, 또는 유기 화합물을 사용한 포토다이오드 등을 사용할 수 있다.
도 15에서, 층(1100)이 갖는 광전 변환 소자(131)는 단결정 실리콘 기판을 사용한 pn형 포토다이오드를 나타낸다. 상기 광전 변환 소자(131)는 p+영역(620), p-영역(630), n형 영역(640), p+영역(650)을 갖는 구성으로 할 수 있다.
층(1200)은 화소 회로를 구성하는 OS 트랜지스터를 가질 수 있고, 도 15에서는 화소 회로가 갖는 트랜지스터(141) 내지 트랜지스터(144)를 예시하였다. 이와 같이, 광전 변환 소자(131)와 트랜지스터가 중첩되는 구성으로 할 수 있어, 광전 변환 소자(131)의 수광 면적을 넓게 할 수 있다.
OS 트랜지스터가 형성되는 영역과 Si 디바이스(Si 트랜지스터 또는 Si 포토다이오드 등)가 형성되는 영역 사이에는 절연층(180)이 제공된다.
Si 디바이스 근방에 제공되는 절연층 중에는 실리콘의 댕글링 본드(dangling bond)를 종단시키기 위하여 수소를 포함하는 것이 바람직하다. 한편으로, 트랜지스터(141) 및 트랜지스터(142) 등의 활성층인 산화물 반도체층 근방에 제공되는 절연층 내의 수소는, 산화물 반도체층 내에 캐리어를 생성하는 요인 중 하나가 된다. 그러므로, 상기 수소는 트랜지스터(141) 및 트랜지스터(142) 등의 신뢰성을 저하시킬 요인 중 하나가 될 경우가 있다. 따라서 Si 디바이스를 갖는 한쪽 층과, OS 트랜지스터를 갖는 다른 쪽 층을 적층시키는 경우, 이들 층 사이에, 수소 확산을 방지하는 기능을 갖는 절연층(180)을 제공하는 것이 바람직하다. 절연층(180)에 의하여, 수소의 확산을 방지할 수 있으므로, Si 디바이스 및 OS 트랜지스터의 양쪽의 신뢰성을 향상시킬 수 있다.
절연층(180)에는, 예를 들어 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 사용할 수 있다.
광전 변환 소자(131)의 한쪽 전극(n형 영역(640))은 예를 들어 2개의 도전체(182) 및 배선(169)을 통하여 트랜지스터(141)와 전기적으로 접속할 수 있다.
여기서, 도전체(182)는 절연층(180)을 관통하여 제공되므로, 도전체(182)도 수소의 확산을 방지하는 기능을 갖는 것이 바람직하다. 예를 들어, 도 15에 도시된 바와 같이, 도전체(182)의 적어도 관통구의 측벽과 접촉하는 외측은 수소에 대하여 배리어성을 갖는 도전체(182b)로 하고, 내측은 저항이 낮은 도전체(182a)로 하면 좋다. 예를 들어, 도전체(182a)에는 텅스텐, 도전체(182b)에는 질화 탄탈럼 등을 사용할 수 있다. 또한, 수소 등의 불순물을 갖는 층과 도전체(182)가 접촉하지 않는 경우는 도전체(182)를 도전체(182a)만으로 구성하여도 좋다. 또한, 도전체(182)를 도전체(182b)만으로 구성하여도 좋다.
도 15는 층(1200)에 톱 게이트형 OS 트랜지스터를 제공한 구성이다. 예를 들어, OS 트랜지스터는 층(1100) 위에 형성된 절연층의 적층(절연층(181a), 절연층(180), 절연층(181b)) 위에 제공되고, 산화물 반도체층(230)과, 소스 전극 또는 드레인 전극으로서의 기능을 갖는 도전층(240) 및 도전층(250)과, 게이트 절연층으로서의 기능을 갖는 절연층(260)과, 게이트 전극으로서의 기능을 갖는 도전층(270)을 갖는다. 또한, 절연층(181b)은 게이트 절연층으로서의 기능을 가질 수도 있다.
트랜지스터(141)가 갖는 도전층(270)은 도전체(182)를 통하여 배선(161)과 전기적으로 접속되어 있다. 트랜지스터(142)가 갖는 도전층(270)은 도전체(182)를 통하여 배선(162)과 전기적으로 접속되어 있다. 트랜지스터(144)가 갖는 도전층(270)은 도전체(182)를 통하여 배선(163)과 전기적으로 접속되어 있다. 트랜지스터(144)가 갖는 도전층(250)은 도전체(182)를 통하여 배선(191)과 전기적으로 접속되어 있다.
배선(161)에는 신호 TX를 공급할 수 있다. 배선(162)에는 신호 RS를 공급할 수 있다. 배선(163)에는 신호 SE를 공급할 수 있다. 배선(191)으로부터는 신호 OUT를 출력할 수 있다.
또한, 광전 변환 소자(131)가 갖는 p+영역(620)은 p+영역(650) 및 도전체(182)를 통하여 배선(171)과 전기적으로 접속되어 있다. 트랜지스터(142)가 갖는 도전층(250)은 도전체(182)를 통하여 배선(172)과 전기적으로 접속되어 있다. 트랜지스터(143)가 갖는 도전층(240)은 도전체(182)를 통하여 배선(173)과 전기적으로 접속되어 있다.
배선(171)에는 전위 VPD를 인가할 수 있다. 배선(172)에는 전위 VRS를 인가할 수 있다. 배선(173)에는 전위 VPI를 인가할 수 있다.
도 15에서는 백 게이트 전극으로서의 기능을 갖는 도전층(273)을 OS 트랜지스터에 제공한 구성을 예시하였다. 도 15에 도시된 구성에서는 층(1100)을 통과한 광이 트랜지스터의 전기 특성을 변동시킬 수 있기 때문에 차광층을 겸하여 백 게이트 전극을 제공하는 구성으로 하는 것이 바람직하다. 또한, 백 게이트를 제공함으로써 OS 트랜지스터의 문턱 전압 등을 제어할 수 있다.
또한, 화소(120)는 도 16에 도시된 적층 구성으로 할 수도 있다. 도 16에 도시된 화소(120)는 기판(215) 위에 층(1200) 및 층(1100)을 제공한 구성이다. OS 트랜지스터 위에 광전 변환 소자(131)를 제공한 구성이 되기 때문에 OS 트랜지스터와 광전 변환 소자(131)의 한쪽 전극과의 전기적인 접속이 용이해진다.
도 16에서는 셀레늄계 재료를 광전 변환층(561)에 사용한 형태를 도시하였다. 셀레늄계 재료를 사용한 광전 변환 소자(131)는 가시광에 대한 외부 양자 효율이 높다는 특성을 갖는다. 또한, 셀레늄계 재료는 광 흡수 계수가 높기 때문에, 광전 변환층(561)을 얇게 하기 쉽다는 이점이 있다. 셀레늄계 재료를 사용한 광전 변환 소자(131)에서는, 애벌란시 증배에 의하여 증폭이 큰 고감도 센서로 할 수 있다. 즉, 셀레늄계 재료를 광전 변환층(561)에 사용함으로써, 화소 면적이 축소하더라도 충분한 광 전류를 얻을 수 있다. 따라서, 셀레늄계 재료를 사용한 광전 변환 소자(131)는 저조도 환경에서의 촬상에도 적합하다고 할 수 있다.
셀레늄계 재료로서는, 비정질 셀레늄 또는 결정 셀레늄을 사용할 수 있다. 결정 셀레늄은 예를 들어, 비정질 셀레늄을 성막한 후에 가열 처리를 수행함으로써 얻을 수 있다. 결정 셀레늄의 결정 입경을 화소 피치보다 작게 함으로써 화소마다의 특성의 편차를 저감시킬 수 있다. 또한, 결정 셀레늄은 비정질 셀레늄보다 가시광에 대한 분광 감도나 광 흡수 계수가 높은 특성을 갖는다.
도 16의에서는, 광전 변환층(561)은 단층으로서 도시하였지만, 도 17의 (A)에 도시된 바와 같이 수광면 측에 정공 주입 저지층(568)으로서 산화 갈륨, 산화 세륨, 또는 In-Ga-Zn 산화물 등을 제공하여도 좋다. 또는, 도 17의 (B)에 도시된 바와 같이, 전극(566) 측에 전자 주입 저지층(569)으로서 산화 니켈 또는 황화 안티모니 등을 제공하여도 좋다. 또는, 도 17의 (C)에 도시된 바와 같이 정공 주입 저지층(568) 및 전자 주입 저지층(569)을 제공하는 구성으로 하여도 좋다.
광전 변환층(561)은 구리, 인듐, 및 셀레늄의 화합물(CIS)을 포함하는 층이어도 좋다. 또는 구리, 인듐, 갈륨, 및 셀레늄의 화합물(CIGS)을 포함하는 층이어도 좋다. CIS 및 CIGS에서는 셀레늄의 단층과 마찬가지로 애벌란시 증배를 이용하는 광전 변환 소자를 형성할 수 있다.
셀레늄계 재료를 사용한 광전 변환 소자(131)는 예를 들어, 금속 재료 등으로 형성된 전극(566)과 투광성 도전층(562) 사이에 광전 변환층(561)을 갖는 구성으로 할 수 있다. 또한, CIS 및 CIGS는 p형 반도체이고, 접합을 형성하기 위하여 n형 반도체의 황화 카드뮴이나 황화 아연 등을 접촉하여 제공하여도 좋다.
도 16에서는 투광성 도전층(562)과 배선(171)은 직접 접촉하는 구성으로 하였지만, 도 17의 (D)에 도시된 바와 같이 배선(588)을 통하여 양쪽 모두가 접촉하는 구성으로 하여도 좋다. 또한, 도 16에서는 광전 변환층(561) 및 투광성 도전층(562)을 화소 회로 간에서 분리하지 않는 구성으로 하였지만, 도 17의 (E)에 도시된 바와 같이 회로 간에서 분리하는 구성으로 하여도 좋다. 또한, 화소 사이에 있어서, 전극(566)을 갖지 않는 영역에는 절연체로 격벽(567)을 제공하여, 광전 변환층(561) 및 투광성 도전층(562)에 균열이 생기지 않도록 하는 것이 바람직하지만, 도 18의 (A) 및 (B)에 도시된 바와 같이 격벽(567)을 제공하지 않는 구성으로 하여도 좋다.
또한, 전극(566) 및 배선(171) 등은 다층으로 하여도 좋다. 예를 들어, 도 18의 (C)에 도시된 바와 같이, 전극(566)을 도전층(566a) 및 도전층(566b)의 2층으로 하고, 배선(171)을 도전층(171a) 및 도전층(171b)의 2층으로 할 수 있다. 도 18의 (C)에 도시된 구성에서는 예를 들어, 도전층(566a) 및 도전층(171a)을 저저항의 금속 등을 선택하여 형성하고, 도전층(566b) 및 도전층(171b)을 광전 변환층(561)과 콘택트 특성이 좋은 금속 등을 선택하여 형성하면 좋다. 이와 같은 구성으로 함으로써, 광전 변환 소자(131)의 전기 특성을 향상시킬 수 있다. 또한, 일부의 금속은 투광성 도전층(562)에 접촉하는 것에 의하여 전식(電蝕)을 일으킬 수 있다. 이와 같은 금속을 도전층(171a)에 사용한 경우에도 도전층(171b)을 개재(介在)함으로써 전식을 방지할 수 있다.
도전층(566b) 및 도전층(171b)에는, 예를 들어, 몰리브데넘이나 텅스텐 등을 사용할 수 있다. 또한, 도전층(566a) 및 도전층(171a)에는, 예를 들어, 알루미늄, 타이타늄, 또는 알루미늄을 타이타늄에 끼우는 적층을 사용할 수 있다.
또한, 도 18의 (D)에 도시된 바와 같이 투광성 도전층(562)과 배선(171)은 도전체(182) 및 배선(588)을 통하여 접속되어도 좋다.
격벽(567)은 무기 절연체나 절연 유기 수지 등을 사용하여 형성될 수 있다. 또한, 격벽(567)은 트랜지스터 등에 대한 차광 및/또는 화소 하나당 수광부의 면적을 확정하기 위하여 흑색 등으로 착색되어도 좋다.
또한, 화소(120)는 도 19에 도시된 적층 구성으로 할 수도 있다. 도 19에 도시된 화소(120)는, 도 16에 도시된 화소(120)와 층(1100)만이 상이하고, 그 외의 구성은 같다.
도 19에서 층(1100)이 갖는 광전 변환 소자(131)는 광전 변환층에 비정질 실리콘막이나 미결정 실리콘막 등을 사용한 pin형 포토다이오드를 나타낸다. 상기 광전 변환 소자(131)는 n형 반도체층(565), i형 반도체층(564), p형 반도체층(563), 전극(566), 배선(171), 배선(588)을 갖는 구성으로 할 수 있다.
전극(566)은 도전체(182)를 통하여 트랜지스터(141)가 갖는 도전층(240)과 전기적으로 접속되어 있다. 또한, p형 반도체층(563)은 배선(588)을 통하여 배선(171)과 전기적으로 접속되어 있다.
i형 반도체층(564)에는 비정질 실리콘을 사용하는 것이 바람직하다. 또한, p형 반도체층(563) 및 n형 반도체층(565)에는 각각의 도전형을 부여하는 도펀트를 포함하는 비정질 실리콘 또는 미결정 실리콘 등을 사용할 수 있다. 비정질 실리콘을 광전 변환층으로 하는 포토다이오드는 가시광의 파장 영역에서의 감도가 높고, 미약한 가시광을 검지하기 쉽다.
또한, pin형의 박막 포토다이오드의 형태를 갖는 광전 변환 소자(131)의 구성, 및 광전 변환 소자(131) 및 배선의 접속 형태는, 도 20의 (A), (B) 및 (C)에 예시된 것이라도 좋다. 또한, 광전 변환 소자(131)의 구성, 광전 변환 소자(131)와 배선의 접속 형태는 이에 한정되지 않고, 다른 형태라도 좋다.
도 20의 (A)는 광전 변환 소자(131)의 p형 반도체층(563)과 접촉하는 투광성 도전층(562)을 제공한 구성이다. 투광성 도전층(562)은 전극으로서 작용하며, 광전 변환 소자(131)의 출력 전류를 높일 수 있다.
투광성 도전층(562)에는, 예를 들어, 인듐 주석 산화물, 실리콘을 포함하는 인듐 주석 산화물, 아연을 포함하는 산화 인듐, 산화 아연, 갈륨을 포함하는 산화 아연, 알루미늄을 포함하는 산화 아연, 산화 주석, 플루오린을 포함하는 산화 주석, 안티모니를 포함하는 산화 주석, 그래핀 또는 산화 그래핀 등을 사용할 수 있다. 또한, 투광성 도전층(562)은 단층에 한정되지 않고, 상이한 막의 적층이어도 좋다.
도 20의 (B)는 투광성 도전층(562)과 배선(171)이 도전체(182) 및 배선(588)을 통하여 접속된 구성이다. 또한, 광전 변환 소자(131)의 p형 반도체층(563)과 배선(171)이 도전체(182) 및 배선(588)을 통하여 접속된 구성으로 할 수도 있다. 또한, 도 20의 (B)에서는 투광성 도전층(562)을 제공하지 않는 구성으로 할 수도 있다.
도 20의 (C)는 광전 변환 소자(131)를 덮는 절연층(181e)에 p형 반도체층(563)이 노출되는 개구부가 제공되고, 이 개구부를 덮는 투광성 도전층(562)과 배선(171)이 전기적 접속을 갖는 구성이다.
상술한 셀레늄계 재료나 비정질 실리콘 등을 사용하여 형성한 광전 변환 소자(131)는 성막 공정, 리소그래피 공정, 에칭 공정 등의 일반적인 반도체 제작 공정을 사용하여 제작할 수 있다. 또한, 셀레늄계 재료는 고저항이고, 도 16에 도시된 바와 같이 광전 변환층(561)을 회로 사이에서 분리하지 않는 구성으로 할 수도 있다. 따라서, 수율이 높고, 저렴하게 제작할 수 있다.
또한, 화소(120)는 도 21의 (A), (B), 및 (C)에 도시된 바와 같이 층(1100), 층(1200), 및 층(1300)의 적층 구성이어도 좋다. 도 21의 (A)는 트랜지스터(141) 내지 트랜지스터(144)의 채널 길이 방향을 나타내는 단면도이다. 도 21의 (B)는 도 21의 (A)에 나타낸 일점쇄선 X1-X2의 단면도이고, 트랜지스터(141)의 채널 폭 방향의 단면을 나타낸 것이다. 도 21의 (C)는 도 21의 (A)에 나타낸 일점쇄선 Y1-Y2의 단면도이고, 트랜지스터(143)의 채널 폭 방향의 단면을 나타낸 것이다.
층(1100)은 상술한 화소(120)의 구성과 마찬가지로 광전 변환 소자(131)를 갖는 구성으로 할 수 있다. 도 21의 (A)에서는 도 16의 구성과 마찬가지로 셀레늄계 광전 변환 소자(131)를 제공한 구성을 예시하였지만 도 19의 구성과 마찬가지로 pin형 박막 포토다이오드의 형태를 갖는 광전 변환 소자(131)를 제공한 구성이어도 좋다.
층(1200)은 트랜지스터(141) 및 트랜지스터(142)를 갖는 구성으로 할 수 있다. 또한, 트랜지스터(141) 및 트랜지스터(142)로서 OS 트랜지스터를 사용하는 것이 바람직하다.
층(1300)은 트랜지스터(143) 및 트랜지스터(144)를 갖는 구성으로 할 수 있다. 또한, 트랜지스터(143) 및 트랜지스터(144)로서는 Si 트랜지스터를 사용하는 것이 바람직하다. Si 트랜지스터는 온 전류가 크고, 노드(FD)의 전위를 효율적으로 증폭할 수 있다.
도 21의 (A) 및 (C)에서, 트랜지스터(143) 및 트랜지스터(144)는 fin형의 구성을 나타내었지만, 도 22의 (A)에 도시된 바와 같이 플레이너형이어도 좋다. 또는, 도 22의 (B)에 도시된 바와 같이 실리콘막의 활성층(660)을 갖는 트랜지스터이어도 좋다. 또한, 활성층(660)은 다결정 실리콘이나 SOI(Silicon on Insulator)의 단결정 실리콘으로 할 수 있다.
또한, 층(1100)이 갖는 광전 변환 소자(131)는 도 23에 도시된 바와 같이 단결정 실리콘 기판을 사용한 pn형 포토다이오드여도 좋다.
상기 구성으로 하는 경우, 층(1300) 위에 층(1200)을 형성한 후, 별도 형성한 층(1100)을 접합하는 방법을 사용하는 것이 바람직하다. 이 경우, 층(1200)에는 절연층(181i), 금속층(402a), 및 금속층(403a)이 제공된다. 또한, 층(1100)에는 절연층(181j), 금속층(402b), 및 금속층(403b)이 제공된다.
금속층(402a) 및 금속층(403a)은 절연층(181i)에 매설된 영역을 갖도록 제공되고, 금속층(402a)은 트랜지스터(141)의 소스 및 드레인 중 한쪽과 전기적으로 접속되어 있다. 또한, 금속층(403a)은 도전체(182)를 통하여 배선(171)과 전기적으로 접속된다. 금속층(402b) 및 금속층(403b)은 절연층(181j)에 매설된 영역을 갖도록 제공되고, 금속층(402b)은 광전 변환 소자(131)의 n형 영역(640)과 전기적으로 접속되어 있다. 또한, 금속층(403b)은 p+영역(650)을 통하여 p+영역(620)과 전기적으로 접속되어 있다.
도 23에 도시된 바와 같이, 금속층(402a) 및 금속층(402b)과, 금속층(403a) 및 금속층(403b)과는 각각이 직접 접촉하는 위치에 제공되고, 접속부(402) 및 접속부(403)를 갖는 구성으로 한다.
여기서, 금속층(402a) 및 금속층(402b)은 주성분이 동일한 금속 원소인 것이 바람직하다. 또한, 금속층(403a) 및 금속층(403b)은 주성분이 동일한 금속 원소인 것이 바람직하다. 또한, 절연층(181i) 및 절연층(181j)은 동일한 성분으로 구성되어 있는 것이 바람직하다.
예를 들어, 금속층(402a), 금속층(402b), 금속층(403a), 및 금속층(403b)에는 Cu, Al, Sn, Zn, W, Ag, Pt 또는 Au 등을 사용할 수 있다. 접합의 용이성으로 Cu, Al, W, 또는 Au를 사용하는 것이 바람직하다. 또한, 절연층(181i) 및 절연층(181j)에는, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 질화 타이타늄 등을 사용할 수 있다.
금속층(402a), 금속층(402b), 금속층(403a), 및 금속층(403b) 각각에, 상기에 나타낸 동일한 금속 재료를 사용하고, 절연층(181i) 및 절연층(181j) 각각에 상기에 나타낸 동일한 절연 재료를 사용함으로써, 층(1100)과 층(1200)으로 접합 공정을 행할 수 있다. 상기 접합 공정에 의하여, 금속층(402a) 및 금속층(402b)의 전기적인 접속, 그리고 금속층(403a) 및 금속층(403b)의 전기적인 접속을 얻을 수 있다. 또한, 절연층(181i)과 절연층(181j)의 기계적인 강도를 갖는 접속을 얻을 수 있다.
금속층끼리의 접합에는 산화막이나 불순물의 흡착층 등을 스퍼터링 등으로 제거하고, 청정화 및 활성화한 표면끼리를 접촉시켜 접합하는 표면 활성화 접합법을 사용할 수 있다. 또는, 온도와 압력을 병용하여 표면끼리를 접합하는 확산 접합법 등을 사용할 수 있다. 표면 활성화 접합법 및 확산 접합법은 모두 원자 레벨로 결합되기 때문에, 전기적으로 또한 기계적으로도 우수한 접합을 얻을 수 있다.
또한, 절연층끼리를 접합하기 위해서는, 연마 등에 의하여 높은 평탄성을 얻은 후에, 산소 플라스마 등으로 친수성 처리를 수행한 표면끼리를 접합시켜 일시적으로 접합하고, 열 처리에 의한 탈수로 제대로 접합하는 친수성 접합법 등을 사용할 수 있다. 친수성 접합법의 사용에 의해서도 원자 레벨로 결합되기 때문에, 기계적으로 우수한 접합을 얻을 수 있다.
층(1100)과 층(1200)을 접합하는 경우, 각 접합면에는 절연층과 금속층이 혼재하기 때문에 예를 들어, 표면 활성화 접합법 및 친수성 접합법을 조합하여 행하면 좋다.
예를 들어, 연마 후에 표면을 세정화하고, 금속층의 표면에 산화 방지 처리를 수행하고 나서, 친수성 처리를 수행하여 접합하는 방법 등을 사용할 수 있다. 또한, 금속층의 표면을 Au 등의 난(難)산화성 금속으로 하고 친수성 처리를 수행하여도 좋다. 또한, 상술한 방법 외의 접합 방법을 사용하여도 좋다.
접합은 각 층이 갖는 디바이스가 완성된 후에 접합하기 때문에, 각 디바이스는 최적의 공정을 사용하여 제작할 수 있다. 따라서, 트랜지스터 및 광전 변환 소자의 전기 특성 및 신뢰성을 높일 수 있다.
또한, 도 23의 구성에서는, 절연층(180)에 상당하는 층으로서 OS 트랜지스터와 Si 트랜지스터 사이에 절연층(180a)이 제공된다. 또한, OS 트랜지스터와 Si 포토다이오드 사이에 절연층(180b)이 제공된다.
또한, 본 발명의 일 형태에 따른 촬상 장치에서는, 층(1300)에 형성한 Si 트랜지스터에 화소 회로와 상이한 회로를 제공할 수 있다. 이 회로로서는 예를 들어, 게이트 드라이버(122), CDS 회로(123), A/D 변환 회로(124), 및 소스 드라이버(125) 등이 있다.
상술한 어느 회로에 포함되는 트랜지스터(146) 및 트랜지스터(147)를 도 24에 도시하였다. 트랜지스터(146) 및 트랜지스터(147)는 광전 변환 소자(131)와 중첩되는 영역에 형성할 수 있다. 즉, 상기 회로는 화소(120)와 중첩하는 영역에 형성된다. 또한, 도 24에는 트랜지스터(146)를 p채널형으로 하고, 트랜지스터(147)를 n채널형으로 한 CMOS 인버터의 구성의 예를 도시하였지만, 기타 회로 구성이어도 좋다.
또한, 도 25에 도시된 바와 같이, 트랜지스터(147)는 층(1200)에 제공된 OS 트랜지스터이어도 좋다. 도 25에 도시된 구성에서는, 접합 공정에서 트랜지스터(146)와 트랜지스터(147)를, 이들이 서로 중첩하는 영역에 제공할 수 있고, 회로 면적을 작게 할 수 있다. 또한, 화소 회로가 갖는 트랜지스터(143) 및 트랜지스터(144)를 p-ch형으로 형성하는 경우에는, 단결정 실리콘 기판(600)에 제공하는 트랜지스터를 모두 p-ch형으로 할 수 있고, n-ch형의 Si 트랜지스터를 형성하는 공정을 생략할 수 있다.
도 26은 도 15에 도시된 구성에 층(1400)을 부가한 구성의 단면도이고, 3화소분(화소(120a), 화소(120b), 및 화소(120c))을 나타낸 것이다.
층(1400)에는 차광층(1530), 광학 변환층(1550a), 광학 변환층(1550b), 광학 변환층(1550c), 마이크로 렌즈 어레이(1540) 등을 제공할 수 있다.
층(1400)에서, 층(1100)과 접촉하는 영역에는 절연층(181j)이 형성된다. 절연층(181j)에는 가시광에 대한 투광성이 높은 산화 실리콘막 등을 사용할 수 있다. 또한, 패시베이션막으로서, 질화 실리콘막을 적층하는 구성으로 하여도 좋다. 또한, 반사 방지막으로서 산화 하프늄 등의 유전체막을 적층하는 구성으로 하여도 좋다.
절연층(181j) 위에는 차광층(1530)을 제공할 수 있다. 차광층(1530)은 화소의 경계 및 그 근방에 배치되고, 비스듬한 방향으로부터 침입하는 미광(迷光)을 차폐하는 기능을 갖는다. 차광층(1530)에는 알루미늄, 텅스텐 등의 금속층 또는 상기 금속층과, 반사 방지층으로서의 기능을 갖는 유전체층을 적층하는 구성으로 할 수 있다.
절연층(181j) 위 및 차광층(1530) 위에는 광학 변환층(1550a), 광학 변환층(1550b), 및 광학 변환층(1550c)을 제공할 수 있다. 예를 들어, 광학 변환층(1550a), 광학 변환층(1550b), 및 광학 변환층(1550c)에 적색, 녹색, 청색, 보라색, 등색, 황색, 시안, 마젠타 등의 컬러필터를 할당함으로써 컬러 화상을 얻을 수 있다.
본 명세서 등에서, 적색이란, 예를 들어 620nm 이상 750nm 미만의 파장의 광을 나타내고, 녹색이란 예를 들어, 500nm 이상 570nm 미만의 파장의 광을 나타내고, 청색이란 예를 들어 450nm 이상 500nm 미만의 파장의 광을 나타낸다. 또한 보라색이란, 예를 들어 380nm 이상 450nm 미만의 파장의 광을 나타내고, 등색이란 예를 들어 590nm 이상 620nm 미만의 파장의 광을 나타낸다. 또한, 황색이란 예를 들어 청색의 보색을 나타내고, 시안이란 예를 들어 적색의 보색을 나타내고, 마젠타란 예를 들어 녹색의 보색을 나타낸다.
또한, 광학 변환층에 가시광선의 파장 이하의 광을 차단하는 필터를 사용하면 적외선 촬상 장치로 할 수 있다. 또한, 광학 변환층에 근적외선의 파장 이하의 광을 차단하는 필터를 사용하면 원적외선 촬상 장치로 할 수 있다. 또한, 광학 변환층에 가시광선의 파장 이상의 광을 차단하는 필터를 사용하면, 자외선 촬상 장치로 할 수 있다. 가시광의 컬러필터와, 적외선 또는 자외선의 필터를 조합하여도 좋다.
또한, 광학 변환층에 신틸레이터를 사용하면 X선 촬상 장치 등에 사용하는, 방사선의 강약을 가시화한 화상을 얻는 촬상 장치로 할 수 있다. 피사체를 투과한 X선 등의 방사선은 신틸레이터에 입사되면 포토루미네선스 현상에 의하여 가시광선이나 자외광선 등의 광(형광)으로 변환된다. 그리고, 상기 광을 광전 변환 소자(131)에 의하여 검지함으로써 화상 데이터를 취득한다. 또한, 방사선 검출기 등에 상기 구성을 갖는 촬상 장치를 사용하여도 좋다.
신틸레이터는 X선이나 감마선 등의 방사선이 조사되면 그 에너지를 흡수하여 가시광이나 자외광을 발하는 물질을 포함한다. 예를 들어, Gd2O2S:Tb, Gd2O2S:Pr, Gd2O2S:Eu, BaFCl:Eu, NaI, CsI, CaF2, BaF2, CeF3, LiF, LiI, ZnO를 수지나 세라믹에 분산시킨 것을 사용할 수 있다.
광학 변환층(1550a), 광학 변환층(1550b), 및 광학 변환층(1550c) 위에는 마이크로 렌즈 어레이(1540)를 제공할 수 있다. 마이크로 렌즈 어레이(1540)가 갖는 각 렌즈를 통한 광이 바로 아래의 광학 변환층(1550a), 광학 변환층(1550b), 및 광학 변환층(1550c)을 통하여 광전 변환 소자(131)에 조사되게 된다.
본 실시형태에서는 본 발명의 일 형태에 대하여 설명하였다. 또는, 다른 실시형태에서 본 발명의 일 형태에 대하여 설명한다. 다만, 본 발명의 일 형태는 이들에 한정되지 않는다. 즉, 본 실시형태 및 다른 실시형태에는 다양한 발명의 형태가 기재되어 있기 때문에, 본 발명의 일 형태는 특정의 형태에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서 이를 촬상 장치에 적용한 경우의 예를 설명하였지만 본 발명의 일 형태는 이에 한정되지 않는다. 경우 또는 상황에 따라 본 발명의 일 형태를 촬상 장치에 적용하지 않아도 된다. 예를 들어, 본 발명의 일 형태는 다른 기능을 갖는 반도체 장치에 적용되어도 좋다. 예를 들어, 본 발명의 일 형태로서 트랜지스터의 채널 형성 영역, 소스 드레인 영역 등이 산화물 반도체를 갖는 경우의 예를 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 경우 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 다양한 반도체를 가져도 좋다. 경우 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 예를 들어, 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체 등 중 적어도 하나를 가져도 좋다. 또는, 예를 들어, 경우 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 산화물 반도체를 갖지 않아도 된다. 예를 들어, 본 발명의 일 형태로서 글로벌 셔터 방식의 경우의 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 경우 또는 상황에 따라 본 발명의 일 형태는 다른 방식, 예를 들어, 롤링 셔터 방식을 사용하여도 좋다. 또는, 경우에 따라 또는 상황에 따라 글로벌 셔터 방식을 사용하지 않아도 된다.
본 실시형태는 다른 실시형태에 기재되는 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태에 사용할 수 있는 OS 트랜지스터에 대하여 도면을 참조하여 설명한다. 또한, 본 실시형태에서의 도면에서는 명료화를 위하여 일부의 요소를 확대, 축소, 또는 생략하여 도시하였다.
도 27의 (A), (B), 및 (C)는 본 발명의 일 형태에 따른 트랜지스터(201)의 상면도 및 단면도이다. 도 27의 (A)는 상면도이고, 도 27의 (A)에 나타낸 일점쇄선 X1-X2 방향의 단면이 도 27의 (B)에 상당한다. 또한, 도 27의 (A)에 나타낸 일점쇄선 Y1-Y2의 단면이 도 27의 (C)에 상당한다.
또한, 본 실시형태에서 설명하는 도면에서, 일점쇄선 X1-X2 방향을 채널 길이 방향, 일점쇄선 Y1-Y2 방향을 채널 폭 방향이라고 부른다.
트랜지스터(201)는 기판(215)과, 기판(215)과 접촉하는 도전층(273)과, 기판(215) 및 도전층(273)과 접촉하는 절연층(220)과, 절연층(220)과 접촉하는 산화물 반도체층(230)과, 산화물 반도체층(230)과 접촉하는 도전층(240) 및 도전층(250)과, 산화물 반도체층(230)과 접촉하는 절연층(260)과, 절연층(260)과 접촉하는 도전층(270)을 갖는다.
또한, 트랜지스터(201) 위에는 산화물 반도체층(230), 도전층(240), 도전층(250), 절연층(260) 및 도전층(270)과 접촉하는 절연층(280)을 필요에 따라 제공하여도 좋다.
산화물 반도체층(230)은 일례로서 산화물 반도체층(230a), 산화물 반도체층(230b), 및 산화물 반도체층(230c)의 3층 구조로 할 수 있다. 이 경우, 절연층(260)은 산화물 반도체층(230c)과 접촉하는 구조로 할 수 있다.
도전층(240) 및 도전층(250)은 소스 전극층 또는 드레인 전극층, 절연층(260)은 게이트 절연층, 도전층(270)은 게이트 전극층으로서의 기능을 각각 갖는다.
또한, 도전층(273)을 백 게이트 전극층으로서 사용함으로써, 온 전류의 증가나 문턱 전압의 제어를 행할 수 있다. 또한, 도전층(273)은 차광층으로서도 기능시킬 수 있다.
온 전류를 증가시키기 위해서는, 예를 들어 도전층(270)과 도전층(273)을 같은 전위로 하여 더블 게이트 트랜지스터로서 구동시키면 좋다. 또한, 문턱 전압의 제어를 수행하기 위해서는 도전층(270)과 상이한 정전위를 도전층(273)에 공급하면 된다.
산화물 반도체층(230)에서, 도전층(240) 및 도전층(250)에 접촉하는 영역은 소스 영역 또는 드레인 영역으로서의 기능을 갖는다.
산화물 반도체층(230)과 도전층(240) 및 도전층(250)이 접촉함으로써 산화물 반도체층(230) 내에 산소 결손이 생기고, 이 산소 결손과 산화물 반도체층(230) 내에 잔류하거나 또는 외부로부터 확산되는 수소와의 상호 작용에 의하여 상기 영역은 도전형이 n형의 저저항 영역이 된다.
도전층(240) 및 도전층(250)은 산화물 반도체층(230)의 상면과 접촉하고, 측면에는 접촉하지 않는 구성이 되어 있다. 이와 같은 구성으로 함으로써 절연층(220)이 갖는 산소에 의하여 산화물 반도체층(230) 내의 산소 결손을 보전(補塡)하기 쉬워진다.
본 발명의 일 형태에 따른 트랜지스터는 도 28의 (A), (B), 및 (C)에 도시된 구성이어도 좋다. 도 28의 (A)는 트랜지스터(202)의 상면도이고, 도 28의 (A)에 나타낸 일점쇄선 X1-X2 방향의 단면이 도 28의 (B)에 상당한다. 또한, 도 28의 (A)에 나타낸 일점쇄선 Y1-Y2의 단면이 도 28의 (C)에 상당한다.
트랜지스터(202)는 도전층(240) 및 도전층(250)이 절연층(220)과 접촉되는 점, 그리고 도전층(240) 및 도전층(250)이 산화물 반도체층(230)의 측면과 접촉하는 점을 제외하고, 트랜지스터(201)와 마찬가지의 구성을 갖는다.
트랜지스터(201) 및 트랜지스터(202)는 도전층(270)과 도전층(240) 및 도전층(250)이 중첩되는 영역을 갖는 톱 게이트 구조이다. 이 영역의 채널 길이 방향의 폭은 기생 용량을 작게 하기 위하여 3nm 이상 300nm 미만으로 하는 것이 바람직하다. 이 구성에서는, 산화물 반도체층(230)에 오프셋 영역이 형성되지 않기 때문에, 온 전류가 높은 트랜지스터가 형성되기 쉽다.
본 발명의 일 형태에 따른 트랜지스터는 도 29의 (A), (B), 및 (C)에 도시된 구성이어도 좋다. 도 29의 (A)는 트랜지스터(203)의 상면도이고, 도 29의 (A)에 나타낸 일점쇄선 X1-X2 방향의 단면이 도 29의 (B)에 상당한다. 또한, 도 29의 (A)에 나타낸 일점쇄선 Y1-Y2의 단면이 도 29의 (C)에 상당한다.
트랜지스터(203)는 기판(215)과, 기판(215)과 접촉하는 도전층(273)과, 기판(215) 및 도전층(273)과 접촉하는 절연층(220)과, 절연층(220)과 접촉하는 산화물 반도체층(230)(산화물 반도체층(230a), 산화물 반도체층(230b), 및 산화물 반도체층(230c))과, 산화물 반도체층(230c)과 접촉하는 절연층(260)과, 절연층(260)과 접촉하는 도전층(270)을 갖는다.
또한, 층간 절연막으로서의 기능을 갖는 절연층(280)에는 산화물 반도체층(230)의 영역(331)과 접촉하는 도전체(300)와, 산화물 반도체층(230)의 영역(332)과 접촉하는 도전체(301)가 제공된다. 도전체(300) 및 도전체(301)는, 소스 전극층의 일부 또는 드레인 전극층의 일부로서의 기능을 갖는다.
트랜지스터(203)에서의 영역(331) 및 영역(332)에는 산소 결손을 형성하고 도전율을 높이기 위한 불순물을 첨가하는 것이 바람직하다. 산화물 반도체층에 산소 결손을 형성하는 불순물로서는 예를 들어, 인, 비소, 안티모니, 붕소, 알루미늄, 실리콘, 질소, 헬륨, 네온, 아르곤, 크립톤, 제논, 인듐, 플루오린, 염소, 타이타늄, 아연, 및 탄소 중에서 선택되는 어느 하나 이상을 사용할 수 있다. 상기 불순물의 첨가 방법으로서는 플라스마 처리법, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용할 수 있다.
불순물 원소로서 상기 원소가 산화물 반도체층에 첨가되면, 산화물 반도체층 내의 금속 원소와 산소의 결합이 절단되어 산소 결손이 형성된다. 산화물 반도체층에 포함되는 산소 결손과 산화물 반도체층 내에 잔존하거나 또는 나중에 첨가되는 수소와의 상호 작용에 의하여, 산화물 반도체층의 도전율을 높게 할 수 있다.
불순물 원소의 첨가에 의하여 산소 결손이 형성된 산화물 반도체에 수소를 첨가하면, 산소 결손 사이트에 수소가 들어가 전도대 근방에 도너 준위가 형성된다. 결과적으로, 산화물 도전체를 형성할 수 있다. 여기서는 도전체화된 산화물 반도체를 산화물 도전체라고 한다.
트랜지스터(203)는 자기 정렬 구조이고, 게이트 전극층이 소스 전극층 및 드레인 전극층과 중첩되는 영역을 갖지 않는다. 자기 정렬 구조의 트랜지스터는 게이트 전극층과 소스 전극층 및 드레인 전극층 사이의 기생 용량이 매우 작기 때문에, 고속 동작이 요구되는 용도에 적합하다.
본 발명의 일 형태에 따른 트랜지스터는 도 30의 (A), (B), 및 (C)에 도시된 구성이어도 좋다. 도 30의 (A)는 트랜지스터(204)의 상면도이고, 도 30의 (A)에 나타낸 일점쇄선 X1-X2 방향의 단면이 도 30의 (B)에 상당한다. 또한, 도 30의 (A)에 나타낸 일점쇄선 Y1-Y2의 단면이 도 30의 (C)에 상당한다.
트랜지스터(204)는 기판(215)과, 기판(215)과 접촉하는 도전층(273)과, 기판(215) 및 도전층(273)과 접촉하는 절연층(220)과, 절연층(220)과 접촉하는 산화물 반도체층(230)(산화물 반도체층(230a), 산화물 반도체층(230b), 및 산화물 반도체층(230c))과, 산화물 반도체층(230b) 및 산화물 반도체층(230c)과 접촉하는 도전층(240) 및 도전층(250)과, 산화물 반도체층(230c)과 접촉하는 절연층(260)과, 절연층(260)과 접촉하는 도전층(270)을 갖는다.
또한, 산화물 반도체층(230c), 절연층(260), 및 도전층(270)은 트랜지스터(204) 위의 절연층(280)에 제공된 산화물 반도체층(230b) 및 절연층(220)에 도달하는 개구부에 제공된다.
트랜지스터(204)의 구성은 게이트 전극층과 소스 전극층 및 드레인 전극층이 중첩되는 영역이 작기 때문에 기생 용량을 작게 할 수 있다. 따라서, 트랜지스터(204)는 고속 동작이 요구되는 용도에 적합하다.
또한, 본 발명의 일 형태의 트랜지스터는 도 31의 (A)에 도시된 바와 같이, 산화물 반도체층(230)을 단층으로 형성하여도 좋다. 또한, 도 31의 (B)에 도시된 바와 같이, 산화물 반도체층(230)을 2층으로 형성하여도 좋다.
또한, 본 발명의 일 형태의 트랜지스터는 도 31의 (C)에 도시된 바와 같이, 도전층(273)을 갖지 않는 구성이어도 좋다.
또한, 본 발명의 일 형태에 따른 트랜지스터에서, 도전층(270)과 도전층(273)을 전기적으로 접속하기 위해서는 예를 들어, 도 31의 (D)에 도시된 바와 같이, 절연층(220), 산화물 반도체층(230c) 및 절연층(260)에 도전층(273)에 도달하는 개구부를 제공하고, 이 개구부를 덮도록 도전층(270)을 형성하면 좋다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 31의 (E)에 도시된 바와 같이, 도전층(270)을 도전층(271) 및 도전층(272)의 적층으로 형성하여도 좋다.
또한, 산화물 반도체층(230) 위에 도전층(240) 및 도전층(250)이 제공되는 본 발명의 일 형태에 따른 트랜지스터에서는, 도 31의 (F) 및 (G)에 도시된 상면도(산화물 반도체층(230), 도전층(240) 및 도전층(250)만을 도시함)와 같이 산화물 반도체층(230)의 폭(WOS)보다 도전층(240) 및 도전층(250)의 폭(WSD)이 짧게 형성되어 있어도 좋다. WOS≥WSD(WSD는 WOS 이하)로 함으로써 게이트 전계가 채널 형성 영역 전체에 가해지기 쉬워져 트랜지스터의 전기 특성을 향상시킬 수 있다.
또한, 도 31의 (A) 내지 (E)에서는, 트랜지스터(201)의 변형예로서 예시하였지만, 이 변형예는 본 실시형태에서 설명한 기타의 트랜지스터에도 적용할 수 있다.
본 발명의 일 형태에 따른 트랜지스터에서는, 어떤 구성에 있어서도, 게이트 전극층인 도전층(270)(및 도전층(273))이 절연층을 개재하여 산화물 반도체층(230)의 채널 폭 방향을 전기적으로 둘러싸는 구성이다. 이와 같은 구성은 온 전류를 높일 수 있고, surrounded channel(s-channel) 구성이라고 불린다.
산화물 반도체층(230a) 및 산화물 반도체층(230b)을 갖는 트랜지스터, 그리고 산화물 반도체층(230a), 산화물 반도체층(230b), 및 산화물 반도체층(230c)을 갖는 트랜지스터에서는 산화물 반도체층(230)을 구성하는 2층 또는 3층의 재료를 적절히 선택함으로써 산화물 반도체층(230b)에 전류를 흘릴 수 있다. 산화물 반도체층(230b)에 전류가 흐르면 계면 산란의 영향을 받기 어렵기 때문에, 높은 온 전류를 얻을 수 있다.
이상의 구성의 트랜지스터를 사용함으로써, 반도체 장치에 양호한 전기 특성을 부여할 수 있다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 3에 기재된 트랜지스터의 구성 요소에 대하여 자세히 설명한다.
<구성 요소>
기판(215)에는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판, 표면이 절연 처리된 금속 기판 등을 사용할 수 있다. 또는, 트랜지스터나 포토다이오드가 형성된 실리콘 기판, 및 상기 실리콘 기판 위에 절연층, 배선, 콘택트 플러그로서의 기능을 갖는 도전체 등이 형성된 것을 사용할 수 있다. 또한, 실리콘 기판에 p채널형 트랜지스터를 형성하는 경우에는, n-형 도전형을 갖는 실리콘 기판을 사용하는 것이 바람직하다. 또는, n-형 또는 i형 실리콘층을 갖는 SOI 기판이어도 좋다. 또한, 실리콘 기판에 제공되는 트랜지스터가 p채널형인 경우에는, 트랜지스터를 형성하는 면의 면 방위는 (110)면인 실리콘 기판을 사용하는 것이 바람직하다. (110)면에 p채널형 트랜지스터를 형성함으로써 이동도를 높게 할 수 있다.
절연층(220)은 기판(215)에 포함되는 요소로부터 불순물이 확산되는 것을 방지하는 기능에 더하여 산화물 반도체층(230)에 산소를 공급하는 기능도 가질 수 있다. 따라서 절연층(220)은 산소를 포함하는 절연막인 것이 바람직하고 화학 양론적 조성보다 많은 산소를 포함하는 절연막인 것이 더 바람직하다. 예를 들어, 막의 표면 온도가 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하의 가열 처리로 수행되는 TDS법으로, 산소 원자로 환산된 산소의 방출량이 1.0×1019atoms/cm3 이상인 막으로 한다. 또한, 기판(215)이 다른 디바이스가 형성된 기판인 경우, 절연층(220)은 층간 절연막으로서의 기능도 갖는다. 이 경우는 표면이 평탄해지도록 CMP법 등으로 평탄화 처리를 수행하는 것이 바람직하다.
백 게이트 전극층으로서 작용하는 도전층(273)에는, 예를 들어 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Mn, Nd, Sc, Ta, 및 W 등의 도전막을 사용할 수 있다. 또한, 상기 재료의 합금이나 상기 재료의 도전성 질화물을 사용하여도 좋다. 또한, 상기 재료, 상기 재료의 합금, 및 상기 재료의 도전성 질화물로부터 선택된 복수의 재료의 적층이어도 좋다.
예를 들어, 절연층(220)에는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등의 산화물 절연막, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물 절연막, 또는 이들의 혼합 재료를 사용할 수 있다. 또한, 상기 재료의 적층이어도 좋다.
산화물 반도체층(230)은 절연층(220) 측으로부터 산화물 반도체층(230a), 산화물 반도체층(230b), 및 산화물 반도체층(230c)이 순차적으로 적층된 3층 구조로 할 수 있다.
또한, 산화물 반도체층(230)이 단층인 경우에는, 본 실시형태에 기재된 산화물 반도체층(230b)에 상당하는 층을 사용하면 좋다.
산화물 반도체층(230)이 2층인 경우에는, 절연층(220) 측으로부터 산화물 반도체층(230a)에 상당하는 층 및 산화물 반도체층(230b)에 상당하는 층이 순차적으로 적층된 것을 사용하면 좋다. 이 구성의 경우, 산화물 반도체층(230a)과 산화물 반도체층(230b)을 서로 바꿀 수도 있다.
일례로서는, 산화물 반도체층(230b)에는 산화물 반도체층(230a) 및 산화물 반도체층(230c)보다 전자 친화력(진공 준위로부터 전도대 하단까지의 에너지)이 큰 산화물 반도체를 사용한다.
이와 같은 구조에서, 도전층(270)에 전압이 인가되면, 산화물 반도체층(230) 중 전도대 하단의 에너지가 가장 작은 산화물 반도체층(230b)에 채널이 형성된다. 따라서, 산화물 반도체층(230b)은 반도체로서 기능하는 영역을 갖는다고 할 수 있지만, 산화물 반도체층(230a) 및 산화물 반도체층(230c)은 절연체 또는 반절연체로서 기능하는 영역을 갖는다고도 할 수 있다.
산화물 반도체층(230a), 산화물 반도체층(230b), 및 산화물 반도체층(230c)으로서 사용할 수 있는 산화물 반도체는 적어도 In 또는 Zn을 포함하는 것이 바람직하다. 또는, In과 Zn 양쪽을 포함하는 것이 바람직하다. 또한, 이 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 줄이기 위하여, 상술한 것에 더하여 Al, Ga, Y, 또는 Sn 등의 스태빌라이저(stabilizer)를 포함하는 것이 바람직하다.
예를 들어, 산화물 반도체층(230a) 및 산화물 반도체층(230c)에는, In:Ga:Zn=1:3:2, 1:3:3, 1:3:4, 1:3:6, 1:4:5, 1:6:4, 또는 1:9:6(원자수비) 및 그 근방의 원자수비를 갖는 In-Ga-Zn 산화물 등을 사용할 수 있다. 또한, 산화물 반도체층(230b)에는 In:Ga:Zn=1:1:1, 2:1:3, 5:5:6, 3:1:2, 3:1:4, 5:1:6, 또는 4:2:3(원자수비) 및 그 근방의 원자수비를 갖는 In-Ga-Zn 산화물 등을 사용할 수 있다.
산화물 반도체층(230a), 산화물 반도체층(230b), 및 산화물 반도체층(230c)에는 결정부가 포함되어도 좋다. 예를 들어, c축으로 배향된 결정을 사용함으로써 트랜지스터에 안정된 전기 특성을 부여할 수 있다. 또한, c축으로 배향된 결정은 변형에 강하고, 가요성 기판이 사용된 반도체 장치의 신뢰성을 향상시킬 수 있다.
소스 전극층으로서 작용하는 도전층(240) 및 드레인 전극층으로서 작용하는 도전층(250)에는, 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W, Ni, Mn, Nd, Sc, 및 상기 금속 재료의 합금 또는 도전성 질화물로부터 선택된 재료의 단층 또는 적층을 사용할 수 있다. 또한, 도전성 질화물인 질화 탄탈럼을 사용함으로써 산화를 방지할 수 있다. 또한, 저저항의 Cu나 Cu-Mn 등의 합금과 상기 재료와의 적층을 사용하여도 좋다.
상기 재료는 산화물 반도체층으로부터 산소를 추출하는 성질을 갖는다. 그러므로, 상기 재료와 접촉하는 산화물 반도체층의 일부의 영역에서는 산화물 반도체층 내의 산소가 이탈되어 산소 결손이 형성된다. 막 내에 약간 포함되는 수소와 상기 산소 결손이 결합됨으로써, 그 영역은 현저하게 n형화된다. 따라서, n형화된 상기 영역은 트랜지스터의 소스 또는 드레인으로서 작용시킬 수 있다.
게이트 절연층으로서 작용하는 절연층(260)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종 이상을 포함하는 절연막을 사용할 수 있다. 또한, 절연층(260)은 상술한 재료의 적층이어도 좋다.
또한, 산화물 반도체층(230)과 접촉하는 절연층(220) 및 절연층(260)으로서는, 질소 산화물의 방출량이 적은 막을 사용하는 것이 바람직하다. 질소 산화물의 방출량이 많은 절연층과 산화물 반도체가 접촉하는 경우, 질소 산화물에 기인하는 준위 밀도가 높아지는 경우가 있다.
절연층(220) 및 절연층(260)으로서 상기 절연막을 사용함으로써 트랜지스터의 문턱 전압이 변동되는 것을 저감할 수 있어, 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
게이트 전극층으로서 작용하는 도전층(270)에는, 예를 들어 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Mn, Nd, Sc, Ta, 및 W 등의 도전막을 사용할 수 있다. 또한, 상기 재료의 합금이나 상기 재료의 도전성 질화물을 사용하여도 좋다. 또한, 상기 재료, 상기 재료의 합금, 및 상기 재료의 도전성 질화물로부터 선택된 복수의 재료의 적층이어도 좋다. 대표적으로는, 텅스텐, 텅스텐과 질화 타이타늄의 적층, 텅스텐과 질화 탄탈럼의 적층 등을 사용할 수 있다. 또한, 저저항의 Cu 또는 Cu-Mn 등의 합금이나, 상기 재료와 Cu 또는 Cu-Mn 등의 합금의 적층을 사용하여도 좋다. 예를 들어 도전층(271)에 질화 타이타늄을 사용하고, 도전층(272)에 텅스텐을 사용하여 도전층(270)을 형성할 수 있다.
또한, 도전층(270)에는 In-Ga-Zn 산화물, 산화 아연, 산화 인듐, 산화 주석, 산화 인듐 주석 등의 산화물 도전층을 사용하여도 좋다. 절연층(260)과 접촉되도록 산화물 도전층을 제공함으로써 상기 산화물 반도체층으로부터 산화물 반도체층(230)에 산소를 공급할 수 있다.
절연층(280)에는 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종 이상을 포함하는 절연막을 사용할 수 있다. 또한, 상기 절연층은 상기 재료의 적층이어도 좋다.
여기서, 절연층(280)은 절연층(220)과 마찬가지로 화학량론적 조성보다 많은 산소를 갖는 것이 바람직하다. 절연층(280)으로부터 방출되는 산소를 절연층(260)을 거쳐 산화물 반도체층(230)의 채널 형성 영역으로 확산시킬 수 있기 때문에, 채널 형성 영역에 형성된 산소 결손에 산소를 보전할 수 있다. 따라서, 안정적인 트랜지스터의 전기 특성을 얻을 수 있다.
또한, 트랜지스터 위 또는 절연층(280) 위에는 불순물을 차단하는 효과를 갖는 막을 제공하는 것이 바람직하다. 상기 차단막에는 질화 실리콘막, 질화 알루미늄막 또는 산화 알루미늄막 등을 사용할 수 있다.
질화 절연막은 수분 등을 차단하는 기능을 갖고, 트랜지스터의 신뢰성을 향상시킬 수 있다. 또한, 산화 알루미늄막은 수소, 수분 등의 불순물, 및 산소의 양쪽에 대하여, 막을 투과시키지 않는 차단 효과가 높다. 따라서, 산화 알루미늄막은 트랜지스터의 제작 공정 중 및 제작 후에서, 수소, 수분 등의 불순물의 산화물 반도체층(230)으로의 혼입 방지, 산소의 산화물 반도체층으로부터의 방출 방지, 절연층(220)으로부터의 산소의 불필요한 방출을 방지하는 효과를 갖는 보호막으로서 적합하다.
반도체 장치의 고집적화를 위해서는 트랜지스터를 미세화할 필요가 있다. 한편, 트랜지스터의 미세화로 인하여 트랜지스터의 전기 특성은 악화되는 경향이 있고, 예를 들어, 채널 폭을 축소하면 온 전류가 저하된다.
본 발명의 일 형태에 따른 트랜지스터에서는 채널이 형성되는 산화물 반도체층(230b)을 산화물 반도체층(230c)으로 덮는 구성으로 할 수 있다. 이 구성에서는 채널 형성층과 게이트 절연막이 접촉하지 않기 때문에 채널 형성층과 게이트 절연층의 계면에서 캐리어가 산란하는 것을 억제할 수 있고, 트랜지스터의 온 전류를 크게 할 수 있다.
본 발명의 일 형태에 따른 트랜지스터에서는, 상술한 바와 같이, 산화물 반도체층(230)의 채널 폭 방향을 전기적으로 둘러싸도록 게이트 전극층(도전층(270))이 형성되어 있기 때문에, 상면에 대하여 수직 방향으로부터의 게이트 전계에 더하여 측면에 대하여 수직 방향으로부터의 게이트 전계가 산화물 반도체층(230)에 인가된다. 즉, 채널 형성층에 대하여 전체적으로 게이트 전계가 인가되고, 실효 채널 폭이 확대되기 때문에, 온 전류를 더 높일 수 있다.
<각 구성 요소의 형성 방법예>
본 실시형태에서 설명한 금속막, 반도체막, 무기 절연막 등 다양한 막은, 대표적으로 스퍼터링법이나 플라스마 CVD법에 의하여 형성될 수 있지만, 다른 방법, 예를 들어, 열 CVD법에 의하여 형성되어도 좋다. 열 CVD법의 예로서는, MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법 등이 있다.
열 CVD법은 플라스마를 사용하지 않는 성막 방법이기 때문에, 플라스마 대미지에 의하여 결함이 생성되는 일이 없다는 이점을 갖는다.
또한, 열 CVD법에 의한 성막은, 원료 가스와 산화제를 체임버 내에 동시에 공급하고, 체임버 내를 대기압하 또는 감압하로 하고 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 수행하여도 좋다.
ALD법에 의한 성막은, 체임버 내를 대기압하 또는 감압하로 하고, 반응을 위한 원료 가스를 체임버에 도입하여 반응시키고, 이를 반복함으로써 수행한다. 원료 가스와 함께 불활성 가스(아르곤 또는 질소 등)를 캐리어 가스로서 도입하여도 좋다. 예를 들어, 2종류 이상의 원료 가스를 순차적으로 체임버에 공급하여도 좋다. 이때, 여러 종류의 원료 가스가 혼합되지 않도록 제 1 원료 가스가 반응한 후에 불활성 가스를 도입하고, 제 2 원료 가스를 도입한다. 또는, 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착되어 반응함으로써 제 1 층이 형성되고, 나중에 도입되는 제 2 원료 가스가 흡착되어 반응함으로써 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입을 반복하는 횟수에 따라 조절할 수 있기 때문에, 막 두께를 정밀하게 조절할 수 있어 ALD법은 미세한 FET를 제작하는 경우에 적합하다.
또한, 산화물 반도체층의 성막에는 대향 타깃식 스퍼터링 장치를 사용할 수 있다. 이 대향 타깃식 스퍼터링 장치를 사용한 성막법을 VDSP(vapor deposition SP)라고 부를 수도 있다.
대향 타깃식 스퍼터링 장치를 사용하여 산화물 반도체층을 성막함으로써 산화물 반도체층을 성막할 때의 플라스마 손상을 저감할 수 있다. 그러므로, 막 내의 산소 결손을 저감할 수 있다. 또한, 대향 타깃식 스퍼터링 장치를 사용함으로써 저압에서의 성막이 가능하기 때문에 성막된 산화물 반도체층 내의 불순물 농도(예를 들어, 수소, 희가스(아르곤 등), 물 등)를 저감할 수 있다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
이하에서는, 본 발명의 일 형태에 개시되는 트랜지스터에 사용할 수 있는 CAC-OS의 구성에 대하여 설명한다.
CAC-OS란 예를 들어, 산화물 반도체를 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 편재(偏在)한 재료의 하나의 구성을 말한다. 또한, 아래에서는, 산화물 반도체에서 하나 또는 그 이상의 금속 원소가 편재하고, 상기 금속 원소를 갖는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 혼재한 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한 산화물 반도체는 적어도 인듐을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종 또는 복수의 종류가 포함되어도 좋다.
예를 들어, In-Ga-Zn 산화물에서의 CAC-OS(CAC-OS 중에서도 In-Ga-Zn 산화물을 특히 CAC-IGZO라고 하여도 좋음)란, 인듐 산화물(이하, InOX1(X1은 0보다 큰 실수(實數))로 함) 또는 인듐 아연 산화물(이하, InX2ZnY2OZ2(X2, Y2, 및 Z2는 0보다 큰 실수)로 함) 등과, 갈륨 산화물(이하, GaOX3(X3은 0보다 큰 실수)으로 함), 또는 갈륨 아연 산화물(이하, GaX4ZnY4OZ4(X4, Y4, 및 Z4는 0보다 큰 실수)로 함) 등으로 재료가 분리함으로써 모자이크 패턴이 되고, 모자이크 패턴의 InOX1 또는 InX2ZnY2OZ2가 막 내에 균일하게 분포된 구성(이하, 클라우드상(cloud-like)이라고도 함)을 말한다.
즉 CAC-OS는 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 혼재한 구성을 갖는 복합 산화물 반도체이다. 또한, 본 명세서에서 예를 들어 제 1 영역의 원소 M에 대한 In의 원자수비가, 제 2 영역의 원소 M에 대한 In의 원자수비보다 큰 것을 '제 1 영역은 제 2 영역에 비하여 In의 농도가 높다'라고 한다.
또한 IGZO는 통칭이며, In, Ga, Zn, 및 O로 이루어지는 하나의 화합물을 말하는 경우가 있다. 대표적인 예로서, InGaO3(ZnO)m1(m1은 자연수), 또는 In(1+x0)Ga(1-x0)O3(ZnO)m0(-1≤x0≤1, m0은 임의의 수)으로 나타내어지는 결정성 화합물을 들 수 있다.
상기 결정성 화합물은 단결정 구조, 다결정 구조, 또는 CAAC 구조를 갖는다. 또한, CAAC 구조란 복수의 IGZO의 나노 결정이 c축 배향을 갖고, 또한 a-b면에서는 배향되지 않고 연결된 결정 구조를 말한다.
한편 CAC-OS는 산화물 반도체의 재료 구성에 관한 것이다. CAC-OS란, In, Ga, Zn, 및 O를 포함하는 재료 구성에서, 일부에 Ga을 주성분으로 하는 나노 입자상으로 관찰되는 영역 및 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 각각 모자이크 패턴으로 무작위로 분산되는 구성을 말한다. 따라서, CAC-OS에서 결정 구조는 부차적인 요소이다.
또한, CAC-OS는 조성이 다른 2종류 이상의 막의 적층 구조를 포함하지 않는 것으로 한다. 예를 들어 In을 주성분으로 하는 막과 Ga를 주성분으로 하는 막의 2층으로 이루어지는 구조는 포함하지 않는다.
또한 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역 사이의 경계는 명확히 관찰되지 않는 경우가 있다.
또한, 갈륨 대신에, 알루미늄, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종 또는 복수의 종류가 포함되는 경우, CAC-OS는 일부에 상기 금속 원소를 주성분으로 하는 나노 입자상으로 관찰되는 영역과, 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이, 각각 모자이크 패턴으로 무작위로 분산되어 있는 구성을 말한다.
CAC-OS는 예를 들어 기판을 의도적으로 가열하지 않는 조건으로, 스퍼터링법에 의하여 형성할 수 있다. 또한, CAC-OS를 스퍼터링법으로 형성하는 경우, 성막 가스로서 불활성 가스(대표적으로는 아르곤), 산소 가스, 및 질소 가스 중에서 선택된 어느 하나 또는 복수를 사용하면 좋다. 또한, 성막 시의 성막 가스의 총 유량에 대한 산소 가스의 유량비는 낮을수록 바람직하고, 예를 들어 산소 가스의 유량비를 0% 이상 30% 미만, 바람직하게는 0% 이상 10% 이하로 하는 것이 바람직하다.
CAC-OS는 X선 회절(XRD: X-ray diffraction) 측정법의 하나인 Out-of-plane법에 의한 θ/2θ스캔을 사용하여 측정하였을 때에, 명확한 피크가 관찰되지 않는다는 특징을 갖는다. 즉, X선 회절로부터 측정 영역의 a-b면 방향 및 c축 방향의 배향이 보이지 않는 것을 알 수 있다.
또한, CAC-OS는 프로브 직경이 1nm인 전자선(나노빔 전자선이라고도 함)을 조사함으로써 얻어지는 전자선 회절 패턴에 있어서, 고리상으로 휘도가 높은 영역이 관측되고, 상기 고리 영역에 복수의 휘점이 관측된다. 따라서, 전자선 회절 패턴으로부터 CAC-OS의 결정 구조가 평면 방향 및 단면 방향에서, 배향성을 갖지 않는 nc(nano-crystal) 구조를 갖는 것을 알 수 있다.
또한 예를 들어, In-Ga-Zn 산화물에서의 CAC-OS에서는 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑에 의하여, GaOX3이 주성분인 영역과, InX2ZnY2OZ2, 또는 InOX1이 주성분인 영역이 편재하고 혼합되어 있는 구조를 갖는 것을 확인할 수 있다.
CAC-OS는 금속 원소가 균일하게 분포된 IGZO 화합물과는 상이한 구조이고, IGZO 화합물과 상이한 성질을 갖는다. 즉, CAC-OS는 GaOX3 등이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역으로 서로 상분리(相分離)되어, 각 원소를 주성분으로 하는 영역이 모자이크 패턴인 구조를 갖는다.
여기서 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은 GaOX3 등이 주성분인 영역에 비하여 도전성이 높은 영역이다. 즉 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역을 캐리어가 흐름으로써, 산화물 반도체로서의 도전성이 나타난다. 따라서 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 산화물 반도체 내에 구름처럼 분포됨으로써, 높은 전계 효과 이동도(μ)를 구현할 수 있다.
한편 GaOX3 등이 주성분인 영역은 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역에 비하여 절연성이 높은 영역이다. 즉, GaOX3 등이 주성분인 영역이 산화물 반도체 내에 분포됨으로써, 누설 전류가 억제되어, 양호한 스위칭 동작을 구현할 수 있다.
따라서 CAC-OS를 반도체 소자에 사용한 경우, GaOX3 등에 기인하는 절연성과, InX2ZnY2OZ2 또는 InOX1에 기인하는 도전성이 상보적으로 작용함으로써, 높은 온 전류(Ion) 및 높은 전계 효과 이동도(μ)를 구현할 수 있다.
또한 CAC-OS를 사용한 반도체 소자는 신뢰성이 높다. 따라서 CAC-OS는 디스플레이를 비롯한 다양한 반도체 장치에 최적이다.
본 실시형태에 나타내는 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는 이미지 센서 칩을 내장한 패키지 및 카메라 모듈의 일례에 대하여 설명한다. 상기 이미지 센서 칩에는 본 발명의 일 형태에 따른 촬상 장치의 구성을 사용할 수 있다. 이에 의하여 상기 이미지 센서 칩을 수납한 패키지 또는 카메라 모듈을 갖는 전자 기기의 동작을 고속화할 수 있다.
도 32의 (A)는 이미지 센서 칩을 수납한 패키지의 상면 측의 외관 사시도이다. 상기 패키지는 이미지 센서 칩(850)을 고정하는 패키지 기판(810), 커버 유리(820), 및 이들을 접착시키는 접착제(830) 등을 갖는다.
도 32의 (B)는 상기 패키지의 하면 측의 외관 사시도이다. 패키지의 하면에는 땜납 볼을 범프(840)로 한 BGA(Ball Grid Array)의 구성을 갖는다. 또한, BGA에 한정되지 않고, LGA(Land Grid Array)나 PGA(Pin Grid Array) 등이어도 좋다.
도 32의 (C)는 커버 유리(820) 및 접착제(830)의 일부를 생략하여 도시한 패키지의 사시도이고, 도 32의 (D)는 상기 패키지의 단면도이다. 패키지 기판(810) 위에는 전극 패드(860)가 형성되고, 전극 패드(860) 및 범프(840)는 스루 홀(through hole)(880) 및 랜드(land)(885)를 통하여 전기적으로 접속되어 있다. 전극 패드(860)는 와이어(870)를 통하여 이미지 센서 칩(850)이 갖는 전극과 전기적으로 접속된다.
또한, 도 33의 (A)는 이미지 센서 칩을 렌즈 일체형의 패키지에 내장한 카메라 모듈의 상면 측의 외관 사시도이다. 상기 카메라 모듈은 이미지 센서 칩(851)을 고정하는 패키지 기판(811), 렌즈 커버(821), 및 렌즈(835) 등을 갖는다. 또한, 패키지 기판(811)과 이미지 센서 칩(851) 사이에는 촬상 장치의 구동 회로 및 신호 변환 회로 등의 기능을 갖는 IC 칩(890)도 제공되어 있고, SiP(System in Package)로서의 구성을 갖는다.
도 33의 (B)는 상기 카메라 모듈의 하면 측의 외관 사시도이다. 패키지 기판(811)의 하면 및 4측면에는, 실장용 랜드(841)가 제공되는 QFN(Quad Flat No-lead package)의 구성을 갖는다. 또한, 상기 구성은 일례이며, QFP(Quad flat package)나 상술한 BGA 등이라도 좋다.
도 33의 (C)는 렌즈 커버(821) 및 렌즈(835)의 일부를 생략하여 도시한 모듈의 사시도이고, 도 33의 (D)는 상기 카메라 모듈의 단면도이다. 랜드(841)의 일부는 전극 패드(861)로서 이용되고, 전극 패드(861)는 와이어(871)를 통하여 이미지 센서 칩(851) 및 IC 칩(890)이 갖는 전극과 전기적으로 접속된다.
이미지 센서 칩이 상술한 바와 같은 형태의 패키지에 내장됨으로써, 실장이 용이해져, 다양한 반도체 장치, 전자 기기에 실장할 수 있다.
본 실시형태에 나타내는 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 발명의 일 형태에 따른 촬상 장치를 사용할 수 있는 전자 기기로서, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 기억 장치 또는 화상 재생 장치, 휴대 전화, 게임기(휴대형을 포함함), 휴대 정보 단말, 전자 서적 단말, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 34에 도시하였다.
도 34의 (A)는 감시 카메라이며, 하우징(951), 렌즈(952), 지지부(953) 등을 갖는다. 상기 감시 카메라의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태에 따른 촬상 장치를 가질 수 있다. 이로써, 감시 카메라의 동작을 고속화할 수 있다. 또한, 감시 카메라란 관용적인 명칭이고, 용도를 한정하는 것은 아니다. 예를 들어, 감시 카메라로서의 기능을 갖는 기기는 카메라 또는 비디오 카메라라고도 불린다.
도 34의 (B)는 비디오 카메라이며, 제 1 하우징(971), 제 2 하우징(972), 표시부(973), 조작용 버튼(974), 렌즈(975), 접속부(976) 등을 갖는다. 조작용 버튼(974) 및 렌즈(975)는 제 1 하우징(971)에 제공되고, 표시부(973)는 제 2 하우징(972)에 제공된다. 상기 비디오 카메라의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태에 따른 촬상 장치를 가질 수 있다. 이로써, 비디오 카메라의 동작을 고속화할 수 있다.
도 34의 (C)는 디지털 카메라이며, 하우징(961), 셔터 버튼(962), 마이크로폰(963), 발광부(967), 렌즈(965) 등을 갖는다. 상기 디지털 카메라의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태에 따른 촬상 장치를 가질 수 있다. 이로써, 디지털 카메라의 동작을 고속화할 수 있다.
도 34의 (D)는 손목시계형 정보 단말이고, 하우징(931), 표시부(932), 리스트 밴드(933), 조작용 버튼(935), 용두(936), 및 카메라(939) 등을 갖는다. 표시부(932)는 터치 패널이어도 좋다. 상기 정보 단말에서의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태에 따른 촬상 장치를 가질 수 있다. 이로써, 정보 단말의 동작을 고속화할 수 있다.
도 34의 (E)는 휴대 정보 단말이며, 하우징(911), 표시부(912), 카메라(919) 등을 갖는다. 표시부(912)가 갖는 터치 패널 기능에 의하여 정보의 입출력을 수행할 수 있다. 상기 휴대 정보 단말의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태에 따른 촬상 장치를 가질 수 있다. 이로써, 휴대 정보 단말의 동작을 고속화할 수 있다.
도 34의 (F)는 휴대 전화이며, 하우징(981)에 표시부(982), 마이크로폰(987), 스피커(984), 카메라(989), 입출력 단자(986), 조작용 버튼(985) 등을 갖는다. 상기 휴대 전화에서의 화상을 취득하기 위한 부품 중 하나로서 본 발명의 일 형태에 따른 촬상 장치를 구비할 수 있다. 이로써, 휴대 전화의 동작을 고속화할 수 있다.
또한, 본 실시형태는 본 명세서에서 나타낸 다른 실시형태와 적절히 조합할 수 있다.
10: 촬상 장치
11: 촬상 회로
12: 화상 처리 회로
13: 호스트
14: 컨트롤러
21: 컨트롤러
22: 화상 처리 블록
23: 실렉터
30: 유지 회로
30A: 스캔 체인 레지스터부
30B: 레지스터부
31: 레지스터
32: 레지스터
33: 화상 처리부
34: 스위치부
35: 트랜지스터
40: 플립플롭 회로
41: 트랜지스터
42: 용량 소자
43: 버퍼 회로
51: 트랜지스터
52: 용량 소자
53: 트랜지스터
54: 인버터
55: 트랜지스터
56: 용량 소자
57: 트랜지스터
61: 트랜지스터
62: 트랜지스터
63: 트랜지스터
64: 트랜지스터
65: 트랜지스터
66: 트랜지스터
67: 트랜지스터
68: 트랜지스터
69: 트랜지스터
70: 트랜지스터
71: 트랜지스터
83: 용량 소자
86: 용량 소자
90: 래치 회로
91: 인버터
92: 인버터
120: 화소
120a: 화소
120b: 화소
120c: 화소
120d: 화소
121: 화소 어레이
122: 게이트 드라이버
123: CDS 회로
124: A/D 변환 회로
125: 소스 드라이버
131: 광전 변환 소자
141: 트랜지스터
142: 트랜지스터
143: 트랜지스터
144: 트랜지스터
145: 트랜지스터
146: 트랜지스터
147: 트랜지스터
161: 배선
162: 배선
163: 배선
169: 배선
171: 배선
171a: 도전층
171b: 도전층
172: 배선
173: 배선
180: 절연층
180a: 절연층
180b: 절연층
181a: 절연층
181b: 절연층
181e: 절연층
181i: 절연층
181j: 절연층
181k: 절연층
182: 도전체
182a: 도전체
182b: 도전체
191: 배선
201: 트랜지스터
202: 트랜지스터
203: 트랜지스터
204: 트랜지스터
215: 기판
220: 절연층
230: 산화물 반도체층
230a: 산화물 반도체층
230b: 산화물 반도체층
230c: 산화물 반도체층
240: 도전층
250: 도전층
260: 절연층
270: 도전층
271: 도전층
272: 도전층
273: 도전층
280: 절연층
300: 도전체
301: 도전체
331: 영역
332: 영역
402: 접속부
402a: 금속층
402b: 금속층
403: 접속부
403a: 금속층
403b: 금속층
561: 광전 변환층
562: 투광성 도전층
563: 반도체층
564: 반도체층
565: 반도체층
566: 전극
566a: 도전층
566b: 도전층
567: 격벽
568: 정공 주입 저지층
569: 전자 주입 저지층
588: 배선
600: 단결정 실리콘 기판
620: p＋영역
630: p-영역
640: n형 영역
650: p＋영역
660: 활성층
810: 패키지 기판
811: 패키지 기판
820: 커버 유리
821: 렌즈 커버
830: 접착제
835: 렌즈
840: 범프
841: 랜드
850: 이미지 센서 칩
851: 이미지 센서 칩
860: 전극 패드
861: 전극 패드
870: 와이어
871: 와이어
880: 스루 홀
885: 랜드
890: IC 칩
911: 하우징
912: 표시부
919: 카메라
931: 하우징
932: 표시부
933: 리스트 밴드
935: 조작용 버튼
936: 용두
939: 카메라
951: 하우징
952: 렌즈
953: 지지부
961: 하우징
962: 셔터 버튼
963: 마이크로폰
965: 렌즈
967: 발광부
971: 하우징
972: 하우징
973: 표시부
974: 버튼
975: 렌즈
976: 접속부
981: 하우징
982: 표시부
984: 스피커
985: 버튼
986: 입출력 단자
987: 마이크로폰
989: 카메라
1100: 층
1200: 층
1300: 층
1400: 층
1530: 차광층
1540: 마이크로 렌즈 어레이
1550a: 광학 변환층
1550b: 광학 변환층
1550c: 광학 변환층

Claims (11)

  1. 촬상 장치로서,
    촬상 회로;
    제 1 컨트롤러;
    제 1 회로 및 제 2 회로를 포함하는 복수의 회로; 및
    제 1 실렉터 및 제 2 실렉터를 포함하는 복수의 실렉터
    를 포함하고,
    상기 복수의 회로 각각은 화상 처리부 및 제 1 유지 회로를 포함하고,
    상기 복수의 실렉터 각각은 스위치부 및 제 2 유지 회로를 포함하고,
    상기 제 1 유지 회로는 제 1 트랜지스터를 포함하고,
    상기 제 2 유지 회로는 제 2 트랜지스터를 포함하고,
    상기 제 1 촬상 회로는 촬상 동작을 행함으로써 화상 데이터를 생성하고,
    상기 제 1 컨트롤러는 상기 복수의 회로로의 전원 공급을 제어하고,
    상기 제 1 회로의 상기 화상 처리부는 상기 촬상 회로에 의하여 생성된 화상 데이터를 처리하고,
    상기 제 1 회로의 상기 화상 처리부는 상기 제 2 회로의 상기 화상 처리부에 의하여 처리된 화상 데이터를 처리하고,
    상기 제 1 회로의 상기 제 1 유지 회로는 제 1 파라미터를 수신하고,
    상기 제 1 회로의 상기 제 1 유지 회로는 상기 제 1 회로로의 전원 공급이 차단되어 있는 동안 상기 제 1 파라미터를 유지하고,
    상기 제 1 실렉터의 상기 스위치부는 상기 촬상 회로에 의하여 생성된 상기 화상 데이터 및 상기 제 1 회로 또는 상기 제 2 회로의 상기 화상 처리부에 의하여 처리된 상기 화상 데이터로부터 선택된 상기 화상 데이터를 출력하고,
    상기 제 1 실렉터의 상기 제 2 유지 회로는 제 2 파라미터를 수신하고,
    상기 제 1 실렉터의 상기 제 2 유지 회로는 상기 제 1 실렉터로의 전원 공급이 차단되어 있는 동안 상기 제 2 파라미터를 유지하고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 각각 채널 형성 영역에 금속 산화물을 포함하는, 촬상 장치.
  2. 제 1 항에 있어서,
    상기 제 1 파라미터는 상기 화상 처리부가 처리를 행하는 데 필요한 정보를 나타내고,
    상기 제 2 파라미터는 상기 스위치부로부터 출력되는 화상 데이터를 나타내는, 촬상 장치.
  3. 제 1 항에 있어서,
    상기 제 1 유지 회로는 제 1 레지스터 및 제 2 레지스터를 포함하고,
    상기 제 2 유지 회로는 제 3 레지스터 및 제 4 레지스터를 포함하고,
    상기 제 1 레지스터는 상기 제 2 레지스터에 상기 제 1 파라미터를 공급하고,
    상기 제 2 레지스터는 상기 제 1 레지스터로부터 수신한 상기 제 1 파라미터를 상기 화상 처리부에 출력하고,
    상기 제 3 레지스터는 상기 제 4 레지스터에 상기 제 2 파라미터를 공급하고,
    상기 제 4 레지스터는 상기 제 3 레지스터로부터 수신한 상기 제 2 파라미터를 상기 스위치부에 출력하는, 촬상 장치.
  4. 제 3 항에 있어서,
    상기 제 2 레지스터는 상기 제 1 트랜지스터를 포함하고,
    상기 제 4 레지스터는 상기 제 2 트랜지스터를 포함하고,
    상기 제 1 회로의 상기 제 2 레지스터는 상기 제 1 회로로의 전원 공급이 차단되어 있는 동안 상기 제 1 파라미터를 유지하고,
    상기 제 1 실렉터의 상기 제 4 레지스터는 상기 제 1 실렉터로의 전원 공급이 차단되어 있는 동안 상기 제 2 파라미터를 유지하는, 촬상 장치.
  5. 제 3 항에 있어서,
    상기 제 1 레지스터 및 상기 제 3 레지스터는 각각 플립플롭 회로를 포함하는, 촬상 장치.
  6. 제 1 항에 있어서,
    상기 복수의 회로는 n개(n은 2 이상의 정수(整數))이고, 상기 복수의 실렉터는 (n+1)개인, 촬상 장치.
  7. 제 1 항에 있어서,
    상기 제 1 유지 회로는 제 1 용량 소자를 포함하고,
    상기 제 2 유지 회로는 제 2 용량 소자를 포함하고,
    상기 제 1 트랜지스터의 소스 또는 드레인은 상기 제 1 용량 소자와 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 또는 드레인은 상기 제 2 용량 소자와 전기적으로 접속되는, 촬상 장치.
  8. 제 1 항에 있어서,
    제 2 컨트롤러를 더 포함하고,
    상기 제 2 컨트롤러는 상기 촬상 회로 및 상기 제 1 컨트롤러로의 전원 공급을 제어하는, 촬상 장치.
  9. 제 1 항에 있어서,
    호스트를 더 포함하고,
    상기 호스트는 상기 제 1 파라미터 및 상기 제 2 파라미터를 생성하는, 촬상 장치.
  10. 제 9 항에 있어서,
    상기 제 1 컨트롤러는 상기 호스트에 의하여 생성된 상기 제 1 파라미터를 수신하고,
    상기 제 1 컨트롤러는 상기 호스트에 의하여 생성된 상기 제 2 파라미터를 수신하고,
    상기 제 1 컨트롤러는 상기 제 1 회로에 상기 수신한 제 1 파라미터를 공급하고,
    상기 제 1 컨트롤러는 상기 제 1 실렉터에 상기 수신한 제 2 파라미터를 공급하는, 촬상 장치.
  11. 전자 기기로서,
    제 1 항에 따른 촬상 장치; 및
    조작용 버튼을 포함하는, 전자 기기.
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