CN116895314A - 半导体集成电路 - Google Patents

Abstract

本发明提供一种半导体集成电路，运行速度不同的多个控制部能够共用特定的功能部，从而能够降低芯片尺寸。采用下述半导体集成电路，其包括：第一控制部，包含在允许第一运行速度的第一区域中；第二控制部，包含在第二区域中，所述第二区域在节能模式下电源供给被阻断且要求比第一运行速度高速的运行；功能部，具有特定的功能；以及选择部，根据控制信号来选择第一路径以及第二路径中的其中任一者，所述第一路径连接第一控制部与功能部，所述第二路径连接第二控制部与功能部。

Description

半导体集成电路

技术领域

本发明涉及一种半导体集成电路。

背景技术

在通用微计算机中，要求高速运行，另一方面，要求低功耗。作为用于兼顾高速运行与低功耗的方法，已知有多Vt方法或电源阻断技术。在多Vt方法中，使构成要求高速运行的电路区块的元件的阈值电压低于构成允许低速运行的电路区块的元件的阈值电压，以削减漏电流。另一方面，在电源阻断技术中，当转变为节能模式时，阻断对不必要的电路区块的电源供给。

例如，在专利文献1中，公开了一种半导体集成电路，其包括在待机时电源供给被阻断的第一区域与始终进行电源供给的第二区域。在第一区域中，配置有要求高速处理运行的数字信号处理装置(Digital Signal Processor，DSP)等第一逻辑电路与第一静态随机存取存储器(Static Random Access Memory，SRAM)。另一方面，在第二区域中，配置有中央处理器(Central Processing Unit，CPU)等第二逻辑电路与第二SRAM。并且，使在待机时电源供给被阻断的第一区域的电路区块的元件的阈值电压低于其他电路区块的元件的阈值电压，以削减漏电流。

[现有技术文献]

[专利文献]

[专利文献1]日本专利特开2004-14663号公报

发明内容

[发明所要解决的问题]

但是，此种以往的电路结构中，需要低速用的SRAM与高速用的SRAM，因而存在芯片尺寸增加，甚而芯片成本增加的问题。此问题并不限于访问SRAM的情况，而且会在从运行速度不同的多个控制块访问特定的功能部时发生。

本发明是有鉴于所述问题而完成，本发明的目的在于提供一种半导体集成电路，运行速度不同的多个控制部能够共用特定的功能部，从而能够降低芯片尺寸。

[解决问题的技术手段]

本公开的半导体集成电路包括：第一控制部，包含在允许第一运行速度的第一区域中；第二控制部，包含在第二区域中，所述第二区域在节能模式下电源供给被阻断且要求比所述第一运行速度高速的运行；功能部，具有特定的功能；以及选择部，根据控制信号来选择第一路径以及第二路径中的其中任一者，所述第一路径连接所述第一控制部与所述功能部，所述第二路径连接所述第二控制部与所述功能部。

[发明的效果]

根据本发明的半导体集成电路，运行速度不同的多个控制部能够共用特定的功能部，从而能够降低芯片尺寸。

附图说明

图1是表示本发明的基本结构的一例的示意图。

图2是表示图1所示的基本结构的第一变形例的示意图。

图3是表示图1所示的基本结构的第二变形例的示意图。

图4是表示本发明的第一实施方式的半导体集成电路的结构的一例的框图。

图5是表示第一实施方式的半导体集成电路的动作的一例的流程图。

图6是表示图4所示的半导体集成电路的结构的变形例的框图。

图7是表示图4所示的半导体集成电路的结构的变形例的框图。

图8是表示本发明的第二实施方式的半导体集成电路的结构的一例的框图。

图9是表示第二实施方式的半导体集成电路的动作的一例的流程图。

图10是表示并用多Vt方法与电源阻断技术的以往的半导体集成电路的结构的框图。

[符号的说明]

12：第一区域

14：第二区域

16：电源开关

17：电源开关

18：第三区域

20：CPU

22：FLASH/AHB桥

24：SRAM/AHB桥

26：外围设备

28：FLASH

30：AHB总线

32：DMAC

34：SRAM/AHB桥

36：ADC控制器

38：ADC

40：AHB总线

50：SRAM

52：复用器

54：PMU

56：SRAM/AHB桥

60：调停电路

100：第一区域

102：第一控制部

104：第二区域

106：第二控制部

108：功能部

110：选择部

112：第三区域

具体实施方式

以下，参照附图来详细说明本发明的实施方式的一例。

＜基本结构＞

首先，参照图1来说明本发明的基本结构。

基本结构的半导体集成电路包括：第一控制部102，包含在允许通常速度下的运行的第一区域100中；第二控制部106，包含在要求比通常速度高速的运行的第二区域104中；功能部108，具有特定的功能；以及选择部110，根据控制信号来选择第一路径以及第二路径中的其中任一者，所述第一路径连接第一控制部102与功能部108，所述第二路径连接第二控制部106与功能部108。

另外，所谓通常速度，是指通用的处理速度。以下，将比通常速度高速的运行称作“高速运行”，将通常速度下的运行称作“低速运行”或“节能运行”。

第一控制部102是直接存储器访问控制器(Direct Memory Access Controller，DMAC)等数据传输装置。第二控制部106是中央处理器(Central Processing Unit，CPU)、数字信号处理器(数字信号处理装置：Digital Signal Processor，DSP)等处理器。选择部110可包含作为选择器发挥功能的调停电路或复用器等。

功能部108主要设想存储器，但也可为各种运算部、通信接口等。作为存储器，可列举静态随机存取存储器(Static Random Access Memory，SRAM)、磁阻随机存取存储器(Magnetoresistive Random Access Memory，MRAM)、快闪存储器(flash memory，FLASH)，铁电随机存取存储器(Ferroelectric Random Access Memory，FeRAM)等。作为运算部，可列举随机数产生器、低电压检测电路等传感电路等。作为通信接口，可列举串行外设接口(Serial Peripheral Interface，SPI)或通用异步收发器(Universal AsynchronousReceiver/Transmitter，UART)、内部集成电路(Inter-Integrated Circuit，I2C)等。

而且，根据多Vt方法，包含于第二区域104的元件的阈值电压比包含于第一区域100的元件的阈值电压低。阈值电流越低，则运行速度越快，但漏电流也越多。另外，以下，将更高的阈值电压称作“高阈值电压”，将更低的阈值电压称作“低阈值电压”。

功能部108以及选择部110包含高阈值电压的元件以及低阈值电压的元件的哪一种皆可。一般而言，SRAM等功能部108期待高速运行，因此包含低阈值电压的元件，复用器等选择部110允许低速运行，因此包含高阈值电压的元件。但是，只要能够应对所期望的运行速度即可，构成功能部108以及选择部110的元件的种类可根据所期望的节能效果、所期望的运行速度来适当变更。

接下来，对图1所示的半导体集成电路的运行进行说明。

所述半导体集成电路以对整个电路供给电源的通常模式或者对电路的一部分的电源供给被阻断的节能模式来运行。在基本结构中，仅将第二区域104设为电源阻断的对象。

在通常模式下，对包含第二区域104以及第一区域100这两者的整个电路供给电源。此时，选择部110选择第二路径，使从第二控制部106对功能部108的访问成为可能。而且，在节能模式下，对第一区域100供给电源，但对漏电流多的第二区域104的电源供给被阻断。此时，选择部110选择第一路径，使从第一控制部102对功能部108的访问成为可能。

另外，在通常模式下，选择部110也可适当切换第一路径以及第二路径的选择，使从第一控制部102对功能部108的访问成为可能。

而且，图1所示的基本结构中，也可将功能部108以及选择部110配置于第一区域100的外侧，但根据将功能部108以及选择部110配置于何种区域或者包含何种元件，而考虑以下的变形例。

(基本结构的第一变形例)

第一变形例中，如图2所示，将功能部108以及选择部110配置于第一区域100内。而且，与图1所示的基本结构同样地，仅将第二区域104设为电源阻断的对象。因此，对于功能部108以及选择部110，始终供给电源。

(基本结构的第二变形例)

第二变形例中，如图3所示，将功能部108以及选择部110配置于与第一区域100以及第二区域104均不同的第三区域112内。本示例中，第三区域112即功能部108以及选择部110被始终供给电源。另一方面，将第一区域100以及第二区域104这两者设为电源阻断的对象。例如，在第二控制部106访问功能部108的期间，阻断对第一区域100的电源供给。

以下，对下述半导体集成电路的具体实施方式进行说明，所述半导体集成电路包含“DMAC”作为第一控制部102，包含“CPU”作为第二控制部106，包含“模拟数字转换器(Analog-to-Digital Converter，ADC)”以及“ADC控制器”作为功能部108。

＜第一实施方式＞

参照图4来说明第一实施方式的半导体集成电路的结构。

半导体集成电路包括允许低速运行的第一区域12、要求高速运行的第二区域14、以及对电源(VDD)向第二区域14的供给进行通断的电源开关16。另外，对于第一区域12，始终供给有电源。

在第一区域12中，配置有DMAC 32、SRAM/高级高性能总线(Advanced High-Performance Bus，AHB)桥34、ADC控制器36、ADC 38、AHB总线40、SRAM 50、复用器52、相量测量单元(Phasor Measurement Unit，PMU)54。除了ADC 38、SRAM 50、以及复用器52以外的区块各自包含高阈值电压的元件而可进行节能运行。因此，AHB总线40作为低速总线发挥功能。

在第二区域14中，配置有CPU 20、FLASH/AHB桥22、SRAM/AHB桥24、外围设备26、FLASH 28以及AHB总线30。除了FLASH 28以外的区块各自包含低阈值电压的元件而可进行高速运行。因此，AHB总线30作为高速总线发挥功能。

CPU 20以及外围设备26连接于AHB总线30。FLASH 28经由FLASH/AHB桥22连接于AHB总线30。作为低速总线的AHB总线40也连接于作为高速总线的AHB总线30。而且，DMAC 32连接于AHB总线40。ADC 38经由ADC控制器36连接于AHB总线40。

SRAM 50经由复用器52以及SRAM/AHB桥24连接于AHB总线30，并且经由复用器52以及SRAM/AHB桥34连接于AHB总线40。PMU 54连接于电源开关16以及复用器52的各者，对电源开关16以及复用器52的各者进行控制。另外，虽未图示，但PMU 54也与CPU 20可通信地连接。

FLASH 28、ADC 38、SRAM 50以及复用器52各自只要能够应对所期望的运行速度即可，构成它们的元件的种类可根据所期望的节能效果、所期望的运行速度来适当变更。但优选的是，复用器52包含高阈值电压的元件而可进行节能运行。

第一实施方式中，半导体集成电路以对整个电路供给电源的“通常模式”与对作为高速运行区域的第二区域14的电源供给被阻断的“节能模式”这两种模式来运行。PMU 54将与运行模式相应的控制信号输入至复用器52。复用器52根据控制信号，在通常模式下选择连接CPU 20与SRAM 50的第二路径，在节能模式下选择连接DMAC 32与SRAM 50的第一路径。

(高速区域的电源阻断与启动的流程)

接下来，对半导体集成电路的动作进行说明。

作为基本动作，在所述半导体集成电路中，ADC 38定期进行采样，当在ADC 38中累积一定量的数据时，使用DMAC 32对SRAM 50传输数据。而且，当在SRAM 50中累积一定量的数据时，CPU 20启动而对SRAM 50的数据进行处理。

此处，参照图5，将以上的流程与电源阻断相关联而更详细地进行说明。

首先，在步骤S10中，CPU 20指示DMAC 32从ADC 38收到数据传输请求后，将从ADC38读出数据并将数据写入SRAM 50的处理重复指定次数。

接下来，在步骤S12中，CPU 20指示ADC 38定期导入数据。

接下来，在步骤S14中，CPU 20在对PMU 54发出指示以将运行模式从通常模式转变为节能模式时，阻断对第二区域14的电源供给。

接下来，在步骤S16中，PMU 54指示电源开关16执行电源阻断，并且向复用器52输入与节能模式相应的控制信号以使其选择连接SRAM 50与DMAC 32的第一路径。

接下来，在步骤S18中，将ADC 38导入数据且DMAC 32将此数据传输至SRAM 50的处理重复指定的传输次数。

接下来，在步骤S20中，DMAC 32在完成了所指定的传输次数的数据传输时，向PMU54发布传输完成通知。由此，运行模式从节能模式转变为通常模式。

接下来，在步骤S22中，PMU 54指示电源开关16解除第二区域14的电源阻断，并且向复用器52输入与通常模式相应的控制信号而使其选择连接SRAM 50与CPU 20的第二路径。

接下来，在步骤S24中，CPU 20对SRAM 50的数据进行处理，并返回步骤S10而重复步骤S10～步骤S24的动作。

(效果)

第一实施方式的电路中，在CPU 20对SRAM 50的数据进行处理的期间，对整个电路供给电源，并且在从DMAC 32向SRAM 50的数据传输中，对作为高速运行区域的第二区域14的电源供给被阻断，因此可兼顾高速运行与低功耗。而且，通过使作为高速运行区域的第二区域14包含低阈值电压的元件，从而能够进行高速运行，且通过使作为低速运行区域的第一区域12包含高阈值电压的元件，从而能够削减漏电流而降低电力消耗量。

接下来，一边与以往的结构进行比较，一边说明第一实施方式的效果。

图10表示并用多Vt方法与电源阻断技术的以往的半导体集成电路的结构。对于与图4所示的半导体集成电路相同的构成部分标注相同的符号。在以往的半导体集成电路中，在第二区域14中设置CPU 20所使用的高速运行用的SRAM 25，并且在第一区域12中也设有低速运行用的SRAM 53。

若与此以往的电路结构进行比较，则在第一实施方式的半导体集成电路中，在高速运行以及低速运行中共用SRAM 50，因此与以往的电路结构相比，芯片尺寸变小，甚而芯片成本得以降低。

而且，如图10所示，以往的电路结构中，在CPU 20对低速运行用的SRAM 53的数据进行处理时，如虚线所示，必须经由作为低速总线的AHB总线40，因而只能以低速进行处理。因此，CPU 20的处理时间变长，电力消耗量增加。与此相对，第一实施方式的半导体集成电路中，CPU 20能够不经由低速总线而直接对SRAM 50的数据进行处理，因此能够实现高速运行而处理时间短，从而能够降低电力消耗量。

此处，表示图4所示的半导体集成电路的结构的变形例。

(桥电路的省略)

图4所示的电路结构中，在第二区域14设有SRAM/AHB桥24，并且在第一区域12中也设有SRAM/AHB桥34。与此相对，图6所示的示例中，在SRAM 50与复用器52之间配置有共用的SRAM/AHB桥56，复用器52分别连接于AHB总线30以及AHB总线40。通过配置共用的SRAM/AHB桥56，能够省略一个SRAM/AHB桥。

(调停电路的利用)

图4所示的电路结构中，使用了复用器52来作为选择部(参照图1的选择部110)。复用器52具有逻辑级数少而处理速度相对较快的优点。但是，复用器52是根据运行模式来切换路径，因此在通常模式下选择第二路径，尽管对第一区域12供给有电源，也无法从第一路径访问SRAM 50。

与此相对，图7所示的示例中，使用调停电路60来作为选择部。调停电路60可从AHB总线30以及AHB总线40分别接收访问通知，并选择与收到访问通知的AHB总线的连接。在从CPU 20进行访问的情况下，从AHB总线30通知访问，在从DMAC 32进行访问的情况下，从AHB总线40通知访问。因此，在设有调停电路60的情况下，即便在通常模式下也能够选择第一路径。此时，基于来自AHB总线的访问通知来进行选择，因此不需要来自PMU 54的控制信号的输入。

＜第二实施方式＞

如图8所示，第二实施方式中，将SRAM 50、复用器52、PMU 54从第一区域12中去除，而配置于与第一区域12以及第二区域14均不同的第三区域18中，对第三区域18始终供给电源，并且追加有对电源向第一区域12的供给进行通断的电源开关17，除此以外，为与第一实施方式的半导体集成电路相同的结构，因此对于相同的构成部分标注相同的符号并省略说明。

第三区域18始终被供给电源，因此包含于第三区域18的PMU 54包含高阈值电压的元件。SRAM 50以及复用器52各自只要能够应对所期望的运行速度即可，构成它们的元件的种类可根据所期望的节能效果、所期望的运行速度来适当变更。但复用器52优选包含高阈值电压的元件而能够进行节能运行。

第二实施方式中，半导体集成电路以对整个电路供给电源的“通常模式”、对作为高速运行区域的第二区域14的电源供给被阻断的“第一节能模式”、对作为低速运行区域的第一区域12的电源供给被阻断的“第二节能模式”这三种模式来运行。复用器52在通常模式以及第二节能模式下，选择连接SRAM 50与CPU 20的第二路径，在第一节能模式下，选择连接SRAM 50与DMAC 32的第一路径。

以下，参照图9来说明第二实施方式的半导体集成电路的动作。运行模式和电源阻断的对象与图5所示的动作不同。

首先，在步骤S30中，CPU 20指示DMAC 32从ADC 38收到数据传输请求后，将从ADC38读出数据并将数据写入SRAM 50的处理重复指定次数。

接下来，在步骤S32中，CPU 20指示ADC 38定期地导入数据。

接下来，在步骤S34中，CPU 20在对PMU 54发出指示以将运行模式从通常模式转变为第一节能模式时，阻断对第二区域14的电源供给。

接下来，在步骤S36中，PMU 54指示电源开关16执行电源阻断，并且向复用器52输入与第一节能模式相应的控制信号以使其选择连接SRAM 50与DMAC 32的第一路径。

接下来，在步骤S38中，将ADC 38导入数据且DMAC 32将此数据传输至SRAM 50的处理重复指定的传输次数。

接下来，在步骤S40中，DMAC 32在完成了所指定的传输次数的数据传输时，向PMU54发布传输完成通知。由此，运行模式从第一节能模式转变为第二节能模式。

接下来，在步骤S42中，PMU 54指示电源开关16解除第二区域14的电源阻断，并且指示电源开关17执行第一区域12的电源阻断，向复用器52输入与第二节能模式相应的控制信号以使其选择连接SRAM 50与CPU 20的第二路径。

接下来，在步骤S44中，CPU 20对SRAM 50的数据进行处理，并返回步骤S30，重复步骤S30～步骤S44的动作。

第二实施方式中，除了获得与第一实施方式同样的效果以外，在第二节能模式下，也能够阻断对第一区域12的电源供给，因此能够进一步降低整体的电力消耗量。

另外，在第二实施方式中，与第一实施方式的同样之处还在于，能够省略一个桥电路，且能够取代复用器而使用调停电路。

＜变形例＞

另外，所述实施方式中所说明的半导体集成电路的结构为一例，当然也可在不脱离本发明的主旨的范围内变更其结构。

Claims (11)

1.一种半导体集成电路，包括：

第一控制部，包含在允许第一运行速度的第一区域中；

第二控制部，包含在第二区域中，所述第二区域在节能模式下电源供给被阻断且要求比所述第一运行速度高速的运行；

功能部，具有特定的功能；以及

选择部，根据控制信号来选择第一路径以及第二路径中的其中任一者，所述第一路径连接所述第一控制部与所述功能部，所述第二路径连接所述第二控制部与所述功能部。

2.根据权利要求1所述的半导体集成电路，其中所述功能部为存储器。

3.根据权利要求1或2所述的半导体集成电路，其中所述功能部以及所述选择部配置在所述第一区域内。

4.根据权利要求3所述的半导体集成电路，其中使所述功能部以及所述选择部以外的所述第一区域包含具有第一阈值电压的元件，使所述第二区域包含具有比所述第一阈值电压低的第二阈值电压的元件。

5.根据权利要求3所述的半导体集成电路，其中

以对整个电路供给电源的通常模式以及对所述第二区域的电源供给被阻断的节能模式这两种模式来运行，

所述选择部包含复用器，所述复用器在所述通常模式下选择所述第二路径，在所述节能模式下选择所述第一路径。

6.根据权利要求3所述的半导体集成电路，其中

以对整个电路供给电源的通常模式以及对所述第二区域的电源供给被阻断的节能模式这两种模式来运行，

所述选择部包含调停电路，所述调停电路在所述通常模式下，对应于来自所述第一控制部的访问来选择第一路径，并且对应于来自所述第二控制部的访问来选择第二路径，在所述节能模式下，选择所述第一路径。

7.根据权利要求1或2所述的半导体集成电路，其中所述功能部以及所述选择部配置在与所述第一区域以及所述第二区域均不同的第三区域内。

8.根据权利要求7所述的半导体集成电路，其中使所述第一区域包含具有第一阈值电压的元件，使所述第二区域包含具有比所述第一阈值电压低的第二阈值电压的元件。

9.根据权利要求8所述的半导体集成电路，其中使所述功能部以及所述选择部以外的所述第三区域包含具有所述第一阈值电压的元件。

10.根据权利要求7所述的半导体集成电路，其中

以对整个电路供给电源的通常模式、对所述第二区域的电源供给被阻断的第一节能模式以及对所述第一区域的电源供给被阻断的第二节能模式这三种模式来运行，

所述选择部包含复用器，所述复用器在所述通常模式下选择所述第二路径，在所述第一节能模式下选择所述第一路径，在所述第二节能模式下选择所述第二路径。

11.根据权利要求7所述的半导体集成电路，其中

以对整个电路供给电源的通常模式、对所述第二区域的电源供给被阻断的第一节能模式以及对所述第一区域的电源供给被阻断的第二节能模式这三种模式来运行，

所述选择部包含调停电路，所述调停电路在所述通常模式下，对应于来自所述第一控制部的访问来选择第一路径，对应于来自所述第二控制部的访问来选择第二路径，在所述第一节能模式下，选择所述第一路径，在所述第二节能模式下，选择所述第二路径。