JPWO2003012612A1 - 電気電子機器 - Google Patents

Abstract

この発明は、電気電子機器の高性能化と低消費電力化のためのものであり、ＰＣＴ／ＪＰ９８／０４７１６を補足するものであり、待機電力を必要としないソフトタッチの電源スイッチ回路（１）、入力クロックを分周して周波数を可変にするクロック回路（２）、メモリへのアクセスを高速にするメモリ・インターフェース回路（３）、バスのクロック周波数を可変にする技術と、高速データ転送のためのコマンドとデータの転送回路（４）、低電圧システムと接続するための通信回路（５）、で構成されている。

Description

技術分野
この発明は、ＰＣＴ／ＪＰ９８／０４７１６を補足するものであり、電源スイッチ回路、クロック回路、メモリ回路、バス、および、通信回路を内蔵した電気電子機器に関する。
背景技術
従来から、パーソナルコンピュータ等の電気電子機器ではＣＭＯＳ回路による高性能化が追求されてきた。待機時の消費電力を低減させる電源回路、クロック周波数を変える技術、同一のクロックで２倍、２つのクロックで４倍のデータ転送を行うバス、デバイス、メモリが実用化されている。
そして、これらの機能を簡単な回路で容易に実現することが求められている。また、低電圧システムとのインターフェースも求められている。
発明の開示
本発明は、ソフトタッチの電源スイッチ回路、入力クロックを分周して周波数を切り変えるクロック回路、ＣＰＵからメモリを高速にアクセスするメモリ・インターフェース回路、ＰＣＩバス等でクロックを可変にする技術や２倍・４倍の高速データ転送を行うインターフェース回路、低電圧システムと接続するための通信回路から構成される。
発明を実施するための最良の形態
本発明を、添付の図面に従って、より詳細に説明する。
第１図は、この発明による電気電子機器の一般的な概念図である。電源スイッチ回路１により電源を開閉し、クロック回路２によりクロックを供給し、高速なメモリ・インターフェース３をもつＣＰＵは、高速データ転送のバス４に接続された通信回路５により、外部装置と通信する。
第２図は、待機電力を必要としないソフトタッチの電源スイッチを表わしている。プッシュＯＮスイッチ６を押すと電力が供給されて主回路７が起動し、リレー８をＯＮにする。プッシュＯＮスイッチ６を離しても、リレー８によって電源が供給される。電源をＯＦＦにするためには主回路７に接続されたスイッチ（プッシュスイッチまたはソフトウェアによって実現されるスイッチ）によりリレー８をＯＦＦにする。さらに、プッシュＯＦＦスイッチ９を主回路７とリレー８の間に置くと手動で電源を切ることができる。
ＰＣＴ／ＪＰ９８／０４７１６（第３図）で導入された周波数を可変にするクロック回路を変形したのが第３図である。同期カウンタ１０から出力される分周されたクロックをフリップフロップ１１でさらに分周し、フリップフロッップ１３により制御信号１２を同期させる。同期カウンタ１０のクロック出力を、同期した制御信号１２によって制御されたマルチプレクサ１４から出力する。
さらにＰＣＴ／ＪＰ９８／０４７１６では第４図のようにメモリ１５のデータ１６をマルチプレクサ１７により出力しているが、マルチプレクサの高速化を図った。第５図のようにセレクト信号１８にプライオリティをつけてアクセスすると速いが、アクセスする順番を守らないとうまくいかない。第４図・第６図のように各入力データ１６に対してセレクト信号１８と出力イネーブル信号１９を組み合わせる。セレクト信号１８と出力イネーブル信号１９のＡＮＤにより、入力データ１６を選択して出力する。
またＳＲＡＭの書き込みの場合、アドレスとライト信号を制御した後で書き込みデータを入力すれば良いので、データを保持するだけの簡単な回路が構成できる。第７図のようにアドレス、ライト信号、データをセットしてストローブ信号２０によりフリップフロップ２１にデータを保持する。次のデータをセットしてストローブ信号２２によりフリップフロップ２３にデータを保持する。１揃いのデータをメモリ・セル・アレイ２４に書き込んだ後、ライト信号を戻す。これによりキャッシュ・メモリへの書き込みがクロックと等速にできる。
さらにクロック（ストローブ信号）の２倍の高速データ転送による書き込みも実現できる。第８図のようにアドレス、ライト信号、データをセットしてストローブ信号２０のポジティブ・エッジでフリップフロップ２１にデータを保持する。次のデータをセットしてストローブ信号２０のネガティブ・エッジでトランスペアレント・ラッチまたはフリップフロップ２５にデータを保持する。１揃いのデータをメモリ・セル・アレイ２４に書き込んだ後、ライト信号を戻す。
次にバスの改良である。
ＰＣＩバスではクロック可変を定めているが、現在は固定されている。第９図のようにクロック可変信号線２６を設けることにより、クロック可変が簡単に実現できる。クロック可変信号線２６を抵抗２７でプル・アップする。周辺デバイス２８は、可変の場合はフリー、固定の場合はロー、可変と固定を切り換える場合はオープン・ドレインでクロック可変信号線２６に接続する。ホスト・デバイス２９はクロック可変信号線２６の状態を検出してクロック回路３０に周波数を指示し、この指示によりクロック回路３０がクロック３１を供給する。
第１０図・第１１図のようにして、２倍速の高速データ転送も実現できる。ＰＣＩバスではクロック３１のポジティブ・エッジでコマンドやアドレス、データをフリップフロップ３２、３７に読み込んでいるが、トランスペアレント・ラッチまたはフリップフロップ３５、３８によりネガティブ・エッジでも読み込む。
第１０図は、コマンドとアドレスのデコードである。通常はフリップフロップ３２によりクロック３１のポジティブ・エッジでコマンド信号を保持してデコーダ３３でデコードする。高速データ転送信号３４がアクティブの場合、トランスペアレント・ラッチまたはフリップフロップ３５によりクロック３１のネガティブ・エッジでコマンド信号を保持し、デコーダ３３への入力をマルチプレクサ３６により切り換えてデコードする。
第１１図はデータ・インターフェースである。デバイスへのビット幅は、バスのビット幅の２倍になる。通常は、フリップフロップ３７によりクロック３１のポジティブ・エッジで入力データを保持し、ロー・ビットのデータだけを入力する。高速データ転送信号３４がアクティブの場合、クロック３１のネガティブ・エッジでトランスペアレント・ラッチまたはフリップフロップ３８に入力データを保持し、ポジティブ・エッジでフリップフロップ３７に入力データとトランスペアレント・ラッチまたはフリップフロップ３８の出力データを保持する。つまりハイ・ビットのデータは、トランスペアレント・ラッチまたはフリップフロップ３８とフリップフロップ３７の両方に保持される。出力は、クロック３１がハイの時にハイ・ビットのデータを、ローの時はロー・ビットのデータをマルチプレクサ３９により出力する。第１２図は、２倍速データ転送の様子を波形で表している。
さらに、第１３図のように２つのクロック信号３１、４０により４倍の高速データ転送が可能である。第１０図で説明したコマンドとアドレスをデコードする回路４１は通常のクロック３１を使用し、第１１図で説明した高速データ転送のデータ・インターフェース回路４２は通常のクロック３１の２倍の周波数のクロック４０を使用する。
第１４図のように周波数逓倍回路４３により２倍（４倍）の周波数のクロック４０をつくると４倍速（８倍速）の高速データ転送が実現する。
また、第１５図のようにクロック３１と９０°ずれたクロック４４をエクスクルーシブ・ゲート４５に入力すると２倍の周波数のクロック４０が出力されるので、４倍速の高速データ転送が実現する。さらに、クロック４４を高速データ転送信号３４を入力したＡＮＤゲート４６を通してエクスクルーシブ・ゲート４５に入力すると、第１６図のクロック４７のように高速データ転送時のみ２倍の周波数になる。同様にクロック３１をデータ転送信号４８を入力したＯＲゲート４９を通してエクスクルーシブ・ゲート４５に入力すると、第１６図のクロック５０のようにデータ転送時のみのクロックになる。なお、第１６図は、４倍速データ転送の様子を波形で表している。
また、ＰＣＩバスでは第１２図・第１６図のように、２倍速データ転送要求線（ｒｅｑｄｄｒ）、４倍速データ転送要求線（ｒｅｑｆｄｒ）と高速データ転送応答線（ａｃｋｈｄｒ）を用いると良い。
最後に、外部の低電圧システムと接続する通信回路である。
第１７図のように、トランジスタ５１と抵抗５２によるスイッチ回路を非同期送受信回路５３に接続する。データ信号を入力するとスイッチ回路により内部回路の電圧に変換されるのでデータを受信できる。送信は、直列ダンピング抵抗５４を介してデータ信号線に接続する。データ信号線と接地線の２線により、異なる電圧で作動するシステムの間で双方向の通信が可能である。
また、第１８図のようにインターフェース・デバイス５５と外部デバイス５６が別の電源で作動している場合、入力トレラントだけでなく、パワー・ダウン時に外部デバイス５６とインターフェース・デバイス５５の両方を入力信号から守る必要がある。入力側がパワー・ダウン・プロテクトされた３ステート・バッファまたはＡＮＤゲート（バッファ）５７を外部デバイス５６に接続する。外部デバイス５６の入力部はバッファ５７により保護される。インターフェース・デバイス５５の入力部は、インターフェース・デバイス５５の電源電圧で作動するリセット信号５８によりバッファ５７の出力を抑制することで保護される。なお、コネクタで接続する場合、入力部にプル・アップ抵抗またはプル・ダウン抵抗が必要である。
さて、出力の衝突による破壊を直列ダンピング抵抗５４で防止して、１本の信号線による双方向通信が可能であるが、さらに発展させる。第１９図のように、信号線上のデータは通常プル・ダウン抵抗５９によりＬになる。出力する時は、入力バッファ６０により信号線がＬであることを確認した後、出力制御付きのバッファ６１（３ステートまたはオープン・ドレイン）によりプル・アップ抵抗６２へ電力を供給する。入力バッファ６０により信号線がＨであることを確認した後、出力制御付きの信号出力バッファ６３（３ステートまたはオープン・ドレイン）によりデータ信号を出力する。データの送信が終了したら信号出力バッファ６３の出力を停止し、出力制御付きのバッファ６１によりプル・アップ抵抗６２への電力の供給を停止する。
さらに出力の異常を検出して出力を停止することもできる。第２０図・第２１図のように３ステート・バッファ６４によりデータを出力するが、出力データをエクスクルーシブ・ゲート６５に入力してデータ出力の異常を検出する。エクスクルーシブ・ゲート６５の出力にハザードが出るが、同期式の出力制御回路６６で処理する。
第２０図では３ステート・バッファ６４によりデータを出力し、出力のためのデータと信号線上のデータをエクスクルーシブ・ゲート６５に入力する。出力がショートした場合データが一致しないので、出力制御回路６６により３ステート・バッファ６４の出力を停止する。
出力が衝突した場合、抵抗５４、５９により信号線上に中間電圧が発生する。第２１図ではＣＭＯＳシュミット・トリガ回路６７とＴＴＬシュミット・トリガ回路６８により信号線上のデータを入力する。ＣＭＯＳとＴＴＬでは入力電圧に対する特性が違うので、抵抗５４、５９の値を調節すると中間電圧に対して違う出力が得られる。これをエクスクルーシブ・ゲート６５で検出し、出力制御回路６６により３ステート・バッファ６４の出力を停止する。
産業上の利用可能性
電気電子機器の高性能化を図りながら消費電力を減らすことが本発明の目的である。主回路に電池による待機回路を組み込むことによりソフトタッチの電源スイッチ回路が効果を発揮する。高速なメモリ・インターフェースにより低消費電力のメモリを使用できる。また、クロックの周波数を可変にすることにより高速データ転送回路が有意義なものになる。さらに、機器間の通信や消費電力の小さい低電圧の電池システムとの通信が容易に実現できる。
【図面の簡単な説明】
第１図は、この発明による電気電子機器の全体図である。
第２図は、プッシュスイッチで電源をＯＮに、内部回路でＯＦＦにするソフトタッチの電源スイッチ回路である。
第３図は、入力クロックを分周して、クロック出力の周波数を切り換える回路である。
第４図は、メモリのデータをマルチプレクサにより高速に出力する回路である。
第５図は、プライオリティをつけたマルチプレクサによる波形図である。
第６図は、各セレクト信号に対して出力イネーブル信号をつけたマルチプレクサによる波形図である。
第７図・第８図は、書き込みデータを保持するフリップフロップをつけたＳＲＡＭによるメモリ回路である。
第９図は、クロック周波数を可変にするバスの構成である。
第１０図は、高速データ転送を行うバスで、コマンドとアドレスをデコードする回路である。
第１１図・第１２図は、２倍速データ転送を行うバスのデータ・インターフェース回路と波形である。
第１３図は、４倍速データ転送を行うバスのインターフェース回路である。
第１４図は、周波数逓倍回路によって４倍速データ転送を行うバスのデータ・インターフェース回路である。
第１５図は、エクスクルーシブ・ゲートによって４倍速データ転送を行うバスのデータ・インターフェース回路である。
第１６図は、４倍速データ転送を行うバスの波形である。
第１７図は、スイッチ回路により低電圧（１．２〜１．５Ｖ）システムと接続する通信回路である。
第１８図は、パワー・ダウン・プロテクトされたバッファ（ゲート）により、外部システムと接続する通信回路である。
第１９図は、１本の信号線で双方向通信をするために、入出力を切り換える通信回路である。
第２０図・第２１図は、信号線上のデータの異常を検出して、データ出力を停止する通信回路である。

Claims (19)

1. プッシュＯＮスイッチ（６）とリレー（８）とを並列に接続した電源スイッチ回路。
2. 入力クロックをフリップフロップ（１１）で分周し、制御信号（１２）をフリップフロップ（１３）で分周されたクロックに同期させ、入力クロックを制御して出力するクロック回路。
3. 各入力データ（１６）に対して選択信号（１８）と出力イネーブル信号（１９）をもつマルチプレクサ回路。
4. ストローブ信号（２０）により書き込みデータ信号を保持するフリップフロップ（２１）と、別のストローブ信号（２２）により書き込みデータ信号を保持するフリップフロップ（２３）を、共通のアドレス信号と制御信号で作動する、それぞれのメモリ・セル・アレイ（２４）に接続したメモリ回路。
5. ストローブ信号（２０）のポジティブ・エッジで書き込みデータ信号を保持するフリップフロップ（２１）と、同じストローブ信号（２０）のネガティブ・エッジで書き込みデータ信号を保持するフリップフロップ（２５）を接続した、請求項第４項記載のメモリ回路。
6. クロック可変信号線（２６）を抵抗器（２７）によりアクティブ状態の電圧に固定し、クロック可変信号線（２６）の状態を検出してクロックの周波数をクロック回路（３０）に指示するデバイス（２９）を接続し、他のデバイス（２８）を、クロックが可変の時は開放、固定の時はインアクティブ状態の電圧、可変と固定を切り換える時はオープン・ドレインの３種のうちの１つで接続するバスのクロック・システム。
7. コマンド転送の際にクロック（３１）のポジティブ・エッジでコマンド信号を保持するフリップフロップ（３２）とクロック（３１）のネガティブ・エッジでコマンド信号を保持するフリップフロップ（３５）とをマルチプレクサ（３６）に接続し、コマンド信号を選択してデコードするコマンド転送回路。
8. クロック（３１）のネガティブ・エッジでデータ信号を保持するフリップフロップ（３８）と、クロック（３１）のポジティブ・エッジでデータ信号とフリップフロップ（３８）の出力とを保持するフリップフロップ（３７）で構成される高速データ転送回路。
9. 通常のクロック（３１）の他に、２倍の周波数のクロック（４０）を用いた請求の範囲第８項記載の高速データ転送回路。
10. 通常のクロック（３１）を逓倍する周波数逓倍回路（４３）を付加した請求の範囲第９項記載の高速データ転送回路。
11. 通常のクロック（３１）と９０度ずれたクロック（４４）とをエクスクルーシブ・ゲート（４５）に入力して２倍の周波数のクロック（４０）を取り出す請求の範囲第９項記載の高速データ転送回路。
12. 通常のクロックに対して９０度ずれたクロック（４４）と高速データ転送信号（３４）を入力して、エクスクルーシブ・ゲート（４５）に出力するゲート（４６）を付加した請求の範囲第１１項記載の高速データ転送回路。
13. 通常のクロック（３１）とデータ転送信号（４８）を入力して、エクスクルーシブ・ゲート（４５）に出力するゲート（４９）を付加した請求の範囲第１１項記載の高速データ転送回路。
14. トランジスタ（５１）と抵抗器（５２）で構成されるスイッチ回路を、データ信号を入力するバッファ（５３）に接続したインターフェース回路。
15. 入力側がパワー・ダウン・プロテクトされたバッファ（５７）に外部デバイス（５６）と同じ電源を供給し、インターフェース・デバイス（５５）のリセット信号（５８）と外部デバイス（５６）からのデータ信号とをバッファ（５７）に入力し、インターフェース・デバイス（５５）へデータ信号を出力するインターフェース回路。
16. データ信号線のプル・アップ抵抗（６２）に電力を供給するための出力を抑制できるバッファ（６１）と、データ信号をデータ信号線に出力するための出力を抑制できるバッファ（６３）と、データ信号線のデータ信号を入力するバッファ（６０）と、データ信号線のプル・ダウン抵抗（５９）で構成されるインターフェース回路。
17. データ信号をデータ信号線に出力する３ステート・バッファ（６４）と、データ信号を入力して出力の異常を検出するエクスクルーシブ・ゲート（６５）と、エクスクルーシブ・ゲート（６５）の出力により３ステート・バッファ（６４）に出力制御信号を出力する回路（６６）で構成されるインターフェース回路。
18. 出力するためのデータ信号と、データ信号線上のデータ信号をエクスクルーシブ・ゲート（６５）に入力した請求項第１７項記載のインターフェース回路。
19. データ信号線上のデータ信号をＣＭＯＳシュミット・トリガ回路（６７）で入力したデータ信号と、ＴＴＬシュミット・トリガ回路（６８）で入力したデータ信号を、エクスクルーシブ・ゲート（６５）に入力した請求項第１７項記載のインターフェース回路。

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