CN117539324A - 时钟多路选择器设备、控制器以及存储设备 - Google Patents
时钟多路选择器设备、控制器以及存储设备 Download PDFInfo
- Publication number
- CN117539324A CN117539324A CN202210914219.7A CN202210914219A CN117539324A CN 117539324 A CN117539324 A CN 117539324A CN 202210914219 A CN202210914219 A CN 202210914219A CN 117539324 A CN117539324 A CN 117539324A
- Authority
- CN
- China
- Prior art keywords
- clock
- signal
- clock signal
- generate
- multiplexer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 36
- 230000015654 memory Effects 0.000 claims description 26
- 230000004044 response Effects 0.000 claims description 10
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000012545 processing Methods 0.000 description 25
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 20
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 17
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 17
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 15
- 238000010586 diagram Methods 0.000 description 13
- 101001107782 Homo sapiens Iron-sulfur protein NUBPL Proteins 0.000 description 11
- 102100021998 Iron-sulfur protein NUBPL Human genes 0.000 description 11
- 101100072620 Streptomyces griseus ind2 gene Proteins 0.000 description 10
- 238000000034 method Methods 0.000 description 8
- 238000004891 communication Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 1
- 238000012356 Product development Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
时钟多路选择器设备、控制器以及存储设备。时钟多路选择器设备包括时钟切换时序控制器以及时钟多路选择器。时钟切换时序控制器被配置为接收且操作于处于启用状态的参考时钟信号，且依据多个时钟信号来产生时钟切换触发信号，其中参考时钟信号为独立于所述多个时钟信号。时钟多路选择器用以接收时钟切换触发信号及所述多个时钟信号，并依据时钟切换触发信号来选择所述多个时钟信号中的一者来输出目标时钟信号。
Description
技术领域
本发明涉及一种电子装置，特别涉及一种时钟多路选择器设备、控制器以及存储设备，可适用于互连协议的设备。
背景技术
现今的运算设备或通信设备等电子设备为了符合功耗、效力或应用上的规格要求，往往需要在操作中将其系统电路切换至不同操作频率的时钟中操作。时钟多路选择器(clock multiplexer)是一种能够将系统电路从一种时钟切换至另一种时钟的电路。由于时钟关系到系统操作的稳定性及正确性，不希望的瞬间脉冲或不可预料转变状态的信号，即所谓脉冲干扰(glitch)(或称假信号)会对系统电路造成危险，故时钟多路选择器被要求没有假信号。因此，时钟多路选择器也被称为“无假信号多路选择器(glitchlessmultiplexer)”。
一般来说，现有的时钟多路选择器接收两个时钟信号，并依据一选择信号从两个时钟信号中选择其中的一种时钟信号并作输出。所述时钟多路选择器需要两个时钟信号都处于启用状态(active)才能操作。也就是说，如果时钟多路选择器所接收的两个时钟信号中的任一者处于非启用状态(inactive)时，所述时钟多路选择器就无法正常操作。
发明内容
以下提出一种时钟多路选择器设备的技术，适用于能够支援互连协议的电子设备中。藉此技术，时钟多路选择器设备所接收的至少两个时钟信号中的任一者处于非启用状态(inactive)时，所述时钟多路选择器设备仍然能够正常操作。
以下依据所述技术提出各种的实施例，如用于互连协议的时钟多路选择器设备、控制器以及存储设备。
实施方式提供一种时钟多路选择器设备，其包括时钟切换时序控制器以及时钟多路选择器。所述时钟切换时序控制器被配置为接收及操作于处于启用状态的参考时钟信号，且依据多个时钟信号来产生时钟切换触发信号，其中所述参考时钟信号为独立于所述多个时钟信号，所述多个时钟信号包含第一时钟信号及第二时钟信号。所述时钟多路选择器用以接收所述时钟切换触发信号及所述多个时钟信号，并依据所述时钟切换触发信号来选择所述多个时钟信号中的一者来输出目标时钟信号。
在上述时钟多路选择器设备的一些实施例中，所述时钟切换时序控制器被配置为，操作于所述参考时钟信号而产生所述时钟切换触发信号，从而使所述时钟多路选择器依据所述时钟切换触发信号来选择所述多个时钟信号中处于启用状态的一个时钟信号来输出所述目标时钟信号。
在上述时钟多路选择器设备的一些实施例中，所述时钟切换时序控制器被配置为，当所述第一时钟信号处于非启用状态及所述第二时钟信号处于启用状态时，所述时钟切换时序控制器能够操作于所述参考时钟信号而产生所述时钟切换触发信号，从而使所述时钟多路选择器依据所述时钟切换触发信号来选择所述第二时钟信号来输出所述目标时钟信号。
在上述时钟多路选择器设备的一些实施例中，所述时钟切换时序控制器被配置为，当所述第一时钟信号处于启用状态及所述第二时钟信号处于非启用状态时，所述时钟切换时序控制器能够操作于所述参考时钟信号而产生所述时钟切换触发信号，从而使所述时钟多路选择器依据所述时钟切换触发信号来选择所述第一时钟信号来输出所述目标时钟信号。
在上述时钟多路选择器设备的一些实施例中，所述时钟切换时序控制器包括：第一时钟停止侦测电路、第二时钟停止侦测电路、第一同步单元、第二同步单元以及控制电路。所述第一时钟停止侦测电路用以侦测所述第一时钟信号以产生第一指示信号。所述第二时钟停止侦测电路用以侦测所述第二时钟信号以产生第二指示信号。所述第一同步单元被配置为操作于所述参考时钟信号，且依据所述第一指示信号产生第三指示信号。所述第二同步单元被配置为操作于所述参考时钟信号，且依据所述第二指示信号产生第四指示信号。所述控制电路被配置为操作于所述参考时钟信号，且依据所述第三指示信号及所述第四指示信号中至少一者来产生所述时钟切换触发信号。
在上述时钟多路选择器设备的一些实施例中，所述第一时钟停止侦测电路还被配置为接收第一通知信号、操作于所述第一时钟信号和回应所述第一通知信号来产生所述第一指示信号；所述第二时钟停止侦测电路还被配置为接收第二通知信号、操作于所述第二时钟信号和回应所述第二通知信号来产生所述第二指示信号。
在上述时钟多路选择器设备的一些实施例中，所述第一通知信号及所述第二通知信号由互连协议的物理层所输出。
在上述时钟多路选择器设备的一些实施例中，所述第一时钟信号及所述第二时钟信号为用于互连协议的物理层，所述参考时钟信号为用于所述互连协议的链接层。
实施方式提供一种控制器，适用于能够依据互连协议链接第二设备的第一设备中，所述控制器包括：硬件协议引擎以及时钟多路选择器设备。所述硬件协议引擎用于实现所述互连协议的链接层，并与所述互连协议的物理层进行通信，其中所述互连协议的链接层使用参考时钟信号。所述时钟多路选择器设备包括时钟切换时序控制器以及时钟多路选择器。所述时钟切换时序控制器被配置为接收并操作于处于启用状态的所述参考时钟信号，且依据多个时钟信号来产生时钟切换触发信号，其中所述参考时钟信号为独立于所述多个时钟信号，所述多个时钟信号包含第一时钟信号及第二时钟信号，所述第一时钟信号及所述第二时钟信号为用于所述互连协议的物理层。所述时钟多路选择器用以接收所述时钟切换触发信号及所述多个时钟信号，并依据所述时钟切换触发信号来选择所述多个时钟信号中的一者来输出目标时钟信号。
实施方式提供一种存储设备，能够依据互连协议链接主机，所述存储设备包括接口电路以及设备控制器。所述接口电路用于实现所述互连协议的物理层以链接所述主机。所述设备控制器用于耦接到所述接口电路和存储模块，其中所述设备控制器包括：硬件协议引擎以及如前述任一个实施例或其组合的时钟多路选择器设备。所述硬件协议引擎用于实现所述互连协议的链接层，并与所述接口电路进行通信，其中所述互连协议的链接层使用参考时钟信号。所述时钟多路选择器设备包括时钟切换时序控制器以及时钟多路选择器。所述时钟切换时序控制器被配置为接收并操作于处于启用状态的所述参考时钟信号，且依据多个时钟信号来产生时钟切换触发信号，其中所述参考时钟信号为独立于所述多个时钟信号，所述多个时钟信号包含第一时钟信号及第二时钟信号，所述第一时钟信号及所述第二时钟信号为用于所述互连协议的物理层。所述时钟多路选择器用以接收所述时钟切换触发信号及所述多个时钟信号，并依据所述时钟切换触发信号来选择所述多个时钟信号中的一者来输出目标时钟信号。
在一些实施例中，所述互连协议是通用闪存存储(Universal Flash Storage,UFS)标准。
附图说明
图1为时钟多路选择器设备的一种实施例的示意框图。
图2为假信号及时钟多路选择器设备的时钟的示意图。
图3为图1中的时钟切换时序控制器的一种实施例的示意框图。
图4为基于图1的时钟多路选择器设备的一种实施例的示意框图。
图5为图4的时钟多路选择器设备的波形的示意图。
图6为存储系统的一种实施例的示意框图。
附图标记
1、2 时钟多路选择器设备
10、10A、10B 时钟切换时序控制器
20、20B 时钟多路选择器
101A-102A、101B-102B 时钟停止侦测电路
103A-104A、103B-104B 同步单元
110A、110B 控制电路
111 逻辑门
113 多路选择器
115 寄存器
201 反相器
210、220 同步单元
215、225 时钟门控单元
217、227 逻辑门
250 逻辑门
1000 存储系统
1010 主机
1011 主机接口
1012 主机控制器
1013 硬件协议引擎
1014 处理单元
1016 应用处理器
1020 存储设备
1021 设备接口
1022 设备控制器
1023 硬件协议引擎
1024 处理单元
1026 存储模块
CLK1 第一时钟信号
CLK2 第二时钟信号
REF_CLK 参考时钟信号
SEL 时钟切换触发信号
CK_OUT、CORE_OUT 目标时钟信号
IND1、IND2、IND3、IND4 指示信号
TX0_CLK TX符号时钟
TX1_CLK TX符号时钟
CP_CLK CPort 时钟
TX_CR0、TX_CR1 信号
EN0、EN1 使能信号
SC0、SC1 信号
CLK 时钟线
Din、Dout 数据线
RST 复位线
具体实施方式
为充分了解本发明的目的、特征及功效，兹藉由下述具体的实施例，并配合所附的图式，对本发明做详细说明，说明如后。
请参考图1，其为时钟多路选择器设备的一种实施例的示意框图，其提出了时钟多路选择器设备的架构。如图1所示时钟多路选择器设备1包括时钟切换时序控制器10以及时钟多路选择器20。时钟切换时序控制器10被配置为接收且操作于处于启用状态(active)的参考时钟信号(如表示为REF_CLK)，且依据多个时钟信号如第一时钟信号(如表示为CLK1)及第二时钟信号(如表示为CLK2)来产生时钟切换触发信号(如表示为SEL)，其中参考时钟信号REF_CLK为独立于第一时钟信号CLK1及第二时钟信号CLK2，故纵使第一时钟信号CLK1及第二时钟信号CLK2中的一者处于非启用状态(inactive)时，参考时钟信号REF_CLK仍处于启用状态，即保持有正常的脉波。时钟多路选择器20用以接收时钟切换触发信号SEL、第一时钟信号CLK1、第二时钟信号CLK2，并依据时钟切换触发信号SEL来选择第一时钟信号CLK1及第二时钟信号CLK2中的一者来输出目标时钟信号(如表示为CLK_OUT)。
图1所提出的时钟多路选择器设备1的架构，适用于能够支援一种互连协议的电子设备或任何需要对多个时钟作切换的电路中。藉此，纵使时钟多路选择器设备1所接收的至少两个时钟信号中的任一者处于非启用状态(inactive)时，时钟多路选择器设备1仍然能够正常操作。
相较之下，现有的时钟多路选择器需要两个时钟信号都处于启用状态(active)才能操作。也就是说，如果现有的时钟多路选择器所接收的两个时钟信号中的任一者处于非启用状态(inactive)时，所述时钟多路选择器就无法正常操作。这是由于时序问题，现有的时钟多路选择器总是尝试以同步方式及握手机制以停止输出一个时钟并切换至另一个时钟，并尽量避免假信号(glitch)。请参考图2，其为假信号及时钟多路选择器设备1的输出时钟的示意图。图2上方的波形示意时钟多路选择器在不适当的时点(如往下箭点所指的时点)从一个时钟切换至另一个时钟时，会造成假信号。此外，在一些应用情景下，原有时钟会停止或故障是不可避免的。由于时钟已停止，因此依赖同步方式及握手机制的现有的时钟多路选择器就无法操作。与现有的时钟多路选择器的作法不同的是，图1所提出的时钟多路选择器设备1的架构中，时钟切换时序控制器10被配置为接收及操作于处于启用状态的参考时钟信号REF_CLK以产生时钟切换触发信号SEL，且藉由时钟切换触发信号SEL而使用非同步切换时钟方式以合适地进行时钟的切换，其中参考时钟信号REF_CLK系与第一时钟信号CLK1及第二时钟信号CLK2独立，故纵使第一时钟信号CLK1及第二时钟信号CLK2中的一者处于非启用状态(inactive)时，参考时钟信号REF_CLK仍处于启用状态(active)。也就是说，在图1所提出的时钟多路选择器设备1的架构中，会稍后一些时间来切换时钟以控制切换时序以确保没有假信号。如图2的情况1所示，示意时钟多路选择器设备1在适当的时点(如往下箭点所指的时点)切换时钟时，能产生一个正常的脉波而避免产生假信号。如图2的情况2所示，示意时钟多路选择器设备1在更适当的时点(如往下箭点所指的时点)切换时钟时，并避免产生假信号。
以下举多种实施例说明基于图1的时钟多路选择器设备1架构的各种实现方式。
在基于图1的时钟多路选择器设备1架构的一些实施例中，时钟切换时序控制器10被配置为能够在第一时钟信号CLK1及第二时钟信号CLK2中的一者处于非启用状态(inactive)时找出时钟停止的信息并确定何时切换时钟信号而不会出现假信号。
在基于图1的时钟多路选择器设备1的一些实施例中，时钟切换时序控制器10被配置为，接收且操作于处于启用状态的参考时钟信号REF_CLK而产生时钟切换触发信号SEL，从而使时钟多路选择器20依据时钟切换触发信号SEL来选择处于启用状态一个时钟信号来输出目标时钟信号CLK_OUT。也就是说，当时钟多路选择器设备1被配置为需要从多个时钟信号中的一个目前的时钟信号切换至一个被选择的时钟信号时，即使目前的时钟信号或其他时钟信号处于非启用状态下，只要被选择的时钟信号仍处于启用状态，时钟多路选择器设备1仍然能够选择处于启用状态的被选择的时钟信号来输出目标时钟信号CLK_OUT。
在基于图1的时钟多路选择器设备1的一些实施例中，时钟切换时序控制器10被配置为，当第一时钟信号CLK1处于非启用状态及第二时钟信号CLK2处于启用状态时，时钟切换时序控制器10能够操作于参考时钟信号REF_CLK而产生时钟切换触发信号SEL，从而使时钟多路选择器20依据时钟切换触发信号SEL来选择第二时钟信号CLK2来输出目标时钟信号CLK_OUT。
在基于图1的时钟多路选择器设备1的一些实施例中，时钟切换时序控制器10被配置为，当第一时钟信号CLK1处于启用状态及第二时钟信号CLK2处于非启用状态时，时钟切换时序控制器10能够操作于参考时钟信号REF_CLK而产生时钟切换触发信号SEL，从而使时钟多路选择器20依据时钟切换触发信号SEL来选择第一时钟信号CLK1来输出目标时钟信号CLK_OUT。
请参考图3，其为图1中的时钟切换时序控制器的一种实施例的示意框图。如图3所示，时钟切换时序控制器10A包括：时钟停止侦测电路101A-102A、同步单元(synchronization cell)103A-104A以及控制电路110A。时钟停止侦测电路101A用以侦测第一时钟信号CLK1以产生指示信号IND1。时钟停止侦测电路102A用以侦测第二时钟信号CLK2以产生指示信号IND2。同步单元103A被配置为操作于参考时钟信号REF_CLK，且依据指示信号IND1产生指示信号IND3。同步单元104A被配置为操作于参考时钟信号REF_CLK，用以依据指示信号IND2产生指示信号IND4。此外，控制电路110A被配置为操作于参考时钟信号REF_CLK，且用以依据指示信号IND3及指示信号IND4来产生时钟切换触发信号SEL。在图3中，时钟停止侦测电路101A-102A被配置为分别能产生延迟效果，当第一时钟信号CLK1或第二时钟信号CLK2其中一者(如CLK1)停止时，指示信号(如IND1或IND2)在延迟一段时间(如至少一个或多个时钟周期)后才会改变状态以表示所述时钟信号已停止，如此一来，控制电路110A依据指示信号(如IND3或IND4；或IND3及IND4)而产生的时钟切换触发信号SEL亦有所延迟，从而有助于避免目标时钟信号CK_OUT有假信号的出现。上述时钟停止侦测电路101A-102A及同步单元103A-104A各个例如是包含两个级联(cascaded)的触发器或利用其他任何能产生对应功能的合适的电路来实现。
在一些实施例中，时钟停止侦测电路101A还接收第一通知信号，时钟停止侦测电路101A被配置为操作于第一时钟信号CLK1，且回应所述第一通知信号来产生指示信号IND1；时钟停止侦测电路102A还接收第二通知信号，时钟停止侦测电路102A被配置为操作于第二时钟信号CLK2，且回应所述第二通知信号来产生指示信号IND2。在一些实施例中，所述第一通知信号及所述第二通知信号由互连协议的物理层所输出。
在基于图1的时钟多路选择器设备1的一些实施例中，第一时钟信号CLK1及第二时钟信号CLK2为用于一种互连协议的物理层，参考时钟信号REF_CLK为用于所述互连协议的链接层。
在上述时钟多路选择器设备的一些实施例中，所述互连协议是通用闪存存储(Universal Flash Storage,UFS)标准。
请参考图4，其为基于图1的时钟多路选择器设备的一种实施例的示意框图。在图4所示的实施例中，时钟多路选择器设备2应用于能够依据一种互连协议进行通信的电子设备中。例如，所述互连协议是通用闪存存储(Universal Flash Storage,UFS)标准。时钟多路选择器设备2为基于图1的时钟多路选择器设备1的架构的一种实施例。时钟多路选择器设备2包括时钟切换时序控制器10B以及时钟多路选择器20B。
时钟切换时序控制器10B被配置为接收且操作于处于启用状态的参考时钟信号，且依据第一时钟信号及第二时钟信号。在图4的实施例中，参考时钟信号例如为UFS标准所采用的UniPro规范中的CPort时钟，如表示为CP_CLK。第一时钟信号例如为UFS标准所采用的M-PHY规范中的TX符号时钟(TX symbol clock)被允许的多种频率中的一种频率的时钟，如表示为TX0_CLK。第二时钟信号例如前述TX符号时钟的另一种频率的时钟，如表示为TX1_CLK。在UniPro规范中，CPort时钟CP_CLK为独立于TX符号时钟TX0_CLK及TX符号时钟TX1_CLK，且被配置于处于启用状态而不受其他时钟的影响。故纵使TX符号时钟TX0_CLK及TX1_CLK中的一者处于非启用状态(inactive)时，CPort时钟CP_CLK仍处于启用状态(active)。
时钟切换时序控制器10B包括：时钟停止侦测电路101B-102B、同步单元103B-104B以及控制电路110B。时钟停止侦测电路101B用以侦测TX符号时钟TX0_CLK以产生一指示信号IND1；例如，时钟停止侦测电路101B被配置为操作于TX符号时钟TX0_CLK及接收第一通知信号(如信号TX_CR0)，且回应所述第一通知信号来产生指示信号IND1。时钟停止侦测电路102B用以侦测TX符号时钟TX1_CLK以产生指示信号IND2；例如，时钟停止侦测电路102B被配置为操作于TX符号时钟TX1_CLK及接收第二通知信号(如信号TX_CR1)，且回应所述第二通知信号来产生指示信号IND2。举例而言，所述第一通知信号及所述第二通知信号例如是电子设备中实现互连协议(如UFS标准)的物理层(例如为UFS标准所采用的M-PHY规范的物理层电路)所输出，如符合UniPro规范或M-PHY规范的信号。例如，所述第一通知信号及所述第二通知信号是符合参考物理层模块接口(Reference M-PHY Module Interface；RMMI)的信号(如i_rmmi_tx_cfg_rdy_n)，其用以表示物理层(M-PHY)的传输组态是否已准备好与否。
相较于时钟停止侦测电路101B、102B，同步单元103B、104B被配置为操作于CPort时钟CP_CLK。此外，同步单元103B用以依据指示信号IND1产生指示信号IND3。同步单元104B用以依据指示信号IND2产生指示信号IND4。
再者，控制电路110B被配置为操作于CPort时钟CP_CLK，且依据指示信号IND3及指示信号IND4来产生时钟切换触发信号SEL。为了因应如图4所示的在支援UFS标准的电子设备中的应用情景，例如，控制电路110B包括逻辑门111、多路选择器113及寄存器115。逻辑门111依据指示信号IND3及指示信号IND4进行逻辑运算，例如逻辑与的运算来产生选择信号。多路选择器113依据逻辑门111所输出的选择信号来选择多路选择器113的第一输入端及第二输入端的信号中的一者并输出至寄存器115。第一输入端用以接收参数数据，参数数据例如是UniPro规范中的管理信息库(management information base；MIB)的参数。第二输入端用以接收寄存器115所输出的信号。寄存器115被配置为操作于CPort时钟CP_CLK，且依据多路选择器113的输出而产生时钟切换触发信号SEL。在图4中，时钟停止侦测电路101B-102B被配置为分别能产生延迟效果，当TX符号时钟TX0_CLK或TX1_CLK其中一者(如TX0_CLK)停止时，指示信号(如IND1或IND2)在延迟一段时间(如至少一个或多个时钟周期)后才会改变状态以表示所述时钟信号已停止，如此一来，控制电路110B依据指示信号(如IND3或IND4；或IND3及IND4)而产生的时钟切换触发信号SEL亦有所延迟，从而有助于避免目标时钟信号CORE_CLK有假信号的出现。譬如，时钟停止侦测电路101B-102B的延迟效果，令目标时钟信号CORE_CLK的脉波只会出如图2的情况1或情况2的情景，确保没有假信号。
时钟多路选择器20B用以接收时钟切换触发信号SEL、TX符号时钟TX0_CLK及TX1_CLK，并依据时钟切换触发信号SEL来选择TX符号时钟TX0_CLK及TX1_CLK中的一者来输出目标时钟信号。目标时钟信号例如是表示为CORE_CLK。如图4所示，时钟多路选择器20B包括反相器201、同步单元210、时钟门控单元215、逻辑门217、同步单元220、时钟门控单元225、逻辑门227以及逻辑门250。反相器201用以依据时钟切换触发信号SEL产生时钟切换触发信号SEL的反相信号。同步单元210被配置为操作于TX符号时钟TX0_CLK，且依据时钟切换触发信号SEL而产生对应的使能信号EN0。时钟门控单元215，例如基于逻辑及门，用以接收TX符号时钟TX0_CLK及使能信号EN0，且于使能信号EN0为作用状态(asserted)时始输出经门控的TX符号时钟TX0_CLK。逻辑门217，例如逻辑及门，用以接收时钟切换触发信号SEL及时钟门控单元215所输出的信号以产生信号SC0。同步单元220被配置为操作于TX符号时钟TX1_CLK，且依据时钟切换触发信号SEL的反相信号而产生对应的使能信号EN1。时钟门控单元225，例如基于逻辑及门，用以接收TX符号时钟TX1_CLK及使能信号EN1，且于使能信号EN1为作用状态(asserted)时始输出经门控的TX符号时钟TX1_CLK。逻辑门227，例如逻辑及门，用以接收时钟切换触发信号SEL的反相信号及时钟门控单元225所输出的信号以产生信号SC1。逻辑门250，例如是逻辑或门，用以接收逻辑门217、227所输出的信号SC0、SC1以输出目标时钟信号CORE_CLK。
举例而言，图4的实施例中的时钟多路选择器设备2应用于能够依据互连协议进行通信的电子设备，互连协议如UFS标准，以下就以TX符号时钟TX0_CLK切换至TX符号时钟TX1_CLK的时钟切换为例，说明如下。
在开始时，TX符号时钟TX0_CLK及TX1_CLK是处于启用状态的。在某种建立通信的情景下，例如在所述电子设备(如存储设备)与另一个电子设备(如主机)通过互连协议通信而建立链路(link)的过程中，确定了使用链路中的通道(lane)1并以TX符号时钟TX1_CLK作为通道1的时钟，故需要停止使用初始时设定的通道0的TX符号时钟TX0_CLK。为此，所述电子设备中用以实现物理层(如M-PHY)的核心电路90使用i_rmmi_tx_cfg_rdy_n信号将相关组态是否已准备完成的情况通知时钟多路选择器设备2。举例而言，i_rmmi_tx_cfg_rdy_n[0]、i_rmmi_tx_cfg_rdy_n[1]在图4分别以信号TX_CR0、TX_CR1来代表，且分别表示通道0、通道1的传输组态是否已准备好与否，并由核心电路90所输出。在i_rmmi_tx_cfg_rdy_n信号从高电平变为低电平后，TX符号时钟TX0_CLK将停止，时钟停止侦测电路101B和同步单元210将变成不能操作。由此可见，现有的时钟多路选择器是不适用于这种情况下工作的。
尽管TX符号时钟TX0_CLK已停止，TX符号时钟TX1_CLK仍然处于启用状态。因此，时钟停止侦测电路102B仍可操作，而通过同步单元104B及控制电路110B令时钟切换触发信号SEL延迟一段时间后才表示要进行时钟切换。因TX符号时钟TX0_CLK已停止，原来时钟门控单元215利用时钟切换触发信号SEL非同步地门控(gating)TX符号时钟TX0_CLK，已不能操作。然而，时钟门控单元225仍然能够利用时钟切换触发信号SEL的反相信号非同步地门控(gating)TX符号时钟TX1_CLK。
即使上述的门控方式是非同步的，也是无害于电路或有任何时序问题，这是由于时钟多路选择器设备2在经过了TX符号时钟TX1_CLK的数个周期的延迟之后来改变时钟切换触发信号SEL的状态以表示要选择TX符号时钟TX1_CLK。同步单元220回应时钟切换触发信号SEL状态的改变，令时钟门控单元225输出TX符号时钟TX1_CLK，且逻辑门250据以输出目标时钟信号CORE_CLK。时钟多路选择器设备2在适当的时点切换时钟时，并能有效地避免产生假信号。
请参考图5，其为图4的时钟多路选择器设备2的波形的示意图，其中提出多个信号(如TX0_CLK、TX1_CLK、CP_CLK、TX_CR1、IND1、IND2、SEL、SC0、SC1、CORE_CLK)的示例。如图5所示意，时钟切换触发信号SEL依据指示信号IND1或指示信号IND2而被驱动，其中例如时钟停止侦测电路101B实现为表示TX符号时钟TX0_CLK是否已停止的标志(flag)且输出指示信号IND1，以反映出所述时钟是否已停止的状态，时钟停止侦测电路102B实现为表示TX符号时钟TX1_CLK是否已停止的标志(flag)且输出指示信号IND2，以反映出所述时钟是否已停止的状态。由于TX符号时钟TX0_CLK停止了(如图5所示在一些周期之后变为高电平)，所以指示信号IND1不能被设为作用状态(asserted)。但是，指示信号IND2可以被设为作用状态(asserted)。结果，目标时钟信号CORE_CLK显示当时钟切换触发信号SEL被设为非作用状态(de-asserted)时，产生了较长脉冲而不是假信号。
此外，请再参考图4，控制电路110B中的多路选择器113的第一输入端用以接收参数数据，参数数据例如是UniPro规范中的管理信息库(MIB)的参数。在前述建立通信的情景下，管理信息库(MIB)的参数数据也伴随着i_rmmi_tx_cfg_rdy_n信号表示相关组态已准备完成而转变了状态，从表示预设的TX符号时钟TX0_CLK改为使用通道1并以TX符号时钟TX1_CLK作为通道1的时钟。在图4的实施例中，控制电路110B依据指示信号IND3及指示信号IND4进行逻辑运算，例如通过逻辑门111的逻辑与运算来产生选择信号，从而使多路选择器113延缓了输出早已转换状态的参数数据时机。再者，控制电路110B利用寄存器115提供缓冲器的作用稳定地输出多路选择器113的输出信号作为时钟切换触发信号SEL。如此一来，可以有效地避免假信号(glitch)。相反，假若控制电路110B依据此参数数据来产生时钟切换触发信号SEL，则很容易产生假信号(glitch)，可能会造成电路操作错误的风险。诚然，本发明的实现并不受限于示例。
关于信号的“作用状态”(asserting)(或其替代形式，例如“asserted”或“assertion”)，它意指信号被设置为其启用状态(active state)(或启用电压电平)，其可设为高或低电平。关于信号的“非作用状态”(de-asserting)(或其替代形式，例如“de-asserted”或“de-assertion”)，它意指信号被设置为其非启用状态(inactive state)(或非启用电压电平)，其可设为高或低电平。如果信号以低电平为启用状态(active-low)，则使信号为“作用状态”意味着将信号设置为低电平，而使信号为“非作用状态”意味着将信号设置为高电平。如果信号以高电平为启用状态(active-high)，则使信号为“作用状态”意味着将信号设置为高电平，而使信号为“非作用状态”意味着将信号设置为低电平。
请参考图6，其为存储系统的一种实施例的示意框图。以下利用一存储系统的电路架构的实施方式来加以说明。
为便于理解及说明，以下进一步依据所述技术提供一种电路架构的实施方式，这种电路架构具足够弹性及能够有效率地被配置来满足不同产品的需求，以适应各种厂商的设计而有助于产品开发。如图6所示，这种电路架构应用于存储系统1000时，存储系统1000的主机1010的控制器(如主机控制器1012)或存储系统1000的存储设备1020的控制器(如设备控制器1022)可分别实现为包括硬件协议引擎及处理单元的电路架构，其中所述控制器的处理单元为可选的。
请参考图6，其为依据本发明的一实施方式的存储系统的示意框图。如图6所示，存储系统1000包括主机1010及存储设备1020。主机1010及存储设备1020之间通过一种互连协议来通信，从而让主机1010对存储设备1020进行数据的存取。所述互连协议例如是通用闪存存储(Universal Flash Storage,UFS)标准。主机1010例如是智能手机、平板电脑、多媒体设备之类的运算设备。存储设备1020例如是所述运算设备内部或外部的存储设备，例如是基于非易失性存储器的存储设备。存储设备1020可以在主机1010的控制下写入数据或向主机1010提供被写入数据。存储设备1020可以被实现为固态存储设备(SSD)，多媒体卡(MMC)，嵌入式MMC(eMMC)、安全数字(SD)卡或通用闪存存储(UFS)设备，然而本揭露内容的实现并不受限于上述示例。
主机1010包括主机接口1011、主机控制器1012及应用处理器1016。
主机接口1011用于实现所述互连协议的物理层以链接存储设备1020。例如，主机接口1011用以实现UFS标准的物理(M-PHY)层。
主机控制器1012耦接于主机接口1011与应用处理器1016之间。当应用处理器1016需要对存储设备1020进行数据的存取时，发出代表对应的存取动作指令至主机控制器1012，通过所述互连协议与存储设备1020沟通，从而达成对存储设备1020进行数据的存取。
主机控制器1012包括硬件协议引擎1013及处理单元1014。其中处理单元1014为可选的。
硬件协议引擎1013用于实现所述互连协议的链接层。就以所述互连协议为UFS标准为例，所述链接层为统一协议(Unified Protocol,UniPro)层。硬件协议引擎1013依据所述链接层的规范来与主机接口1011及处理单元1014进行沟通及信息的转换。
处理单元1014，其与硬件协议引擎1013耦接，用以与应用处理器1016进行通信。处理单元1014可执行一个或多个固件。例如应用处理器1016所执行的作业系统、驱动程式或应用程式所发出的存取动作指令通过处理单元1014所执行的固件转换为符合所述互连协议的链接层的指令格式，并继而发送至硬件协议引擎1013以依据所述链接层的规范来进行处理。固件例如可存储于处理单元1014的内部存储器，或存储于主机控制器1012的内部存储器，其中内部存储器可包括易失性存储器及非易失性存储器。
存储设备1020包括设备接口1021、设备控制器1022及存储模块1026。
设备接口1021用于实现所述互连协议的物理层以链接主机1010。例如，设备接口1021用以实现UFS标准的物理(M-PHY)层。
设备控制器1022耦接于设备接口1021与存储模块1026之间。设备控制器1022可以控制存储模块1026的写入操作、读取操作或抹除操作。设备控制器1022可以通过地址总线或数据总线与存储模块1026交换数据。存储模块1026例如包含一个或多个非易失性存储器的存储器芯片。
设备控制器1022包括硬件协议引擎1023及处理单元1024。其中处理单元1024为可选的。
硬件协议引擎1023用于实现所述互连协议的链接层。就以所述互连协议为UFS标准为例，所述链接层为UniPro层。硬件协议引擎1023依据所述链接层的规范来与设备接口1021及处理单元1024进行沟通及信息的转换。
处理单元1024，其与硬件协议引擎1023耦接，用以通过设备接口1021而与主机1010进行通信。处理单元1024可执行一个或多个固件。例如处理单元1024执行一个或多个固件来控制或指示存储模块1026的写入操作、读取操作或抹除操作，对来自硬件协议引擎1023的讯息作处理或将讯息发送至硬件协议引擎1023。固件例如可存储于处理单元1024的内部存储器、设备控制器1022的内部存储器，或存储模块1026的特定存储区域，其中内部存储器可包括易失性存储器及非易失性存储器。
如图6所示，主机接口1011能够通过用于发送/接收数据的数据线Din和Dout、用于发送硬件复位信号的复位线RST、用于发送数据的时钟线CLK而与设备接口1021耦接。数据线Din和Dout可以被实现为多对，其中一对的数据线Din或Dout可称为一个通道(lane)。主机接口1011可以使用至少一种接口协议与设备接口1021行通信，接口协议诸如移动工业处理器接口(MIPI)、通用闪存存储(UFS)、小型计算机系统接口(SCSI)或串行连接的SCSI(SAS)，然而本揭露内容的实现并不受限于上述示例。
基于图6所示的控制器(如主机控制器12或设备控制器22)可分别实现为包括硬件协议引擎及处理单元的电路架构。
在依据如图6的一些实施方式中，提供一种控制器(如图6的主机控制器1012或设备控制器1022)，适用于能够依据互连协议(如UFS标准)链接第二设备的第一设备中，所述控制器包括：处理单元(如图6的1014或1024)；以及时钟多路选择器设备(如图1的1)。
在依据如图6的实施方式，提供一种存储设备(如图6的1020)，能够依据互连协议(如UFS标准)链接主机(如图6的1010)，所述存储设备包括：接口电路(如图6的1021)以及设备控制器(如图6的1022)。所述接口电路，用于实现所述互连协议的物理层以链接所述主机。所述设备控制器，用于耦接到所述接口电路和存储模块，其中所述设备控制器包括：处理单元(如图6的1024)以及如前述任一个实施例中的时钟多路选择器设备1。
在依据如图6的一些实施方式中，提供一种控制器(如图6的主机控制器1012或设备控制器1022)，适用于能够依据互连协议(如UFS标准)链接第二设备的第一设备中，所述控制器包括：硬件协议引擎(如图6的1013或1023)以及如前述任一个实施例或其组合的时钟多路选择器设备(如图1的1、图4的2或其他相关实施例)。
在依据如图6的实施方式，提供一种存储设备(如图6的1020)，能够依据互连协议(如UFS标准)链接主机(如图6的1010)，所述存储设备包括接口电路(如图6的1021)以及设备控制器(如图6的1022)。所述接口电路用于实现所述互连协议的物理层以链接所述主机。所述设备控制器用于耦接到所述接口电路和存储模块，其中所述设备控制器包括：硬件协议引擎(如图6的1023)以及如前述任一个实施例或其组合的时钟多路选择器设备(如图1的1、图4的2或其他相关实施例)。
其中所述硬件协议引擎(如图6的1013或1023)用于实现所述互连协议的链接层，并与所述互连协议的物理层进行通信，其中所述互连协议的链接层使用参考时钟信号(如前述CP_CLK或其他)。所述时钟多路选择器设备包括时钟切换时序控制器以及时钟多路选择器。所述时钟切换时序控制器被配置为接收所述参考时钟信号并操作于所述参考时钟信号，且依据多个时钟信号来产生时钟切换触发信号。其中所述参考时钟信号为独立于所述多个时钟信号，所述多个时钟信号包含第一时钟信号及第二时钟信号，所述第一时钟信号及所述第二时钟信号为用于所述互连协议的物理层。纵使所述第一时钟信号及所述第二时钟信号中的一者处于非启用状态时，所述参考时钟信号仍处于启用状态而不受其他时钟信号的影响。所述时钟多路选择器用以接收所述时钟切换触发信号、所述第一时钟信号、所述第二时钟信号，并依据所述时钟切换触发信号来选择所述第一时钟信号及所述第二时钟信号中的一者来输出目标时钟信号。
举例而言，时钟多路选择器设备(如图1的1)可设置或实现于图6的控制器(如主机控制器1012或设备控制器1022)之中。例如，时钟多路选择器设备(如图1的1)可实现于图6的硬件协议引擎1013或硬件协议引擎1023之中。又例如，时钟多路选择器设备(如图1的1)可设置或实现于图6的控制器(如主机控制器1012或设备控制器1022)之中，且在图6的硬件协议引擎(如1013或1023)以外。又例如，时钟多路选择器设备(如图1的1)可设置或实现于图6的控制器(如主机控制器1012或设备控制器1022)的处理单元(如图6的1014或1024)中。
诚然，本发明的实现并不受上述示例的限制；各种实施例在合适的情况下可作各种结合。再者，在基于上述的一些实施例中，时钟多路选择器设备(如图1的1、图4的2或其他相关实施例)还可被配置为包含时钟切换时序控制器及时钟多路选择器。时钟切换时序控制器被配置为操作于参考时钟信号，且依据多个时钟信号来产生时钟切换触发信号，其中所述参考时钟信号被配置为独立于所述多个时钟信号，故纵使所述多个时钟信号中的一者处于非启用状态时，所述参考时钟信号仍处于启用状态而不受其他时钟信号的影响。时钟多路选择器用以接收所述时钟切换触发信号及所述多个时钟信号，并依据所述时钟切换触发信号来选择所述多个时钟信号中的一者来输出目标时钟信号。其中所述多个时钟信号的数量可以为两个、三个或以上。举例而言，时钟多路选择器设备在基于如图3或图4来实现时钟切换时序控制器以应用于三个或以上的时钟信号时，就每一时钟信号可以进一步仿照如时钟信号CLK2而设置对应的电路元件如时钟停止侦测电路102A、同步单元104A。此外，时钟多路选择器设备的时钟多路选择器的实现，就每一时钟信号可以进一步仿照如时钟信号TX0_CLK而设置对应的电路元件如同步单元210、时钟门控单元215、逻辑门217。此外，时钟多路选择器设备亦可视需要而配置时钟切换时序控制器及时钟多路选择器来产生一个或多个时钟切换触发信号SEL或表示多个状态的时钟切换触发信号以从多个时钟信号中选择其中的一者。
此外，在上述关于主机和存储设备的实施例中，主机控制器或设备控制器中的硬件协议引擎是可以基于使用硬件描述语言(HDL)如Verilog语言或本领域技术人员所熟悉的数字电路的任何其他设计方法的技术进行设计，并且可以基于使用现场可编程门阵列(field programmable gate array，FPGA)、或特定集成电路(application specificintegrated circuit，ASIC)或复杂可编程逻辑器件(CPLD)之类的电路中的一个或多个电路来实现，亦可使用专属的电路或模块来实现。主机控制器或设备控制器(或其中的处理单元或硬件协议引擎)也可以基于微控制器、处理器、或数字信号处理器来实现。
本发明在上文中已以较佳实施例揭露，然而熟习本领域的普通技术人员应理解的是，所述实施例仅用于描绘本发明，而不应解读为限制本发明的范围。应注意的是，举凡与所述实施例等效的变化与置换，均应设为涵盖于本发明的范畴内。因此，本发明的保护范围当以权利要求书所界定的为准。
Claims (18)
1.一种时钟多路选择器设备，其特征在于，所述时钟多路选择器设备包括：
时钟切换时序控制器，被配置为接收且操作于处于启用状态的参考时钟信号，且依据多个时钟信号来产生时钟切换触发信号，其中所述参考时钟信号为独立于所述多个时钟信号，所述多个时钟信号包含第一时钟信号及第二时钟信号；以及
时钟多路选择器，用以接收所述时钟切换触发信号及所述多个时钟信号，并依据所述时钟切换触发信号来选择所述多个时钟信号中的一者来输出目标时钟信号。
2.根据权利要求1所述的时钟多路选择器设备，其特征在于，所述时钟切换时序控制器被配置为，操作于所述参考时钟信号而产生所述时钟切换触发信号，从而使所述时钟多路选择器依据所述时钟切换触发信号来选择所述多个时钟信号中处于启用状态的一个时钟信号来输出所述目标时钟信号。
3.根据权利要求1所述的时钟多路选择器设备，其特征在于，所述时钟切换时序控制器被配置为，当所述第一时钟信号处于非启用状态及所述第二时钟信号处于启用状态时，所述时钟切换时序控制器能够操作于所述参考时钟信号而产生所述时钟切换触发信号，从而使所述时钟多路选择器依据所述时钟切换触发信号来选择所述第二时钟信号来输出所述目标时钟信号。
4.根据权利要求1所述的时钟多路选择器设备，其特征在于，所述时钟切换时序控制器被配置为，当所述第一时钟信号处于启用状态及所述第二时钟信号处于非启用状态时，所述时钟切换时序控制器能够操作于所述参考时钟信号而产生所述时钟切换触发信号，从而使所述时钟多路选择器依据所述时钟切换触发信号来选择所述第一时钟信号来输出所述目标时钟信号。
5.根据权利要求1所述的时钟多路选择器设备，其特征在于，所述时钟切换时序控制器包括：
第一时钟停止侦测电路，用以侦测所述第一时钟信号以产生第一指示信号；
第二时钟停止侦测电路，用以侦测所述第二时钟信号以产生第二指示信号；
第一同步单元，被配置为操作于所述参考时钟信号，且依据所述第一指示信号产生第三指示信号；
第二同步单元，被配置为操作于所述参考时钟信号，且依据所述第二指示信号产生第四指示信号；以及
控制电路，被配置为操作于所述参考时钟信号，且依据所述第三指示信号及所述第四指示信号中至少一者来产生所述时钟切换触发信号。
6.根据权利要求5所述的时钟多路选择器设备，其特征在于，
所述第一时钟停止侦测电路还被配置为接收第一通知信号、操作于所述第一时钟信号和回应所述第一通知信号来产生所述第一指示信号；以及
所述第二时钟停止侦测电路还被配置为接收第二通知信号、操作于所述第二时钟信号和回应所述第二通知信号来产生所述第二指示信号。
7.根据权利要求6所述的时钟多路选择器设备，其特征在于，所述第一通知信号及所述第二通知信号由互连协议的物理层所输出。
8.根据权利要求1所述的时钟多路选择器设备，其特征在于，所述第一时钟信号及所述第二时钟信号为用于互连协议的物理层，所述参考时钟信号为用于所述互连协议的链接层。
9.根据权利要求8所述的时钟多路选择器设备，其特征在于，所述互连协议是通用闪存存储标准即UFS标准。
10.一种控制器，适用于能够依据互连协议链接第二设备的第一设备中，其特征在于，所述控制器包括：
硬件协议引擎，用于实现所述互连协议的链接层，并与所述互连协议的物理层进行通信，其中所述互连协议的链接层使用参考时钟信号；以及
时钟多路选择器设备，其包括：
时钟切换时序控制器，被配置为接收并操作于处于启用状态的所述参考时钟信号，且依据多个时钟信号来产生时钟切换触发信号，其中所述参考时钟信号为独立于所述多个时钟信号，所述多个时钟信号包含第一时钟信号及第二时钟信号，所述第一时钟信号及所述第二时钟信号为用于所述互连协议的物理层；以及
时钟多路选择器，用以接收所述时钟切换触发信号及所述多个时钟信号，并依据所述时钟切换触发信号来选择所述多个时钟信号中的一者来输出目标时钟信号。
11.根据权利要求10所述的控制器，其特征在于，所述时钟切换时序控制器被配置为，当所述第一时钟信号及所述第二时钟信号中的一个时钟信号处于非启用状态而另一个时钟信号处于启用状态时，所述时钟切换时序控制器能够操作于所述参考时钟信号而产生所述时钟切换触发信号，从而使所述时钟多路选择器依据所述时钟切换触发信号来选择处于启用状态的所述另一个时钟信号来输出所述目标时钟信号。
12.根据权利要求10所述的控制器，其特征在于，所述时钟切换时序控制器包括：
第一时钟停止侦测电路，用以侦测所述第一时钟信号以产生第一指示信号；
第二时钟停止侦测电路，用以侦测所述第二时钟信号以产生第二指示信号；
第一同步单元，被配置为操作于所述参考时钟信号，且依据所述第一指示信号产生第三指示信号；
第二同步单元，被配置为操作于所述参考时钟信号，且依据所述第二指示信号产生第四指示信号；以及
控制电路，被配置为操作于所述参考时钟信号，且依据所述第三指示信号及所述第四指示信号中至少一者来产生所述时钟切换触发信号。
13.根据权利要求12所述的控制器，其特征在于，
所述第一时钟停止侦测电路还被配置为接收第一通知信号、操作于所述第一时钟信号和回应所述第一通知信号来产生所述第一指示信号；以及
所述第二时钟停止侦测电路还被配置为接收第二通知信号、操作于所述第二时钟信号和回应所述第二通知信号来产生所述第二指示信号。
14.根据权利要求13所述的控制器，其特征在于，所述第一通知信号及所述第二通知信号由所述物理层所输出。
15.根据权利要求10所述的控制器，其特征在于，所述互连协议是通用闪存存储标准即UFS标准。
16.一种存储设备，能够依据互连协议链接主机，其特征在于，所述存储设备包括：
接口电路，用于实现所述互连协议的物理层以链接所述主机；以及
设备控制器，用于耦接到所述接口电路和存储模块，其中所述设备控制器包括：
硬件协议引擎，用于实现所述互连协议的链接层，并与所述接口电路进行通信，其中所述互连协议的链接层使用参考时钟信号；以及
时钟多路选择器设备，其包括：
时钟切换时序控制器，被配置为接收并操作于处于启用状态的所述参考时钟信号，且依据多个时钟信号来产生时钟切换触发信号，其中所述参考时钟信号为独立于所述多个时钟信号，所述多个时钟信号包含第一时钟信号及第二时钟信号，所述第一时钟信号及所述第二时钟信号为用于所述互连协议的物理层；以及
时钟多路选择器，用以接收所述时钟切换触发信号及所述多个时钟信号，并依据所述时钟切换触发信号来选择所述多个
时钟信号中的一者来输出目标时钟信号。
17.根据权利要求16所述的存储设备，其特征在于，所述时钟切换时序控制器被配置为，当所述第一时钟信号及所述第二时钟信号中的一个时钟信号处于非启用状态而另一个时钟信号处于启用状态时，所述时钟切换时序控制器能够操作于所述参考时钟信号而产生所述时钟切换触发信号，从而使所述时钟多路选择器依据所述时钟切换触发信号来选择处于启用状态的所述另一个时钟信号来输出所述目标时钟信号。
18.根据权利要求16所述的存储设备，其特征在于，所述互连协议是通用闪存存储标准即UFS标准。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210914219.7A CN117539324A (zh) | 2022-08-01 | 2022-08-01 | 时钟多路选择器设备、控制器以及存储设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210914219.7A CN117539324A (zh) | 2022-08-01 | 2022-08-01 | 时钟多路选择器设备、控制器以及存储设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117539324A true CN117539324A (zh) | 2024-02-09 |
Family
ID=89792435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210914219.7A Pending CN117539324A (zh) | 2022-08-01 | 2022-08-01 | 时钟多路选择器设备、控制器以及存储设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117539324A (zh) |
-
2022
- 2022-08-01 CN CN202210914219.7A patent/CN117539324A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101135921B (zh) | 多时钟切换装置及其切换方法 | |
| US7893748B1 (en) | Glitch-free clock multiplexer that provides an output clock signal based on edge detection | |
| JP2007525766A (ja) | マルチポートメモリシステムにおける衝突検出 | |
| US7461187B2 (en) | Bus system and data transfer method | |
| US10732669B2 (en) | Serial peripheral interface and methods of operating same | |
| CA2723056C (en) | Multimedia card interface method, computer program product and apparatus | |
| CN110968352B (zh) | 一种pcie设备的复位系统及服务器系统 | |
| US5867645A (en) | Extended-bus functionality in conjunction with non-extended-bus functionality in the same bus system | |
| KR20210003618A (ko) | 메모리 장치 및 이의 동작 방법 | |
| CN110444156A (zh) | 显示装置及其驱动器 | |
| US20070038795A1 (en) | Asynchronous bus interface and processing method thereof | |
| JP2963426B2 (ja) | バスブリッジ装置及びトランザクションフォワード方法 | |
| KR100963706B1 (ko) | 데이터 전송 방법, 데이터 전송 브리지 및 고속 데이터전송 장치 | |
| US6715095B1 (en) | Method and circuitry for switching from a synchronous mode of operation to an asynchronous mode of operation without any loss of data | |
| US6286072B1 (en) | System and method for synchronizing data communication between asynchronous buses | |
| CN117539324A (zh) | 时钟多路选择器设备、控制器以及存储设备 | |
| KR19980058195A (ko) | 소형 컴퓨터 시스템 인터페이스 콘트롤러의 진단 테스트 장치 | |
| US20240021228A1 (en) | Clock multiplexer device, controller, and storage device | |
| CN117311443A (zh) | 时钟切换装置 | |
| EP3739463B1 (en) | Circuit for asynchronous data transfer | |
| KR20020015375A (ko) | 고유 버스 프로토콜을 사용하여 동기 버스를 임의의길이만큼 확장하는 방법 및 시스템 | |
| CN111797583B (zh) | 引脚复用装置以及控制引脚复用装置的方法 | |
| CN108986853B (zh) | 一种存储控制芯片、存储设备及自适应接口方法 | |
| KR102112251B1 (ko) | 인터커넥트 회로의 리셋 방법 및 이를 위한 장치 | |
| CN110781118B (zh) | 实现并行总线从模式的方法及装置、计算机设备、介质 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication |